JP2007129195A

JP2007129195A - 半導体装置

Info

Publication number: JP2007129195A
Application number: JP2006247581A
Authority: JP
Inventors: Yoshinobu Kono; 好伸河野
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2005-10-05
Filing date: 2006-09-13
Publication date: 2007-05-24
Anticipated expiration: 2026-09-13
Also published as: KR20070038445A; US20070075376A1; JP5055907B2; KR101315871B1

Abstract

【課題】良好な順方向電圧特性を備え、且つ良好なスイッチングスピードを備える半導体装置を提供する。
【解決手段】半導体装置１０は、Ｎ型ベース領域１１とコレクタ領域１２とＰ型ベース領域１３とエミッタ領域１４とコレクタショート領域１５とバッファ領域１６とＰ型半導体領域１７とを備える半導体基体２０と、Ｐ型半導体領域１７上に絶縁層２８を介して設置されたゲートバスライン２４とを備えている。コレクタ領域１２のゲートバスライン２４に対向する領域にコレクタショート領域１５が形成されている。このため、ゲート電極２２と対向する領域のコレクタ領域１２の面積を確保することができる。また、コレクタショート領域１５によってキャリアの排出が良好に行われる。
【選択図】図２

Description

本発明は、半導体装置に関し、特に絶縁ゲート型の半導体装置に関する。

絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor；以下、ＩＧＢＴ）は、電界効果トランジスタの高い入力インピーダンスと、バイポーラトランジスタの高い電流ドライブ能力とを備え、特に、電力用スイッチング素子として好適に用いられる。

従来の半導体装置１０１は、図７に示すように、半導体基体１１０と、コレクタ電極１２１と、ゲート電極１２２と、エミッタ電極１２６と、を備えている。

半導体基体１１０は、Ｎ型ベース領域１１１と、Ｎ型ベース領域１１１の表面領域に形成されたＰ型ベース領域１１３と、Ｐ型ベース領域１１３の表面領域に形成されたエミッタ領域１１４と、Ｎ型ベース領域１１１の下面全体に形成されたバッファ領域１１６と、バッファ領域１１６の下面全体に形成されたコレクタ領域１１２と、を備えている。

コレクタ電極１２１はコレクタ領域１１２の下面に接続されている。ゲート電極１２２は、ゲート絶縁膜１２３を介して半導体基体１１０の上面に接続されている。エミッタ電極１２６は、半導体基体１１０の上面に接続されている。また、ゲート電極１２２とエミッタ電極１２６との間には、層間絶縁膜１２７が形成されている。

このような半導体装置１０１では、コレクタ領域１１２の上面全体にバッファ領域１１６が形成されているため、オフ時には、バッファ領域１１６内又はバッファ領域１１６近傍のＮ型ベース領域１１１内にキャリアが蓄積される。蓄積されたキャリアには排出経路がないため、再結合消滅するまでテール電流が流れ続け、結果としてオフスピード（スイッチングスピード）が遅くなってしまうという問題がある。

オフスピードを速くするためには、キャリア再結合を促すライフタイムキラーを導入する方法もあるが、これでは順方向電圧が増加してしまうという問題がある。

そこで、バッファ領域１１６内、又は、その近傍のＮ型ベース領域１１１内のキャリアを速やかに排出するように、図８に示すように、コレクタ領域１１２に、キャリアを排出するコレクタショート領域１１５を形成した半導体装置１０２が提案されている（例えば、特許文献１）。

特許文献１に開示されている半導体装置１０２によれば、オフ時にバッファ領域１１６、又は、その近傍のＮ型ベース領域１１１内に蓄積されたキャリアを、コレクタショート領域１１５を通じて排出することができるため、オフスピードを速くすることができる。また、ライフタイムキラーが拡散されていないため、ライフタイムキラーによる順方向電圧が増加することもない。
特開平５−３２０５号公報

ところで、特許文献１に開示されている半導体装置１０２において、オフスピード（スイッチングスピード）を速くするためには、コレクタショート領域１１５をある程度広く形成する必要がある。しかし、コレクタショート領域１１５の面積を増加させると、コレクタ領域１１２の面積が減少し、動作時にコレクタ領域１１２から供給されるホール（正孔）の量が減少してしまう。このため、伝導度変調の程度が弱まり、ＭＯＳ動作が顕著に現れ、結果として、ＩＧＢＴの利点である順方向電圧特性が損なわれてしまうという問題がある。このため、良好なスイッチングスピードを備え、且つ、良好な順方向電圧特性、すなわち、比較的低い順方向電圧を維持できる半導体装置が望まれている。

本発明は、上述した実情に鑑みてなされたものであり、良好な順方向電圧特性及びスイッチングスピードを備える半導体装置を提供することを目的とする。

上記目的を達成するため、本発明の半導体装置は、
第１導電型の第１半導体領域と、前記第１半導体領域の一方の主面側の表面領域に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、前記第１半導体領域の他方の主面に形成された第２導電型の第４半導体領域と、を備える半導体基体と、
前記第２半導体領域上に絶縁膜を介して設置されたゲート電極と、
前記ゲート電極に電気的に接続されたゲートバスラインと、
前記第４半導体領域の前記ゲートバスラインに対向する領域に形成された第１導電型の第５半導体領域と、
を備えることを特徴とする。

前記ゲートバスラインは、前記半導体基体の周辺領域に環状に形成された環状部を備え、
前記ゲート電極は、前記ゲートバスラインの前記環状部内に配置されることが好ましい。

前記ゲートバスラインは、前記環状部に電気的に接続され前記環状部の中心に向かって延びるように配置された幹部をさらに備え、
前記ゲート電極は、前記幹部と電気的に接続されることが好ましい。

前記第５半導体領域は、前記第４半導体領域から突出するように形成されていることが好ましい。

前記第４半導体領域の前記ゲート電極に対向する領域に形成された第１導電型の第６半導体領域を更に備えることが好ましい。

前記第６半導体領域は、前記第４半導体領域とほぼ同じ厚みに形成されていてもよい。

前記第５半導体領域は、前記第６半導体領域の３倍以上の面積に形成されていることが好ましい。

前記第５半導体領域は、前記第６半導体領域の５倍以上の面積に形成されていることが好ましい。

前記ゲートバスラインは、絶縁層を介して前記第１半導体領域の一方の主面上に形成され、
前記ゲートバスラインに対向する前記第１半導体領域の表面領域に第２導電型の第７半導体領域が形成されていることが好ましい。

前記第７半導体領域と前記第２半導体領域とが離間する幅と、隣り合う前記第２半導体領域が離間する幅とが、ほぼ同じに形成されていることが好ましい。

前記半導体基体上に形成され、前記ゲートバスラインに電気的に接続されたゲート電極パッドを更に備え、
前記第５半導体領域は、前記第４半導体領域の、前記ゲートバスラインに対向する領域と前記ゲート電極パッドに対向する領域とに形成されていてもよい。

前記第１半導体領域と、前記第４半導体領域との間に形成された第１導電型の第８半導体領域を更に備えることが好ましい。

本発明によれば、良好な順方向電圧特性を備え、且つ良好なスイッチングスピードを備える半導体装置を提供することができる。

本発明の各実施の形態に係る半導体装置を、図面を用いて説明する。
本実施の形態では、半導体装置として絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor；以下、ＩＧＢＴ）を例に挙げて説明する。

（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置１０の平面図を図１に示す。図２に、図１の半導体装置１０のＡ−Ａ線断面図を示す。図３に図１の半導体装置１０のＢ−Ｂ線断面図を示す。なお、図１では説明の便宜のため、ゲートバスライン２４、ゲート電極パッド２５、コレクタショート領域１５を特に図示し、エミッタ電極２６等は省略している。

半導体装置１０は、図１及び図２に示すように、半導体基体２０と、コレクタ電極２１と、ゲート電極２２と、ゲート絶縁膜２３と、ゲートバスライン２４と、ゲート電極パッド２５と、エミッタ電極２６と、層間絶縁膜２７と、絶縁層２８と、を備えている。

半導体基体２０は、Ｎ型ベース領域１１と、コレクタ領域１２と、Ｐ型ベース領域１３と、エミッタ領域１４と、コレクタショート領域１５と、バッファ領域１６と、Ｐ型半導体領域１７と、を備えている。

Ｎ型べース領域１１は、Ｎ型の不純物、例えば、リン等が拡散されたＮ型の半導体領域から構成されている。Ｎ型ベース領域１１は、例えば、５０μｍ程度の厚さに形成されている。また。Ｎ型ベース領域１１は、例えば、２×１０^１４cm^-3程度の不純物濃度に形成されている。

コレクタ領域１２は、Ｐ型の不純物、例えば、ボロン等が拡散されたＰ型の半導体領域から構成されている。コレクタ領域１２は、Ｎ型べース領域１１の他方の主面、例えば、下面に形成されている。このコレクタ領域１２の下面には、コレクタ電極２１が形成される。なお、本実施の形態では、コレクタ領域１２は、バッファ領域１６を介してＮ型べース領域１１の下面に形成されている。このため、コレクタ領域１２は、バッファ領域１６の下面に形成されている。コレクタ領域１２は、半導体装置１０の動作時にＮ型ベース領域１１内にホール（正孔）を注入し、伝導度変調をもたらす。

コレクタ領域１２は、例えば、５μｍ程度の厚さに形成されている。また、コレクタ領域１２のＰ型不純物濃度は、Ｐ型ベース領域１３の不純物濃度より高く、例えば、２×１０^１８cm^-3程度の不純物濃度に形成されている。なお、伝導度変調の要求されるレベルに応じて、コレクタ領域１２のＰ型不純物濃度をＰ型ベース領域１３の不純物濃度より低く形成しても良い。

Ｐ型ベース領域１３は、Ｐ型の不純物、例えば、ボロン等が拡散されたＰ型の半導体領域から構成されている。Ｐ型ベース領域１３は、Ｎ型ベース領域１１の所定の表面領域に形成されている。Ｐ型ベース領域１３は、例えば、４μｍ程度の厚さに形成されている。Ｐ型ベース領域１３のＰ型不純物濃度は、コレクタ領域１２の不純物濃度より低く、例えば、１×１０^１８cm^-3程度の不純物濃度に形成されている。

エミッタ領域１４は、Ｎ型の不純物、例えば、リン等が拡散されたＮ型の半導体領域から構成されている。エミッタ領域１４は、Ｐ型ベース領域１３の所定の表面領域に形成されている。このエミッタ領域１４の上面には、エミッタ電極２６が形成される。エミッタ領域１４は、例えば、０．６μｍ程度の厚さに形成されている。エミッタ領域１４のＮ型不純物濃度は、Ｎ型ベース領域１１より高く、例えば、１×１０^１９cm^-3程度に形成されている。

Ｎ型ベース領域１１とエミッタ領域１４との間の、Ｐ型ベース領域１３（チャネル形成領域）上には、ゲート絶縁膜２３を介してゲート電極２２が配置されている。ゲート電極２２に電圧が印加されると、Ｐ型ベース領域１３内にチャネルが形成される。ここで、後述するように、ゲート電極２２は略方形の帯状に形成されている。Ｐ型ベース領域１３及びエミッタ領域１４は、ゲート電極２２の両側端部の下方に形成されるため、ゲート電極２２と同様に、略方形の帯状に形成されている。

なお、本実施の形態では、図２に示すように、エミッタ領域１４は、ゲートバスライン２４下に形成されたＰ型半導体領域１７内にも形成されている。Ｐ型半導体領域１７内に形成されたエミッタ領域１４は、Ｐ型ベース領域１３内に形成されたエミッタ領域１４と異なり、ゲートバスライン２４から離れて形成されている。このため、ゲートバスライン２４を介してゲート電極２２に電圧が印加された場合も、チャネルが形成されることはない。

コレクタショート領域１５は、Ｎ型の不純物、例えば、リン等が拡散されたＮ型の半導体領域から構成されている。図２に示すように、コレクタショート領域１５は、バッファ領域１６の下面とコレクタ電極２１の上面との間に形成されている。すなわち、コレクタショート領域１５は、コレクタ領域１２を貫通するように、コレクタ領域１２内に形成されている。また、コレクタショート領域１５は、図１に示すように、後述するゲートバスライン２４の環状部２４ａと幹部２４ｂとに対向するように形成された環状部１５ａと幹部１５ｂと、ゲート電極パッド２５に対向するように形成された方形部１５ｃと、から構成される。このように、コレクタショート領域１５は、ゲートバスライン２４及びゲート電極パッド２５に対向するコレクタ領域１２にのみ形成される。このため、従来の半導体装置とは異なり、ゲート電極２２に対向する領域のコレクタ領域１２の面積を減少させることがなくなる。

コレクタショート領域１５は、コレクタ領域１２とほぼ同じ厚み、あるいはこれよりも厚くなるように形成されている。コレクタショート領域１５は、Ｎ型ベース領域１１の不純物濃度より高い濃度に形成されている。具体的には、コレクタショート領域１５は、例えば、４〜６μｍ程度の厚さで形成されている。また、コレクタショート領域１５のＮ型不純物濃度は、例えば、１×１０^１９cm^-3程度に形成されている。

コレクタ領域１２とコレクタショート領域１５との下面には、コレクタ電極２１が形成されている。コレクタショート領域１５は、半導体装置１０のオフ時にバッファ領域１６及びバッファ領域１６近傍のＮ型ベース領域１１内に蓄積されたキャリアをコレクタ電極２１に排出し、半導体装置１０のオフスピードを速めるように機能する。このため、従来のコレクタショート領域を備えない半導体装置とは異なり、オフ時にはここからキャリアが良好に排出される。従って、半導体装置１０は良好なオフスピードを備える。

また、ゲート電極２２と対向する領域のコレクタ領域１２の面積を減少させることがないので、動作時にコレクタ領域１２からホールが良好に供給される。この結果、半導体装置１０は良好な順方向特性を備える。

バッファ領域１６は、Ｎ型の不純物、例えば、リン等が拡散されたＮ型の半導体領域から構成されている。バッファ領域１６は、Ｎ型ベース領域１１の下面と、コレクタ領域１２及びコレクタショート領域１５の上面との間に形成されている。

Ｐ型半導体領域１７は、Ｐ型の不純物、例えば、ボロン等が拡散されたＰ型の半導体領域から構成されている。Ｐ型半導体領域１７は、図２に示すように、ゲートバスライン２４が形成される領域に対応するＮ型ベース領域１１の表面領域に形成されている。また、図１及び図２では示していないが、Ｐ型半導体領域１７は、ゲート電極パッド２５が形成される領域に対応するＮ型ベース領域１１の表面領域にも形成されている。Ｐ型半導体領域１７とＰ型ベース領域１３とは、Ｎ型ベース領域１１を介して電気的に分離されている。なお、ゲートバスライン２４の下方に形成されたＰ型半導体領域１７と、ゲート電極パッド２５の下方に形成されたＰ型半導体領域１７とを、Ｎ型ベース領域１１を介して電気的に分離してもよい。

このようにＰ型半導体領域１７をゲートバスライン２４が形成される領域、すなわち、半導体基体２０の周辺領域に形成されているので、半導体装置１０のオフ時に、Ｐ型半導体領域１７とＮ型ベース領域１１とから構成されるＰＮ接合から良好に空乏層が広がる。このため、半導体装置１０の耐圧性が向上する。

なお、Ｐ型半導体領域１７とＰ型ベース領域１３とが離間する幅と、隣り合うＰ型ベース領域１３が離間する幅とを、ほぼ同じに形成することが好ましい。この場合、半導体装置１０が更に良好な耐圧性を備えることができる。

Ｐ型半導体領域１７は、Ｐ型ベース領域１３を形成する工程で同時に形成しても良いし、別工程で形成することも可能である。別工程で形成する場合には、Ｐ型半導体領域１７の厚さを適宜変更することが可能である。

コレクタ電極２１は、導電材料、例えば、アルミニウム等から構成されている。コレクタ電極２１は、コレクタ領域１２及びコレクタショート領域１５の下面全体に形成されている。

ゲート電極２２は、導電材料、例えば、不純物が拡散され導電型が付与されたポリシリコン等から構成されている。ゲート電極２２は、Ｎ型ベース領域１１とエミッタ領域１４との間のＰ型ベース領域１３（チャネル形成領域）上に、ゲート絶縁膜２３を介して配置されている。

また、ゲート電極２２は、図１に示すように、略方形の帯状に形成されている。ゲート電極２２は、図１に示すように、後述するゲートバスライン２４の幹部２４ｂから端部側に向かって延伸するように並設されている。

なお、ゲート電極２２とゲートバスライン２４とは電気的に接続されている。ゲートバスライン２４はゲート電極パッド２５と電気的に接続されている。このため、半導体装置１０が動作するための動作電圧は、外部からゲート電極パッド２５とゲートバスライン２４とを介してゲート電極２２へと供給される。

ゲート絶縁膜２３は、絶縁材料、例えば、シリコン酸化膜等から構成されている。ゲート絶縁膜２３は、図２及び図３に示すように、Ｎ型ベース領域１１と、Ｐ型ベース領域１３と、エミッタ領域１４の上面に形成される。

ゲートバスライン２４は、図１に示すように、環状部２４ａと幹部２４ｂとから構成されている。環状部２４ａは、半導体基体２０の周縁領域に略方形の環状に形成されている。幹部２４ｂは環状部２４ａの対向する２つの長辺の中心付近から、それぞれ環状部２４ａの中心に向かって延びるように形成されている。なお、ゲートバスライン２４の環状部２４ａ及び幹部２４ｂに囲まれた領域には、図１に示すように、ゲート電極２２等が帯状に並んで形成されており、この領域がデバイスとして動作する。本実施の形態では、このゲートバスライン２４に囲まれた領域を特にセル領域（デバイス動作領域）と呼ぶ。

また、ゲートバスライン２４は、図２に示すように、例えば、ゲート電極２２を延長させて形成したポリシリコン層１０４ａと、ポリシリコン層１０４ａ上に積層されたアルミニウム層１０４ｂとから構成されている。なお、ゲートバスライン２４は、ゲート電極２２を延長させずに形成しても良い。

ゲート電極パッド２５は、導電材料、例えば、アルミニウム等から構成されている。ゲート電極パッド２５は、図１に示すように、略方形状に形成されている。また、ゲート電極パッド２５は、ゲートバスライン２４の環状部２４ａに接するように形成されている。このため、ゲート電極パッド２５に外部から電圧が印加されると、ゲート電極パッド２５から、ゲートバスライン２４を介して、ゲート電極２２に動作電圧が供給される。なお、ゲート電極パッド２５は、ゲートバスライン２４と同様に、ポリシリコン層とアルミニウム層との２層から形成されている。

エミッタ電極２６は、導電材料、例えば、アルミニウム等から構成されている。エミッタ電極２６は、エミッタ領域１４を覆い、更にゲート電極２２及びゲート絶縁膜２３上に形成された層間絶縁膜２７を覆うように形成されている。

層間絶縁膜２７は、絶縁材料、例えば、シリコン酸化膜等から構成されている。層間絶縁膜２７は、図２及び図３に示すように、ゲート電極２２とエミッタ電極２６との間に形成され、両者を電気的に絶縁する。

絶縁層２８は、絶縁材料、例えば、シリコン酸化膜等から構成されている。絶縁層２８は、ゲートバスライン２４とＰ型半導体領域１７との間に形成されている。なお、図示していないが、ゲート電極パッド２５の下面にも絶縁層２８が形成されている。

上記の構成を採る本実施の形態の半導体装置１０によれば、ゲートバスライン２４とゲート電極パッド２５に対向する領域にコレクタショート領域１５が形成されているので、セル領域（デバイス動作領域）内のコレクタ領域１２の面積がコレクタショート領域１５によって大きく減少しない。このため、コレクタ領域１２から良好にホールが供給されるため、デバイスの伝導度変調の程度が弱められることがなく、半導体装置１０は良好な順方向電圧特性を備える。

一方、半導体装置１０のオフ時には、バッファ領域１６及びバッファ領域１６近傍のＮ型ベース領域１１内に蓄積されたキャリアが、ゲートバスライン２４及びゲート電極パッド２５に対向する領域に形成されたコレクタショート領域１５を介して速やかに排出される。このため、半導体装置１０は良好なオフスピードを備える。

（第２の実施の形態）
次に、本発明の第２の実施の形態に係る半導体装置について図面を用いて説明する。図４は第２の実施の形態に係る半導体装置３０の平面図である。図５は、図４のC−C線断面図である。本実施の形態の半導体装置３０は、ゲート電極２２に対向する領域にもコレクタショート領域が形成されている点が、第１の実施の形態に係る半導体装置１０と相違する。すなわち、本実施の形態の半導体装置３０は、ゲート電極２２に対向する領域と、ゲートバスライン２４及びゲート電極パッド２５に対向する領域との、いずれにもコレクタショート領域が形成されている。なお、本実施の形態では、第１の実施の形態と共通する部分に同一の引用番号を付し、その詳細な説明は省略する。

半導体装置３０は、図４及び図５に示すように、半導体基体３１と、コレクタ電極２１と、ゲート電極２２と、ゲート絶縁膜２３と、ゲートバスライン２４と、ゲート電極パッド２５と、エミッタ電極２６と、層間絶縁膜２７と、を備えている。半導体基体３１は、Ｎ型ベース領域１１と、コレクタ領域１２と、Ｐ型ベース領域１３と、エミッタ領域１４と、バッファ領域１６と、第１のコレクタショート領域３５と、第２のコレクタショート領域３６と、を備えている。

第１のコレクタショート領域３５は、Ｎ型の不純物、例えば、リン等を拡散して形成されたＮ型の半導体領域から構成されている。第１のコレクタショート領域３５の不純物濃度は、Ｎ型ベース領域１１より高く形成されている。例えば、第１のコレクタショート領域３５の不純物濃度は、１×１０^１９cm^-3程度に形成されている。

第１のコレクタショート領域３５は、図４に示すように、ゲートバスライン２４の環状部２４ａに対向する領域に形成された環状部３５ａと、幹部２４ｂに対向するように形成された幹部３５ｂと、ゲート電極パッド２５に対向する領域に形成された方形部３５ｃとから構成されている。また、図５に示すように、第１のコレクタショート領域３５は、コレクタ領域１２及びバッファ領域１６を貫通し、バッファ領域１６から突出するように形成されている。すなわち、第１のコレクタショート領域３５は、第１の実施の形態のコレクタショート領域１５と異なり、コレクタ電極２１からＮ型ベース領域１１まで延伸するように形成されている。このため、第１のコレクタショート領域３５の厚さは、コレクタ領域１２とバッファ領域１６との厚さの合計よりも厚く、例えば、２５μｍに形成されている。

第２のコレクタショート領域３６は、Ｎ型の不純物、例えば、リン等が拡散されたＮ型の半導体領域から構成されている。図４及び図５に示すように、第２のコレクタショート領域３６は、ゲート電極２２に対向するように、バッファ領域１６の下面に形成され、コレクタ領域１２を貫通するようにコレクタ領域１２内に形成されている。第２のコレクタショート領域３６は、第１のコレクタショート領域３５とは異なり、コレクタ領域１２とほぼ同じ厚みに形成されている。第２のコレクタショート領域３６は、例えば、４〜６μｍ程度の厚みに形成されている。また、第２のコレクタショート領域３６は、第１のコレクタショート領域３５と比較して小さい面積に形成されている。第２のコレクタショート領域３６の不純物濃度は、Ｎ型ベース領域１１の不純物濃度より高く形成される。具体的には、第２のコレクタショート領域３６の不純物濃度は、例えば、１×１０^１９cm^-3程度に形成されている。

ここで、第１のコレクタショート領域３５の面積は、第２のコレクタショート領域３６の面積の３倍以上に形成することが好ましく、５倍以上に形成することがさらに好ましい。かかる面積にすることにより、半導体装置３０の順方向特性が損なわれにくくすることができる。

このように構成された半導体装置３０では、第１のコレクタショート領域３５は、第１のコレクタショート領域３５の上方に形成されたＮ型ベース領域１１とＰ型半導体領域１７とともにダイオードを構成する。従って、Ｐ型半導体領域１７とＮ型ベース領域１１との界面に構成されるＰＮ接合に逆方向バイアスが印加された際、このＰＮ接合界面から第１の空乏層が広がる。また、Ｐ型ベース領域１３とＮ型ベース領域１１との界面のＰＮ接合からも第２の空乏層が広がる。

ここで、第１のコレクタショート領域３５は、Ｎ型ベース領域１１まで延伸するように形成されている。このため、第１の空乏層は、第２の空乏層が第２のコレクタショート領域３６に達するよりも早く第１のコレクタショート領域３５に達する。従って、このダイオードがアバランシェ降伏を起こし、結果として半導体装置１０がラッチアップして破壊に至ることを防止することができる。

また、ゲートバスライン２４が環状部２４ａと幹部２４ｂとから構成される場合であっても、半導体基体が比較的大きくセル領域が広く形成されていると、セル領域の中心で生ずるキャリアをゲートバスライン２４に対応して形成された第１のコレクタショート領域３５のみでは、効率よく排出させることが難しいおそれがある。このセル領域の中心で生ずるキャリアを効率よく排出するためには、従来の半導体装置のようにコレクタショート領域を広く形成する方法も考えられるが、これではコレクタ領域の面積が減少してしまい、半導体装置の順方向電圧特性が損なわれてしまう。

本実施の形態の半導体装置３０では、ゲートバスライン２４及びゲート電極パッド２５に対向する領域に第１のコレクタショート領域３５が形成され、更にゲート電極２２に対向する領域に第２のコレクタショート領域３６が形成されている。このため、セル領域の周辺のキャリアは第１のコレクタショート領域３５から排出され、セル領域の中心領域のキャリアは第２のコレクタショート領域３６から排出される。

このため、従来のようにセル領域内にのみコレクタショート領域を形成する場合と異なり、セル領域内のコレクタショート領域（第２のコレクタショート領域３６）の面積を減少させることができる。この結果、セル領域内のコレクタ領域１２の面積を十分確保することができる。結果として、半導体装置３０は、良好なオフスピード（スイッチングスピード）を備え、且つ良好な順方向電圧特性を備える。

本発明は上記実施の形態に限られず、様々な変形及び応用が可能である。
上記実施の形態ではゲートバスライン２４が、環状部２４ａと幹部２４ｂとを備え、環状部２４ａは略方形の閉じた環状に形成されている場合を例に本発明を説明したが、例えば、図６に示す半導体装置８０のように、ゲートバスライン８４を一辺が開放された環状部８４ａと、ゲート電極パッド２５から延伸する幹部８４ｂとから構成しても良い。この場合、ゲート電極２２は、幹部８４ｂから環状部８４ａへと延びるように並べて配置される。

また、ゲートバスライン２４を環状部２４ａのみから構成することも可能である。この場合、セル領域の中心で生ずるキャリアを効率よく吸収するため、第２の実施の形態のように、ゲート電極２２と対向する領域にコレクタショート領域を形成することが好ましい。

上記実施の形態では、ゲートバスライン２４及びゲート電極パッド２５に対向する領域にコレクタショート領域を形成した場合を例に本発明を説明したが、例えば、ゲート電極パッド２５に対向する領域に形成しなくともよい。また、ゲートバスライン２４及びゲート電極パッド２５に対向する領域の所定間隔ごとに形成するように、ゲートバスライン２４及びゲート電極パッド２５に対向する全ての領域にコレクタショート領域を形成しなくともよい。これらの場合にも、半導体装置は、良好な順方向電圧特性及びスイッチングスピードを備えることができる。

上記実施の形態では、ゲートバスライン２４に対向するＮ型ベース領域１１の表面領域にＰ型半導体領域１７が形成されている場合を例に本発明を説明したが、Ｐ型半導体領域１７を形成しなくともよい。この場合にも、半導体装置は、良好な順方向電圧特性及びスイッチングスピードを備えることができる。

上記実施の形態では、Ｎ型ベース領域１１とコレクタ領域１２との間にバッファ領域１６が形成されている場合を例に本発明を説明したが、バッファ領域１６を形成しなくともよい。また、上記実施の形態の半導体装置を逆導電型に形成してもよい。

本発明の第１の実施の形態に係る半導体装置の構成例を示す平面図である。図１に示す半導体装置のＡ−Ａ線断面図である。図１に示す半導体装置のＢ−Ｂ線断面図である。本発明の第２の実施の形態に係る半導体装置の構成例を示す平面図である。図４に示す半導体装置のＣ−Ｃ線断面図である。本発明の変形例を示す平面図である。従来の半導体装置の構成例を示す断面図である。従来の半導体装置の構成例を示す断面図である。

符号の説明

１０，３０半導体装置
１１Ｎ型ベース領域
１２コレクタ領域
１３Ｐ型ベース領域
１４エミッタ領域
１５コレクタショート領域
１６バッファ領域
１７Ｐ型半導体領域
２１コレクタ電極
２２ゲート電極
２３ゲート絶縁膜
２４ゲートバスライン
２５ゲート電極パッド
２６エミッタ電極
２７層間絶縁膜
２８絶縁層

Claims

第１導電型の第１半導体領域と、前記第１半導体領域の一方の主面側の表面領域に形成された第２導電型の第２半導体領域と、前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、前記第１半導体領域の他方の主面に形成された第２導電型の第４半導体領域と、を備える半導体基体と、
前記第２半導体領域上に絶縁膜を介して設置されたゲート電極と、
前記ゲート電極に電気的に接続されたゲートバスラインと、
前記第４半導体領域の前記ゲートバスラインに対向する領域に形成された第１導電型の第５半導体領域と、
を備えることを特徴とする半導体装置。
前記ゲートバスラインは、前記半導体基体の周辺領域に環状に形成された環状部を備え、
前記ゲート電極は、前記ゲートバスラインの前記環状部内に配置されることを特徴とする請求項１に記載の半導体装置。
前記ゲートバスラインは、前記環状部に電気的に接続され前記環状部の中心に向かって延びるように配置された幹部をさらに備え、
前記ゲート電極は、前記幹部と電気的に接続されることを特徴とする請求項２に記載の半導体装置。
前記第５半導体領域は、前記第４半導体領域から突出するように形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
前記第４半導体領域の前記ゲート電極に対向する領域に形成された第１導電型の第６半導体領域を更に備えることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
前記第６半導体領域は、前記第４半導体領域とほぼ同じ厚みに形成されることを特徴とする請求項５に記載の半導体装置。
前記第５半導体領域は、前記第６半導体領域の３倍以上の面積に形成されていることを特徴とする請求項５または６に記載の半導体装置。
前記第５半導体領域は、前記第６半導体領域の５倍以上の面積に形成されていることを特徴とする請求項５または６に記載の半導体装置。
前記ゲートバスラインは、絶縁層を介して前記第１半導体領域の一方の主面上に形成され、
前記ゲートバスラインに対向する前記第１半導体領域の表面領域に第２導電型の第７半導体領域が形成されていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
前記第７半導体領域と前記第２半導体領域とが離間する幅と、隣り合う前記第２半導体領域が離間する幅とが、ほぼ同じに形成されていることを特徴とする請求項９に記載の半導体装置。
前記半導体基体上に形成され、前記ゲートバスラインに電気的に接続されたゲート電極パッドを更に備え、
前記第５半導体領域は、前記第４半導体領域の、前記ゲートバスラインに対向する領域と前記ゲート電極パッドに対向する領域とに形成されていることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
前記第１半導体領域と、前記第４半導体領域との間に形成された第１導電型の第８半導体領域を更に備えることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。