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JP2007116030A - 半導体装置とそれを用いた半導体パッケージ - Google Patents

半導体装置とそれを用いた半導体パッケージ Download PDF

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JP2007116030A
JP2007116030A JP2005308358A JP2005308358A JP2007116030A JP 2007116030 A JP2007116030 A JP 2007116030A JP 2005308358 A JP2005308358 A JP 2005308358A JP 2005308358 A JP2005308358 A JP 2005308358A JP 2007116030 A JP2007116030 A JP 2007116030A
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semiconductor
semiconductor device
electrode
connection terminal
semiconductor element
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Ryoji Matsushima
良二 松嶋
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Toshiba Corp
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Toshiba Corp
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Abstract

【課題】複数の半導体素子を積層して封止した半導体パッケージにおいて、パッケージの厚さを薄くし、さらに歩留的に効率のよい積層数で信頼性評価試験の実施を可能にする。
【解決手段】第１の半導体素子２と第２の半導体素子３とを、各電極パッド４、５がそれぞれ露出するように積層し、かつ各電極形成面同士２ａ、３ａを対向させて接着する。第１の半導体素子２の電極パッド４は、その外側に配置された第１の接続端子７Ａと第１のボンディングワイヤ１０を介して接続される。第２の半導体素子３の電極パッド５は、その外側に配置された第２の接続端子７Ｂと第２のボンディングワイヤ１１を介して接続される。接続端子７Ａ、７Ｂはそれぞれ外部接続端子８と内部接続端子９を有している。半導体素子２、３と接続端子７Ａ、７Ｂ（金属回路板）は、外部接続端子８が露出するように封止樹脂１６で封止されている。
【選択図】図１

Description

本発明は半導体装置とそれを用いた半導体パッケージに関する。
近年、半導体装置の小型化や高密度実装化等を実現するために、1つのパッケージ内に複数の半導体素子を積層して封止したスタック型マルチチップパッケージが実用化されている。このようなスタック型マルチチップパッケージにおいて、複数の半導体素子は半田バンプ等の実装端子を有する配線基板やリードフレーム上に順に積層される。複数の半導体素子は、それぞれ配線基板やリードフレームの接続端子とボンディングワイヤを介して電気的に接続するために、上下方向を一致させて積層されている。
このような従来のスタック型マルチチップパッケージにおいて、最上部の半導体素子に接続されたボンディングワイヤは、必然的に複数の半導体素子の積層厚を超えた部分を通過することになるため、このワイヤ配線の形状分だけ封止樹脂の厚さを厚くする必要がある。また、スタック型マルチチップパッケージを構成する上で、配線基板やリードフレーム等のパッケージ基体が必須の構成となる。このパッケージ基体の厚さもスタック型マルチチップパッケージ（半導体パッケージ）の厚さを厚くする要因となっている。
さらに、従来のスタック型マルチチップパッケージにおいては、パッケージ作製後（樹脂封止後）にバーンイン（Burn-In）テスト等の信頼性評価試験を実施している。このため、半導体パッケージを構成する半導体素子の1つに初期不良や不具合が発生しても、半導体パッケージ全体が不良となる。半導体パッケージの歩留りは、各半導体素子の歩留りの積層数のべき乗で低下する。例えば、1素子当たりの歩留りが98％の半導体素子を、積層した後にバーンインテストを実施した場合、4層では積層後の歩留りが80％以下、6層では積層後の歩留りが0.07％にまで低下する。
一方、特許文献１には2個の半導体素子をそれぞれのボンディングパッド形成面同士を対向させて配置した半導体パッケージが記載されている。しかしながら、ここでは各半導体素子のボンディングパッド形成面に絶縁層を形成し、さらに絶縁層の表面に金属配線を形成し、これら金属配線間を半田ボールで接続している。このため、半導体パッケージ自体の厚さを十分に薄くすることはできない。さらに、実装ボードと半導体パッケージとの接続は、2個の半導体素子間の隙間にボンディングワイヤを配置して実施している。この点からも半導体パッケージの厚さが厚くなる傾向にある。
特開2001-36000号公報
本発明の目的は、半導体素子を積層して封止する場合の封止材料の厚さ、ひいてはパッケージ自体の厚さを薄くすることができ、さらに歩留的に効率のよい積層数で信頼性評価試験を実施することを可能にした半導体装置とそれを用いた半導体パッケージを提供することにある。
本発明の一態様に係る半導体装置は、第１の電極パッドが形成された電極形成面を有する第１の半導体素子と、第２の電極パッドが形成された電極形成面を有し、前記第１および第２の電極パッドがそれぞれ露出するように、前記電極形成面同士を対向させて前記第１の半導体素子と接着された第２の半導体素子と、前記第１および第２の半導体素子の外側に配置され、前記第１の電極パッドと第１のボンディングワイヤを介して接続された第１の接続端子と、前記第２の電極パッドと第２のボンディングワイヤを介して接続された第２の接続端子とを有する金属回路板と、前記第１および第２の接続端子の一部が露出するように、前記第１および第２の半導体素子と前記金属回路板とを封止する封止材料とを具備することを特徴としている。
本発明の一態様に係る半導体パッケージは、半導体装置搭載部と、前記半導体装置搭載部の周辺に配置された接続パッドと、前記接続パッドと電気的に接続された実装端子とを有するパッケージ基体と、請求項１ないし請求項４のいずれか１項記載の半導体装置であって、前記パッケージ基体の半導体装置搭載部に単体または複数個が積層された状態で搭載された半導体装置と、前記パッケージ基体の接続パッドと前記半導体装置の前記第１および第２の接続端子とを電気的に接続する接続部と、前記半導体装置を封止する封止材料とを具備することを特徴としている。
本発明の一態様に係る半導体装置およびそれを用いた半導体パッケージによれば、積層された半導体素子を封止する封止材料の厚さ、ひいてはパッケージ自体の厚さを薄型化することができる。さらに、半導体装置の歩留的に効率のよい積層数で信頼性評価試験を実施することが可能となる。
以下、本発明を実施するための形態について、図面を参照して説明する。なお、以下では本発明の実施形態を図面に基づいて説明するが、それらの図面は図解のために提供されるものであり、本発明はそれらの図面に限定されるものではない。
図１および図２は本発明の第１の実施形態による半導体装置の構成を示す図であり、図１はその平面図、図２は断面図である。これらの図に示す半導体装置１は第１の半導体素子２と第２の半導体素子３とを有している。第１の半導体素子２は一方の主面２ａ側に第１の電極パッド４が形成されている。同様に、第２の半導体素子３も一方の主面３ａ側に第２の電極パッド５が形成されている。各電極パッド４、５はそれぞれ半導体素子２、３の一端部側に配置されている。第１および第２の半導体素子２、３には、例えばＮＡＮＤ型フラッシュメモリのようなメモリ素子が適用されるが、これに限られるものではない。
第１および第２の半導体素子２、３は、それぞれの電極形成面（主面２ａおよび主面３ａ）を対向させて積層されており、さらに電極形成面２ａ、３ａ同士が接着剤層６を介して接着されている。さらに、第１および第２の半導体素子２、３の電極形成面２ａ、３ａ同士を接着するにあたって、電極パッド４、５がそれぞれ露出するように、各半導体素子２、３の中心位置をずらして積層している。すなわち、第１の半導体素子２は第２の半導体素子３で電極パッド４が覆われないようにオフセットされて配置されており、その結果として第１の電極パッド４は上方に向けて露出している。第２の半導体素子３も同様であり、第２の電極パッド５は第１の電極パッド４とは反対側の下方に向けて露出している。
このように、第１および第２の半導体素子２、３の積層位置をずらすことによって、それぞれ電極形成面２ａ、３ａ同士を接着した上で、各電極パッド４、５を露出させている。さらに、第１および第２の半導体素子２、３の積層厚（接着剤層６の厚さを含む）がパッケージを構成する際の最大厚さと規定した場合においても、第１の電極パッド４の上方には第２の半導体素子３の厚さに相当する空間が生じる。同様に、第２の電極パッド５の上方（図中では下方）にも第１の半導体素子２の厚さに相当する空間が生じる。
上述した電極形成面２ａ、３ａ同士を接着した第１および第２の半導体素子２、３の外側には、銅合金、鉄ニッケル合金等からなる金属回路板７（７Ａ、７Ｂ）が配置されている。第１の半導体素子２の電極形成側端部の外側に配置された金属回路板７Ａは、第１の半導体素子２と接続される第１の接続端子を構成している。第２の半導体素子３の電極形成側端部の外側に配置された金属回路板７Ｂは、第２の半導体素子３と接続される第２の接続端子を構成している。
第１および第２の接続端子７Ａ、７Ｂはそれぞれ段差形状を有しており、この段差形状に基づいて外部接続端子８と内部接続端子９とが形成されている。すなわち、第１および第２の接続端子７Ａ、７Ｂは、それぞれ段差形状における肉厚部分（例えば金属回路板７の元厚部分）に外部接続端子８が形成されている。さらに、肉厚部分に相当する外部接続端子８から連続して段差状に薄肉化された部分に内部接続端子９が形成されている。これら接続端子７Ａ、７Ｂの内部接続端子９は、それぞれ接続される電極パッド４、５と同方向に空間が生じるように薄肉化されている。
すなわち、第１の接続端子７Ａの内部接続端子９は、第１の電極パッド４の露出方向（図中上方）に段差部（段差のテラス部）が形成されるように、外部接続端子８から連続して段差状に薄肉化されており、第１の電極パッド４と同様に図中上方に空間が形成されている。また、第２の接続端子７Ｂの内部接続端子９は、第２の電極パッド５の露出方向（図中下方）に段差部が形成されるように、外部接続端子８から連続して段差状に薄肉化されており、第２の電極パッド５と同様に図中下方に空間が形成されている。従って、第１および第２の接続端子７Ａ、７Ｂの内部接続端子９は、それぞれ第１および第２の電極パッド４、５と同方向に向いていると共に、互いに逆方向に向けて形成されている。
段差形状を有する接続端子７Ａ、７Ｂは、例えば以下のようにして作製することができる。すなわち、外部接続端子８に相当する金属回路板７の元厚部分に対して、外部接続端子８の部分を除いてハーフエッチングやコイニングを施して内部接続端子９を形成する。このようにして、外部接続端子８と内部接続端子９とを有する接続端子７Ａ、７Ｂを作製する。金属回路板７の元厚は、第１および第２の半導体素子２、３の積層厚（接着剤層６の厚さを含む）に応じて設定する。すなわち、外部接続端子８の厚さをａ、第１および第２の半導体素子２、３の各厚さをｂ、接着剤層６の厚さをｃとしたとき、外部接続端子８の厚さに相当する金属回路板７の厚さａはａ≧2ｂ＋ｃの条件を満足させる。
金属回路板７の元厚部分にハーフエッチングやコイニング等の加工を施して内部接続端子９を形成するにあたって、ハーフエッチング量またはコイニング量ｄはｄ≧ｂ＋ｃの条件を満足させることが好ましい。これによって、第１および第２の接続端子７Ａ、７Ｂの内部接続端子９については、それぞれハーフエッチングやコイニング等で除去された部分に、少なくとも半導体素子２、３の厚さｂと接着剤層６の厚さｃの合計厚（ｂ＋ｃ）に相当する空間が形成される。このような外部接続端子８および内部接続端子９に対してＡｇやＡｕ等のメッキを施して、第１および第２の接続端子７Ａ、７Ｂとして使用する。
第１および第２の半導体素子２、３の電極パッド４、５と第１および第２の接続端子７Ａ、７Ｂの内部接続端子９とは、それぞれハーフエッチングやコイニング等で除去された部分（空間）に配置されたボンディングワイヤ１０、１１を介して接続されている。すなわち、第１のボンディングワイヤ１０は第２の半導体素子３の厚さｂと接着剤層６の厚さｃの合計厚（ｂ＋ｃ）に相当する空間内に収容されている。同様に、第２のボンディングワイヤ１１は第１の半導体素子２の厚さｂと接着剤層６の厚さｃの合計厚（ｂ＋ｃ）に相当する空間内に収容されている。このように、第１および第２の半導体素子２、３はこれらの積層厚内に収容された第１および第２のボンディングワイヤ１０、１１を介して、それぞれ第１および第２の接続端子７Ａ、７Ｂの内部接続端子９と接続されている。
さらに、第１および第２の半導体素子２、３は金属回路板７の一部として形成されたダイパット部１２、１３に支持されている。第１のダイパット部１２は第１の接続端子７Ａの内部接続端子９と逆方向からハーフエッチングやコイニング等で薄肉化されており、第１の半導体素子２の電極形成面２ａに接着剤層１４を介して接着されている。同様に、第２のダイパット部１３は第２の接続端子７Ｂの内部接続端子９と逆方向からハーフエッチングやコイニング等で薄肉化されており、第２の半導体素子３の電極形成面３ａに接着剤層１５を介して接着されている。第１および第２のダイパット部１２、１３は、それぞれ半導体素子２、３の電極パッド４、５の妨げとならない位置に配置されている。
第１および第２のダイパット部１２、１３は、内部接続端子９の形成と同時にハーフエッチングやコイニング等を施して形成することができる。第１および第２の半導体素子２、３が同一形状の場合、ハーフエッチングやコイニング等による薄肉化は、内部接続端子９およびダイパット部１２、１３に合せて両面から点対称となるように実施することが好ましい。そして、各外部接続端子８が露出するように、第１および第２の半導体素子２、３と金属回路板７（第１および第２の接続端子７Ａ、７Ｂ）とを、封止材料として封止樹脂１６で封止することによって、この実施形態の半導体装置１が構成されている。
この実施形態の半導体装置１は、例えば以下のようにして作製される。半導体装置１の製造工程について、図３、図４および図５を参照して説明する。まず、図３（ａ）および図４（ａ）に示すように、第１および第２の接続端子７Ａ、７Ｂと第１および第２のダイパット部１２、１３とを有する金属回路板７を用意する。金属回路板７としては、例えば図６に示すようなリードフレーム１７を使用することができる。図６に示すリードフレーム１７は、接続端子７Ａ、７Ｂおよびダイパット部１２、１３が一体化されており、さらにこれら各部を有する装置形成領域を4連構造としたものである。
上述した金属回路板７（リードフレーム１７）の第１のダイパット部１２上に、接着剤層１４として絶縁性のダイアタッチ樹脂等を配置した後、第１の半導体素子２を搭載して接着する（図３（ａ）および図４（ａ））。第１の半導体素子２は電極形成面２ａが第１のダイパット部１２に接着されるように配置する。このように、第１の半導体素子２を接着した金属回路板７を、図３（ｂ）および図４（ｂ）に示すように反転させた後、第１の半導体素子２上および第２のダイパット部１３上にそれぞれ接着剤層６、１５として絶縁性のダイアタッチ樹脂等を配置する。
次いで、図３（ｃ）および図４（ｃ）に示すように、第１の半導体素子２上に第２の半導体素子３をオフセットさせて搭載して接着する。第２の半導体素子３は接着剤層６、１５を介して第１の半導体素子２および第２のダイパット部１３に接着される。次に、図３（ｄ）および図５（ａ）に示すように、第１の半導体素子２に対してワイヤボンディングを施す。さらに、図３（ｅ）および図５（ｂ）に示すように金属回路板７を反転させて、第２の半導体素子３に対してワイヤボンディングを施す。このようにして、第１および第２の半導体素子２、３の各電極パッド４、５と各接続端子７Ａの内部接続端子９とを、それぞれボンディングワイヤ１０、１１を介して接続する。
この後、図３（ｆ）および図５（ｃ）に示すように、第１および第２の半導体素子２、３と金属回路板７（第１および第２の接続端子７Ａ、７Ｂ）とを、例えば封止樹脂（モールド樹脂）１６でインジェンクションモールドする。この際、接続端子７Ａ、７Ｂの各外部端子８が露出するように封止樹脂１６でモールドする。このようにして、第１および第２の半導体素子２、３と第１および第２の接続端子７Ａ、７Ｂとを封止樹脂１６で封止した後、リードフレーム１７から各接続端子７Ａ、７Ｂとダイパット部１２、１３をそれぞれ切り離すことによって、この実施形態の半導体装置１が作製される。
上述した実施形態の半導体装置１によれば、2個の半導体素子２、３をオフセットさせて配置すると共に、それぞれの電極パッド４、５が露出するように、各電極形成面２ａ、３ａを対向させて積層しているため、2個の半導体素子２、３の積層厚内で各半導体素子２、３に対してワイヤボンディングすることができる。さらに、各接続端子７Ａ、７Ｂの内部接続端子９を、それぞれ電極パッド４、５の露出方向と同方向が薄肉化された段差形状としているため、電極パッド４、５と内部接続端子９とを接続するボンディングワイヤ１０、１１を2個の半導体素子２、３の積層厚内に容易に収容することができる。
接続端子７Ａ、７Ｂはそれぞれ外部接続端子８を有し、かつこれら外部接続端子８を除いて接続端子７Ａ、７Ｂと半導体素子２、３は封止樹脂１６で封止されているため、この実施形態の半導体装置１は半導体パッケージとして直接使用することができる。従って、薄型化されたパッケージ構造を有する半導体装置１を提供することが可能となる。例えば、厚さ60μmの半導体素子２、３を厚さ20μmの接着剤層６で接着した場合、半導体装置（半導体パッケージ）１の厚さは最大でも150μm程度とすることができる。また、2個の半導体素子２、３は膜厚方向に対して対称であるため、パッケージ構成材料間の熱伝導率の違い等に起因する反り等が生じることもない。
さらに、この実施形態の半導体装置１によれば、積層してパッケージングした2個の半導体素子２、３に対して、バーンイン（Burn-In）テスト等の信頼性評価試験を実施することができる。バーンインテストは半導体素子の積層数が増加するほど半導体パッケージとしての歩留りが低下するが、積層数が2個の半導体装置（半導体パッケージ）１にバーンインテストを実施することによって、積層数に起因する歩留りの低下を抑制することができる。言い換えると、歩留的に効率のよい積層数でバーンインテストを実施することが可能な半導体装置１を提供することができる。
ここで、上述した実施形態では例えば図３（ａ）および図４（ａ）に示したように、第１の半導体素子２の短辺側のみを第１のダイパット部１２で支持している。この場合、半導体装置１の製造工程における搬送時において、場合によっては第１の半導体素子２の支持構造等に不良が生じるおそれがある。このような点に対しては、例えば図７に示すように、Ｌ字形状の第１のダイパット部１２を適用することが有効である。Ｌ字形状の第１のダイパット部１２によれば、第１の半導体素子２の短辺と長辺が共に支持されるため、第１の半導体素子２の支持不良等を有効に抑制することができる。図８に示すように、第２のダイパット部１３についてもＬ字形状としてもよい。
次に、本発明の第２の実施形態による半導体装置について、図９ないし図１３を参照して説明する。これらの図に示す半導体装置２０は、金属回路板に薄型リードフレームを適用したものである。なお、前述した第１の実施形態と同一部分については同一符号を付し、その説明を一部省略する。
図９および図１０は、第１の半導体素子２の電極形成面２ａを支持する第１のダイパッド部１２と、第２の半導体素子３と接続される第２の接続端子２１とを有する第１の金属回路板２２を示している。図１１および図１２は、第２の半導体素子３の電極形成面３ａを支持する第２のダイパッド部１３と、第１の半導体素子２と接続される第１の接続端子２３とを有する第２の金属回路板２４を示している。図１３はこれら第１および第２の金属回路板２２、２４を適用した半導体装置２０の製造工程を示している。
第１の金属回路板２２は前述した第１の実施形態と同様に、ハーフエッチングやコイニング等で薄肉化された第１のダイパッド部１２を有している。第１のダイパッド部１２には接着剤層１４を介して第１の半導体素子２が接着されている。さらに、第１の金属回路板２２は第１のダイパッド部１２と同方向からハーフエッチングやコイニング等で薄肉化された第２の接続端子２１を有している。第２の接続端子２１は第２の半導体素子３の電極パッド５と接続されるものであり、外部接続端子８と内部接続端子９とが一体化された構造を有している。
一方、第２の金属回路板２４はハーフエッチングやコイニング等で薄肉化された第２のダイパッド部１３を有している。第２のダイパッド部１３には接着剤層１５を介して第２の半導体素子３が接着されている。さらに、第２の金属回路板２４は第２のダイパッド部１３と同方向からハーフエッチングやコイニング等で薄肉化された第１の接続端子２３を有している。第１の接続端子２３は第１の半導体素子２の電極パッド４と接続されるものであり、外部接続端子８と内部接続端子９とが一体化された構造を有している。第１および第２の金属回路板２２、２４はそれぞれリードフレームとして準備される。
上述した第１および第２の金属回路板２２、２４は、図１３（ａ）に示すように、半導体素子２、３の電極形成面２ａ、３ａ同士が対向するように積層する。この際、第１の半導体素子２上には接着剤層６として絶縁性のダイアタッチ樹脂等を配置しておく。そして、第１のダイパッド部１２に支持された第１の半導体素子２と第２のダイパッド部１３に支持された第２の半導体素子３とを接着する。次いで、図１３（ｂ）に示すように、第１および第２の半導体素子２に対して順にワイヤボンディングを施す。
この後、図１３（ｃ）に示すように、第１および第２の半導体素子２、３と第１および第２の金属回路板２２、２４とを、各接続端子２３、２２の一部を露出させつつ、例えば封止材料として封止樹脂（モールド樹脂）１６でインジェンクションモールドする。このようにして、第２の実施形態の半導体装置２０が作製される。半導体装置２０は接続端子２３、２１の形状とリードフレームの構造（ダイパッド部と接続端子との関係等）が異なる以外は、第１の実施形態の半導体装置１と同様な構成並びに効果を示すものである。従って、薄型化されたパッケージ構造を有し、かつ歩留的に効率のよい積層数でバーンインテストを実施することが可能な半導体装置２０を提供することが可能となる。
上述した第１および第２の実施形態の半導体装置１、２０は、前述したように直接半導体パッケージとして使用することができる。図１４ないし図１７は前述した実施形態の半導体装置１（または２０）を半導体パッケージとして使用し、実装ボード３１に直接実装した状態を示している。図１４は実装ボード３１上に1個の半導体装置１を実装した状態を示しており、半導体装置１の外部接続端子９と実装ボード３１の実装パッド３２とは半田ボールや半田ペースト等の接続材３３を介して接続されている。このように、半導体装置１は2個の半導体素子２、３を積層したパッケージとして実装ボード３１上に直接実装することができる。
半導体パッケージとして使用する半導体装置１は、例えば図１５、図１６、図１７に示すように、複数個を積層して実装ボード３１上に実装することも可能である。図１５は4個の半導体装置１を実装ボード３１上に実装すると共に、各半導体装置１の外部接続端子９間と最下層の半導体装置１の外部接続端子９と実装パッド３２との間を半田ボールや半田ペースト等の接続材３３を介して接続した状態を示している。半導体装置１の外部接続端子９と実装パッド３２との接続は、図１６に示すようにボンディングワイヤ３４を介して実施してもよい。さらに、図１７に示すように、各半導体装置１間および半導体装置１と実装パッド３２間を半田３５で一体的に接続してもよい。
第１および第２の実施形態の半導体装置１、２０は、直接半導体パッケージとして使用する以外に、パッケージ素体として配線基板やリードフレーム等のパッケージ基体上に搭載し、これらによって半導体パッケージを構成することもできる。図１８および図１９は半導体装置１（または２０）をパッケージ素体として使用した半導体パッケージを示している。図１８および図１９に示す半導体パッケージ４０は、実装端子として半田ボール４１を有する配線基板４２上に、2個の半導体装置１を積層して搭載した構造を有している。各半導体装置１を構成する半導体素子２、３が例えばＮＡＮＤ型フラッシュメモリの場合、半導体装置１上にはさらにコントローラ素子４３を搭載することができる。
配線基板４２の接続パッド４４と半導体装置１の外部接続端子９やコントローラ素子４３の電極パッド４５との間は、それぞれボンディングワイヤ４６を介して接続されている。複数個の半導体装置１は封止樹脂４７等の封止材料で一括して封止されている。なお、図１９に示したように、積層された半導体装置１の外部接続端子９間は半田ペースト等の接続材４８を介して接続してもよい。このような半導体パッケージ４０によれば、半導体装置１自体が薄型化されていることに加えて、半導体装置１間の接着に要する厚さも薄くすることができるため、パッケージ全体として薄型化することが可能となる。さらに、予め半導体装置１の段階でバーンインテストを実施することができるため、半導体パッケージ４０の歩留りを向上させることができる。
なお、本発明は上記した実施形態に限定されるものではなく、2個の半導体素子を電極形成面同士を対向させて積層した各種形状の半導体装置、さらにそのような半導体装置をパッケージ基体上に搭載して構成した各種のスタック型半導体パッケージに適用することができる。そのような半導体装置や半導体パッケージも本発明に含まれるものである。また、本発明の実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
本発明の第１の実施形態による半導体装置の構成を示す平面図である。 図１に示す半導体装置の断面図である。 図１に示す半導体装置の製造工程を示す断面図である。 図１に示す半導体装置の製造工程を示す平面図である。 図４に続く半導体装置の製造工程を示す平面図である。 本発明の第１の実施形態による半導体装置の製造工程に使用するリードフレームの一構成例を示す平面図である。 図１に示す半導体装置の変形例を示す平面図である。 図１に示す半導体装置の他の変形例を示す平面図である。 本発明の第２の実施形態による半導体装置に使用される第１の金属回路板とそれに接着された第１の半導体素子を示す平面図である。 図９に示す第１の金属回路板および第１の半導体素子の断面図である。 本発明の第２の実施形態による半導体装置に使用される第２の金属回路板とそれに接着された第２の半導体素子を示す平面図である。 図１１に示す第２の金属回路板および第２の半導体素子の断面図である。 本発明の第２の実施形態による半導体装置の構成とその製造工程を示す断面図である。 本発明の実施形態による半導体装置を実装ボード上に実装した状態を示す断面図である。 本発明の実施形態による半導体装置を実装ボード上に実装した他の状態を示す断面図である。 本発明の実施形態による半導体装置を実装ボード上に実装したさらに他の状態を示す断面図である。 本発明の実施形態による半導体装置を実装ボード上に実装したさらに他の状態を示す断面図である。 本発明の実施形態による半導体装置をパッケージ素体として使用した半導体パッケージの構成を示す断面図である。 本発明の実施形態による半導体装置をパッケージ素体として使用した半導体パッケージの他の構成を示す断面図である。
符号の説明
１…半導体装置、２…第１の半導体素子、３…第２の半導体素子、４…第１の電極パッド、５…第２の電極パッド、６，１４，１５…接着剤層、７…金属回路板、７Ａ…第１の接続端子、７Ｂ…第２の接続端子、８…外部接続端子、９…内部接続端子、１０…第１のボンディングワイヤ、１１…第２のボンディングワイヤ、１２…第１のダイパッド部、１３…第２のダイパッド部、１６…封止樹脂、２２…第１の金属回路板、２４…第２の金属回路板、３１…実装ボード、３２…実装パッド、３３…接続材、４０…半導体パッケージ、４１…実装端子、４２…配線基板、４４…接続パッド。

Claims (5)

  1. 第１の電極パッドが形成された電極形成面を有する第１の半導体素子と、
    第２の電極パッドが形成された電極形成面を有し、前記第１および第２の電極パッドがそれぞれ露出するように、前記電極形成面同士を対向させて前記第１の半導体素子と接着された第２の半導体素子と、
    前記第１および第２の半導体素子の外側に配置され、前記第１の電極パッドと第１のボンディングワイヤを介して接続された第１の接続端子と、前記第２の電極パッドと第２のボンディングワイヤを介して接続された第２の接続端子とを有する金属回路板と、
    前記第１および第２の接続端子の一部が露出するように、前記第１および第２の半導体素子と前記金属回路板とを封止する封止材料と
    を具備することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１および第２の接続端子は、それぞれ厚さが前記第１および第２の半導体素子の積層厚と略同等もしくはそれより厚い外部接続端子と、前記第１および第２のボンディングワイヤを前記積層厚内に収容するように、前記外部接続端子から連続して形成された内部接続端子とを備えることを特徴とする半導体装置。
  3. 請求項１または請求項２記載の半導体装置において、
    前記金属回路板は、前記第１の半導体素子の電極形成面を支持する第１のダイパッド部と、前記第２の半導体素子の電極形成面を支持する第２のダイパッド部とを有することを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、
    前記金属回路板は、前記第１の半導体素子の電極形成面を支持する第１のダイパッド部と、前記第２の電極パッドと接続される第２の接続端子とを有する第１の金属回路板と、前記第２の半導体素子の電極形成面を支持する第２のダイパッド部と、前記第１の電極パッドと接続される第１の接続端子とを有する第２の金属回路板とを備えることを特徴とする半導体装置。
  5. 半導体装置搭載部と、前記半導体装置搭載部の周辺に配置された接続パッドと、前記接続パッドと電気的に接続された実装端子とを有するパッケージ基体と、
    請求項１ないし請求項４のいずれか１項記載の半導体装置であって、前記パッケージ基体の半導体装置搭載部に単体または複数個が積層された状態で搭載された半導体装置と、
    前記パッケージ基体の前記接続パッドと前記半導体装置の前記第１および第２の接続端子とを電気的に接続する接続部と、
    前記半導体装置を封止する封止材料と
    を具備することを特徴とする半導体パッケージ。
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