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JP2007088185A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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Abstract

【課題】 オン抵抗の増大を抑えつつノーマリオフ型を実現する半導体装置及びその製造方法を提供すること。
【解決手段】 第１の窒化物半導体からなり、上面に段部を有する第１の層と、前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなり、前記段部を覆って前記第１の層の上に積層され、前記段部の側面上の厚さが、前記側面の上側及び下側の主面上の厚さよりも小さい第２の層と、前記段部の前記側面の上において、前記第２の層の上に設けられたゲート電極と、前記側面の上側及び下側の主面のいずれか一方の上において、前記第２の層の上に設けられたソース電極と、前記側面の上側及び下側の主面のいずれか他方の上において、前記第２の層の上に設けられたドレイン電極と、を備えた半導体装置を提供する。
【選択図】 図１

Description

本発明は、窒化物半導体を用いた半導体装置及びその製造方法に関する。
近年、発光デバイスの材料として開発が進められてきた窒化ガリウム（ＧａＮ）は、その高耐圧特性・高熱伝導度・高電子移動度特性などから、高出力の電子デバイスへの適用が検討されている。不純物（ドナー）が添加された窒化アルミニウムガリウム（ＡｌＧａＮ）と、ノンドープ型の窒化ガリウム（ＧａＮ）とのヘテロ接合構造においては、ＧａＮ上のＡｌＧａＮに、格子不整合による格子歪が発生し、それによりピエゾ分極効果が発生し、その結果、ＡｌＧａＮ／ＧａＮのヘテロ接合界面におけるＧａＮ側に２次元電子ガスが発生する。ＧａＮ中の不純物が少ない場合、２次元電子ガスにおいては電子が移動する際の不純物散乱が減少するため、高移動度となる。この特色を活かしたものがＧａＮ系ＨＥＭＴ（High Electron Mobility Transistor）であり、その高移動度特性から高周波用途からパワーエレクトロニクス用途など幅広い分野での活躍が期待されている。
そのＧａＮ系ＨＥＭＴをパワーデバイスとして用いるには、低消費電力化のためにノーマリオフ型が好ましい。ＡｌＧａＮ／ＧａＮ系ＨＥＭＴにてノーマリオフ型を実現する方法として、ショットキー層であるＡｌＧａＮ層にエッチングによりリセスを形成し、ゲート電極直下のＡｌＧａＮの膜厚を薄くすることで、ピエゾ分極効果を減少させ、ゲート電極や界面準位によるピニングを利用し、チャネルのキャリアを空乏化させる方法が考えられる。ＡｌＧａＮ層におけるＡｌ組成が０．２５程度の場合、ノーマリオフとするためのＡｌＧａＮ層の厚さは５ｎｍ以下が要求される。しかし、現在のエッチング技術では、エッチング後のＡｌＧａＮの厚さを数ｎｍに、精度良くかつ再現性良く制御するのが困難である。
また、エッチングを使わずに、ＡｌＧａＮ層の膜厚を結晶成長段階で数ｎｍに制御する方法も考えられる。ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などの結晶成長技術を用いれば制御可能な厚さではあるが、この場合、ソースからドレインにかけてすべてチャネルが空乏化するため、デバイスのオン抵抗は大幅に増加してしまう。電源用デバイスなどのスイッチングデバイスとして使用する場合、オン抵抗は最も重要な特性であるため、この方法は現実的ではない。
また、特許文献１では、（０００１）面上に選択的な成長により面方位が（１−１０１）のファセットを形成し、電子走行層と障壁層との界面の面方位が（１−１０１）となるようにするとともに、そのファセット上にゲート、ソース、ドレインを形成している。電子走行層と障壁層との界面の面方位を（１−１０１）とすることで、その界面の面方位が（０００１）の場合に比べて、界面に発生する分極電荷が低下され、２次元電子ガスの濃度が低減されるので、このことによって、特許文献１ではノーマリオフ型の実現を図らんとしている。
しかし、特許文献１の構成では、ソース・ゲート間、およびゲート・ドレイン間も、２次元電子ガス濃度の小さい（１−１０１）面上に存在するため、オン抵抗が高くなってしまう。また、（０００１）面上に、実用的なデバイスを作製できるだけの面積を持った（１−１０１）のファセットを成長させることは多大な成長コストを必要とし、現実的でない。
特開２００３−３４７３１５号公報
本発明は、オン抵抗の増大を抑えつつノーマリオフ型を実現する半導体装置及びその製造方法を提供する。
本発明の一態様によれば、
第１の窒化物半導体からなり、上面に段部を有する第１の層と、
前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなり、前記段部を覆って前記第１の層の上に積層され、前記段部の側面上の厚さが、前記側面の上側及び下側の主面上の厚さよりも小さい第２の層と、
前記段部の前記側面の上において、前記第２の層の上に設けられたゲート電極と、
前記側面の上側及び下側の主面のいずれか一方の上において、前記第２の層の上に設けられたソース電極と、
前記側面の上側及び下側の主面のいずれか他方の上において、前記第２の層の上に設けられたドレイン電極と、
を備えたことを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、
第１の窒化物半導体からなり、主面上に、前記主面に対して傾斜したファセットが設けられた第１の層と、
前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなり、前記第１の層の前記主面及び前記ファセット上に積層され、前記ファセット上における厚さが前記主面上における厚さよりも小さい第２の層と、
前記第１の層の前記ファセットとの間で、前記第２の層を挟んで設けられたゲート電極と、
前記第２の層の上において前記ファセットの側方の主面上に設けられたソース電極と、
前記第２の層の上において前記ファセットを挟んで前記ソース電極の反対側の主面上に設けられたドレイン電極と、
を備えたことを特徴とする半導体装置が提供される。
また、本発明のさらに他の一態様によれば、
下地結晶上に、第１の窒化物半導体からなり、主面よりも結晶成長速度が小さい面方位のファセットを有する第１の層をエピタキシャル成長させる工程と、
前記第１の層の前記主面及び前記ファセット上に、前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなる第２の層をエピタキシャル成長させる工程と、
前記第１の層の前記ファセットの上において、前記第２の層の上にゲート電極を形成する工程と、
前記第２の層の上における、前記ファセットの側方の主面上にソース電極を形成する工程と、
前記第２の層の上における、前記ファセットを挟んで前記ソース電極の反対側の主面上にドレイン電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法が提供される。
本発明によれば、オン抵抗の増大を抑えつつノーマリオフ型が実現できるので低消費電力化が図れる。
以下、本発明を適用した具体的な実施形態について図面を参照しながら説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置１の要部断面図である。
また、図２は、その半導体装置１の要部斜視図である。
本実施形態に係る半導体装置１は、主として、第１の窒化物半導体層８と、第１の窒化物半導体層８の上に積層された第２の窒化物半導体層９と、第２の窒化物半導体層９の上に形成されたゲート、ソース、ドレインの各電極１２〜１４と、を備える。
第２の窒化物半導体層９は、第１の窒化物半導体層８よりもバンドギャップが大きい。本具体例においては、第１の窒化物半導体層８は、ノンドープ型のＧａＮ層である。第１の窒化物半導体層８は、下地結晶（またはバッファ層）であるノンドープ型のＧａＮ層４、６の上にエピタキシャル成長により形成される。ＧａＮ層４は、例えばサファイア基板２上にＡｌＮ層３を介して積層されている。第１の窒化物半導体層８の上面には段部１１が設けられ、その段部１１の側面（以下、単に「ファセット」とも称する）８ａは主面に対して傾斜している。例えば、主面の面方位は（０００１）であり、ファセット８ａの面方位は（１−１０１）である。
第２の窒化物半導体層９は、第１の窒化物半導体層８上にエピタキシャル成長されたＡｌＧａＮ層中に不純物（ドナー）を添加して得られたｎ型のＡｌＧａＮ層である。第１の窒化物半導体層８におけるファセット８ａの上段側及び下段側にある主面８ｃ、８ｂ（面方位が（０００１））上への結晶成長速度よりも、ファセット８ａ（面方位が（１−１０１））上への結晶成長速度の方が小さい。したがって、第２の窒化物半導体層９は結晶成長の過程で自然に厚さに差が生じ、ファセット８ａ上における厚さの方が、主面８ｂ、８ｃ上における厚さよりも小さくなる。
ゲート電極１２は、第１の窒化物半導体層８のファセット８ａの上において、第２の窒化物半導体層９の上に設けられている。すなわち、ゲート電極１２は、第１の窒化物半導体層８のファセット８ａとの間で、第２の窒化物半導体層９を挟んで設けられている。ゲート電極１２は、ファセット８ａの上だけでなく、ファセット８ａの上段側の主面及び下段側の主面にも少しはみ出るように設けることが望ましい。ゲート電極１２は、第２の窒化物半導体層９とショットキー接触している。
ソース電極１３は、第２の窒化物半導体層９上においてファセット８ａの下段側の側方に設けられている。ドレイン電極１４は、第２の窒化物半導体層９上においてファセット８ａの上段側の側方に設けられている。すなわち、ソース電極１３及びドレイン電極１４は、ファセット８ａを間に挟んで、第２窒化物半導体層９の主面上に形成されている。ソース電極１３及びドレイン電極１４は、第２窒化物半導体層９とオーミック接触している。
本実施形態に係る半導体装置１は、第１の窒化物半導体層８と第２の窒化物半導体層９とのヘテロ接合界面に発生する２次元電子ガスを利用したＨＥＭＴ（High Electron Mobility Transistor）である。ｎ型ＡｌＧａＮ層からなる第２の窒化物半導体層９は電子供給層（または障壁層）として機能し、不純物の添加がないノンドープ型ＧａＮ層からなる第１の窒化物半導体層８は、電子走行層として機能する。第２の窒化物半導体層９は空乏化され、第１の窒化物半導体層８において第２の窒化物半導体層９との界面付近の非常に薄い領域に２次元電子ガスが蓄積される。ゲート電極１２に加えるゲート電圧を変えると、その２次元電子ガスの濃度が増減し、その結果、ソース電極１３−ドレイン電極１４間に流れるドレイン電流が変化する。
ゲート電極１２の下の第２窒化物半導体層９の厚さを十分に薄くしておけば、ゲート電圧がゼロボルト（０Ｖ）でも空乏層は第２の窒化物半導体層９のみならず、その下の第１の窒化物半導体層８にも広がって形成される。２次元電子ガス蓄積層はきわめて薄いので、空乏層が少しでも第１の窒化物半導体層８に広がって形成されれば、ゲート電圧が０Ｖでドレイン電流が流れないノーマリオフ型の半導体装置となる。
本実施形態では、第２の窒化物半導体層（ＡｌＧａＮ層）９におけるＡｌ組成は０．２５程度であり、この場合ノーマリオフとするためのゲート電極１２の下の厚さは５ｎｍ以下であることが要求される。本実施形態では、第２の窒化物半導体層９の厚さを、エッチングを利用することなく、エピタキシャル成長の制御により決めることができるので、５ｎｍ以下という非常に薄い膜厚も精度良く、かつ再現性良く形成できる。この結果、ピンチオフ電圧等の特性ばらつきを抑えたノーマリオフ型の半導体装置を安定して得られる。
さらに、第２の窒化物半導体層９においてゲート電極１２とソース電極１３との間の部分の厚さ及びゲート電極１２とドレイン電極１４との間の部分の厚さは５０ｎｍ程度であり、ゲート電極１２の下の部分の厚さ（５ｎｍ以下）に比べて十分に厚い。このため、大きなピエゾ分極効果が得られ、十分に高い濃度の２次元電子ガス蓄積層を形成することにより、オン抵抗の低減が図れる。
以上のように、本実施形態によれば、オン抵抗の増大を抑えることとノーマリオフ型とすることの両立が図れ、半導体装置１の低消費電力化が図れる。
また、本実施形態では、ゲート電極１２の下における第１の窒化物半導体層８と第２の窒化物半導体層９との界面（ファセット）８ａの面方位は（１−１０１）であり、ゲート電極１２とソース電極１３との間及びゲート電極１２とドレイン電極１４との間における第１の窒化物半導体層８と第２の窒化物半導体層９との界面（ファセット）８ａの面方位は（０００１）となっている。ＨＥＭＴ構造の半導体装置において、面方位が（０００１）の界面に比べて、面方位が（１−１０１）の界面に生じる２次元電子ガスの方が濃度が大きくなる。したがって、本実施形態の半導体装置１が上述した界面の面方位を有していることも、オン抵抗の増大を抑えつつノーマリオフ型を実現することに貢献している。
次に、本実施形態に係る半導体装置１の製造方法の一例について説明する。
図３乃至図７は、本実施形態にかかる半導体装置１の製造工程の要部を例示する工程断面図である。
先ず、図３に表したように、基板２上にＡｌＮ層３を例えば１０ｎｍ積層し、さらにＡｌＮ層３上にＧａＮ層４を例えば１μｍ積層する。基板２は、面方位が（０００１）である主面を有するサファイア基板である。ＡｌＮ層３は、そのサファイア基板２の主面上に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によりエピタキシャル成長される。ＧａＮ層４は、ＡｌＮ層３上に同じくＭＯＣＶＤ法によりエピタキシャル成長される。基板２とＧａＮ層４とは格子定数が大きく異なるため、これら両者の間にＡｌＮ層３が中間層（バッファ層）として介在されている。なお、基板２としてはサファイア基板に限らず、例えばＳｉＣ基板などを用いてもよい。
続いて、ＧａＮ層４の上に、例えば厚さ５０ｎｍの二酸化シリコン（ＳｉＯ２）膜をＣＶＤ（Chemical Vapor Deposition）法により積層した後、リソグラフィー及びエッチングにより、例えば、幅（図３における横方向寸法）が２０μｍ、長さ（図３において紙面を貫く方向）が２ｍｍのストライプ状のマスク５を形成する。このとき、マスク５の長辺方向（図３において紙面を貫く方向）が、ＧａＮ層４上において＜１１−２０＞方向に向くように形成する。
続いて、適切な前処理を施した後、ＧａＮ層４上に、ＭＯＣＶＤ法により例えば厚さ５００ｎｍのＧａＮ層６をエピタキシャル成長させる。このとき、結晶成長の下地となるＧａＮ層４の表面（面方位が（０００１））においてマスク５で覆われた部分でのエピタキシャル成長は阻止され、マスク５で覆われていない部分にＧａＮ層６がエピタキシャル成長していく。ＧａＮ層６は（０００１）面に垂直な方向だけでなく横方向にも成長し、図４に表したように、マスク５の長辺方向の縁部上に約２５ｎｍ程せり出すようにしてかかる。また、マスク５の長辺方向は＜１１−２０＞方向を向いているため、マスク５の長辺の脇に、面方位が（１−１０１）であるファセット６ａが形成される。ファセット６ａにおいてその傾斜方向に沿った長さは約５００ｎｍである。
続いて、例えばウェットエッチングにてマスク５を除去する。これにより、図５に表したように、ＧａＮ層４の表面（面方位が（０００１））の一部４ｂが露出される。ＧａＮ層６には、ＧａＮ層４の露出された表面４ｂを底面として、ファセット（面方位が（１−１０１））６ａを側面として有する谷部７が形成される。
続いて、適切な前処理を施した後、図６に表したように、ＧａＮ層８をＭＯＣＶＤ法にてエピタキシャル成長させる。ＧａＮ層８のエピタキシャル成長により谷部７は埋められ、さらに、ＧａＮ層８にも、下地のＧａＮ層６に形成されていたファセット６ａと略同じ面方位（１−１０１）のファセット８ａが形成される。ＧａＮ層８において、ＧａＮ層４の主面４ｂ及びＧａＮ層６の主面６ｂ上の厚さは約５００ｎｍである。本実施形態では、ＧａＮ層８から第１の窒化物半導体層が構成される。
続いて、図７に表したように、ＧａＮ層（第１の窒化物半導体層）８上に、第２の窒化物半導体層としてＡｌＧａＮ層９をエピタキシャル成長させる。ここで、窒化物半導体において、（１−１０１）面は（０００１）面に比べて表面エネルギーが小さく、核生成が抑制され結晶成長速度が小さい。（０００１）面上への結晶成長速度に対する、（１−１０１）面上への結晶成長速度の比は約０．０５である。したがって、ＧａＮ層８のファセット８ａ上におけるＡｌＧａＮ層９の厚さは、ＧａＮ層８の主面８ｂ、８ｃ上における厚さよりも小さくなる。本実施形態の場合、ＡｌＧａＮ層９の厚さは、ＧａＮ層８の主面８ｂ、８ｃ上で約５０ｎｍであり、ファセット８ａ上で２〜２．５ｎｍである。
続いて、図１、２に表したようにソース、ドレイン、ゲートの各電極１３、１４、１２を形成する。第２の窒化物半導体層９において、ファセット８ａの下段側に位置する主面上にソース電極１３が、ファセット８ａの上段側に位置する主面上にドレイン電極１４が、真空蒸着及びリフトオフ法により形成される。ソース電極１３はその長辺方向が、ファセット８ａの長辺方向＜１１−２０＞に沿ったストライプ状を呈し、ドレイン電極１４も同様にその長辺方向が＜１１−２０＞方向に沿ったストライプ状を呈する。ソース電極１３、ドレイン電極１４は、それぞれ、第２の窒化物半導体層９側から順に例えばＴｉとＡｌを形成して構成され、第２の窒化物半導体層９とオーミック接触している。ソース電極１３においてその長辺方向＜１１−２０＞に沿った長さは、ファセット８ａの長辺方向長さより小さい。
ゲート電極１２は、第２の窒化物半導体層９における段部１１に、真空蒸着及びリフトオフ法により形成される。ゲート電極１２は、ファセット８ａの上だけでなく、ファセット８ａの上段側の主面及び下段側の主面にも少しはみ出るようにして形成される。ゲート電極１２はその長辺方向が、ファセット８ａの長辺方向＜１１−２０＞に沿っており、また、その長辺方向＜１１−２０＞に沿った長さは、ファセット８ａの長辺方向長さより小さい。ゲート電極１２は、第２の窒化物半導体層９側から順に例えばＮｉとＡｕを形成して構成され、第２の窒化物半導体層９とショットキー接触している。
ソース、ドレイン、ゲートの各電極１３、１４、１２の形成後には、図示しないが、各電極１３、１４、１２を覆うように全面にＣＶＤ法にて窒化シリコンからなるパッシベーション膜を形成し、さらにその上にポリイミドなどからなる保護膜を形成した後、各電極１３、１４、１２の一部を露出させるパッド開口や配線層の形成などが行われる。
以上述べたように本実施形態によれば、膜厚制御性の悪いエッチング技術を用いることなく、面方位の違いによる結晶成長速度の差を利用することで、ゲート電極１２の下の第２の窒化物半導体層９の厚さはノーマリオフを実現すべく薄くし、ゲート電極１２とソース電極１３との間およびゲート電極１２とドレイン電極１４との間の第２の窒化物半導体層９の厚さはオン抵抗を小さくすべく十分に厚くしている。これにより、第２の窒化物半導体層９の膜厚を精度良く、かつ再現性良く制御でき、所望の特性の半導体装置１を製造ばらつきを抑えて製造できる。
なお、比較例として、厚さが数ｎｍの第２の窒化物半導体層（ＡｌＧａＮ層）９をＭＯＣＶＤ法などで制御性良く成長させた後、ゲート電極１２の形成部にＳｉＯ２膜などを形成し、このＳｉＯ２膜をマスクとして第２の窒化物半導体層９を再成長させることで、ゲート電極１２の下のみ第２の窒化物半導体層９を薄くできる方法が挙げられる。しかし、再成長界面はシリコン、炭素、酸素などの不純物が高濃度に堆積しており、これがキャリアのトラップやゲートリーク損失をもたらす可能性があり、結果として半導体装置の性能を低下させてしまうおそれがある。
これに対して、本実施形態では、再成長界面は実質的に動作に寄与しない部分（バッファ層であるＧａＮ層４、６の表面）に存在し、上記比較例のように第２の窒化物半導体層（ＡｌＧａＮ層）９中には存在しないため、再成長界面の不純物による性能の低下を防ぐことができる。
また、ＧａＮ層４、６を結晶欠陥を少なくして基板２上に形成できれば、ＧａＮ層８を形成せずに、ＧａＮ層４における露出された表面及びＧａＮ層６に、第２の窒化物半導体層（ＡｌＧａＮ層）９をエピタキシャル成長させてもよい。すなわち、この場合、ＧａＮ層４、６が第１の窒化物半導体層として機能する。
以上述べた本実施形態に係る半導体装置１の各種評価を行うため、例えば、ゲート電極１２の長手方向長さａを１．５ｍｍ、短手方向長さｂを１μｍとしたものを用意した。ゲート電極１２において、ファセット８ａの上にある部分の短手方向長さｃは５００ｎｍである。実質的にゲートとして機能するのはファセット８ａの上にある部分なので、ゲート長は５００ｎｍと言える。ソース、ドレインの各電極１３、１４の短手方向長さは５μｍ、ソース電極１３とゲート電極１２間の長さは１μｍ、ゲート電極１２とドレイン電極１４間の長さは１０μｍとした。
このようなサイズの半導体装置の各種評価を行ったところ、最大相互コンダクタンスは４２０［ｍＳ／ｍｍ］、最大ドレイン電流は４００［ｍＡ／ｍｍ］であった。単位面積あたりのオン抵抗は２．１［ｍｍΩｃｍ２］が得られた。ピンチオフ電圧Ｖｐは１．３４［Ｖ］となり、ノーマリオフ型であることが確認できた。また、直径３インチの基板上に作り込まれた同仕様の複数の半導体装置のピンチオフ電圧Ｖｐを評価したところ、平均値である１．３４［Ｖ］に対して、標準偏差は０．１２Ｖであり、ノーマリオフ型としてはきわめて面内均一性の良い結果が得られた。
［第２の実施形態］
次に、本発明の第２の実施の形態について説明する。
図８は、本発明の第２の実施形態に係る半導体装置２１の要部断面図である。
また、図９は、その半導体装置２１の要部斜視図である。
第２の実施形態に係る半導体装置２１は、主として、第１の窒化物半導体層２７と、第１の窒化物半導体層２７の上に積層された第２の窒化物半導体層２８と、第２の窒化物半導体層２８の上に形成されたゲート、ソース、ドレインの各電極３２〜３４と、を備える。
第１の窒化物半導体層２７は、ノンドープ型のＧａＮ層である。第１の窒化物半導体層２７は、下地結晶（またはバッファ層）であるノンドープ型のＧａＮ層２４及び図１１に示されるノンドープ型のＧａＮ層２６の上にエピタキシャル成長により形成される。ＧａＮ層２４は、例えばＳｉＣ基板２２上にＡｌＭ層２３を介して積層されている。第１の窒化物半導体層２７の主面２７ｃ上には、断面三角形状の段部３１が設けられ、その段部３１の側面（以下、単に「ファセット」とも称する）２７ａ、２７ｂは主面２７ｃに対して傾斜している。例えば、主面２７ｃの面方位は（０００１）であり、ファセット２７ａの面方位は（１−１０１）であり、ファセット２７ｂの面方位はファセット２７ａに等価である。
第２の窒化物半導体層２８は、第１の窒化物半導体層２７上にエピタキシャル成長されたＡｌＧａＮ層中に不純物（ドナー）を添加して得られたｎ型のＡｌＧａＮ層である。第１実施形態に関して前述したように、第１の窒化物半導体層２７の主面２７ｃ上への結晶成長速度よりも、ファセット２７ａ、２７ｂ上への結晶成長速度の方が小さい。したがって、第２の窒化物半導体層２８は結晶成長の過程で自然に厚さに差が生じ、ファセット２７ａ、２７ｂ上における厚さの方が、主面２７ｃ上における厚さよりも小さくされる。
ゲート電極３２は、第１の窒化物半導体層２７のファセット２７ａ、２７ｂの上において、第２の窒化物半導体層２８の上に設けれている。すなわち、ゲート電極３２は、第１の窒化物半導体層２７のファセット２７ａ、２７ｂとの間で、第２の窒化物半導体層２８を挟んで設けられている。また、ゲート電極３２は、ファセット２７ａ、２７ｂの上だけでなく、ファセット２７ａ、２７ｂの根元の主面２７ｃ上にも少し延在するように設けることが望ましい。ゲート電極３２は、第２の窒化物半導体層２８とショットキー接触している。
ソース電極３３は、第２の窒化物半導体層２８上においてファセット２７ａの側方に設けられている。ドレイン電極３４は、第２の窒化物半導体層２８上においてファセット２７ｂの側方に設けられている。ソース電極３３及びドレイン電極３４は、ファセット２７ａ、２７ｂを間に挟んで、第２窒化物半導体層２８の主面上に形成されている。ソース電極３３及びドレイン電極３４は、第２窒化物半導体層２８とオーミック接触している。
第２の実施形態に係る半導体装置２１も、第１の実施形態と同様、第１の窒化物半導体層２７と第２の窒化物半導体層２８とのヘテロ接合界面に発生する２次元電子ガスを利用したＨＥＭＴである。ｎ型ＡｌＧａＮ層からなる第２の窒化物半導体層２８は電子供給層（または障壁層）として機能し、不純物の添加がないノンドープ型ＧａＮ層からなる第１の窒化物半導体層２７は電子走行層として機能する。
第２の実施形態においても、第２の窒化物半導体層２８の厚さを、エッチングを利用することなく、エピタキシャル成長の制御により決めることができるので、ゲート下において５ｎｍ以下という非常に薄い膜厚も精度良く、かつ再現性良く形成できる。この結果、ピンチオフ電圧等の特性ばらつきを抑えたノーマリオフ型の半導体装置を安定して得られる。
さらに、第２の窒化物半導体層２８においてゲート電極３２とソース電極３３との間の部分の厚さ及びゲート電極３２とドレイン電極３４との間の部分の厚さは５０ｎｍ程度であり、ゲート電極３２の下の部分の厚さ（５ｎｍ以下）に比べて十分に厚い。このため、おおきなピエゾ分極効果が得られ、十分に高い濃度の２次元電子ガス蓄積層を形成することにより、オン抵抗の低減が図れる。
以上のように、第２の本実施形態においても、オン抵抗の増大を抑えることとノーマリオフ型とすることの両立が図れ、半導体装置２１の低消費電力化が図れる。
次に、第２の実施形態に係る半導体装置２１の製造方法の一例について説明する。
図９乃至図１３は、本実施形態の半導体装置２１の製造工程の要部を例示する工程断面図である。
先ず、図１０に表したように、基板２２上にＡｌＮ層２３を例えば１０ｎｍ積層し、さらにＡｌＮ層２３上にＧａＮ層２４を例えば１μｍ積層する。基板２２は、面方位が（０００１）である主面を有するＳｉＣ基板である。ＡｌＮ層２３は、その基板２２の主面上に、ＭＯＣＶＤ法によりエピタキシャル成長される。ＧａＮ層２４は、ＡｌＮ層２３上に同じくＭＯＣＶＤ法によりエピタキシャル成長される。なお、基板２２としてサファイア基板を用いてもよい。
続いて、ＧａＮ層２４の上に、例えば厚さ１００ｎｍの二酸化シリコン（ＳｉＯ２）膜をＣＶＤ法により積層した後、リソグラフィー及びウェットエッチングにより、例えば、幅（図１０における横方向寸法）が１μｍ、長さが２ｍｍのストライプ状の開口部２５ａが形成されたマスク２５を形成する。このとき、開口部２５ａの長辺方向（図１０において紙面を貫く方向）が、ＧａＮ層２４上において＜１１−２０＞方向に向くように形成する。
続いて、適切な前処理を施した後、ＭＯＣＶＤ法によりＧａＮ層２６をエピタキシャル成長させる。このとき、ＧａＮ層２４の表面（面方位が（０００１））においてマスク２５で覆われた部分でのエピタキシャル成長は阻止され、開口部２５ａから露出する表面のみにＧａＮ層２６が選択的にエピタキシャル成長していく。ＧａＮ層２６は（０００１）面に垂直な方向だけでなく横方向にも成長する。その結果、図１１に表したように、ＧａＮ層２６の断面形状は、底部の２つの角が、マスク２５の開口部２５ａに臨む面に沿って、ＧａＮ層２４表面に対して垂直にされた略正三角形状を呈する。この略正三角形の一辺の長さは約１μｍである。また、開口部２５ａの長辺方向は＜１１−２０＞方向を向いているため、ＧａＮ層２６には、面方位が（１−１０１）の側面（ファセット）２６ａと、これに等価な側面（ファセット）２６ｂが形成される。
続いて、例えばウェットエッチングにてマスク２５を除去した後、適切な前処理を施して、図１２に表したように、ＧａＮ層２７をＭＯＣＶＤ法にてエピタキシャル成長させる。このとき、ＧａＮ層２６において底部の欠けていた部分が埋められ２つの角が形成される。さらに、ＧａＮ層２７にも、下地結晶であるＧａＮ層２６のファセット２６ａ、２６ｂと同様なファセット２７ａ、２７ｂが形成される。すなわち、ＧａＮ層２７のファセット２７ａの面方位は（１−１０１）であり、ファセット２７ｂの面方位は（１−１０１）と等価である。主面２７ｃの面方位は（０００１）である。ＧａＮ層２７において、ＧａＮ層２４の主面上の厚さは約５００ｎｍである。第２の実施形態では、ＧａＮ層２７が第１の窒化物半導体層となる。
続いて、図１３に表したように、ＧａＮ層（第１の窒化物半導体層）２７上に、第２の窒化物半導体層としてＡｌＧａＮ層２８をエピタキシャル成長させる。ここで、（０００１）面上への結晶成長速度に対する、（１−１０１）面上への結晶成長速度の比は約０．０５である。したがって、ＧａＮ層２７のファセット２７ａ、２７ｂ上におけるＡｌＧａＮ層２８の厚さは、ＧａＮ層２７の主面２７ｃ上における厚さよりも小さくなる。本実施形態の場合、ＡｌＧａＮ層２８の厚さは、ＧａＮ層２７の主面２７ｃ上で約５０ｎｍであり、ファセット２７ａ、２７ｂ上で２〜２．５ｎｍである。
続いて、図８、９に表したように、ソース、ドレイン、ゲートの各電極３３、３４、３２を形成する。第２の窒化物半導体層２８において、第１の窒化物半導体層２７の主面２７ｃの上に位置する部分に、段部３１を挟むようにして、ソース電極３３とドレイン電極３４が、真空蒸着及びリフトオフ法により形成される。ソース電極３３はその長辺方向が、ファセット２７ａ、２７ｂの長辺方向＜１１−２０＞に沿ったストライプ状を呈し、ドレイン電極３４も同様にその長辺方向が＜１１−２０＞方向に沿ったストライプ状を呈する。ソース電極３３、ドレイン電極３４は、それぞれ、第２の窒化物半導体層２８側から順に例えばＴｉとＡｌを形成して構成され、第２の窒化物半導体層２８とオーミック接触している。
ゲート電極３２は、第２の窒化物半導体層２８において、ファセット２７ａ、２７ｂの上に位置する部分に、真空蒸着及びリフトオフ法により形成される。ゲート電極３２は、ファセット２７ａ、２７ｂの上だけでなく、ファセット２７ａ、２７ｂの根元付近の主面上にも少しかかって形成される。ゲート電極３２はその長辺方向が、ファセット２７ａ、２７ｂの長辺方向＜１１−２０＞に沿っている。ゲート電極３２は、第２の窒化物半導体層２８側から順に例えばＮｉとＡｕを形成して構成され、第２の窒化物半導体層２８とショットキー接触している。
ソース、ドレイン、ゲートの各電極３３、３４、３２の形成後には、図示しないが、各電極３３、３４、３２を覆うように全面にＣＶＤ法にて窒化シリコンからなるパッシベーション膜を形成し、さらにその上にポリイミドなどからなる保護膜を形成した後、各電極３３、３４、３２の一部を露出させるパッド開口や配線層の形成などが行われる。
以上述べたように第２の実施形態においても、膜厚制御性の悪いエッチング技術を用いることなく、面方位の違いによる結晶成長速度の差を利用することで、ゲート電極３２の下の第２の窒化物半導体層２８の厚さはノーマリオフを実現すべく薄くし、ゲート電極３２とソース電極３３との間およびゲート電極３２とドレイン電極３４との間の第２の窒化物半導体層２８の厚さはオン抵抗を小さくすべく十分に厚くしている。これにより、第２の窒化物半導体層２８の膜厚を精度良く、かつ再現性良く制御でき、所望の特性の半導体装置２１を製造ばらつきを抑えて製造できる。
さらに、再成長界面は実質的に動作に寄与しない部分（バッファ層であるＧａＮ層２４、２６の表面）に存在し、第２の窒化物半導体層２８中には存在しないため、再成長界面の不純物による性能の低下を防ぐことができる。
また、ＧａＮ層２４、２６を、結晶欠陥を少なくしてエピタキシャル成長させることができれば、ＧａＮ層２７を形成せずに、ＧａＮ層２４、２６に、第２の窒化物半導体層２８をエピタキシャル成長させてもよい。すなわち、この場合、ＧａＮ層２４、２６が第１の窒化物半導体層として機能する。
以上述べた第２の実施形態に係る半導体装置２１の各種評価を行うため、例えば、ゲート電極３２の長手方向長さを１．５ｍｍ、その長手方向に直行する短手方向長さを１μｍとしたものを用意した。ゲート電極３２において、ファセット２７ａ、２７ｂの上にある部分の短手方向長さは５００ｎｍである。実質的にゲートとして機能するのはファセット２７ａ、２７ｂの上にある部分なので、ゲート長は５００ｎｍと言える。ソース、ドレインの各電極３３、３４の短手方向長さは５μｍ、ソース電極３３とゲート電極３２間の長さは１μｍ、ゲート電極３２とドレイン電極３４間の長さは１０μｍとした。
このようなサイズの半導体装置の各種評価を行ったところ、最大相互コンダクタンスは３８０［ｍＳ／ｍｍ］、最大ドレイン電流は３５０［ｍＡ／ｍｍ］であった。単位面積あたりのオン抵抗は２．８［ｍｍΩｃｍ２］が得られた。ピンチオフ電圧Ｖｐは０．６１［Ｖ］となり、ノーマリオフ型であることが確認できた。また、直径３インチの基板上に作り込まれた同仕様の複数の半導体装置のピンチオフ電圧Ｖｐを評価したところ、平均値である０．６１［Ｖ］に対して、標準偏差は０．０４Ｖであり、ノーマリオフ型としてはきわめて面内均一性の良い結果が得られた。
以上本発明の実施形態について説明したが、本発明はそれら実施形態に限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
本発明は、図１４に表したように、ゲート電極１２と第２の窒化物半導体層９との間にゲート絶縁膜４０を介在させた、ＭＩＳ（metal-insulator-semiconductor）構造の半導体装置にも適用可能である。ゲート絶縁膜４０の材料としては、ＳｉＮ、ＡｌＮ、ＳｉＯ２などが一例として挙げられる。もちろん、図８に表した半導体装置２１においてもゲート電極３２と第２の窒化物半導体層２８との間に同様なゲート絶縁膜を介在させてもよい。
第１、第２の窒化物半導体層の材料としては、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＧａＮＡｓ、ＩｎＧａＮＰ、ＡｌＩｎＧａＮＰなどが一例として挙げられる。また、第１、第２の窒化物半導体層は、異種の窒化物半導体層を複数積層させた構造であってもよい。
また、上記実施形態では、（１−１０１）面と（０００１）面とにおける結晶成長速度の違いを利用して第２の窒化物半導体層に膜厚の違いを生じさせたが、これら面方位に限らず、結晶成長速度に差が出て膜厚に違いが生じるような関係を有するその他の面方位を利用してもよい。
なお、本願明細書において「窒化物半導体」とは、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１，０≦ｙ≦１、ｘ＋ｙ≦１）なる化学式において、組成比ｘ及びｙをそれぞれの範囲内で変化させたすべての組成の半導体を含むものとする。また、導電型を制御するために添加される各種の不純物をさらに含むものも、「窒化物半導体」に含まれるものとする。
本発明の第１の実施形態に係る半導体装置の要部断面図である。 同第１の実施形態に係る半導体装置の要部斜視図である。 同第１の実施形態に係る半導体装置の製造工程を示す断面図である。 図３に続く工程を示す断面図である。 図４に続く工程を示す断面図である。 図５に続く工程を示す断面図である。 図６に続く工程を示す断面図である。 本発明の第２の実施形態に係る半導体装置の要部断面図である。 同第２の実施形態に係る半導体装置の要部斜視図である。 同第２の実施形態に係る半導体装置の製造工程を示す断面図である。 図１０に続く工程を示す断面図である。 図１１に続く工程を示す断面図である。 図１２に続く工程を示す断面図である。 本発明の変形例に係る半導体装置の要部断面図である。
符号の説明
１ 半導体装置
２ 基板
３ ＡｌＮ層
４ ノンドープ型ＧａＮ層
５ マスク
６ ノンドープ型ＧａＮ層
８ 第１の窒化物半導体層（ノンドープ型ＧａＮ層）
８ａ ファセット
８ｂ，８ｃ 主面
９ 第２の窒化物半導体層（ｎ型ＡｌＧａＮ層）
１１ 段部
１２ ゲート電極
１３ ソース電極
１４ ドレイン電極
２１ 半導体装置
２２ 基板
２３ ＡｌＮ層
２４ ノンドープ型ＧａＮ層
２５ マスク
２６ ノンドープ型ＧａＮ層
２７ 第１の窒化物半導体層（ノンドープ型ＧａＮ層）
２７ａ，２７ｂ ファセット
２７ｃ 主面
２８ 第２の窒化物半導体層（ｎ型ＡｌＧａＮ層）
３１ 段部
３２ ゲート電極
３３ ソース電極
３４ ドレイン電極
４０ ゲート絶縁膜

Claims (5)

  1. 第１の窒化物半導体からなり、上面に段部を有する第１の層と、
    前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなり、前記段部を覆って前記第１の層の上に積層され、前記段部の側面上の厚さが、前記側面の上側及び下側の主面上の厚さよりも小さい第２の層と、
    前記段部の前記側面の上において、前記第２の層の上に設けられたゲート電極と、
    前記側面の上側及び下側の主面のいずれか一方の上において、前記第２の層の上に設けられたソース電極と、
    前記側面の上側及び下側の主面のいずれか他方の上において、前記第２の層の上に設けられたドレイン電極と、
    を備えたことを特徴とする半導体装置。
  2. 前記主面の面方位は（０００１）であり、
    前記段部の前記側面の面方位は（１−１０１）である
    ことを特徴とする請求項１記載の半導体装置。
  3. 第１の窒化物半導体からなり、主面上に、前記主面に対して傾斜したファセットが設けられた第１の層と、
    前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなり、前記第１の層の前記主面及び前記ファセット上に積層され、前記ファセット上における厚さが前記主面上における厚さよりも小さい第２の層と、
    前記第１の層の前記ファセットとの間で、前記第２の層を挟んで設けられたゲート電極と、
    前記第２の層の上において前記ファセットの側方の主面上に設けられたソース電極と、
    前記第２の層の上において前記ファセットを挟んで前記ソース電極の反対側の主面上に設けられたドレイン電極と、
    を備えたことを特徴とする半導体装置。
  4. 前記主面の面方位は（０００１）であり、
    前記ファセットの面方位は（１−１０１）である
    ことを特徴とする請求項３に記載の半導体装置。
  5. 下地結晶上に、第１の窒化物半導体からなり、主面よりも結晶成長速度が小さい面方位のファセットを有する第１の層をエピタキシャル成長させる工程と、
    前記第１の層の前記主面及び前記ファセット上に、前記第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなる第２の層をエピタキシャル成長させる工程と、
    前記第１の層の前記ファセットの上において、前記第２の層の上にゲート電極を形成する工程と、
    前記第２の層の上における、前記ファセットの側方の主面上にソース電極を形成する工程と、
    前記第２の層の上における、前記ファセットを挟んで前記ソース電極の反対側の主面上にドレイン電極を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。

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