JP2007073544A - 固体撮像装置およびその製造方法 - Google Patents

Abstract

【課題】従来よりもバックバイアス効果を抑制でき、且つ、ソースフォロア回路の線形性の向上やダイナミックレンジの拡大を図り得る固体撮像装置、及びその製造方法を提供する。
【解決手段】半導体基板２１上の画素領域Ａに、受光素子と第１のトランジスタとを備える画素セルが設けられ、周辺回路領域Ｂに、第２のトランジスタを備える周辺回路が設けられ、第２のトランジスタのソースドレイン領域２９の導電型が第１のトランジスタのソースドレイン領域２９の導電型と同一である固体撮像装置の製造方法において、周辺回路領域Ｂ内の第２のトランジスタの形成領域に第１のイオン注入を行い、第２のトランジスタの形成領域及び画素領域Ａ内の第１のトランジスタの形成領域Ａ２に、第２のイオン注入を行なう。これにより、画素領域Ａには、周辺回路Ｂのウェル（半導体領域２４Ａ）よりも不純物濃度が低い、ウェル（半導体領域２６）が形成される。
【選択図】 図１

Description

本発明は、固体撮像装置、特には、ＭＯＳ型固体撮像装置、及びその製造方法に関する。

近年、増幅型ＭＯＳトランジスタを備えた固体撮像装置（ＭＯＳ型固体撮像装置）は、高感度等の点から注目されている。ＭＯＳ型固体撮像装置は、画素毎にフォトダイオードとＭＯＳトランジスタとを備え、フォトダイードによって検出された信号をＭＯＳトランジスタによって増幅する。

従来からのＭＯＳ型固体撮像装置について、図４〜図１０を用いて説明する。図４は、従来からのＭＯＳ型固体撮像装置の概略構成を示す平面図である。図４に示すように、ＭＯＳ型固体撮像装置９０は、半導体基板７上の画素領域２００に、複数の画素セル（図５参照）を備えている。また、画素領域の周辺領域（周辺回路領域）２０１及び２０２には、画素セルを駆動するための周辺回路が備えられている。

図５は、従来からのＭＯＳ型固体撮像装置の回路構成の一例を示す回路図である。図５に示すように、ＭＯＳ型固体撮像装置９０は、半導体基板７上の画素領域２００において、複数の画素セル９６を備えている。複数の画素セル９６は、半導体基板７上にマトリックス状に配置されている。各画素セル９６は、フォトダイオード３と、転送トランジスタ４と、増幅トランジスタ１４と、リセットトランジスタ１５と、垂直選択トランジスタ１６とを備えている。

フォトダイオード３は、入射光を信号電荷に変換し、これを蓄積する。転送トランジスタ４、増幅トランジスタ１４、リセットトランジスタ１５、垂直選択トランジスタ１６は、フォトダイオード３に蓄積された信号電荷の読み出しに用いられる。

具体的には、転送トランジスタ４は、フォトダイオード３に蓄積された信号電荷の読み出しを行なう。増幅トランジスタ１４は、転送トランジスタ４によって読み出された信号電荷を増幅し、これを出力する。リセットトランジスタ１５は、フォトダイオード３に蓄積されている信号電荷をリセットする。

また、固体撮像装置９０は、半導体基板７上の周辺回路領域において、垂直駆動回路１２と、水平駆動回路１３と、負荷トランジスタ群１７と、行信号蓄積部１８とを備えている。垂直駆動回路１２は、複数のリセットトランジスタ制御線１１１を介して、水平ライン毎に、リセットトランジスタ１５のゲートに接続されている。各リセットトランジスタ制御線１１１は、一定の間隔を於いて、水平方向に沿って互いに平行に配置されている。

また、垂直駆動回路１２は、複数の転送トランジスタ制御線１３１を介して、水平ライン毎に、転送トランジスタ４にも接続されている。各転送トランジスタ制御線１３１も、一定の間隔を於いて、水平方向に沿って互いに平行に配置されている。

更に、垂直駆動回路１２は、複数の垂直選択トランジスタ制御線１２１を介して、水平ライン毎に、垂直選択トランジスタ１６にも接続されている。垂直駆動回路１２は、垂直選択トランジスタ制御線１２１を介して、信号を読み出す行を選択する。各垂直選択トランジスタ制御線１２１も、リセットトランジスタ制御線１１１と同様に、一定の間隔を於いて、水平方向に沿って互いに平行に配置されている。

水平駆動回路１３は、行信号蓄積部１８に接続されている。行信号蓄積部１８は、１行分の信号を取り込むためのスイッチングトランジスタを備えている。行信号蓄積部１８と負荷トランジスタ群１７とは、垂直信号線１６１を介して接続されている。また、行信号蓄積部１８及び負荷トランジスタ群１７は、垂直信号線１６１を介して、垂直ライン毎に、垂直選択トランジスタ１６のソースに接続されている。

次に、図６を用いて、図５に示した固体撮像装置の動作について説明する。図６は、図５に示した従来の固体撮像装置の動作を説明するためのタイミングチャートである。なお、以下の説明においては、適宜図５を参酌する。

図６に示すように、先ず、垂直駆動回路１２から、選択された行の垂直選択トランジスタ制御線１２１に、ハイレベルの行選択パルス１０１−１が印加される。これにより、選択された行の垂直選択トランジスタ１６がオンとなる。このとき、選択された行の増幅トランジスタ１４と負荷トランジスタ群１７とによってソースフォロア回路が構成される。

次に、行選択パルス１０１−１がハイレベルの間に、選択された行のリセットトランジスタ制御線１１１に、ハイレベルのリセットパルス１０２−１が印加される。これにより、選択された行の増幅トランジスタ１４のゲートと接続された浮遊拡散層（後述の図７において示す半導体領域１５４）の電位がリセットされる。

次に、行選択パルス１０１−１がハイレベルの間に、選択された行の転送トランジスタ制御線１３１に、ハイレベルの転送パルス１０３−１が印加される。これにより、フォトダイオード３に蓄積された信号電荷が浮遊拡散層へと転送される。

また、ハイレベルの転送パルス１０３−１が印加されると、浮遊拡散層に接続された増幅トランジスタ１４のゲート電圧は、浮遊拡散層の電位と等しくなり、このゲート電圧と実質的に等しい電圧が垂直信号線１６１に現れる。そして、フォトダイオード３に蓄積された信号電荷に基づく信号が、行信号蓄積部１８へと転送される。

その後、垂直駆動回路１２が次ぎの行を選択するまでの間に、水平駆動回路１３から、各垂直信号線１６１へと、順に、ハイレベルの列選択パルス１０６−１−ｘ、１０６−２−ｘ、・・・１０６−ｍ−ｘ（ｍは自然数、ｘは１〜ｎ（自然数）のいずれかである。）が出力される。このとき、行信号蓄積部１８は、それへと転送された信号を、１行分毎に、出力信号１０７−１、１０７−２、・・・１０７−ｎとして取り出す。

次に、図７及び図８を用いて、図５に示した固体撮像装置の具体的構成について説明する。図７は、図５に示した従来の固体撮像装置の一部分を拡大して示す平面図である。図８は、図５に示した従来の固体撮像装置の一部分を拡大して示す断面図である。図８に示す断面は、図７中に示された切断線Ａ−Ｂ−Ｃ−Ｄに沿って切断された断面である。なお、図７においては半導体基板の図示を省略している。

図７に示すように、フォトダイオード３は、半導体基板７（図８参照）に設けられたｎ型の半導体領域１５１を備えている。半導体基板７において、隣り合う半導体領域１５１の間には、素子分離部９２が形成されている。また、水平方向においてフォトダイード３の半導体領域１５１に隣接する領域には、素子分離部９１を介して、複数のｎ型の半導体領域５ａ〜５ｃが形成されている。半導体領域５ａ〜５ｃは垂直方向に配列されている。更に、垂直方向において半導体領域１５１に隣接する領域には、ｎ型の半導体領域１５４が形成されている。

また、隣り合う半導体領域５ａと半導体領域５ｂとの間、半導体領域５ｂと半導体領域５ｃとの間の領域には、ゲート絶縁膜１５６（図８参照）を介してゲート電極１５３ａ及び１５３ｂがそれぞれ形成されている。更に、半導体領域１５１と半導体領域１５４との間には、水平方向に延びるゲート電極１５２がゲート絶縁膜（図示せず）を介して形成されている。ゲート電極１５２は、転送トランジスタ制御線１３１（図５参照）としても機能している。

図７及び図８の例においては、ゲート電極１５２と、半導体領域１５４と、半導体領域１５１と、ゲート絶縁膜（図示せず）とによって、転送トランジスタ４が構成されている。転送トランジスタ４は、フォトダイオード３の半導体領域１５１をソース領域として利用している。また、ゲート電極１５３ａと、半導体領域５ａ及び５ｂと、ゲート絶縁膜１５６とでリセットトランジスタ１５が構成され、ゲート電極１５３ｂと、半導体領域５ｂ及び５ｃと、ゲート絶縁膜１５６とで増幅トランジスタ１４が構成されている。リセットトランジスタ１５と増幅トランジスタ１４は半導体領域１５ｂを共用している。

また、図７において、１５５は配線である。配線１５５は、コンタクト１５６を介して、半導体領域１５４、半導体領域５ａ、ゲート電極１５３ｂに接続されている。

ところで、図７及び図８に示したように、画素セルには素子分離部が形成されるが、近年のＭＯＳ型固体撮像装置における画素の微細化に伴い、素子分離部は、多くの場合、半導体基板に溝を形成するＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を用いて形成される。

しかし、ＳＴＩ法によって形成された素子分離部（以下「ＳＴＩ素子分離部」という。）においては、素子分離部の近傍で結晶欠陥やストレス欠陥が発生するという問題がある。具体的には、ＭＯＳ型固定撮像装置において結晶欠陥が発生すると、再生画面上において、出力が大きく、白色の点欠陥、いわゆる白キズが観測される。その数は、ＳＴＩの形成方法や固体撮像装置の規模によるが、数個から数千個にのぼる。また、ＭＯＳ型固体撮像装置においてストレス欠陥が発生すると、ＳＴＩストレス欠陥層が素子分離部からフォトダイオードへ流れるリーク電流を生じさせるため、再生画面上において、小さな不均一なムラが観測される。

このような欠陥のうち、前者の結晶欠陥による局所的な点欠陥（白キズ）については、最近のデジタル技術の進歩によって補正することができるようになっており、大きな問題ではなくなってきている。但し、後者のＳＴＩストレス欠陥層による小さな不均一なムラについては、デジタル処理による補正が困難である。これは、画面全体にわたって発生するムラを補正するために大容量のメモリが必要になり、補正するためのシステムのコストが大きくかかるからである。

そのため、ＳＴＩ素子分離部の形成領域に、ＭＯＳトランジスタのソースドレイン領域の導電型と反対の導電型の不純物を導入して、ＳＴＩリークストッパを設けることが提案されている（例えば、特許文献１参照。）。特許文献１には、素子分離部の側面と底面とを囲むようにＳＴＩリークストッパを形成した例が開示されている。ＳＴＩリークストッパを設けた場合は、素子分離部からフォトダイオードへと流れるリーク電流を阻止でき、これによって、再生画面における不均一なムラを小さくできる。

ここで、図９を用いて、従来からのＳＴＩリークストッパについて説明する。図９は、ＳＴＩリークストッパが形成された従来のＭＯＳ型固体撮像装置の製造工程を示す部分断面図であり、図９（ａ）〜（ｄ）は一連の主な工程を示している。図９（ａ）〜（ｄ）においては、左側半分に画素領域Ａが示され、右側半分に周辺回路領域Ｂが示されている。

また、一般に、ＭＯＳ型固体撮像装置の場合、半導体基板上にはＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとの両方が形成されるが、図９（ａ）〜（ｄ）においては、ＮチャンネルＭＯＳトランジスタが形成される領域（ＮＭＯＳ領域）のみが図示されている。また、図９（ａ）〜（ｄ）においては断面に現れた線のみが図示されている。

最初に、図９（ａ）に示すように、半導体基板７におけるＳＴＩ素子分離部の形成領域に、ＳＴＩ素子領域を形成するための溝７０１を選択的に形成する。次に、画素領域Ａが開口したレジストパターン７０２を形成し、これをマスクとして、不純物を斜め方向からイオン注入する。この結果、溝７０１の側面及び底面に沿って、ＳＴＩリークストッパ７０３が形成される。本例では、半導体基板７はｎ型のシリコン基板である。ここでは、ｐ型の不純物がイオン注入されているが、これは後述のｎ型不純物で形成された２つのフォトダイオードを分離する役割を兼ねるためである。

但し、図９（ａ）の工程を実施すると、ｐ型不純物は、ＳＴＩ素子分離部の形成領域以外の領域、即ち、フォトダイオードの形成領域Ａ１や、フォトダイオードに蓄積された信号電荷の読み出しに用いられるトランジスタ（読出し用トランジスタ）の形成領域Ａ２にも注入される。このため、形成領域Ａ１及び形成領域Ａ２に形成されるウェル（図９（ｂ）参照）の濃度は、周辺回路領域Ｂに形成されるウェル（図９（ｂ）参照）の濃度よりもり高くなる。

次に、図９（ｂ）に示すように、レジストパターン７０２を除去した後、溝７０１にシリコン酸化膜などの絶縁物を埋め込み、ＳＴＩ素子分離部７０４を形成する。次いで、形成領域Ａ２と周辺回路領域Ｂとが開口したレジストパターン７０５を形成し、これをマスクとして、ｐ型不純物をイオン注入する。これにより、ｐ型のウェル７０６が形成される。

続いて、レジストパターン７０５をマスクとして、ｐ型不純物をイオン注入する。これにより、形成領域Ａ２と周辺回路領域Ｂとにおいて、トランジスタのチャンネル領域７０７が形成される。なお、チャンネル領域７０７における不純物濃度を調整することにより、トランジスタの閾値電圧Ｖ_Tを制御することができる。

次に、図９（ｃ）に示すように、レジストパターン７０５を除去した後、形成領域Ａ１が開口したレジストパターン７０９（破線で示す）を形成し、これをマスクとして、ｎ型不純物をイオン注入する。これにより、フォトダイオードを構成するｎ型の半導体領域７１０が形成される。なお、半導体領域７１０の形成は、チャンネル領域７０７の形成の前に行なうこともできる。

次に、レジストパターン７０９を除去した後、形成領域Ａ２、及び周辺回路領域Ｂに、シリコン酸化膜からなるゲート絶縁膜７１４と、ポリシリコンからなるゲート電極７０８とを順に形成する。

次に、図９（ｄ）に示すように、絶縁膜の成膜及びエッチングを行なって、ゲート絶縁膜７１４とゲート電極７０８との側面に、側壁絶縁膜（サイドウォールスペーサー）７１１を形成する。続いて、形成領域Ａ２と周辺回路領域Ｂとが開口したレジストパターン７１２を形成し、これをマスクとして、ｎ型不純物をイオン注入する。これにより、トランジスタのソースドレイン領域７１３が形成される。その後、層間絶縁膜、各種配線、マイクロレンズ等が形成されて、ＭＯＳ型固体撮像装置が完成する。

図９に示した例では、このようにＳＴＩリークストッパ７０３が形成されるため、素子分離部７０４からフォトダイオード（半導体領域７１０）へと流れるリーク電流を阻止できる。この結果、再生画面における不均一なムラを小さくできる。

但し、素子分離部の近傍にリークストッパを形成すると、リークストッパの形成によって、画素領域に形成されたウェルの濃度が高くなる。このため、半導体基板に形成されたトランジスタにおいてバックバイアス効果が生じ易くなったり、ＭＯＳ固体撮像装置において構成されているソースフォロア回路の出力特性が低下したりといった問題が生じてしまう。この点について、以下に説明する。

一般に、ＭＯＳＦＥＴにおいて、最も重要なパラメータの一つは閾値電圧Ｖ_Tである。理想的な閾値電圧Ｖ_Tは下記式（１）で与えられる。なお、下記式（１）において、ε_Sはシリコンの誘電率、ｑは電子１個の電荷量、Ｎ_Aは半導体基板（サブストレート）の不純物濃度、ψ_Bはシリコンのフェルミ準位、Ｃ_OXは単位面積当たりのゲート酸化膜容量値である。

また、ＭＯＳＦＥＴにおいて、閾値電圧Ｖ_Tは、基板バイアス電圧Ｖ_BSの影響を受ける。つまり、半導体基板とソースとの間に逆方向の電圧が印加されると、空乏層の幅が広がり、反転を起こさせるために必要な閾値電圧Ｖ_Tは増加することとなる。このことは、いわゆるバックバイアス効果と呼ばれている。閾値電圧Ｖ_Tは、基板バイアスＶ_BSを用いて、下記式（２）によって表すことができる。なお、下記式（２）において、Ｖ_T0はＶ_BSが０（ゼロ）のときの閾値電圧である。

ここで、下記式（３）に示すように、γを設定すると、上記式（２）は下記式（４）によって表すことができる。下記式（４）において右辺に表された電圧は、理想出力からの誤差を表している。

また、図１０は、基本的なソースフォロア回路の回路構成を示す回路図である。ソースフォロア回路は、低電源電圧で使用でき、応答も速いという特徴を備えており、レベルシフト回路として有用である。図１０において、トランジスタＭ_Aは接地されていないため、その閾値電圧Ｖ_Tはバックバイアス効果の影響を受け易い。また、図１０中に示す電位Ｖ_in、Ｖ_G、Ｖ_OUTは、上記式（４）を用いて、下記式（５）によって表すことができる。

更に、図１０に示すソースフォロア回路において、電圧利得Ａ_v（＝Ｖ_out／Ｖ_in）は、下記式（５）から、下記式（６）で表される。

上記式（６）より、γの値が小さい場合はＡ_v≒１となる。また、上記式（６）より、γの値が大きいほど線形性を崩し、電圧利得が小さくなる。このことから、γの値を小さくすれば、ソースフォロア回路の線形性を高めることができる。また、γの値を小さくすれば、電圧利得を高めることができるため、ＭＯＳ型固体撮像装置においてはダイナミックレンジを拡大することができる。

上記式（３）から、γの値を小さくするには、半導体基板の不純物濃度Ｎ_Aを小さくすれば良いことが分かる。従って、画素領域に形成されたウェルの濃度を薄くすることによって、ソースフォロア回路の出力特性を向上させることができる。

しかし、上述したように、素子分離部の近傍にリークストッパを形成すると、リークストッパの形成によって、画素領域に形成されたウェルの濃度が高くなる。このため、ソースフォロア回路の線形性の向上やダイナミックレンジの拡大は困難である。

このような問題を解決するため、ソースフォロア回路を構成する出力トランジスタのゲートの直下に、ウェルの導電型と逆の導電型の不純物をカウンタードーピングする方法が提案されている（例えば、特許文献２参照。）。特許文献２に開示の方法によれば、半導体基板の不純物濃度Ｎ_Aを小さくできるため、ソースフォロア回路の線形性の向上やダイナミックレンジの拡大を図ることができる。また、ウェルの表層における不純物濃度を低下できるため、閾値電圧Ｖ_Tの変動を抑制でき、この結果、トランジスタにおけるバックバイアス効果を抑制することもできる。
特開２００４−２５３７２９号公報 特開２００４−２４１６３８号公報

しかしながら、特許文献２に開示のカウンタードーピングにおいては、導電型の異なる不純物イオンの注入が複数回行なわれるため、それぞれの不純物濃度のばらつきが相乗されてばらつきが大きくなるという問題がある。また、実際には、ｎ型の不純物とｐ型の不純物とを同量にして、両者を完全に打ち消し合わせることは難しく、打ち消される程度に応じて閾値電圧Ｖ_Tがばらつくという問題もある。このため、特許文献２に開示の方法においては、バックバイアス効果の抑制を十分に図ることができないという問題が生じている。

本発明の目的は、上記問題を解消し、従来よりもバックバイアス効果を抑制でき、且つ、ソースフォロア回路の線形性の向上やダイナミックレンジの拡大を図り得る固体撮像装置、及びその製造方法を提供することにある。

上記目的を達成するために本発明における第１の固体撮像装置は、半導体基板を備え、前記半導体基板上の画素領域に複数の画素セルが設けられ、画素領域の周辺領域に周辺回路が設けられた固体撮像装置であって、前記複数の画素セルそれぞれは、受光素子と、前記受光素子に蓄積された信号電荷を読み出すための複数の第１のトランジスタとを備え、前記周辺回路は、ソース領域及びドレイン領域の導電型が前記第１のトランジスタのソース領域及びドレイン領域の導電型と同一である複数の第２のトランジスタを備え、前記複数の第１のトランジスタそれぞれのソース領域及びドレイン領域は、前記画素領域内に形成された第１の半導体領域内に形成され、前記複数の第２のトランジスタそれぞれのソース領域及びドレイン領域は、前記周辺領域内に形成された第２の半導体領域内に形成され、前記画素領域内に形成された前記第１の半導体領域の不純物濃度は、前記周辺領域内に形成された前記第２の半導体領域の不純物濃度よりも低い値に設定されていることを特徴とする。

また、上記目的を達成するために本発明における第２の固体撮像装置は、半導体基板を備え、前記半導体基板上の画素領域に複数の画素セルが設けられ、画素領域の周辺領域に周辺回路が設けられた固体撮像装置であって、前記複数の画素セルそれぞれは、受光素子と、前記受光素子に蓄積された信号電荷を読み出すための複数のトランジスタとを備え、前記画素領域及び前記周辺領域に複数の素子分離部が設けられ、前記画素領域に設けられた素子分離部のうち、隣接する受光素子間を分離する素子分離部の側面側及び底面側と、前記受光素子と前記トランジスタとを分離する素子分離部の前記受光素子側とには、前記第１のトランジスタのソース領域及びドレイン領域の導電型と反対の導電型の不純物によってリークストッパが形成されていることを特徴とする。

上記目的を達成するため本発明における第１の固体撮像装置の製造方法は、半導体基板を備え、前記半導体基板上の画素領域に、受光素子と、前記受光素子に蓄積された信号電荷を読み出すための複数の第１のトランジスタとを備える複数の画素セルが設けられ、画素領域の周辺領域に、複数の第２のトランジスタを備える周辺回路が設けられ、前記第２のトランジスタのソース領域及びドレイン領域の導電型が前記第１のトランジスタのソース領域及びドレイン領域の導電型と同一である固体撮像装置の製造方法であって、（ａ）前記周辺領域内の前記複数の第２のトランジスタの形成領域に、第１のイオン注入を行なう工程と、（ｂ）前記周辺領域内の前記複数の第２のトランジスタの形成領域、及び前記画素領域内の前記複数の第１のトランジスタの形成領域に、第２のイオン注入を行なう工程とを有することを特徴とする。

また、上記目的を達成するため本発明における第２の固体撮像装置の製造方法は、半導体基板を備え、前記半導体基板上の画素領域に、受光素子と、前記受光素子に蓄積された信号電荷を読み出すための複数のトランジスタとを備える複数の画素セルが設けられ、画素領域の周辺領域に周辺回路が設けられた固体撮像装置の製造方法であって、（ａ）前記画素領域及び前記周辺領域に、複数の素子分離部を形成する工程と、（ｂ）隣接する受光素子間を分離する素子分離部の側面側及び底面側と、前記受光素子と前記トランジスタとを分離する素子分離部の前記受光素子側とに、リークストッパが形成されるように、前記半導体基板の法線に対して傾斜した方向から、前記トランジスタのソース領域及びドレイン領域の導電型と反対の導電型の不純物をイオン注入する工程とを有することを特徴とする。

本発明の第１の固体撮像装置及びその製造方法では、画素セルの第１のトランジスタが配置される半導体領域の不純物濃度は、周辺回路の第２のトランジスタが配置される半導体領域の不純物濃度よりも低い値に設定される。

このため、本発明の第１の固体撮像装置及び第１の固体撮像装置の製造方法では、出力トランジスタのバックバイアス効果を抑制できるので、ソースフォロア回路におけるダイナミックレンジや線形性が確保される。また、従来のように、カウウンタードープを行なう必要がないため、ソースフォロア回路を構成する出力トランジスタの閾値電圧Ｖ_Tの変動を抑制できる。

また、本発明の第２の固体撮像装置及び第２の固体撮像装置の製造方法によれば、隣接する受光素子間を分離する素子分離部の側面側及び底面側、受光素子とトランジスタとを分離する素子分離部の受光素子側にのみ、リークストッパが形成される。よって、画素セルを構成するトランジスタが配置された半導体領域の不純物濃度が、リークストッパによって高くなるのを抑制できる。

このため、本発明の第２の固体撮像装置及び第２の固体撮像装置の製造方法では、出力トランジスタのバックバイアス効果を抑制できるので、ソースフォロア回路におけるダイナミックレンジや線形性が確保される。また、従来のように、カウウンタードープを行なう必要がないため、ソースフォロア回路を構成する出力トランジスタの閾値電圧Ｖ_Tの変動を抑制できる。

本発明における第１の固体撮像装置は、半導体基板を備え、前記半導体基板上の画素領域に複数の画素セルが設けられ、画素領域の周辺領域に周辺回路が設けられた固体撮像装置であって、前記複数の画素セルそれぞれは、受光素子と、前記受光素子に蓄積された信号電荷を読み出すための複数の第１のトランジスタとを備え、前記周辺回路は、ソース領域及びドレイン領域の導電型が前記第１のトランジスタのソース領域及びドレイン領域の導電型と同一である複数の第２のトランジスタを備え、前記複数の第１のトランジスタそれぞれのソース領域及びドレイン領域は、前記画素領域内に形成された第１の半導体領域内に形成され、前記複数の第２のトランジスタそれぞれのソース領域及びドレイン領域は、前記周辺領域内に形成された第２の半導体領域内に形成され、前記画素領域内に形成された前記第１の半導体領域の不純物濃度は、前記周辺領域内に形成された前記第２の半導体領域の不純物濃度よりも低い値に設定されていることを特徴とする。

上記本発明における第１の固体撮像装置においては、前記第１の半導体領域が、前記第１のトランジスタのウェルとして機能し、前記第２の半導体領域が、前記第２のトランジスタのウェルとして機能する。

また、上記本発明における第１の固体撮像装置においては 前記画素領域及び前記周辺領域に複数の素子分離部が設けられ、前記複数の素子分離部のうち、前記画素領域に形成された素子分離部の側面側及び底面側に、前記第１のトランジスタのソース領域及びドレイン領域の導電型と反対の導電型の不純物によってリークストッパが形成されている態様とするのが好ましい。この態様によれば、素子分離部からフォトダイオードへとリーク電流が流れるのを抑制できる。更に、上記態様においては、前記複数の素子分離部として、前記半導体基板に形成された溝の内部に埋め込まれた酸化膜を用いることができる。

本発明における第２の固体撮像装置は、半導体基板を備え、前記半導体基板上の画素領域に複数の画素セルが設けられ、画素領域の周辺領域に周辺回路が設けられた固体撮像装置であって、前記複数の画素セルそれぞれは、受光素子と、前記受光素子に蓄積された信号電荷を読み出すための複数のトランジスタとを備え、前記画素領域及び前記周辺領域に複数の素子分離部が設けられ、前記画素領域に設けられた素子分離部のうち、隣接する受光素子間を分離する素子分離部の側面側及び底面側と、前記受光素子と前記トランジスタとを分離する素子分離部の前記受光素子側とには、前記第１のトランジスタのソース領域及びドレイン領域の導電型と反対の導電型の不純物によってリークストッパが形成されていることを特徴とする。上記第２の固体撮像装置においては、リークストッパが形成されるため、上記第１の固体撮像装置に比べて、素子分離部からフォトダイオードへとリーク電流が流れるのを抑制でき、画素の微細化に容易に対応できる。

上記本発明における第２の固体撮像装置においては、前記周辺回路が、ソース領域及びドレイン領域の導電型が前記画素セルの前記複数のトランジスタのソース領域及びドレイン領域の導電型と同一の複数の第２のトランジスタを備え、前記画素セルの前記複数のトランジスタそれぞれのソース領域及びドレイン領域は、前記画素領域内に形成された第１の半導体領域内に形成され、前記複数の第２のトランジスタそれぞれのソース領域及びドレイン領域は、前記周辺領域内に形成された第２の半導体領域内に形成され、前記画素領域内に形成された前記第１の半導体領域の不純物濃度は、前記周辺領域内に形成された前記第２の半導体領域の不純物濃度よりも低い値に設定されている態様とするのが好ましい。この態様とすれば、第２の固体撮像装置に、第１の固体撮像装置による効果を付加することができる。

また、上記本発明における第２の固体撮像装置においては、前記第１の半導体領域が、前記画素セルの前記トランジスタのウェルとして機能し、前記第２の半導体領域が、前記第２のトランジスタのウェルとして機能する。

第１の固体撮像装置の製造方法は、半導体基板を備え、前記半導体基板上の画素領域に、受光素子と、前記受光素子に蓄積された信号電荷を読み出すための複数の第１のトランジスタとを備える複数の画素セルが設けられ、画素領域の周辺領域に、複数の第２のトランジスタを備える周辺回路が設けられ、前記第２のトランジスタのソース領域及びドレイン領域の導電型が前記第１のトランジスタのソース領域及びドレイン領域の導電型と同一である固体撮像装置の製造方法であって、（ａ）前記周辺領域内の前記複数の第２のトランジスタの形成領域に、第１のイオン注入を行なう工程と、（ｂ）前記周辺領域内の前記複数の第２のトランジスタの形成領域、及び前記画素領域内の前記複数の第１のトランジスタの形成領域に、第２のイオン注入を行なう工程とを有することを特徴とする。

また、本発明における第２の固体撮像装置の製造方法は、半導体基板を備え、前記半導体基板上の画素領域に、受光素子と、前記受光素子に蓄積された信号電荷を読み出すための複数のトランジスタとを備える複数の画素セルが設けられ、画素領域の周辺領域に周辺回路が設けられた固体撮像装置の製造方法であって、（ａ）前記画素領域及び前記周辺領域に、複数の素子分離部を形成する工程と、（ｂ）隣接する受光素子間を分離する素子分離部の側面側及び底面側と、前記受光素子と前記トランジスタとを分離する素子分離部の前記受光素子側とに、リークストッパが形成されるように、前記半導体基板の法線に対して傾斜した方向から、前記トランジスタのソース領域及びドレイン領域の導電型と反対の導電型の不純物をイオン注入する工程とを有することを特徴とする

（実施の形態１）
以下、本発明の実施の形態１における固体撮像装置及び固体撮像装置の製造方法について、図面を参照しながら説明する。本実施の形態１における固体撮像装置はＭＯＳ型固体撮像装置である。本実施の形態１においても、背景技術において図４に示したように、固体撮像装置は、半導体基板を備え、半導体基板上の画素領域に複数の画素セルを設け、画素領域の周辺の領域（周辺回路領域）に周辺回路を設けて構成されている。

また、本実施の形態１においても、周辺回路領域には、背景技術において図５に示した例と同様に、垂直駆動回路、水平駆動回路、負荷トランジスタ群、行信号蓄積部が備えられている。

更に、複数の画素セルは、マトリクス状に配置されており、固体撮像装置の回路構成は、背景技術において図５に示した例と同様である。更に、各画素セルは、受光素子として機能するフォトダイオードと、フォトダイオードに蓄積された信号電荷を読み出すための複数のトランジスタ（読出し用トランジスタ）とを備えている。

また、読出し用トランジスタとしては、転送トランジスタ、増幅トランジスタ、リセットトランジスタ、及び垂直選択トランジスタが挙げられる。また、これらのうち、増幅トランジスタは、周辺回路領域に設けられた負荷トランジスタ群と共に、ソースフォロア回路を構成する。

ここで、本実施の形態１における固体撮像装置の製造方法について図１を用いて説明する。図１は、本発明の実施の形態１における固体撮像装置の製造方法を示す断面図であり、図１（ａ）〜図１（ｄ）それぞれは一連の主な工程を示している。図１（ａ）〜（ｄ）においては、左側半分に画素領域Ａが示され、右側半分に周辺回路領域Ｂが示されている。また、図１（ａ）〜（ｄ）においては、断面に現れた線のみが図示されている。

更に、本実施の形態１においても、半導体基板上にはＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとの両方が形成されるが、図１（ａ）〜（ｄ）においては、ＮチャンネルＭＯＳトランジスタが形成される領域のみが図示されている。図１（ｄ）は本実施の形態１における固体撮像装置の構成についても示している。

最初に、図１（ａ）に示すように、半導体基板２１の画素領域Ａ及び周辺回路領域Ｂに、ＳＴＩ素子分離部２２を形成するための溝４１を形成する。次に、画素領域Ａが開口したレジストパターン２０を形成し、これをマスクとして、不純物を斜め方向からイオン注入する。この結果、画素領域Ａにおいては、溝４１の側面側及び底面側に、ＳＴＩリークストッパ２２が形成される。

なお、図１（ａ）に示す工程は、背景技術において図９（ａ）に示した工程と同様の工程である。本実施の形態１においても、半導体基板２１はｎ型のシリコン基板である。また、図１（ａ）に示す工程においてイオン注入される不純物は、ｐ型の不純物、例えばボロン（Ｂ）等である。

次に、図１（ｂ）に示すように、レジストパターン２０を除去した後、溝４１が埋まるようにシリコン酸化膜を成膜し、表面を研磨して、複数の素子分離部（素子分離領域）２２を形成する。

次いで、周辺回路領域Ｂが開口したレジストパターン２５を形成し、フォトダイオードの形成領域Ａ１と読出し用トランジスタの形成領域Ａ２とを被覆する。更に、レジストパターン２５をマスクとして、ｐ型の不純物をイオン注入する。この場合、イオン注入は、不純物が深い領域にまで分布するよう、例えば基板表面からの拡散層深さが１．０μｍ〜１．５μｍとなるように行なう。具体的には、例えば、イオン注入されるｐ型の不純物がボロン（Ｂ）の場合であれば、注入エネルギーを２５０ＫｅＶ〜５００ＫｅＶに設定し、ドーズ量を１×１０¹³個／ｃｍ²〜１×１０¹⁴個／ｃｍ²に設定する。

これにより、周辺回路領域Ｂには、ｐ型の半導体領域２４が形成される。半導体領域２４は、周辺回路領域Ｂに形成されるトランジスタ（ＮチャンネルＭＯＳトランジスタ）のウェルとして機能する。

次に、図１（ｃ）に示すように、レジストパターン２５を除去した後、画素セルを構成する読出し用トランジスタの形成領域Ａ２と周辺回路領域Ｂとが開口した新たなレジストパターン２８を形成する。次いで、レジストパターン２８をマスクとして、ｐ型の不純物をイオン注入する。

これにより、読出し用トランジスタの形成領域Ａ２にも、ｐ型の半導体領域２６が形成される。半導体領域２６は、画素セルに形成されるトランジスタ（ＮチャンネルＭＯＳトランジスタ）のウェルとして機能する。また、図１（ｃ）に示す工程により、図１（ｂ）に示した工程で形成された半導体領域２４の不純物濃度は高くなる。よって、周辺回路領域Ｂにおけるトランジスタは、画素領域Ａにおける読出し用トランジスタよりも、不純物濃度が高いウェル内に配置されることとなる。なお、図１（ｃ）の工程が終了した後の半導体領域２４は、「半導体領域２４Ａ」とする。

ところで、ＣＭＯＳで周辺回路を構成する場合、ＮＭＯＳ領域及びＰＭＯＳ領域それぞれにおいて、ラッチアップを抑制するためには、ウェルの不純物濃度は、ピークが１×１０¹⁸個／ｃｍ³以上となるように設定するのが好ましい。

なお、ＣＭＯＳ半導体集積回路でラッチアップが問題となり始めるのは、少なくとも設計ルールが０．２５μｍ以下となる世代の微細トランジスタの場合であると考えられる。また、この世代におけるウェルの拡散層深さ（基板との接合位置）はおよそ１μｍ〜２μｍである。更に、この世代におけるウェルは、基板表面の方が中央部分よりも濃度が薄いプロファイルを備えたレトログレードウェル構造をとることがある。

一方、画素領域Ａにおけるウェルの不純物濃度の設定では、画素セルがＮチャンネルＭＯＳトランジスタのみで構成されていることからラッチアップを懸念する必要がなく、１×１０¹⁸個／ｃｍ³以下の濃度に設定することができる。但し、静電気によるサージが入った場合の素子破壊が懸念される。よって、サージを逃がすためには、半導体基板との接合を確保する必要があるため、ウェルの不純物濃度は半導体基板の不純物濃度以上の濃度に設定するのが好ましい。

従って、図１（ｃ）の工程においては、半導体領域２６の濃度は、例えば、半導体基板として、不純物濃度が１×１０¹⁵／ｃｍ³のシリコン基板を用いる場合は、それ以上の濃度に設定するのが良い。また、この場合、例えば、イオン注入されるｐ型の不純物がボロン（Ｂ）の場合であれば、注入エネルギーは４５０ＫｅＶ〜６００ＫｅＶに設定し、ドーズ量は１×１０¹⁰個／ｃｍ²〜１×１０¹²個／ｃｍ²に設定するのが良い。また、図１（ｃ）の工程においても、図１（ｂ）に示した工程と同様に、イオン注入は、基板表面からの拡散層深さが１．０μｍ〜１．５μｍとなるように行なわれる。

また、その後、ｐ型の不純物をイオン注入して、形成領域Ａ２及び周辺回路領域Ｂ内に浅い半導体領域２７を形成する。半導体領域２７は、チャンネル領域である。半導体領域２７の不純物濃度を調整することにより、トランジスタの閾値電圧Ｖ_Tを制御することができる。また、例えば、ＮＭＯＳの閾値電圧制御にボロン（Ｂ）を用いる場合であれば、注入エネルギーは、１０ＫｅＶ〜３０ＫｅＶに設定し、ドーズ量は１×１０¹²個／ｃｍ２〜１×１０¹³個／ｃｍ２に設定するのが好ましい。

次に、図１（ｄ）に示すように、レジストパターン２８を除去した後、読出し用トランジスタの形成領域Ａ２、及び周辺回路領域Ｂに、シリコン酸化膜からなるゲート絶縁膜３２と、ポリシリコンからなるゲート電極３１とを順に形成する。次いで、フォトダイオードの形成領域Ａ１が開口したレジストパターン（図示せず）を形成し、これをマスクとして、リン（Ｐ）やヒ素（Ａｓ）等のｎ型不純物をイオン注入する。これにより、フォトダイオードを構成するｎ型の半導体領域３０が形成される。

続いて、レジストパターンを除去した後、絶縁膜の成膜及びエッチングを行なって、ゲート絶縁膜３２とゲート電極３１との側面に、側壁絶縁膜（サイドウォールスペーサー）３３を形成する。

次いで、読出し用トランジスタの形成領域Ａ２と周辺回路領域Ｂとが開口したレジストパターン（図示せず）を形成し、これをマスクとして、ｎ型不純物をイオン注入する。これにより、トランジスタのソースドレイン領域２９が形成される。その後、層間絶縁膜、各種配線、マイクロレンズ等が形成されて、本実施の形態１におけるＭＯＳ型固体撮像装置が完成する。なお、図１（ｄ）に示す工程は、背景技術において図９（ｃ）及び（ｄ）に示した工程に準じて行われる。

このように、本実施の形態１の固体撮像装置の製造方法によれば、画素領域Ａにおけるウェル（半導体領域２６）の不純物濃度と、周辺回路領域ＢのＮＭＯＳ領域におけるウェル（半導体領域２４Ａ）の不純物濃度とが個別に設定された、本実施の形態１の固体撮像装置が得られる。本実施の形態１における固体撮像装置では、画素領域におけるウェル（半導体領域２６）の不純物濃度は、周辺回路領域ＢのＮＭＯＳ領域におけるウェル（半導体領域２４Ａ）の不純物濃度よりも、低い値に設定される。よって、ＳＴＩリークストッパを形成した場合であっても、画素領域Ａに形成されたウェル（半導体領域２６）の不純物濃度が高くなるのを回避できる。

このため、本実施の形態１によれば、出力トランジスタのバックバイアス効果を抑制できるので、ソースフォロア回路におけるダイナミックレンジや線形性が確保される。また、従来のように、カウウンタードープを行なう必要がないため、ソースフォロア回路を構成する出力トランジスタの閾値電圧Ｖ_Tの変動を抑制できる。

更に、本実施の形態１における製造方法によれば、ウェルを形成した後に、閾値電圧Ｖ_T制御のためのチャンネル領域が形成される。よって、その後の工程による不純物の拡散などによって、閾値電圧Ｖ_Tが変動するのを回避できる。図１の例では、素子分離部２２は、ＳＴＩ法を用いて形成されているが、本実施の形態１はこの例に限定されるものではない。本実施の形態１においては、ＬＯＣＯＳ（Local Oxidation Of Silicon）法を用いて素子分離部を形成することもできる。更に、本実施の形態１においては、ＳＴＩリークストッパ２２が形成されない態様とすることもできる。

また、本実施の形態１において、画素領域Ａにおける半導体領域２６、及び周辺回路領域Ｂにおける半導体領域２４Ａの形成工程は、図１に示す例に限定されない。例えば、図１（ｃ）に示した形成領域Ａ２及び周辺回路領域Ｂへのイオン注入を行なった後に、図１（ｂ）に示した周辺回路領域Ｂへのイオン注入を行なう態様としても良い。

（実施の形態２）
次に、本発明の実施の形態２における固体撮像装置及び固体撮像装置の製造方法について、図面を参照しながら説明する。本実施の形態２においては、実施の形態１と異なり、ＳＴＩリークストッパは一部分にしか設けられず、また、画素領域Ａにおけるウェル濃度と周辺回路領域Ｂにおけるウェルの濃度とは同一の値に設定されている。

但し、本実施の形態２における固体撮像装置も、ＭＯＳ型固体撮像装置であり、上記の点以外においては、実施の形態１における固体撮像装置と同様に構成されている。以下、図２を用いて説明する。

図２は、本発明の実施の形態２における固体撮像装置の製造方法を示す断面図であり、図２（ａ）〜図２（ｄ）それぞれは一連の主な工程を示している。図２（ａ）〜（ｄ）においては、左側半分に画素領域Ａが示され、右側半分に周辺回路領域Ｂが示されている。また、図２（ａ）〜（ｄ）においては、断面に現れた線のみが図示されている。

更に、本実施の形態２においても、半導体基板上にはＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとの両方が形成されるが、図２（ａ）〜（ｄ）においては、ＮチャンネルＭＯＳトランジスタが形成される領域のみが図示されている。図２（ｄ）は本実施の形態２における固体撮像装置の構成についても示している。

最初に、図２（ａ）に示すように、半導体基板２１の画素領域Ａ及び周辺回路領域Ｂに、ＳＴＩ素子分離部を形成するための溝４１を形成する。更に、ｐ型の不純物を斜め方向からイオン注入して、ＳＴＩリークストッパ４３を形成する。このとき、本実施の形態２においては、フォトダイオードの形成領域Ａ１のみが開口したレジストパターン４５を形成し、これをイオン注入時のマスクとする。

次に、図２（ｂ）に示すように、レジストパターン４５を除去した後、溝４１が埋まるようにシリコン酸化膜を成膜し、表面を研磨する。これにより、隣接するフォトダイオード間を分離する素子分離部４２ａと、フォトダイオードとトランジスタとを分離する素子分離部４２ｂと、周辺回路領域Ｂにおいてトランジスタ間を分離する素子分離部４２ｃとが形成される。なお、図２には図示していないが、画素領域Ａにおいては、隣接するトランジスタ間を分離する素子分離部も形成される。

図２（ａ）及び（ｂ）に示す工程の結果、本実施の形態２においては、ＳＴＩリークストッパ４３はフォトダイオードの形成領域Ａ１にのみ形成される。具体的には、ＳＴＩリークストッパ４３は、素子分離部４２ａの側面側及び底面側と、素子分離部４２ｂの受光素子側にのみ形成される。本実施の形態２においては、ＳＴＩリークストッパ４３は、後述するトランジスタのウェルと重ならないように形成される。

次に、図２（ｃ）に示すように、読出し用トランジスタの形成領域Ａ２と周辺回路領域Ｂとが開口したレジストパターン４６を形成する。次いで、レジストパターン４６をマスクとして、ｐ型の不純物をイオン注入する。これにより、読出し用トランジスタの形成領域Ａ２にｐ型の半導体領域４４ａが形成され、周辺回路領域Ｂにｐ型の半導体領域４４ｂが形成される。半導体領域４４ａは、画素セルに形成されるトランジスタ（ＮチャンネルＭＯＳトランジスタ）のウェルとして機能する。また、半導体領域４４ｂは、周辺回路領域Ｂに形成されるトランジスタ（ＮチャンネルＭＯＳトランジスタ）のウェルとして機能する。

この場合のイオン注入は、不純物が深い領域にまで分布するよう、例えば基板表面からの拡散層深さが１．０μｍ〜１．５μｍとなるように行なう。具体的には、例えば、イオン注入されるｐ型の不純物がボロン（Ｂ）の場合であれば、注入エネルギーを２５０ＫｅＶ〜５００ＫｅＶに設定し、ドーズ量を１×１０¹³個／ｃｍ²〜１×１０¹⁴個／ｃｍ²に設定するのが良い。

次に、ｐ型の不純物をイオン注入して、チャンネル領域４７を形成する。チャンネル領域４７の形成は、実施の形態１において図１（ｃ）に示した工程と同様に行なわれる。チャンネル領域４７のイオン注入条件も、閾値電圧Ｖ_Tの設計値に合わせて設定される。

次に、図２（ｄ）に示すように、レジストパターン４６を除去した後、読出し用トランジスタの形成領域Ａ２、及び周辺回路領域Ｂに、ゲート絶縁膜５１、ゲート電極５０、フォトダイオードを構成するｎ型の半導体領域４９を形成する。更に、側壁絶縁膜（サイドウォールスペーサー）５２を形成した後、ｎ型不純物のイオン注入を行なって、トランジスタのソースドレイン領域４８を形成する。その後、層間絶縁膜、各種配線、マイクロレンズ等を形成して、本実施の形態２におけるＭＯＳ型固体撮像装置が完成する。なお、図１（ｄ）に示す工程は、背景技術において図９（ｃ）及び（ｄ）に示した工程に準じて行われる。

このように、本実施の形態２の固体撮像装置及びその製造方法によれば、ＳＴＩリークストッパ４３によって、画素領域Ａに形成されたウェル（半導体領域４４ａ）の不純物濃度が高くなるのを回避できる。このため、本実施の形態２によれば、出力トランジスタのバックバイアス効果を抑制できるので、ソースフォロア回路におけるダイナミックレンジや線形性が確保される。また、従来のように、カウウンタードープを行なう必要がないため、素子分離部４２ａ及び４２ｂからフォトダイオード（半導体領域４３）へと流れるリーク電流を阻止しつつ、ソースフォロア回路を構成する出力トランジスタの閾値電圧Ｖ_Tの変動を抑制できる。

また、本実施の形態２においても、実施の形態１と同様に、ウェルを形成した後に、閾値電圧Ｖ_T制御のためのチャンネル領域が形成される。よって、その後の工程による不純物の拡散などによって、閾値電圧Ｖ_Tが変動するのを回避できる。更に、本実施の形態２においても、素子分離部４２ａ〜４２ｃは、ＬＯＣＯＳ（Local Oxidation Of Silicon）法を用いて形成することができる。

（実施形態３）
次に、本発明の実施の形態３における固体撮像装置及び固体撮像装置の製造方法について、図面を参照しながら説明する。本実施の形態３は、実施の形態１における特徴と実施の形態２における特徴との両方を備えた例を示している。つまり、本実施の形態３は、画素領域Ａにおけるウェル濃度と周辺回路領域Ｂにおけるウェル濃度とが個別に設定される点で実施の形態１と共通している。また、本実施の形態３は、ＳＴＩリークストッパが一部分にしか設けられない点で実施の形態２と共通している。また、本実施の形態３においても、固体撮像装置は、ＭＯＳ型固体撮像装置である。

図３は、本発明の実施の形態３における固体撮像装置の製造方法を示す断面図であり、図３（ａ）〜図３（ｅ）それぞれは一連の主な工程を示している。図３（ａ）〜（ｅ）においては、左側半分に画素領域Ａが示され、右側半分に周辺回路領域Ｂが示されている。また、図３（ａ）〜（ｅ）においては、断面に現れた線のみが図示されている。

更に、本実施の形態３においても、半導体基板上にはＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとの両方が形成されるが、図３（ａ）〜（ｅ）においては、ＮチャンネルＭＯＳトランジスタが形成される領域のみが図示されている。図３（ｅ）は本実施の形態３における固体撮像装置の構成についても示している。

最初に、図３（ａ）に示すように、半導体基板２１の画素領域Ａ及び周辺回路領域Ｂに、ＳＴＩ素子分離部を形成するための溝４１を形成する。更に、フォトダイオードの形成領域Ａ１のみが開口したレジストパターン４５を形成し、これをマスクとして、ｐ型の不純物を斜め方向からイオン注入する。これにより、ＳＴＩリークストッパ４３が、フォトダイオードの形成領域Ａ１にのみ形成される。

次に、図３（ｂ）に示すように、レジストパターン４５を除去した後、溝４１が埋まるようにシリコン酸化膜を成膜し、表面を研磨する。これにより、隣接するフォトダイオード間を分離する素子分離部４２ａと、フォトダイオードとトランジスタとを分離する素子分離部４２ｂと、周辺回路領域Ｂにおいてトランジスタ間を分離する素子分離部４２ｃとが形成される。

図３（ａ）及び（ｂ）に示した工程は、実施の形態２において図２（ａ）及び（ｂ）に示した工程と同様の工程である。よって、本実施の形態３においても、ＳＴＩリークストッパ４３は、素子分離部４２ａの側面側及び底面側と、素子分離部４２ｂの受光素子側にのみ形成される。また、半導体基板２１は、ｐ型のシリコン基板である。

次に、図３（ｃ）に示すように、周辺回路領域Ｂが開口したレジストパターン６１を形成し、フォトダイオードの形成領域Ａ１と読出し用トランジスタの形成領域Ａ２とを被覆する。次いで、レジストパターン６１をマスクとして、ｐ型の不純物をイオン注入する。

これにより、周辺回路領域Ｂには、ｐ型の半導体領域６２が形成される。半導体領域６２は、周辺回路領域Ｂに形成されるトランジスタ（ＮチャンネルＭＯＳトランジスタ）のウェルとして機能する。また、図３（ｃ）に示す工程は、実施の形態１において図１（ｂ）に示した工程と同様の工程であり、イオン注入条件は、図１（ｂ）に示した工程と同様の条件に設定される。

次に、図３（ｄ）に示すように、レジストパターン６５を除去した後、画素セルを構成する読出し用トランジスタの形成領域Ａ２と周辺回路領域Ｂとが開口した新たなレジストパターン６５を形成する。次いで、レジストパターン６５をマスクとして、ｐ型の不純物をイオン注入する。続いて、ｐ型の不純物を浅い領域にイオン注入して、チャンネル領域６４を形成する。

なお、図３（ｄ）に示す工程は、実施の形態１において図１（ｃ）に示した工程と同様の工程である。図３（ｄ）に示す工程により、読出し用トランジスタの形成領域Ａ２に、ウェルとして機能するｐ型の半導体領域６３が形成され、半導体領域６２の不純物濃度は高くなる。また、図３（ｄ）の工程が終了した後の半導体領域６２は、「半導体領域６２Ａ」とする。更に、チャンネル領域６４のイオン注入条件も、閾値電圧Ｖ_Tの設計値に合わせて設定される。

その後、図３（ｅ）に示すように、レジストパターン６５を除去した後、読出し用トランジスタの形成領域Ａ２、及び周辺回路領域Ｂに、ゲート絶縁膜６９、ゲート電極６８、フォトダイオードを構成するｎ型の半導体領域６７を形成する。更に、側壁絶縁膜（サイドウォールスペーサー）７０を形成した後、ｎ型不純物のイオン注入を行なって、トランジスタのソースドレイン領域６６を形成する。その後、層間絶縁膜、各種配線、マイクロレンズ等を形成して、本実施の形態３におけるＭＯＳ型固体撮像装置が完成する。なお、図３（ｅ）に示す工程は、背景技術において図９（ｃ）及び（ｄ）に示した工程に準じて行われる。

このように、本実施の形態３によれば、実施の形態１と同様に、画素領域Ａにおけるウェルの不純物濃度は、周辺回路領域Ｂにおけるウェルの不純物濃度よりも、低い値に設定される。また、実施の形態２と同様に、ＳＴＩリークストッパ４３によって、画素領域Ａに形成されたウェル（半導体領域６３）の不純物濃度が高くなるのを回避できる。このため、本実施の形態３によれば、実施の形態１による効果と、実施の形態２による効果との両方を得ることができる。

本発明の固体撮像装置は、従来よりもバックバイアス効果を抑制でき、更に、ソースフォロア回路の線形性の向上やダイナミックレンジの拡大を図り得ることから、デジタルビデオカメラやデジタルスチルカメラ等の撮像装置として有用である。よって、本発明の固体撮像装置及び固体撮像装置の製造方法は、産業上の利用可能性を有している。

本発明の実施の形態１における固体撮像装置の製造方法を示す断面図であり、図１（ａ）〜図１（ｄ）それぞれは一連の主な工程を示している。 本発明の実施の形態２における固体撮像装置の製造方法を示す断面図であり、図２（ａ）〜図２（ｄ）それぞれは一連の主な工程を示している。 本発明の実施の形態３における固体撮像装置の製造方法を示す断面図であり、図３（ａ）〜図３（ｅ）それぞれは一連の主な工程を示している。 従来からのＭＯＳ型固体撮像装置の概略構成を示す平面図である。 従来からのＭＯＳ型固体撮像装置の回路構成の一例を示す回路図である。 図５に示した従来の固体撮像装置の動作を説明するためのタイミングチャートである。 図５に示した従来の固体撮像装置の一部分を拡大して示す平面図である。 図５に示した従来の固体撮像装置の一部分を拡大して示す断面図である。 ＳＴＩリークストッパが形成された従来のＭＯＳ型固体撮像装置の製造工程を示す部分断面図であり、図９（ａ）〜（ｄ）は一連の主な工程を示している。 基本的なソースフォロア回路の回路構成を示す回路図である。

符号の説明

２０、２５、２８、４５、４６、６１、６５ レジストパターン
２１ 半導体基板
２２、４２ａ、４２ｂ、４２ｃ 素子分離部
２３、４３ ＳＴＩリークストッパ
２４、６２ 周辺回路領域のトランジスタのウェルとなる半導体領域（低濃度）
２４Ａ、６２Ａ 周辺回路領域のトランジスタのウェルとなる半導体領域（高濃度）
２６、４４ａ、６３ 画素領域のトランジスタのウェルとなる半導体領域
２７、４７、６４ チャンネル領域（半導体領域）
２９、４８、６６ ソースドレイン領域
３０、４９、６７ フォトダイオードとなる半導体領域
３１、５０、６８ ゲート電極
３２、５１、６９ ゲート絶縁膜
３３、５２、７０ 側壁絶縁膜
４１ 溝
４４ｂ 周辺回路領域のトランジスタのウェルとなる半導体領域
Ａ 画素領域
Ａ１ フォトダイオードの形成領域
Ａ２ 画素セル駆動用のトランジスタ
Ｂ 周辺回路領域

Claims (9)

1. 半導体基板を備え、前記半導体基板上の画素領域に複数の画素セルが設けられ、画素領域の周辺領域に周辺回路が設けられた固体撮像装置であって、
   前記複数の画素セルそれぞれは、受光素子と、前記受光素子に蓄積された信号電荷を読み出すための複数の第１のトランジスタとを備え、
   前記周辺回路は、ソース領域及びドレイン領域の導電型が前記第１のトランジスタのソース領域及びドレイン領域の導電型と同一である複数の第２のトランジスタを備え、
   前記複数の第１のトランジスタそれぞれのソース領域及びドレイン領域は、前記画素領域内に形成された第１の半導体領域内に形成され、
   前記複数の第２のトランジスタそれぞれのソース領域及びドレイン領域は、前記周辺領域内に形成された第２の半導体領域内に形成され、
   前記画素領域内に形成された前記第１の半導体領域の不純物濃度は、前記周辺領域内に形成された前記第２の半導体領域の不純物濃度よりも低い値に設定されていることを特徴とする固体撮像装置。
2. 前記第１の半導体領域が、前記第１のトランジスタのウェルとして機能し、前記第２の半導体領域が、前記第２のトランジスタのウェルとして機能する請求項１に記載の固体撮像装置。
3. 前記画素領域及び前記周辺領域に複数の素子分離部が設けられ、
   前記複数の素子分離部のうち、前記画素領域に形成された素子分離部の側面側及び底面側に、前記第１のトランジスタのソース領域及びドレイン領域の導電型と反対の導電型の不純物によってリークストッパが形成されている請求項１または２に記載の固体撮像装置。
4. 前記複数の素子分離部が、前記半導体基板に形成された溝の内部に埋め込まれた酸化膜である請求項３に記載の固体撮像装置。
5. 半導体基板を備え、前記半導体基板上の画素領域に複数の画素セルが設けられ、画素領域の周辺領域に周辺回路が設けられた固体撮像装置であって、
   前記複数の画素セルそれぞれは、受光素子と、前記受光素子に蓄積された信号電荷を読み出すための複数のトランジスタとを備え、
   前記画素領域及び前記周辺領域に複数の素子分離部が設けられ、
   前記画素領域に設けられた素子分離部のうち、隣接する受光素子間を分離する素子分離部の側面側及び底面側と、前記受光素子と前記トランジスタとを分離する素子分離部の前記受光素子側とには、前記第１のトランジスタのソース領域及びドレイン領域の導電型と反対の導電型の不純物によってリークストッパが形成されていることを特徴とする固体撮像装置。
6. 前記周辺回路が、ソース領域及びドレイン領域の導電型が前記画素セルの前記複数のトランジスタのソース領域及びドレイン領域の導電型と同一の複数の第２のトランジスタを備え、
   前記画素セルの前記複数のトランジスタそれぞれのソース領域及びドレイン領域は、前記画素領域内に形成された第１の半導体領域内に形成され、
   前記複数の第２のトランジスタそれぞれのソース領域及びドレイン領域は、前記周辺領域内に形成された第２の半導体領域内に形成され、
   前記画素領域内に形成された前記第１の半導体領域の不純物濃度は、前記周辺領域内に形成された前記第２の半導体領域の不純物濃度よりも低い値に設定されている請求項５に記載の固体撮像装置。
7. 前記第１の半導体領域が、前記画素セルの前記トランジスタのウェルとして機能し、前記第２の半導体領域が、前記第２のトランジスタのウェルとして機能する請求項６に記載の固体撮像装置。
8. 半導体基板を備え、前記半導体基板上の画素領域に、受光素子と、前記受光素子に蓄積された信号電荷を読み出すための複数の第１のトランジスタとを備える複数の画素セルが設けられ、画素領域の周辺領域に、複数の第２のトランジスタを備える周辺回路が設けられ、前記第２のトランジスタのソース領域及びドレイン領域の導電型が前記第１のトランジスタのソース領域及びドレイン領域の導電型と同一である固体撮像装置の製造方法であって、
   （ａ）前記周辺領域内の前記複数の第２のトランジスタの形成領域に、第１のイオン注入を行なう工程と、
   （ｂ）前記周辺領域内の前記複数の第２のトランジスタの形成領域、及び前記画素領域内の前記複数の第１のトランジスタの形成領域に、第２のイオン注入を行なう工程とを有することを特徴とする固体撮像装置の製造方法。
9. 半導体基板を備え、前記半導体基板上の画素領域に、受光素子と、前記受光素子に蓄積された信号電荷を読み出すための複数のトランジスタとを備える複数の画素セルが設けられ、画素領域の周辺領域に周辺回路が設けられた固体撮像装置の製造方法であって、
   （ａ）前記画素領域及び前記周辺領域に、複数の素子分離部を形成する工程と、
   （ｂ）隣接する受光素子間を分離する素子分離部の側面側及び底面側と、前記受光素子と前記トランジスタとを分離する素子分離部の前記受光素子側とに、リークストッパが形成されるように、前記半導体基板の法線に対して傾斜した方向から、前記トランジスタのソース領域及びドレイン領域の導電型と反対の導電型の不純物をイオン注入する工程とを有することを特徴とする固体撮像装置の製造方法。

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