JP2006310540A

JP2006310540A - 半導体装置

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Publication number: JP2006310540A
Application number: JP2005131285A
Authority: JP
Inventors: Koji Yamashita; 幸司山下; Yasuhiro Takeda; 安弘武田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2005-04-28
Filing date: 2005-04-28
Publication date: 2006-11-09
Anticipated expiration: 2025-04-28
Also published as: JP4583233B2

Abstract

【課題】回路配線間のノイズ伝搬を好適に抑制することのできる半導体装置を提供する。
【解決手段】本発明のアナログ／デジタル混在の半導体装置１０は、半導体基板上に設けられたアナログ回路領域におけるアナログ回路配線１、デジタル回路領域におけるデジタル回路配線２、アナログ回路配線１とデジタル回路配線２を接続する信号配線３、及びデジタル回路配線２を囲い高周波ノイズを遮蔽するシールド配線４を備える。ここで、アナログ回路配線１、デジタル回路配線２、信号配線３、及びシールド配線４は、同一配線層に設けられる。シールド配線４は、アナログ回路配線１とデジタル回路配線２との間に開口部５を有し、この開口部５は、デジタル回路配線２からアナログ回路配線１に向かう方向と異なる方向に開口している。
【選択図】図１

Description

本発明は、半導体装置に関し、特に半導体基板上の２つの回路配線間のノイズ伝搬の抑制に係る構造に関する。

半導体装置に複数の回路が混在する場合、各回路間でのノイズ伝搬が問題となる。特にアナログ回路とデジタル回路とを含む集積回路を備える半導体装置では、高速動作するデジタル回路において発生する高周波ノイズが、ノイズの影響を受けやすいアナログ回路に伝搬され、アナログ回路の動作を阻害することがある。こうした回路間のノイズ伝搬は、アナログ回路やデジタル回路などの回路間に金属配線で構成されたシールド層を介設することで低減することができる。

従来技術として特許文献１に記載のアナログ／デジタル混在の集積回路のレイアウト図について、図５および図６を用いて説明する。

図５は、アナログ／デジタル混在の集積回路のメタル層のレイアウト図であり、図６は、アナログ回路とデジタル回路との間のシールド部分の拡大図である。従来のアナログ／デジタル混在の集積回路１００は、アナログ回路部分のメタルレイアウト部分１０１、デジタル回路部分のメタルレイアウト部分１０２、デジタル回路部分とアナログ回路部分を接続する信号ライン群１０３、及びデジタル回路部分を遮蔽するシールド部のレイアウト部分１０４を備える。尚、シールド部１０４は、デジタル回路部分１０２とは完全に独立したグランドラインに接続されている。このように構成されたアナログ／デジタル混在の集積回路において、デジタル回路部分１０２から発生する高周波ノイズは放射状に現われる。デジタル回路部分１０２をシールド部１０４により囲みグランドラインに接続することにより、デジタル回路部分１０２から高周波ノイズはシールド部１０４で遮蔽され、シールド部１０４外部のアナログ回路部分１０１への影響を抑制することができる。
特開平６−１６３６９４号公報

しかしながら、アナログ回路部分１０１やデジタル回路部分１０２の回路間にシールド部１０４を介設する場合、アナログ回路部分１０１とデジタル回路部分１０２を接続する信号ライン群１０３がシールド部１０４を横切るためシールド部１０４に間隙（開口部）１０５ができ、その開口部１０５からデジタル回路部分１０２から発生する高周波ノイズが漏れてしまう。また、アナログ回路部分１０１とデジタル回路部分１０２の回路間のシールド部１０４に間隙を形成しないで信号ライン群１０３を敷設しようとすると、信号ライン群１０３の配線長が長くなり、チップ面積も増大するためコストアップにつながってしまう。

この発明は、こうした実状に鑑みてなされたものであって、その解決しようとする課題は、回路配線間のノイズ伝搬を好適に抑制することのできる半導体装置を提供することにある。

上記課題を解決するために、本発明のある態様の半導体装置は、半導体基板の上に設けられた第１の回路および第２の回路と、第１の回路と第２の回路とを接続する信号配線と、第１の回路または第２の回路の周囲を囲うように配置され、第１の回路と第２の回路との間に、信号配線を敷設するための開口部を有するシールド配線と、を備え、第１の回路、第２の回路、信号配線、及びシールド配線は、同一配線層に設けられた配線であり、シールド配線の開口部が、第１の回路から第２の回路に向かう方向と異なる方向に開口していることを特徴とする。

この態様によると、シールド配線は、第１の回路または第２の回路の周囲を囲うように配置され、シールド配線の開口部が、第１の回路から第２の回路に向かう方向と異なる方向に開口していることにより、第１の回路から見てシールド配線に間隙がなくなるので、第１の回路または第２の回路から発生する高周波ノイズを好適に抑制することができる。一方、シールド配線の開口部を介して信号配線が敷設されているので、シールド配線に開口部がない場合に比べて、信号配線の配線長を短くすることができる。

上記構成において、第１の回路と第２の回路とを接続する信号配線は、開口部を通過することで非直線状に設けられることが望ましい。このようにすることにより、シールド配線と信号配線との間隔を効率的に狭めるようにレイアウトすることができるので、第１の回路または第２の回路から発生する高周波ノイズをより好適に抑制することができる。

上記構成において、第１の回路は、アナログ回路領域に設けられたアナログ回路配線であり、第２の回路は、デジタル回路領域に設けられたデジタル回路配線であることが望ましい。このようにすることにより、高速動作されて高周波ノイズを発生するデジタル回路領域とそうした高周波ノイズの影響を受け易いアナログ回路領域と間に、信号配線を敷設するための開口部を有するシールド配線が設けられるので、より顕著な効果が奏せられるようになる。

本発明によれば、回路配線間のノイズ伝搬を好適に抑制することのできる半導体装置が提供される。

以下、本発明の実施形態を図面に基づいて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１実施形態）
本発明の第１実施形態を図１および図２に基づいて説明する。図１は、本発明のアナログ／デジタル混在の半導体装置のメタル層のレイアウト図であり、図２はアナログ回路とデジタル回路との間のシールド部分の拡大図である。

図１において、本発明の第１実施形態のアナログ／デジタル混在の半導体装置１０は、半導体基板（図示せず）上に設けられたアナログ回路領域におけるアナログ回路配線１、デジタル回路領域におけるデジタル回路配線２、アナログ回路配線１とデジタル回路配線２を接続する信号配線３、及びデジタル回路配線２を囲い高周波ノイズを遮蔽するシールド配線４を備える。シールド配線４は、デジタル回路配線２の周囲を囲うように配置されるとともに、デジタル回路配線２とは完全に独立したグランドラインに接続されている。ここで、アナログ回路配線１、デジタル回路配線２、信号配線３、及びシールド配線４は、同一配線層に設けられる。シールド配線４は、アナログ回路配線１とデジタル回路配線２との間に開口部５を有し、この開口部５は、デジタル回路配線２からアナログ回路配線１に向かう方向と異なる方向に開口している。尚、図２に示すように、シールド配線４は、アナログ回路配線１とデジタル回路配線２との間に、第１シールド配線部４ａと第２シールド配線部４ｂによって構成される開口部５を有し、さらに第１シールド配線部４ａと第２シールド配線部４ｂは、デジタル回路配線２の側から見て、第１シールド配線部４ａと第２シールド配線部４ｂの一部（先端部分）が重なるように設けられている。この結果、デジタル回路配線２の側から見てシールド配線４に間隙はなくなり、アナログ回路配線１は第１シールド配線部４ａと第２シールド配線部４ｂによって完全に隠されることになる。そして信号配線３は、シールド配線４の開口部５を介して非直線状に設けられ、アナログ回路配線１とデジタル回路配線２とを接続している。

このように構成されたアナログ／デジタル混在の半導体装置１０においては、デジタル回路配線２の側から見て、第１シールド配線部４ａと第２シールド配線部４ｂが重なるように設けられていることにより、その部分ではデジタル回路配線２の側から見てシールド配線４に間隙がなくなるので、デジタル回路配線２から発生する高周波ノイズを好適に抑制することができる。一方、シールド配線４の開口部５を介して信号配線３が敷設されているので、シールド配線４に開口部５がなく信号配線３を迂回させていた場合に比べて、信号配線３の配線長を短くすることができる。

デジタル回路部分２から発生する高周波ノイズは放射状に現れるので、デジタル回路配線２をシールド配線４により囲みグランドラインに接続することにより、デジタル回路部分２から高周波ノイズはシールド部４で遮蔽され、シールド部４外部のアナログ回路部分１への影響を抑制することができる。

また、本発明の第１実施形態においては、第１シールド配線部４ａと第２シールド配線部４ｂが重なる領域において、第１シールド配線部４ａ、第２シールド配線部４ｂ、及び信号配線３とが平行になるように配置している。このようにすることにより、第１シールド配線部４ａと信号配線３との間隔（配線スペース）および第２シールド配線部４ｂと信号配線３との間隔（配線スペース）を効率的に狭めるようにレイアウトすることができるので、デジタル回路配線２から発生する高周波ノイズをより好適に抑制することができる。

以下に、本発明の第１実施形態におけるシールド配線構造が高周波ノイズの伝搬抑制に有効であることについて、図３を用いて説明する。

図３は、各シールド配線構造（Ａ〜Ｃ）での伝搬ノイズの周波数依存性の実験値（実測値）の結果を示す図である。伝搬ノイズは、Ｉｎ側回路配線（デジタル回路配線を想定）からのＯｕｔ側回路配線（アナログ回路配線を想定）へのノイズを測定評価した。シールド配線構造（Ａ）は、Ｉｎ側とＯｕｔ側との間に、開口部のないシールド配線を配置した場合であり、シールド配線構造（Ｂ）は、シールド配線が開口部を有し、さらにＩｎ側から見て２つのシールド配線部が重なる領域を有するように配置した場合（シールド配線の開口部がＩｎ側からＯｕｔ側に向かう方向と異なる方向に開口している場合）であり、シールド配線構造（Ｃ）は、シールド配線構造（Ａ）に対して開口部を設けた場合（シールド配線の開口部がＩｎ側からＯｕｔ側に向かう方向と同じ方向に開口している場合）である。尚、シールド配線構造（Ｂ）と（Ｃ）でのシールド配線の開口部は同じ寸法とした。

この実験結果により、シールド配線構造（Ａ）に対して開口部を設けたシールド配線構造（Ｃ）の場合には、Ｉｎ側回路配線からの伝搬ノイズが多くなっているが、シールド配線構造（Ｂ）とした場合には、シールド配線に開口部を有していても伝搬ノイズの増加を大幅に抑制することができていることが分かる。
（第２実施形態）
本発明の第１実施形態では、アナログ回路配線１とデジタル回路配線２とを接続する信号配線３が１箇所の場合の例を示したが、図４に信号配線が２箇所の場合の例を示す。

図４は、本発明の第２実施形態のアナログ／デバイス混在の半導体装置のメタル層のレイアウト図である。第１実施形態と異なる箇所は、信号配線３が２箇所であること、それに対応して第１シールド配線部４ａ、第２シールド配線部４ｂ、及び第３シールド配線部４ｃを有するシールド配線４が設けられていることである。

図４に示すように、シールド配線４は、アナログ回路配線１とデジタル回路配線２との間に、第１シールド配線部４ａと第２シールド配線部４ｂによって構成される開口部５ａを有し、さらに第１シールド配線部４ａと第２シールド配線部４ｂは、デジタル回路配線２の側から見て、第１シールド配線部４ａと第２シールド配線部４ｂの一部（先端部分）が重なるように設けられている。さらにこれ加えて、シールド配線４は、アナログ回路配線１とデジタル回路配線２との間に、第１シールド配線部４ａと第３シールド配線部４ｃによって構成される開口部５ｂを有し、さらに第１シールド配線部４ａと第３シールド配線部４ｃは、デジタル回路配線２の側から見て、第１シールド配線部４ａと第３シールド配線部４ｃの一部（先端部分）が重なるように設けられている。開口部５ａ，５ｂはいずれもデジタル回路配線２からアナログ回路配線１に向かう方向と異なる方向に開口している。これらの結果、デジタル回路配線２の側から見てシールド配線４に間隙はなくなり、アナログ回路配線１は第１シールド配線部４ａ、第２シールド配線部４ｂ、及び第３シールド配線４ｃによって完全に隠されることになる。そして信号配線３ａ，３ｂは、シールド配線４の開口部５ａ，５ｂを介して非直線状に、それぞれアナログ回路配線１とデジタル回路配線２とを接続している。このことから、第２実施形態においても第１実施形態と同様、デジタル回路配線２から発生する高周波ノイズを好適に抑制するとともに、信号配線３ａ，３ｂの配線長を短くすることができる。

さらに、第２実施形態では信号配線が２箇所の場合について説明したが、信号配線３が３箇所以上存在する場合であっても、信号配線３とシールド配線４を本発明の実施形態の構成とすることによって、それぞれの信号配線３部分においてデジタル回路配線２からの高周波ノイズを抑制するとともに、信号配線３の配線長を短くすることができる。

以上、実施の形態により本発明を詳細に説明したが、本発明はこれに限定されることなく、本発明の趣旨を逸脱しない範囲で、回路配線間のノイズ伝搬対策として適用することができる。

本発明の第１実施形態に係るアナログ／デジタル混在の半導体装置のレイアウト図である。図１におけるアナログ回路とデジタル回路との間のシールド部分の拡大図である。各シールド配線構造（Ａ〜Ｃ）での伝搬ノイズの周波数依存性の実験値（実測値）の結果を示す図である。本発明の第２実施形態に係るアナログ／デジタル混在の半導体装置のレイアウト図である。従来のアナログ／デジタル混在の集積回路のレイアウト図である図５におけるアナログ回路とデジタル回路との間のシールド部分の拡大図である。

符号の説明

１アナログ回路配線（第１回路配線）
２デジタル回路配線（第２回路配線）
３信号配線
４シールド配線
４ａ第１シールド配線部
４ｂ第２シールド配線部
５シールド配線の開口部
１０半導体装置

Claims

半導体基板の上に設けられた第１の回路および第２の回路と、
前記第１の回路と第２の回路とを接続する信号配線と、
前記第１の回路または第２の回路の周囲を囲うように配置され、前記第１の回路と第２の回路との間に、前記信号配線を敷設するための開口部を有するシールド配線と、
を備え、
前記第１の回路、第２の回路、信号配線、及びシールド配線は、同一配線層に設けられた配線であり、
前記シールド配線の開口部が、第１の回路から第２の回路に向かう方向と異なる方向に開口していることを特徴とした半導体装置。
前記第１の回路と第２の回路とを接続する信号配線は、前記開口部を通過することで非直線状に設けられることを特徴とした請求項１に記載の半導体装置。
前記第１の回路は、アナログ回路領域に設けられたアナログ回路配線であり、前記第２の回路は、デジタル回路領域に設けられたデジタル回路配線であることを特徴とした請求項１または２に記載の半導体装置。