JP2006235164A - 電気光学装置用基板、電気光学装置及び電子機器 - Google Patents

Abstract

【課題】外部からのプローブを接触する等の必要がなく、十分な測定精度の得られる検査を実現する。
【解決手段】ソース線と走査線の交点に画素が配置されたマトリクス型の表示装置に於いて、一方の端子soに供給される電位信号と他方seの端子に供給される電位信号との電位を比較し、一方の端子soに供給される電位信号が低い場合にはその端子の電位をより低くし、電位信号が高い場合にはその端子の電位をより高くして出力する増幅器4aと、両方の端子にプリチャージ電圧を供給した後、一方の端子seにリファレンス電圧3aを供給し、他方の端子に画素に書込まれた電位信号を読み出して供給する供給手段8aとを有する。プリチャージ電圧の少なくとも供給終了時において、両端子の電位を相互に同電位とするものであって、両端子にそれぞれ接続されたＰチャネル型トランジスタ及びＮチャネル型トランジスタによって構成されるイコライズ手段8aとを具備した。
【選択図】図１

Description

本発明は、電気光学装置用基板、電気光学装置及び電子機器に関し、特に、複数の画素にそれぞれ設けられた複数のスイッチング素子を有する電気光学装置用基板、電気光学装置及び電子機器に関する。

従来より、液晶装置等の表示装置は、携帯電話、プロジェクタ等の機器に広く使用されている。ＴＦＴ（Thin Film Transistor）等を用いた液晶表示装置は、ＴＦＴ基板と対向基板とを貼り合わせて、両基板間に液晶を封入して構成されている。一般に、製造された液晶装置が正常に作動するか否かの検査は、完成品に対して行われる。例えば、所定の画像信号を液晶装置に表示データとして入力し、投影、表示等させることによって、正しくデータが表示されるか、欠陥画素の有無のチェックが行われていた。
しかし、完成品について検査を行う方法を採用した場合には、基板の製造工程後に不良品が発見されることとなる。このため、不良品の発見が遅れてしまい、製造工程の管理面からみると好ましくないという欠点がある。

例えば、工程管理に不良発見の情報がフィードバックされるまでの時間が長くなる。その結果、歩留まり低下期間が長期化し、製造コストが上昇する。また、試作品の場合も、試作品の評価から設計にフィードバックされるまでの期間が長期化するため、開発期間の長期化、開発コストの上昇に繋がる。さらに、製品完成後は、いわゆるリペア、すなわち不良箇所の修理が困難である。
そこで、基板の製造工程内において、不良の発見、特に、表示装置の欠陥画素の発見を行うことが望まれている。

そのような検査方法の一つとして、液晶表示装置の電極パッドに検査用プローブを接触させて、所定の電流を供給することによって、液晶表示装置の検査を行う技術が提案されている（例えば特許文献１参照）。同様に、画素のコンデンサ容量特性から、ＴＦＴ基板の各画素に所定の電圧を印加して、放電電流及び放電電圧の波形に基づいてＴＦＴの機能を検査する技術が提案されている（例えば特許文献２参照）。

また、ＴＦＴ基板の画素電極に対応する検査用の対向電極を用いて、画素電極の電位の変化量を検出することによって、各画素電極の動作検査を行う技術も提案されている（例えば特許文献３参照）。
特開平5-341302号公報 特開平7-333278号公報 特開平10-104563号公報

しかし、上述した特許文献１及び特許文献３に記載の技術による場合、検査装置において、基板の外部から電極パッド等に所定のプローブ等を接触あるいは近接させるための機械的な位置精度が要求される。その結果、機械的なアライメント精度を確保するために検査時間が長くなるという問題がある。さらに、高精細な液晶表示装置の場合は、多くの電極パッドに対して細いプローブ等を機械的な制御を行って接触させなければならなくなり、これらの方法が適用できない場合もある。

また、一般的には、電極の付加容量を含む画素自体の容量に比べて、液晶表示装置と測定装置間の各種容量成分、例えばソース線、ビデオ線、電極パッド端子等における容量の方が極めて大きい。画素に蓄積された電荷と，ソース線にチャージされた電荷との再配分で決まるソース電位の変化ΔV、ソース線等の容量と画素自体の容量との比に応じて決まり、微少な電圧レベルである。このため、画素に保持されている電圧を電極パッド等から取り出そうとすると、微少なレベルの変化電位ΔVに対して大レベルのノイズが重畳されることになり、画素保持電圧の測定精度は極めて悪化し、十分な測定精度は得られない。

本発明は、以上の点に鑑みてなされたもので、外部からのプローブを接触される等の必要がなく、十分な測定精度が得られる検査を実現すると共に、検査回路の占有面積を低減することができる電気光学装置用基板、電気光学装置及び電子機器を提供することを目的とする。

本発明に係る電気光学装置用基板は、互いに交差する複数の走査線及び複数のソース線と、前記複数の走査線及び前記複数のソース線の交差に対応してマトリックス状に配置された複数の画素電極と、第１及び第２の端子を有し、前記第１の端子に供給される電位信号と前記第２の端子に供給される電位信号との電位を比較して、前記第１の端子に供給される電位信号が低い場合には前記第１の端子の電位をより低くし、前記第１の端子に供給される電位信号が高い場合には前記第１の端子の電位をより高くして出力する増幅器と、前記第１及び第２の端子にプリチャージ電圧を供給した後，前記第１及び第２の端子の一方にリファレンス電圧を供給し、他方に前記画素電極に書込まれた電位信号を読み出して供給する供給手段と、前記供給手段によるプリチャージ電圧の少なくとも供給終了時において、前記第１及び第２の端子の電位を相互に同電位とするものであって、前記第１及び第２の端子に接続されたＰチャネル型トランジスタ及びＮチャネル型トランジスタによって構成されるイコライズ手段とを具備したことを特徴とする。

このような構成によれば、供給手段は、増幅器の第１及び第２の端子にプリチャージ電圧を供給する。プリチャージ電圧の供給終了時において、イコライズ手段は、第１及び第２の端子を相互に同電位とする。画素電極から読み出された電位信号は、供給手段によって増幅器に供給される。増幅器は、第１の端子に供給される電位信号と第２の端子に供給される電位信号との電位を比較して、第１の端子に供給される電位信号が低い場合には第１の端子の電位をより低くし、第１の端子に供給される電位信号が高い場合には第１の端子の電位をより高くして出力する。プリチャージ電圧供給停止時に第１及び第２の端子に異なるプッシュダウン量の電位低下が生じる。この場合でも、画素電極からの電位信号が増幅器供給される前に、第１及び第２の端子は、イコライズ手段によって同電位とされており、プッシュダウンの影響が回避される。イコライズ手段によるイコライズ動作が停止する場合にもプッシュダウンが生じる。しかし、イコライズ手段は、Ｐチャネル型トランジスタ及びＮチャネル型トランジスタによって構成されており、プッシュダウン及びプッシュアップが発生して、増幅器の第１及び第２の端子の電位変動を抑制する。これにより、増幅器が誤動作することが防止されて、正確な比較結果を得ることができる。

また、前記イコライズ手段は、Ｐチャネル型トランジスタとＮチャネル型トランジスタとが並列接続されて構成されることを特徴とする。

このような構成によれば、イコライズ手段によるイコライズ動作の停止時には、プッシュダウン及びプッシュアップが発生して、増幅器の第１及び第２の端子の電位変動が抑制される。

本発明に係る電気光学装置用基板は、互いに交差する複数の走査線及び複数のソース線と、前記複数の走査線及び前記複数のソース線の交差に対応してマトリックス状に配置された複数の画素電極と、第１及び第２の端子を有し、前記第１の端子に供給される第１の電位信号と前記第２の端子に供給される第２の電位信号との電位を比較して、前記第１の電位信号が低い場合には前記第１の端子の電位をより低くし、前記第１の電位信号が高い場合には前記第１の端子の電位をより高くして出力する増幅器と、前記第１及び第２の端子にプリチャージ電源線を介してプリチャージ電圧を供給する供給手段と、前記第１の端子にリファレンス電圧として，前記第１の端子に接続されたリファレンス配線を用いて前記プリチャージ電圧を維持し供給する手段と，前記第２の端子に接続された検査配線と前記ソース線とを接続することにより、前記画素電極に書込まれた電位信号を読み出して前記ソース線及び検査配線を介して前記第２の電位信号として前記第２の端子に供給する接続手段と、前記プリチャージ電圧供給手段によるプリチャージ電圧の少なくとも供給終了時において、前記第１及び第２の端子の電位を相互に同電位とするものであって、前記第１及び第２の端子に接続されたＰチャネル型トランジスタ及びＮチャネル型トランジスタによって構成されるイコライズ手段とを具備したことを特徴とする。

このような構成によれば、ブリチャージ電圧供給手段は、プリチャージ電源線を介して増幅器の第１及び第２の端子にプリチャージ電圧を供給する。イコライズ手段は、プリチャージ電圧の供給終了時において、第１及び第２の端子を相互に同電位とする。第２の端子には，リファレンス電圧としてプリチャージ電圧が維持される．接続手段は、ソース線と検査配線とを接続することで、画素電極から読み出した電位信号を、第２の端子に供給する。増幅器は、第１の端子に供給される第１の電位信号と第２の端子に供給される第２の電位信号との電位を比較して、第１の電位信号が低い場合には第１の端子の電位をより低くし、第１の電位信号が高い場合には第１の端子の電位をより高くして出力する。プリチャージ電圧供給停止時に第１及び第２の端子に異なるプッシュダウン量の電位低下が生じる。この場合でも、画素電極から読み出した電位信号を第２の端子に供給する前に、イコライズ手段によって第１及び第２の端子が相互に同電位にされており、プッシュダウンの影響が回避される。イコライズ手段によるイコライズ動作が停止する場合にもプッシュダウンが生じる。しかし、イコライズ手段は、Ｐチャネル型トランジスタ及びＮチャネル型トランジスタによって構成されており、プッシュダウン及びプッシュアップが発生して、増幅器の第１及び第２の端子の電位変動を抑制する。これにより、増幅器が誤動作することが防止されて、正確な比較結果を得ることができる。

また、前記接続手段は、前記複数のソース線のうちの１本のソース線を選択して前記検査配線に接続することを特徴とする。

このような構成によれば、１つの増幅器に複数のソース線を対応させることができ、増幅器の占有面積を大きくすることができる。これにより、駆動能力を向上させると共に、ばらつきを低減することができ、高精度の画素検査が可能である。

本発明に係る電気光学装置用基板は、互いに交差する複数の走査線及び複数のソース線と、前記複数の走査線及び前記複数のソース線の交差に対応してマトリックス状に配置された複数の画素電極と、第１及び第２の端子を有し、前記第１の端子に供給される電位信号と前記第２の端子に供給される電位信号との電位を比較して、前記第１の端子に供給される電位信号が低い場合には前記第１の端子の電位をより低くし、前記第１の端子に供給される電位信号が高い場合には前記第１の端子の電位をより高くして出力する増幅器と、前記第１及び第２の端子にプリチャージ電圧を印加した後，前記第１及び第２の端子の一方にリファレンス電圧を供給する供給手段と、前記第１及び第２の端子の他方に接続された検査配線と前記ソース線とを接続することにより、前記画素電極に書込まれた電位信号を読み出して前記第１及び第２の端子の他方に供給する接続手段と、前記供給手段によるプリチャージ電圧の少なくとも供給終了時において、前記第１及び第２の端子の電位を相互に同電位とするものであって、前記第１及び第２の端子に接続されたＰチャネル型トランジスタ及びＮチャネル型トランジスタによって構成されるイコライズ手段とを具備したことを特徴とする。

このような構成によれば、プリチャージ電圧供給手段は、プリチャージ電源線を介して増幅器の第１及び第２の端子にプリチャージ電圧を供給する。イコライズ手段は、プリチャージ電圧の供給終了時において、第１及び第２の端子を相互に同電位とする。第１及び第２の端子の一方の端子には，リファレンス電圧としてプリチャージ電圧が維持される．接続手段は、ソース線と検査配線とを接続することで、画素電極から読み出した電位信号を、第１及び第２の端子の他方に供給する。増幅器は、第１の端子に供給される電位信号と第２の端子に供給される電位信号との電位を比較して、第１の端子に供給される電位信号が低い場合には第１の端子の電位をより低くし、第１の端子に供給される電位信号が高い場合には第１の端子の電位をより高くして出力する。第１及び第２の端子は、画素電極からの電位信号が供給される時点で、イコライズ手段によって相互に同電位とされており、プッシュダウンの影響が回避される。イコライズ手段によるイコライズ動作が停止する場合にもプッシュダウンが生じる。しかし、イコライズ手段は、Ｐチャネル型トランジスタ及びＮチャネル型トランジスタによって構成されており、プッシュダウン及びプッシュアップが発生して、増幅器の第１及び第２の端子の電位変動を抑制する。これにより、増幅器が誤動作することが防止されて、正確な比較結果を得ることができる。

また、前記接続手段は、前記複数のソース線のうちの１本のソース線を選択して前記検査配線に接続することを特徴とする。

このような構成によれば、１つの増幅器に複数のソース線を対応させることができ、増幅器の占有面積を大きくすることができる。これにより、駆動能力を向上させると共に、ばらつきを低減することができ、高精度の画素検査が可能である。

また、本発明に係る電気光学装置用基板は、互いに交差する複数の走査線及び複数のソース線と、前記複数の走査線及び前記複数のソース線の交差に対応してマトリックス状に配置された複数の画素電極と、第１及び第２の端子を有し、前記第１の端子に供給される電位信号と前記第２の端子に供給される電位信号との電位を比較して、前記第１の端子に供給される電位信号が低い場合には前記第１の端子の電位をより低くし、前記第１の端子に供給される電位信号が高い場合には前記第１の端子の電位をより高くして出力する増幅器と、前記第１及び第２の端子にプリチャージ電圧を印加した後，前記第１及び第２の端子の一方にリファレンス電圧を供給し、他方に前記画素電極に書込まれた電位信号を読み出して供給するものであって、前記第１及び第２の端子に接続された第１のＰチャネル型トランジスタ及び第１のＮチャネル型トランジスタによって構成されるプリチャージ電圧供給手段と、前記第１及び第２の端子の電位を相互に同電位とするものであって、前記第１及び第２の端子に接続された第２のＰチャネル型トランジスタ及び第２のＮチャネル型トランジスタによって構成されるイコライズ手段とを具備したことを特徴とする。

また、本発明に係る電気光学装置用基板は、互いに交差する複数の走査線及び複数のソース線と、前記複数の走査線及び前記複数のソース線の交差に対応してマトリックス状に配置された複数の画素電極と、第１及び第２の端子を有し、前記第１の端子に供給される第１の電位信号と前記第２の端子に供給される第２の電位信号との電位を比較して、前記第１の電位信号が低い場合には前記第１の端子の電位をより低くし、前記第１の電位信号が高い場合には前記第１の端子の電位をより高くして出力する増幅器と、前記第１及び第２の端子にプリチャージ電源線を介してプリチャージ電圧を供給するものであって、前記第１及び第２の端子に接続された第１のＰチャネル型トランジスタ及び第１のＮチャネル型トランジスタによって構成されるプリチャージ電圧供給手段と、前記第１の端子にリファレンス電圧として，前記第１の端子に接続されたリファレンス配線を用いて前記プリチャージ電圧を維持し供給する手段と，前記第２の端子に接続された検査配線と前記ソース線とを接続することにより、前記画素電極に書込まれた電位信号を読み出して前記ソース線及び検査配線を介して前記第２の電位信号として前記第２の端子に供給する接続手段と、前記第１及び第２の端子の電位を相互に同電位とするものであって、前記第１及び第２の端子に接続された第２のＰチャネル型トランジスタ及び第２のＮチャネル型トランジスタによって構成されるイコライズ手段とを具備したことを特徴とする。

また、本発明に係る電気光学装置用基板は、互いに交差する複数の走査線及び複数のソース線と、前記複数の走査線及び前記複数のソース線の交差に対応してマトリックス状に配置された複数の画素電極と、第１及び第２の端子を有し、前記第１の端子に供給される電位信号と前記第２の端子に供給される電位信号との電位を比較して、前記第１の端子に供給される電位信号が低い場合には前記第１の端子の電位をより低くし、前記第１の端子に供給される電位信号が高い場合には前記第１の端子の電位をより高くして出力する増幅器と、前記第１及び第２の端子にプリチャージ電圧を印加した後，前記第１及び第２の端子の一方にリファレンス電圧を供給するものであって、前記第１及び第２の端子に接続された第１のＰチャネル型トランジスタ及び第１のＮチャネル型トランジスタによって構成されるプリチャージ電圧供給手段と、前記第１及び第２の端子の他方に接続された検査配線と前記ソース線とを接続することにより、前記画素電極に書込まれた電位信号を読み出して前記第１及び第２の端子の他方に供給する接続手段と、前記第１及び第２の端子の電位を相互に同電位とするものであって、前記第１及び第２の端子に接続された第２のＰチャネル型トランジスタ及び第２のＮチャネル型トランジスタによって構成されるイコライズ手段とを具備したことを特徴とする。

これらの構成によれば、プリチャージ電圧供給手段及びイコライズ手段は、Ｐチャネル型トランジスタ及びＮチャネル型トランジスタによって構成されている。これにより、プリチャージ電圧供給手段及びイコライズ手段の動作停止時において、プッシュダウン及びプッシュアップが発生して、増幅器の第１及び第２の端子の電位変動が抑制され。これにより、増幅器が誤動作することが防止されて、正確な比較結果を得ることができる。

本発明に係る電気光学装置は、一対の基板間に電気光学物質を挟持してなる電気光学装置において、前記一対の基板の一方に上記電気光学装置用基板を用いたことを特徴とする。

また、本発明に係る電子機器は、上記電気光学装置を用いたことを特徴とする。

このような構成によれば、外部からのプローブを接触される等の必要がなく、十分な測定精度の得られる検査のできる電気光学装置用基板を用いた電気光学装置又は電子機器が実現できる。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

ここでは、本発明の電気光学装置用基板の一例として、液晶表示装置に用いるアティブマトリックス型表示装置用基板を例にとって説明する。

本発明は基板に差動増幅器を含む検査回路を搭載するものであり、検査対象の画素から読み出した信号電位と基準電位（リファレンス電圧）とを差動増幅器を用いて比較することで、画素の良不良の判定を行うようになっている。

ところで、差動増幅器に対するリファレンスの供給の仕方及び検査対象画素の選択の仕方に応じて、＜画素リファレンス型＞、＜外部リファレンス型＞及び＜検査列切換外部リファレンス型＞の３つの分類が考えられる。

画素リファレンス型は、一対の画素の一方の画素に基準電位を書込み、両画素から読み出した電位を差動増幅器で比較することで、他方の画素の良不良を判定するものである。

外部リファレンス型は、基準電位（リファレンス）を外部から与え、差動増幅器において外部からのリファレンスと、検査対象の画素から読み出した電位とを比較することで、画素の良不良を判定するものである。

また、検査列切換外部リファレンス型は、差動増幅器の２つの入力端子の一方に外部からのリファレンスを供給し、他方の入力端子に画素から読み出した電位を供給するもので、リファレンスを供給する入力端子と画素から読み出した電位を供給する入力端子とを相互に切換えるようにしたものである。

更に、これらの＜画素リファレンス型＞、＜外部リファレンス型＞及び＜検査列切換外部リファレンス型＞は、検査対象からの画素から読み出した電位が与えられる差動増幅器の端子（検査端子）に、複数のソース線の１つを選択して接続する構成を付加したシェアード型で構成することができる。

（第１の実施の形態）＜外部リファレンス型＞
図１は本発明の第１の実施の形態に係り、外部リファレンス型の電気光学装置用基板を示す回路図である。本実施の形態は後述するプリチャージ処理とイコライズ処理とを異なるタイミングで終了させる例である。

電気光学装置用基板である図１の液晶表示装置の素子基板１Ｂとして、アクティブマトリックス型表示装置用基板であるＴＦＴ基板を例に説明する。素子基板１Ｂは、表示素子アレイ部２と、プリチャージ及びリファレンス回路部１３と、表示データ読み出し回路部４とを含む。表示部となる表示素子アレイ部２は、マトリックス状に２次元に配置されたｍ行×ｎ列の複数の画素２ａを有している。ここで、ｍ，ｎはそれぞれ整数である。

表示素子アレイ部２は、図１の右から第１列、第２列、・・第ｎ列で、上から第１行、第２行、・・第ｍ行のマトリックスであるが、図１では、説明を簡単にするために、４（行）×６（列）のマトリックスの画素からなる回路の例を示している。

図２は図１中の画素２ａの等価回路図である。表示素子アレイ部２は、例えば、両基板間に液晶を封入して構成される。表示素子アレイ部２は、ソース線Ｓ（Ｓ１，Ｓ２，…）と走査線Ｇ（Ｇ１，Ｇ２，…）との交点に対応して単位表示素子である画素２ａが構成される。各画素２ａは、夫々スイッチング素子である薄膜トランジスタ（以下、ＴＦＴという）１１を有する。ソース線からＴＦＴを介して画素電極に画素信号が供給され、この画素信号によって画素電極と共通電極との間の液晶の状態が変化する。こうして、表示素子アレイ部２の光の透過率を画素信号によって変化させることができ、画像表示が可能となる。

画素において画素信号を長時間保持させるために、各画素２ａの画素電極、共通電極及び液晶による容量（以下、液晶容量という）Ｃｌｃには、付加容量Ｃｓが並列に接続されている。ＴＦＴ１１のドレインは、液晶容量Ｃｌｃと付加容量Ｃｓのそれぞれの一端に接続され、付加容量Ｃｓの他端は、共通固定電位ＣｓＣＯＭが印加される。ＴＦＴ１１のゲート端子ｇは走査線Ｇに接続されている。ＴＦＴ１１のゲート端子ｇに所定の電圧信号が入力されてＴＦＴ１１がオンすると、ソース線Ｓに接続されたＴＦＴ１１のソース端子ｓに印加されている電圧が液晶容量Ｃｌｃと付加容量Ｃｓに印加され、供給された所定の電位が維持される。

素子基板１Ｂは、表示素子アレイ部２のＸ方向（横方向）及びＹ方向（縦方向）に並んだ複数の画素２ａを駆動するために、Ｘドライバ部５ａと、Ｙドライバ部５ｂと、トランスミッションゲート部６と、ビデオ信号線７とを含む。Ｘドライバ部５ａ、Ｙドライバ部５ｂ、トランスミッションゲート部６及びビデオ信号線７によって、データ書込み及びデータ読出しが行われる。

トランスミッションゲート部６は、Ｘドライバ部５ａからの出力タイミング信号に応じて、ビデオ信号線７から入力される画素信号をソース線Ｓ１，Ｓ２，…に供給する。ビデオ信号線７は、マトリックス状の表示素子アレイ部２の奇数列に信号を供給する信号線と、偶数列に信号を供給する信号線とを有し、それぞれの端子ｉｎｏとｉｎｅとに接続されている。ソース線Ｓ１，Ｓ２，…は夫々各列のｎ個の画素に接続されており、ソース線Ｓ１，Ｓ２，…からの画素信号は、ライン毎に画素に書込まれるようになっている。ビデオ線からの出力端子として、ｏｕｔｏ端子とｏｕｔｅ端子が設けられているが、入力端子ｉｎｏ，ｉｎｅと夫々共通の端子にしても問題ない。

本実施の形態においては、画素の検査のために表示データ読み出し回路部４が、アクティブマトリックス駆動型の液晶表示パネルの素子基板１Ｂに形成されている。表示素子アレイ部２と表示データ読み出し回路部４との間には、接続手段としてのトランスミッションゲート部９’が設けられている。

表示データ読み出し回路部４は、複数の差動増幅器４ａを有しており、差動増幅器４ａの２つの入力端子ｓｅ，ｓｏに、検査対象の画素から読み出した電位と検査の基準となる基準電位（リファレンス）とが与えられるようになっている。

図３は図１中の表示データ読み出し回路部４の差動増幅器４ａの具体的な構成を示す回路図である。

各差動増幅器４ａは、２つのＰチャネル型のトランジスタＴｒ１，Ｔｒ２と、２つのＮチャネル型のトランジスタＴｒ３，Ｔｒ４とを含む。トランジスタＴｒ１，Ｔｒ３のゲートは端子ｓｏに接続され、トランジスタＴｒ２，Ｔｒ４のゲートは端子ｓｅに接続される。トランジスタＴｒ１，Ｔｒ２のソース・ドレイン路同士は直列接続され、トランジスタＴｒ３，Ｔｒ４のソース・ドレイン路同士も直列接続される。端子ｓｏ，ｓｅ相互間に、トランジスタＴｒ１，Ｔｒ２同士のソース・ドレイン路と、トランジスタＴｒ３，Ｔｒ４同士のソース・ドレイン路とが並列接続されている。

端子ｓｅ，ｓｏは夫々これらの端子に電位を供給するｓｅ配線４ｆ又はｓｏ配線４ｇに接続される。ｓｅ配線４ｆ，ｓｏ配線４ｇの一方には、検査対象の画素から読み出した信号電位が供給され、他方には、リファレンスが供給される。トランジスタＴｒ１，Ｔｒ２のソースとドレインとの接続点は電源端子ｓｐに接続され、トランジスタＴｒ３，Ｔｒ４のソースとドレインとの接続点は電源端子ｓｎに接続される。図１に示すように、電源端子ｓｐには、電源トランジスタ４ｄを介して電源電圧Ｖｄｄが供給され、電源端子ｓｎには電源トランジスタ４ｅを介して基準電位点から接地電位が供給される。電源トランジスタ４ｄ，４ｅは、夫々端子４ｂ，４ｃを介して供給される駆動パルスＳＡｐ−ｃｈ，ＳＡｎ−ｃｈによってオン，オフ制御されるようになっている。

このように構成された差動増幅器４ａにおいては、端子ｓｅ，ｓｏに供給された電位を、一方は電源電位まで引き上げ、他方は基準電位点の電位（接地電位）まで引き下げる。例えば、端子ｓｅに端子ｓｏに比べて僅かでも高い電位が供給されたものとする。そうすると、トランジスタＴｒ１〜Ｔｒ４のうち、トランジスタＴｒ４が最初にオンする。トランジスタＴｒ４がオンになるので、端子ｓｏの電位は端子ｓｎの低い接地電位まで低下する。そして、端子ｓｏが端子ｓｎの低い接地電位まで低下するので、ゲート端が端子ｓｏに接続されたトランジスタＴｒ１がオンなる。その結果、端子ｓｅは電源端子ｓｐの高い電源電圧Ｖｄｄまで上昇する。

このように、差動増幅器４ａは、端子ｓｅ，ｓｏに印加される電位のうち高い方の電位をより高くし、低い方の電位をより低くするように機能する。

トランスミッションゲート部９’は各ソース線Ｓ１，Ｓ２，…に対応して設けられたトランジスタ９ａによって構成されている。差動増幅器４ａの端子ｓｏに接続されたｓｏ配線４ｇは、トランジスタ９ａのソースに接続され、トランジスタ９ａのドレインは各ソース線Ｓ１，Ｓ２，…に接続される。トランジスタ９ａのゲートは制御端子９ｂに接続される。トランジスタ９ａは、制御端子９ｂを介して入力されるＨＩＧＨの接続制御信号によってオンとなり、ソース線Ｓ１，Ｓ２，…に、テスト回路を接続するようになっている。

なお、制御端子９ｂは、トランジスタ９ｄによって構成されるプルダウン回路が接続されており、通常時はＬＯＷに維持される。これにより、通常時は、トランジスタ９ａはオフであり、表示データ読み出し回路部４は各ソース線から切り離された状態になっている。テスト時には、接続制御端子９ｂにＨＩＧＨの接続制御信号を供給することで、トランジスタ９ａをオンにして、ソース線に表示データ読み出し回路部４を接続するようになっている。

表示素子アレイ部２と表示データ読み出し回路部４との間には、供給手段としてのプリチャージ及びリファレンス回路部１３及びイコライズ回路部８も設けられている。プリチャージ及びリファレンス回路部１３は、各差動増幅器４ａに対応して夫々２つのトランジスタ３ｃｏ，３ｃｅを有する。トランジスタ３ｃｏはソースが電圧印加端子３ａに接続され、ドレインがｓｏ配線４ｇを介して差動増幅器４ａの端子ｓｏに接続される。また、トランジスタ３ｃｅはソースが電圧印加端子３ａに接続され、ドレインがｓｅ配線４ｆを介して差動増幅器４ａの端子ｓｅに接続される。電圧印加端子３ａにはプリチャージ電圧が供給されるようになっている。

トランジスタ３ｃｏ，３ｃｅのゲートは制御端子３ｂに接続されており、制御端子３ｂには、プリチャージ制御信号が入力されるようになっている。ＨＩＧＨのプリチャージ制御信号が制御端子３ｂを介してトランジスタ３ｃｏ，３ｃｅのゲートに印加されることで、トランジスタ３ｃｏ，３ｃｅはオンとなり、電圧印加端子３ａに供給されるプリチャージ電圧を夫々ｓｅ配線４ｆ又はｓｏ配線４ｇに供給するようになっている。

即ち、差動増幅器４ａの端子ｓｅに接続されたｓｅ配線４ｆは、外部からのプリチャージ電圧をリファレンス電圧として維持し端子ｓｅに供給するためのリファレンス配線として用いられる。一方、ｓｏ配線４ｇは、トランジスタ９ａによって各ソース線Ｓに接続されて、検査対象の画素からのデータを端子ｓｏに供給するための検査配線として用いられる。

即ち、本実施の形態では、差動増幅器４ａの一方の端子に接続された検査配線とソース線とが接続されて、１つの差動増幅器４ａによって１本のソース線Ｓに接続された画素の検査が可能である。差増増幅器４ａは表示素子アレイ部２の列数ｎと同数設けられる。

プリチャージ期間においては、ｓｏ配線４ｇ及びｓｅ配線４ｆにはプリチャージ電圧が供給される。なお、プリチャージ処理は、各種特性の検査のために、ソース線Ｓ及びｓｏ，ｓｅ配線４ｇ，４ｆにプリチャージ電圧を印加するためのものである。なお、プリチャージ電圧としては種々の電圧を選択することができ、例えば、電源電圧Ｖｄｄでもよく、接地電位でもよく、あるいはこれらの中間電位でもよい。図１の例では、プリチャージ電圧を例えば中間電位に設定している。

イコライズ回路部８は、ソース、ドレインが夫々ｓｏ配線４ｇと接続されたゲート回路８ａを有している。ゲート回路８ａはＮチャネル型のトランジスタとＰチャネル型のトランジスタが並列接続されて構成されている。ゲート回路８ａを構成するＮチャネルトランジスタのゲートは、制御部２０又は２１の出力端子ｏ１からイコライズ制御信号ＥＱが与えられる。また、ゲート回路８ａを構成するＰチャネルトランジスタのゲートは、制御部２０又は２１の出力端子ｏ２からイコライズ制御信号ＥＱの反転信号が与えられる。

制御部２０又は２１は入力端子ｉｎには制御端子８ｂからのイコライズ制御信号ＥＱが入力される。制御部２０又は２１は、入力されたイコライズ制御信号ＥＱを出力端子ｏ１からそのまま出力させる共に、入力されたイコライズ制御信号ＥＱを反転させて反転信号を出力端子ｏ２から出力するようになっている。

図６及び図７は図１に採用可能な制御部２０又は２１の具体的な構成を夫々示す回路図である。

図６において、入力端子ｉｎは直接出力端子ｏ１に接続されている。これにより、入力端子ｉｎに供給されたイコライズ制御信号ＥＱはそのまま出力端子ｏ１から出力される。また、入力端子ｉｎに供給されたイコライズ制御信号ＥＱはインバータ２０ａにも与えられる。インバータ２０ａは入力されたイコライズ制御信号ＥＱは反転させて出力端子ｏ２から出力する。

図６の制御部２０においては、イコライズ制御信号ＥＱの正相出力及び反転出力を出力することができる。しかし、反転出力は正相出力に比べて若干遅延する。これに対し、図７の制御部２１は、この遅延分を補償する位相補償回路を構成している。

図７において、入力端子ｉｎは直列接続されたインバータ２１ａ，２１ｂを介して出力端子ｏ１に接続されている。また、インバータ２１ａの出力はインバータ２１ｃにも与えられ、インバータ２１ｃの出力はインバータ２１ｄ及びインバータ２１ａに与えられる。インバータ２１ｄの出力が出力端子ｏ２に与えられる。

これにより、入力端子ｉｎに供給されたイコライズ制御信号ＥＱはそのまま出力端子ｏ１から出力される。また、入力端子ｉｎに供給されたイコライズ制御信号ＥＱはインバータ２０ａにも与えられる。インバータ２０ａは入力されたイコライズ制御信号ＥＱは反転させて出力端子ｏ２から出力する。インバータ２１ａ〜２１ｄによってフリップフロップが構成され、インバータ２１ｂからはイコライズ制御信号ＥＱと同相の出力が出力端子ｏ１に出力され、インバータ２１ｄからはイコライズ制御信号ＥＱと逆相の出力が出力端子ｏ２に出力される。出力端子ｏ１，ｏ２から出力されるイコライズ制御信号ＥＱ及びその反転信号相互間には遅延は生じていない。

ゲート回路８ａは、制御部２０，２１からのイコライズ制御信号及びその反転信号が供給される。ゲート回路８ａは、制御部２０，２１からＨＩＧＨのイコライズ制御信号がＮチャネル型トランジスタのゲートに供給され、ＬＯＷのイコライズ制御信号がＰチャネル型トランジスタのゲートに供給されることによってオンとなり、ｓｏ配線４ｇとｓｅ配線４ｆ同士を同電位にするようになっている。

以上のような構成のアクティブマトリックス型表示装置である液晶表示装置の素子基板が製造工程において製造されると、対向基板と貼り合わせて液晶を封入する前の素子基板自体の電気特性を評価あるいは検査することができる。なお、電気的特性の検査対象とする不良としては、素子基板の各画素のデータ保持用キャパシタ（付加容量Ｃｓ）のリークによって画素がＬＯＷに固定されてしまう不良（以下、ＬＯＷ固定不良という）、スイッチング素子であるＴＦＴのソース・ドレイン間リークによって画素がＨＩＧＨに固定されてしまう不良（以下、ＨＩＧＨ固定不良という）がある。

次に、このように構成された基板の検査及び動作について説明する。

製造工程における素子基板１Ｂの検査の手法について説明する前に、図１に示すＴＦＴ基板が対向基板と貼り合わされて液晶が封入されて完成された液晶表示装置が、通常の画像表示を行うときの動作について説明する。

まず、２本のビデオ信号線７には、それぞれ奇数列と偶数列の画素信号である画素信号が、ビデオ信号線７の入力端子ｉｎｅとｉｎｏに入力される。それぞれの画素信号は、Ｘドライバ５ａからの列選択信号に応じて、トランスミッションゲート部６のそれぞれのトランジスタＴＧ１，ＴＧ２，…を介して、各ソース線Ｓへ供給される。

各ソース線Ｓに供給された画素信号は、Ｙドライバ５ｂからの走査線ＧがＨＩＧＨになって選択された行の各画素２ａに書き込まれる。即ち、選択された走査線Ｇにおいて、ソース線Ｓに供給される画素信号が対応する画素２ａに表示用の画素信号として供給されて保持される。この動作を、行順次で行うことにより、液晶表示装置の表示素子アレイ部２には、所望の画像が表示される。

プリチャージ及びリファレンス回路部１３は、走査線ＧがＨＩＧＨになる前に、プリチャージ電圧Ｖｐｒｅを各ソース線Ｓに印加する。プリチャージ電圧Ｖｐｒｅは、プリチャージ及びリファレンス回路部１３の電圧印加端子３ａに供給される。プリチャージ電圧Ｖｐｒｅを供給するタイミングは、制御端子３ｂに与えるプリチャージ制御信号ＰＣＧによって決定される。

なお、製品あるいは試作品としての液晶表示装置として画像表示が行われるときは、トランスミッションゲート部９’のトランジスタ９ａはオフであり、素子基板１Ｂの表示データ読み出し回路部４は、動作せず使用されない。

次に、素子基板１Ｂにおいて、図１に示す回路部分が半導体プロセスの工程によって製造された後に、素子基板１Ｂの状態において行われる検査の手順について図４及び図５、図８乃至図１０を参照して説明する。この素子基板１Ｂの検査において、表示データ読み出し回路部４が動作して使用される。

まず検査方法を実現するための検査システムについて説明する。図４は検査システムの構成図である。素子基板１Ｂと、画素データの書き込みと読み込みができるテスト装置１５とを、接続ケーブル１６を介して接続する。接続ケーブル１６は、素子基板１Ｂのビデオ信号線７の端子ｉｎｏ，ｉｎｅ、表示データ読み出し回路部４の信号線の端子４ｂ、４ｃ、プリチャージ及びリファレンス回路部１３の端子３ａ、３ｂ等を、テスト装置１５に電気的に接続する。

テスト装置１５から、後述する所定の順番で、所定の電圧を各端子に供給することによって、素子基板１Ｂの電気的特性の検査を行うことができる。以下に、その検査内容として、上述した不良のうちＬＯＷ固定不良の有無についての検査を行う手順を説明する。

図５は検査の全体の流れの例を示すフローチャートである。また、図８は図５のステップＳＴ２の読み出し動作を説明するためのタイミングチャートである。なお、図８では、画素が不良である場合の動作を破線にて示している。

図５のステップＳＴ１において、ビデオ信号線７の入力端子ｉｎｏ，ｉｎｅからセルである各画素に所定の画素信号を入力する。画素の検査は、基準となる列の画素に対して、検査対象の列の画素が正常であるか否かを判定することによって行われる。図８に示す各タイミング信号は、テスト装置１５によって生成されて各端子に供給される。

本実施の形態においては、リファレンスは、外部から供給しており、画素に書込む必要はない。各画素には検査のための書き込みを行う。例えば、ＬＯＷ固定不良の検査を行うものとすると、素子アレイ部２の全ての走査線Ｇをオンして、全ての画素にＨＩＧＨを書き込む。

なお、各画素にＬＯＷを書き込んだ場合には、ＨＩＧＨ固定不良の検査が可能である。また、以下、全画素にＨＩＧＨを書き込んで基板１Ｂの検査を行う例を説明するが、一部の画素についてのみ検査を行うようにしてもよい。書き込み後、走査線Ｇのゲートはオフにされる。

なお、この時点では、駆動配線ＳＡｐ−ｃｈは電源電位Ｖｄｄ、駆動配線ＳＡｎ−ｃｈは接地電位であり、表示データ読み出し回路部４の各差動増幅器４ａは非動作状態である。

次に、ステップＳＴ２において、画素データの読出しを行う。接続制御端子９ｂにＨＩＧＨの接続制御信号ＴＥを供給することで、トランスミッションゲート部９’の各トランジスタ９ａをオンにする。これにより、トランジスタ９ａがオンとなって、ソース線Ｓ１，Ｓ２，…と各ｓｏ配線４ｇとが接続される。こうして、書き込まれた画素データを行毎に読み出して、表示データ読み出し回路部４に供給する。

ステップＳＴ２の読み出しの直前に、プリチャージ処理とイコライズ処理とが行われる。即ち、全画素への上述した所定の画素データの書き込み後に、先ず、プリチャージ及びリファレンス回路部１３の制御端子３ｂに供給されるプリチャージ制御信号ＰＣＧ（図８参照）が、ＨＩＧＨとなる。

なお、データ保持時間ｔ１を確保するために、プリチャージ回路部１３の端子３ａに供給されるプリチャージ制御信号ＰＣＧがｔ１期間だけＨＩＧＨとなる。

これにより、電圧印加端子３ａに供給されるプリチャージ電圧がトランジスタ３ｃｏ，３ｃｅを介して夫々ｓｏ配線４ｇ及び各ソース線Ｓとｓｅ配線４ｆとに印加される。ｓｅ配線では、差動増幅器４ａが動作する際、このプリチャージ電圧がリファレンス電圧として機能する。例えば、プリチャージ電圧Ｖｐｒｅとしては、中間電位が選択される。

本実施の形態においては、イコライズ処理を制御するイコライズ制御信号ＥＱは、図８に示すように、プリチャージ処理を制御するプリチャージ制御信号ＰＣＧを遅延させたものであり、イコライズ処理は、プリチャージ処理に若干遅延して開始される。

即ち、図８に示すように、プリチャージ処理開始後において、イコライズ制御信号はＬＯＷからＨＩＧＨに変化しており、イコライズ回路部８のゲート回路８ａもオンとなって、ｓｏ配線４ｇとｓｅ配線４ｆとは同電位となる。これにより、この時点では、各ソース線Ｓ及び差動増幅器４ａの端子ｓｏ，ｓｅは、中間電位の状態となっている。なお、プリチャージ処理の開始タイミングとプリチャージ処理の開始タイミングとを一致させてもよい。

なお、各ソース線Ｓのプリチャージ電位（電圧印加端子３ａに印加される電圧）ＶｐｒｅはＨＩＧＨとＬＯＷの中間電位にし、図２に示すＣｓＣＯＭ電位をＬＯＷ電位とする。ＣｓＣＯＭ電位をＬＯＷ電位とするのは、データ保持用キャパシタＣｓがリーク不良である場合、リーク先のＣｓＣＯＭ電位がＬｏｗ電位となるため、読み出し電位は基準側の中間電位より低くなるようにするためである。そして、最初のプリチャージ期間は、やや長い時間を設定しておき、リーク不良による電圧変化が現れるようにする。

次に、画素データの読み出し直前に、プリチャージ処理及びイコライズ処理を停止させる。即ち、先ず、プリチャージ制御信号ＰＣＧをＬＯＷにする。これにより、トランジスタ３ｃｏ，３ｃｅはオフとなる。

ところで、トランジスタ３ｃｏ，３ｃｅは寄生容量を有することから、トランジスタ３ｃｏ，３ｃｅのゲートがＨＩＧＨからＬＯＷに変化することによって、端子ｓｏ，ｓｅにプッシュダウンが生じる。特に、トランジスタ３ｃｏ，３ｃｅとして、薄膜トランジスタを採用した場合には、プッシュダウンの影響は大きい。

画素の検査時においては、トランジスタ９ａはオンであり、差動増幅器４ａの端子ｓｏには、ｓｏ配線４ｇ及びソース線Ｓが接続される。一方、差動増幅器４ａの端子ｓｅに接続される配線は、ｓｅ配線４ｆのみである。ｓｏ配線４ｇ及びソース線Ｓの配線容量は、ｓｅ配線４ｆのみの配線容量に比べて十分に大きい。このため、端子ｓｏに生じるプッシュダウン（電位降下）は比較的小さいのに対し、端子ｓｅには比較的大きなプッシュダウンが生じる。即ち、差動増幅器４ａの端子ｓｏ，ｓｅに接続された配線同士の容量の相違から、差動増幅器４ａが誤動作し、画素の良不良の判定に誤りが生じる虞がある。

そこで、本実施の形態においては、プリチャージ処理終了時点において、イコライズ処理を継続させると共に、イコライズ処理のためのゲート回路８ａをＰチャネル型トランジスタとＮチャネル型トランジスタとの並列接続体によって構成することで、プッシュダウンの影響を回避するようになっている。

図９はプッシュダウンによる電位変動が解消される様子を示す波形図である。なお、図９は図１の制御部として図６に示す制御部２０を採用した場合の波形を示している。

図９はプリチャージ制御信号ＰＣＧ、イコライズ制御信号ＥＱ、走査線Ｇ１に供給される走査信号、端子ｓｏの電位並びに端子ｓｅの電位を示している。

上述したように、差動増幅器４ａの端子ｓｏに画素からの信号電位を供給する前に、検査配線であるｓｏ配線４ｇ、リファレンス配線であるｓｅ配線４ｆ及びソース線Ｓにプリチャージ電圧を供給すると共に、端子ｓｅ，ｓｏを確実に同電位とする。このプリチャージ及びイコライズ処理のために、トランジスタ３ｃｅ，３ｃｏのゲートにＨＩＧＨのプリチャージ制御信号ＰＣＧを印加し、ゲート回路８ａのゲートにＨＩＧＨのイコライズ制御信号ＥＱを印加する（図９参照）。

差動増幅器４ａの端子ｓｏに画素からの信号電位を供給する直前に、プリチャージ及びイコライズ処理を停止させるために、先ず、プリチャージ制御信号ＰＣＧをＨＩＧＨからＬＯＷに切換える（図９参照）。このＨＩＧＨからＬＯＷへの切換えに伴って、トランジスタ３ｃｏ，３ｃｅ，８ａの寄生容量により、端子ｓｏ，ｓｅにプッシュダウン（フィールドスルーによる電位降下）が生じる。

画素の検査時においては、トランジスタ９ａはオンであり、差動増幅器４ａの端子ｓｏには、ｓｏ配線４ｇ及びソース線Ｓが接続される。一方、差動増幅器４ａの端子ｓｅに接続される配線は、ｓｅ配線４ｆのみである。ｓｏ配線４ｇ及びソース線Ｓの配線容量は、ｓｅ配線４ｆのみの配線容量に比べて十分に大きい。このため、図９の端子ｓｏの電位（細線）に示すように、プリチャージ制御信号ＰＣＧをＨＩＧＨからＬＯＷに切換えたタイミングにおいて、端子ｓｏに生じるプッシュダウンは比較的小さいのに対し、端子ｓｅには比較的大きなプッシュダウンが生じる（図９の端子ｓｅの電位）。

しかし、イコライズ制御信号ＥＱはプリチャージ制御信号ＰＣＧを遅延させたものであり、プリチャージ処理の終了時においても、イコライズ処理は継続されている。即ち、ゲート回路８ａによって、端子ｓｅ，ｓｏの電位は同電位となるように制御される。この場合、端子ｓｏに接続されたｓｏ配線４ｇ及びソース線Ｓによって、端子ｓｏの電位は変動しにくい。従って、プリチャージ終了時においてプッシュダウンにより生じた端子ｓｅの電位低下は、比較的安定した端子ｓｏの電位まで上昇し、結局、端子ｓｏ，ｓｅの電位は相互に同電位となる（図９参照）。

プリチャージ制御信号ＰＣＧがＨＩＧＨからＬＯＷに変化した後、制御端子８ｂに供給されるイコライズ制御信号ＥＱもＨＩＧＨからＬＯＷに変化する。これにより、ゲート回路８ａはオフとなり、イコライズ処理も停止する。このゲート回路８ａのオフによって、プッシュダウンが生じる。

しかし、トランジスタ３ｃｏ，３ｃｅは、ｓｏ配線４ｇ及びソース線Ｓをプリチャージさせるための十分な駆動能力を備える必要から、大きな占有面積を有すると共に大きなゲート幅を有し、ゲート容量も大きい。これに対し、ゲート回路８ａは大きな駆動能力を必要とせず、占有面積も小さいことからゲート容量は小さい。従って、トランジスタ３ｃｏ，３ｃｅのオフ時のプッシュダウン量は大きいのに対し、ゲート回路８ａのオフ時のプッシュダウン量は十分に小さい。つまり、イコライズ処理終了時におけるプッシュダウン量は小さい。

更に、本実施の形態においては、ゲート回路８ａは、Ｐチャネル型トランジスタとＮチャネル型トランジスタが並列接続されて構成されていることから、プッシュダウンした電位はプッシュアップして元の電位に戻る。即ち、先にイコライズ制御信号ＥＱの正相出力が供給されるＮチャネル型トランジスタがオンとなることによって、プッシュダウンが生じるが、直ぐに、イコライズ制御信号ＥＱの反転信号がＰチャネル型トランジスタに供給されてオンとなるので、Ｐチャネル型トランジスタのプッシュアップによって、リファレンスは元の電位に戻るのである。

また、図１０は図１の制御部として図７に示す制御部２１を採用した場合の波形を示している。

この場合には、上述したように、ゲート回路８ａのＰチャネル型トランジスタとＮチャネル型トランジスタとには、同一タイミングでイコライズ制御信号ＥＱの正相出力及び反転出力が夫々供給される。従って、Ｎチャネル型トランジスタによるプッシュダウンと、Ｐチャネル型トランジスタによるプッシュアップとが同時に発生し、リファレンス電位は変動することはない（図１０の端子ｓｏの太線）。

次に、データ保持時間ｔ１の経過後に、走査線Ｇ１をＨＩＧＨにして、画素データの読み出しを開始する。なお、この時点では、駆動配線ＳＡｐ−ｃｈは電源電位Ｖｄｄ、駆動配線ＳＡｎ−ｃｈは接地電位であり、各差動増幅器４ａはまだ動作していない状態である。

走査線Ｇ１をＨＩＧＨにすると、走査線Ｇ１に接続された各画素から一斉にデータが出力される。つまり、コンデンサＣｓに書き込まれて保持された電荷が、対応するソース線Ｓに一斉に移動する。

走査線Ｇ１にＨＩＧＨが供給されて画素の信号が端子ｓｏに転送されると、端子ｓｏの電位は画素に書込まれた電位に応じて変化する。画素にＨＩＧＨが書込まれた場合には端子ｓｏの電位は若干上昇し、画素にＬＯＷが書込まれた場合には端子ｓｏの電位は若干低下する。

差動増幅器４ａは端子ｓｏ，ｓｅの電位を比較する。この場合には、図９又は図１０に示すように、プッシュダウンによる影響は極めて小さく、端子ｓｅの電位と端子ｓｏの電位とは略等しく、プリチャージ電位が維持された端子ｓｅのリファレンス電位は、画素にＬＯＷが書込まれた場合の端子ｓｏの電位と画素にＨＩＧＨが書込まれた場合の端子ｓｏの電位との間の電位となっている。従って、差増増幅器４ａは、画素に書込んだ信号レベルに応じて、端子ｓｏの電位が電源電圧Ｖｄｄ又は接地電位となる。

このように、各画素にＨＩＧＨが書込まれた場合には、図８の実線のように、画素が正常であれば、ソース線Ｓ及びｓｏ配線４ｇの電位はわずかに上昇するのに対し、コンデンサＣｓのリーク等によって、各画素のデータがＬＯＷに変化していると、各ソース線Ｓの電位は、破線で示したようにわずかに下降する。一方、リファレンスが供給された端子ｓｅの電位は、中間電位のままとなる（図８参照）。なお、プッシュダウンによる端子ｓｏ，ｓｅの電位低下は十分に小さく、図８では図示が省略されている。

ゲート線Ｇ１を開いた後、所定時間経過してから、各差動増幅器４ａを動作させるために、まず、駆動配線ＳＡｎ−ｃｈの電位をＬＯＷからＨＩＧＨに変化させる。駆動配線ＳＡｎ−ｃｈの電位のＨＩＧＨへの変化の瞬間と同時あるいはその瞬間の前後に接続制御信号ＴＥをＬＯＷにし、トランスミッションゲート部９'のトランジスタ９ａを所定期間ｔ２だけオフにする。即ち、トランジスタ９ａ，８ａ，３ｃｏ，３ｃｅがオフとなり、ｓｏ配線４ｇ及びｓｅ配線４ｆはフローティング状態となる。これにより、ｓｅ配線４ｆの中間電位及び僅かに上昇したｓｏ配線４ｇの電位は、夫々配線ｓｏ，ｓｅ内で維持され、ソース線Ｓ等の他の配線からの影響を受けない。

この状態で、駆動配線ＳＡｎ−ｃｈをＬＯＷからＨＩＧＨにし、更に、駆動配線Ａｐ−ｃｈをＨＩＧＨからＬＯＷにする。駆動配線ＳＡｎ−ｃｈがＨＩＧＨになることで、接地電位が差動増幅器４ａの電源端子ｓｎに印加され、端子ｓｅ，ｓｏのうちより低い電位となっている端子ｓｅが接地電位まで低下する（図８のｓｅ参照）。また、駆動配線ＳＡｐ−ｃｈがＬＯＷになることで、電源電圧Ｖｄｄが差動増幅器４ａの電源端子ｓｐに印加され、端子ｓｅ，ｓｏのうちより高い電位となっている端子ｓｏが電源電位まで上昇する（図８のｓｏ参照）。こうして、端子ｓｅ，ｓｏの電位が確定する。この動作は走査線Ｇ１に接続された画素すべてにおいて一斉に行われる。

このように、表示データ読み出し回路部４の各差動増幅器４ａは、２つの端子ｓｏ，ｓｅに現れる高低２つの電位レベルを電源端子ｓｐ又はｓｎの電圧まで変化させて明確にする。こうして、差動増幅器４ａの端子ｓｏ，ｓｅの電位をＬＯＷ又はＨＩＧＨに確定させる。

ここで検査対象の奇数側の画素に、例えばデータ保持用キャパシタＣｓのリークが生じてＬＯＷ固定不良が発生していたものとする。この場合に、図８のＳの破線に示すように、ソース線Ｓの電位がリファレンス（中間電位）より若干低下するものとする。これにより、駆動配線ＳＡｎ−ｃｈがＨＩＧＨとなって電源端子ｓｎが接地電位になると、差動増幅器４ａの端子ｓｏは接地電位まで低下する（図８の端子ｓｏの破線参照）。そして、駆動配線ＳＡｐ−ｃｈがＬＯＷになり、電源端子ｓｐが電源電圧Ｖｄｄになると、差動増幅器４ａの端子ｓｅは電源電圧Ｖｄｄまで上昇する（図８の端子ｓｅの破線参照）。

つまり、この場合には、端子ｓｏ，ｓｅの電位は、画素が正常な場合と逆の論理値となる。

ステップＳＴ３では、確定した端子ｓｅ，ｓｏの電位の比較が行われる。即ち、端子ｓｏ，ｓｅの電位がＬＯＷ又はＨＩＧＨに確定すると、端子ｓｏの電位を出力させるために、接続制御信号ＴＥをＨＩＧＨにしてトランスミッションゲート部９’のトランジスタ９ａをオンにさせる。

差動増幅器４ａの端子ｓｏの確定した論理データは、ｓｏ配線４ｇから対応するソース線Ｓに供給される。トランスミッションゲート部６の各トランジスタのゲートＴＧ１からＴＧｎを順に開き（ＨＩＧＨにし）、ビデオ信号線７から順番に第１行目の各画素の画素データを読み出し、出力端子ｏｕｔｏとｏｕｔｅに出力させる。

ゲート線Ｇ１に接続されたすべての画素のデータが読み出されたら、ゲート線Ｇ１をＬＯＷにし、駆動配線ＳＡｎ−ｃｈを接地電位、駆動配線ＳＡｐ−ｃｈを電源電位にして差動増幅器４ａを動作停止させる。次に、図８に示すように、プリチャージ制御信号ＰＣＧをＨＩＧＨにし、次いでイコライズ制御信号ＥＱをＨＩＧＨにして、全ソース線Ｓをプリチャージし、イコライズする。２回目以降のプリチャージ時間は初回ほど長い必要はない。そのプリチャージ動作を停止した後は、第２の走査線Ｇ２の電位をＨＩＧＨにすることによって、第２行目の各画素のＴＦＴ１１をオンにする。以降同様の動作を、最後の走査線Ｇｍに接続された画素（第ｍ行目の各画素）まで繰返して、全画素データを読み出す。

確定した端子ｓｅ，ｓｏの電位は、出力端子ｏｕｔｕ，ｏｕｔｅからテスト装置１５に出力される。テスト装置１５は、読出工程において読み出した画素データと、書込工程において書き込んだ画素データとを比較する。画素が正常な場合には、図８のｏｕｔｏ，ｏｕｔｅの実線に示すように、ＨＩＧＨの出力が得られる。画素にＬＯＷ固定不良が生じている場合には、図８のｏｕｔｏ，ｏｕｔｅの破線に示すように、ＬＯＷの出力が得られる。こうして、テスト装置１５は検査対象の画素にＬＯＷ固定不良が生じているか否かを検出することができる。

テスト装置１５は、検査対象の画素から読み出したデータがＨＩＧＨでないセル（画素）を特定し、異常セルとして、例えばセル番号等のデータを、図示しないモニタの画面上に表示するように出力する（ステップＳＴ４）。

このように、各差動増幅器４ａは、外部から印加された中間電位であるリファレンス電位と、各ソース線Ｓの電位とを比較することで、比較結果によって画素の不良を判定する。

なお、リファレンスを中間電位に設定し、検査対象画素にＬＯＷを書込むことによって、ＨＩＧＨ固定不良の検査を行うことができることは明らかである。

このように製品あるいは試作品における素子基板工程の完了後に、素子基板の不良を検出することができるので、歩留まり低下期間の短縮が可能となり、不良品を組み立てることが少なくなくなって、コスト低減を図ることができる。特に、試作品の場合には、開発期間の短縮と開発コストの削減を期待することができる。更に、素子基板の段階で不良が検出できるので、いわゆるリペアも容易となる。

また、本実施の形態においては、プリチャージ処理終了時においてもイコライズ処理を継続すると共に、イコライズ回路部８を構成するゲート回路８ａをＰチャネル型トランジスタとＮチャネル型トランジスタによって構成することで、端子ｓｅ，ｓｏの電位変動を抑制しており、差動増幅器４ａに誤動作が生じることはなく、高精度の画素検査が可能である。

（第２の実施の形態）＜外部リファレンス、シェアード型＞
図１１は外部リファレンス型に属するシェアード型の電気光学装置用基板を示す回路図である。本実施の形態においても、プリチャージ処理とイコライズ処理とを異なるタイミングで終了させる例を示している。

図１１において図１と同一の構成要素には同一符号を付して説明を省略する。なお、図１１では図面の簡略化のために、表示素子アレイ部２を駆動するＸドライバ部５ａ、Ｙドライバ部５ｂ、ビデオ信号線７等は図示を省略している。図１１の素子基板１１Ｂは、１つの差動増幅器４ａで４本のソース線に接続された画素の検査を可能にするものである。即ち、４ソース線を配置する間隔に１つの差動増幅器４ａを形成することができ、差動増幅器４ａの面積を広くして、駆動能力を向上させると共に、差増増幅器４ａのばらつきを低減して、検査精度を向上させることを可能にする。

図１１の基板１１Ｂは、表示素子アレイ部２、Ｘドライバ部５ａ、Ｙドライバ部５ｂ、トランスミッションゲート部６、ビデオ信号線７、差動増幅器１０及び表示データ読み出し回路部４の構成は図１の基板１Ｂと同様である。また、表示データ読み出し回路部４と表示素子アレイ部２との間に設けられたイコライズ回路部８、プリチャージ及びリファレンス回路部１３の構成も図１の基板１Ｂと同様である。

本実施の形態は、トランスミッションゲート部９’に代えてトランスミッションゲート部２２を採用した点が第１の実施の形態と異なる。トランスミッションゲート部２２は、ｓｏ配線４ｇを４本のソース線の１つに選択的に接続する。即ち、図１１の例では、差動増幅器４ａは、４本のソース線毎に設けられ、各差動増幅器４ａの端子ｓｏに接続されたｓｏ配線４ｇは、トランジスタ２３ａ〜２３ｄを夫々介して第（４ｕ＋１）（ｕ＝０，１，２，…）列〜第（４ｕ＋４）列のソース線に接続される。

トランジスタ２３ａ〜２３ｄのゲートは、トランスファゲート２４ａ〜２４ｄを夫々介してＴＥゲートデコード回路２５に接続される。トランスファゲート２４ａ〜２４ｄは、ｎチャネルトランジスタ及びｐチャネルトランジスタが相補的に接続されて構成されており、入力端には、ＴＥゲートデコード回路２５の出力ＴＥ１〜ＴＥ４がそれぞれ供給される。トランスファゲート２４ａ〜２４ｄは、ｎチャネルトランジスタのゲートに端子２７からの制御信号が入力される。インバータ２６は、端子２７の出力を反転させて、トランスファゲート２４ａ〜２４ｄのｐチャネルトランジスタのゲートに与える。

端子２７に接続されたプルダウン回路によって、非テスト時は端子２７はＬＯＷであり、インバータ２６の出力はＨＩＧＨであって、トランスファゲート２４ａ〜２４ｄはオフである。テスト時には端子２７にＨＩＧＨの制御信号が印加されて、トランスファゲート２４ａ〜２４ｄはオンとなる。

トランスファゲート２４ａは、端子２７にＨＩＧＨの制御信号が入力されることで、ＴＥゲートデコード回路２５からの接続制御信号ＴＥ１をトランジスタ２３ａのゲートに与える。同様に、トランスファゲート２４ｂ〜２４ｄは、端子２７にＨＩＧＨの制御信号が入力されることで、ＴＥゲートデコード回路２５からの接続制御信号ＴＥ２〜ＴＥ４を夫々トランジスタ２３ｂ〜２３ｄのゲートに与える。

ＴＥゲートデコード回路２５は、端子２８，２９に入力されるデータＡ０，Ａ１に基づいて、差動増幅器４ａの各ｓｏ配線４ｇを４本のうちのいずれのソース線Ｓに接続するかを決定するための接続制御信号ＴＥ１〜ＴＥ４を出力する。ＬＯＷの接続制御信号ＴＥ１〜ＴＥ４がゲートに印加されたトランジスタ２３ａ〜２３ｄはオフとなり、ｓｏ配線とソース線との接続を切断する。逆に、ＨＩＧＨの接続制御信号ＴＥ１〜ＴＥ４がゲートに印加されたトランジスタ２３ａ〜２３ｄはオンとなって、ｓｏ配線とソース線とを接続する。

本実施の形態においても、イコライズ回路部８のゲート回路８ａには、制御部２０，２１からのイコライズ制御信号ＥＱ及びその反転信号が与えられるようになっている。

このように構成された実施の形態においては、ＴＥゲートデコード回路２５からＨＩＧＨの接続制御信号ＴＥ１が出力されると、トランジスタ２３ａがオンとなり、第（４ｕ＋１）列のソース線がｓｏ配線４ｇに接続される。こうして、ソース線Ｓ１，Ｓ５，…に接続された画素の良、不良の検査が行われる。

同様に、ＴＥゲートデコード回路２５から、ＨＩＧＨの接続制御信号ＴＥ２〜ＴＥ４が出力されると、対応するトランジスタ２３ｂ〜２３ｄがオンとなり、第（４ｕ＋２）列〜第（４ｕ＋４）列のソース線の１つがｓｏ配線４ｇに接続される。これにより、接続されたソース線に対応する画素の良、不良の検査が行われる。

なお、接続制御信号ＴＥ１〜ＴＥ４は、検査する列に対応した１つの接続制御信号のみが検査フローに応じてＨＩＧＨに切換り、他の３つの接続制御信号はＬＯＷを維持する。検査する列に対応した１つの接続制御信号のＬＯＷ，ＨＩＧＨの切換えは、例えば図８の接続制御信号ＴＥと同様である。

プリチャージ処理終了時において、イコライズ処理が継続しており、また、イコライズ回路部８のゲート回路８ａは、端子ｓｏ，ｓｅにプッシュダウン及びプッシュアップを生じさせるので、結果的に端子ｓｏ，ｓｅのプッシュダウン量は、相互に略等しい十分小さな値となり、プッシュダウン後の端子ｓｅのリファレンスが、ＬＯＷ書込み時の端子ｓｏの電位よりも高くなることはなく、差動増幅器４ａの判定結果に誤りが生じることを防止することができる。

他の作用及び効果は図１の実施の形態と同様である。

（第３の実施の形態）＜検査列切換外部リファレンス型＞
図１２は本発明の第３の実施の形態に係り、検査列切換外部リファレンス型の電気光学装置用基板を示す回路図である。本実施の形態においても、プリチャージ処理とイコライズ処理とを異なるタイミングで終了させる例を示している。図１２において図１と同一の構成要素については、同一の符号を付して説明を省略する。本実施の形態は、１つの差動増幅器４ａで２本のソース線に接続された画素の検査を可能にするものである。

図１２においては、基板１Ｃは、４行×６列画素で表示素子アレイ部２を示しているが、表示素子アレイ部２、Ｘドライバ部５ａ、Ｙドライバ部５ｂ、トランスミッションゲート部６、ビデオ信号線７、差動増幅器１０及び表示データ読み出し回路部４の構成は第１の実施の形態と同様である。表示データ読み出し回路部４と表示素子アレイ部２との間には、イコライズ回路部８、プリチャージ及びリファレンス回路部１３及びトランスミッションゲート部１９が設けられている。プリチャージ及びリファレンス回路部１３、イコライズ回路部８並びに表示データ読み出し回路部４によってテスト回路が構成される。

第１の実施の形態においては、ｓｏ配線４ｇを検査配線として差動増幅器４ａの端子ｓｏに画素から読み出した画素信号を与え、ｓｅ配線４ｆをリファレンス配線として外部からのプリチャージ電位をリファレンス電位として維持して、差動増幅器４ａの端子ｓｅに与えた。

これに対し、本実施の形態は、検査配線とリファレンス配線とを相互に切換え可能にして、１つの差動増幅器４ａで奇数列と偶数列の２列に接続された画素の検査を可能にするものである。この切換えをトランスミッションゲート部１９によって行うようになっている。

トランスミッションゲート部１９は、奇数列のソース線Ｓ１，Ｓ３，…に対応して設けられたｎ／２個のトランジスタ９ａｏ及び偶数列のソース線Ｓ２，Ｓ４，…に対応して設けられたｎ／２個のトランジスタ９ａｅを有している。差動増幅器４ａの端子ｓｏに接続されたｓｏ配線４ｇは、トランジスタ９ａｏのソース・ドレイン路を介して奇数列のソース線Ｓ１，Ｓ３，…に接続される。また、差動増幅器４ａの端子ｓｅに接続されたｓｅ配線４ｆは、トランジスタ９ａｅのソース・ドレイン路を介して偶数列のソース線Ｓ２，Ｓ４，…に接続される。

トランジスタ９ａｏ，９ａｅのゲートは、夫々トランスファゲート９ｂｏ，９ｂｅを介してＴＥゲートデコード回路９ｄに接続されている。トランスファゲート９ｂｏ，９ｂｅは、ゲートに端子９ｆからのテスト回路接続制御信号がインバータ９ｅを介して与えられる。端子９ｆに接続されたプルダウン回路によって、非テスト時は端子９ｆはＬＯＷであり、インバータ９ｅの出力はＨＩＧＨであって、トランスファゲート９ｂｏ，９ｂｅはオフである。テスト時には端子９ｆにＨＩＧＨのテスト回路接続制御信号が印加されて、トランスファゲート９ｂｏ，９ｂｅはオンとなる。

ＴＥゲートデコード回路９ｄは、検査配線を決定するための選択信号ＴＥｏ，ＴＥｅを出力する。トランスファゲート９ｂｏ，９ｂｅは、導通状態になると、ＴＥゲートデコード回路９ｄからの選択信号ＴＥｏ，ＴＥｅをトランジスタ９ａｏ，９ａｅのゲートに与えるようになっている。選択信号ＴＥｏ，ＴＥｅの一方は必ずＨＩＧＨ、他方は必ずＬＯＷである。ＴＥゲートデコード回路９ｄは、奇数列の画素の検査を行う場合には、選択信号ＴＥｅをＬＯＷにし、選択信号ＴＥｏについてはＨＩＧＨに切換える。検査フローに応じて、テスト回路接続制御信号９ｆがＨＩＧＨ，ＬＯＷに切り替わることで、選択信号ＴＥｏ'がＨＩＧＨ，ＬＯＷに切り替わり、トランジスタ９ａｏの開閉が切り替わる。すなわち、テスト時はテスト回路接続制御信号９ｆがＨＩＧＨとなり、インバータ９ｅの出力がＬＯＷとなってトランスファゲート９ｂｏがオン、選択信号ＴＥｏのＨＩＧＨ信号がＴＥｏ'に伝達される。一方非テスト時はテスト回路接続制御信号９ｆがＬＯＷとなり、インバータ９ｅの出力がＨＩＧＨとなってトランスファゲート９ｂｏがオフ、ＴＥｏのＨＩＧＨ信号がＴＥｏ'に伝達されず、プルダウン回路によってＴＥｏ'はＬＯＷになる。また、ＴＥゲートデコード回路９ｄは、偶数列の画素の検査を行う場合には、選択信号ＴＥｏをＬＯＷにし、選択信号ＴＥｅについてはＨＩＧＨに切換える。選択信号ＴＥｏの場合と同様に、検査フローに応じて、テスト回路接続制御信号９ｆがＨＩＧＨ，ＬＯＷに切り替わることで、選択信号ＴＥｅ'がＨＩＧＨ・ＬＯＷに切り替わり、トランジスタ９ａｅの開閉が切り替わる。

本実施の形態においても、イコライズ回路部８のゲート回路８ａには、制御部２０，２１からのイコライズ制御信号ＥＱ及びその反転信号が与えられるようになっている。イコライズ回路部８は、制御部２０，２１からのイコライズ制御信号ＥＱ及びその反転信号によって導通して、端子ｓｏ，ｓｅを同電位とする。そして、イコライズ回路部８は、ゲート回路８ａがＰチャネル型トランジスタとＮチャネル型トランジスタによって構成されており、イコライズ処理終了時において、プッシュダウン及びプッシュアップを略同時に発生させ、結果的に、端子ｓｏ，ｓｅの電位を変動させない。

次に、図１３のタイミングチャートを参照して検査方法について説明する。本実施の形態においても検査の全体の流れは図５のフローと同様である。図１３は本実施の形態における読み出し動作を示している。

本実施の形態においては、検査配線とリファレンス配線とを相互に切換え可能である点が第１の実施の形態と異なるのみである。図１３の例はＴＥゲートデコード回路９ｄが選択信号ＴＥｅ’をＬＯＷにし、選択信号ＴＥｏ’は検査フローに応じてＬＯＷ，ＨＩＧＨ切換えた状態を示している。即ち、この場合には、トランジスタ９ａｏがオン、トランジスタ９ａｅがオフとなり、奇数列のソース線Ｓ１，Ｓ３，…がｓｏ配線４ｇに接続されると共に、奇数列のソース線Ｓ２，Ｓ４，…とｓｅ配線４ｆとの接続は切断される。即ち、図１３の例は、第１の実施の形態と同様の状態となり、図８と同様の検査が行われる。

また、この場合にも、プリチャージ制御信号がＨＩＧＨからＬＯＷとなってプリチャージ処理が終了する時点において、イコライズ制御信号ＥＱはＨＩＧＨのままであって、イコライズ処理を継続している。従って、端子ｓｅに生じたプッシュダウンは端子ｓｏの電位まで引き上げられて、略元の中間電位に復帰する。

更に、イコライズ制御信号ＥＱがＨＩＧＨからＬＯＷとなってイコライズ処理が終了する場合には、プッシュダウン及びプッシュアップが略同時に発生して、結果的に、端子ｓｅ，ｓｏのプッシュダウン量は略等しい十分に小さな値となる。これにより、プッシュダウン後の端子ｓｅのリファレンスが、ＬＯＷ書込み時の端子ｓｏの電位よりも高くなることはなく、差動増幅器４ａの判定結果に誤りが生じることはない。

なお、図１３に示すように、端子ｓｏからｓｏ配線４ｇ及び奇数列のソース線Ｓ１，Ｓ３，…を介して読み出したデータは、奇数列のｏｕｔｏのみから出力されることになる。

偶数列の画素の検査を行う場合には、ＴＥゲートデコード回路９ｄは、選択信号ＴＥｏ’をＬＯＷにし、選択信号ＴＥｅ’については検査フローに応じてＬＯＷ又はＨＩＧＨに切換える。これにより、トランジスタ９ａｏはオフを維持し、奇数列のソース線Ｓ１，Ｓ３，…とｓｏ配線４ｇとの接続を切断し、トランジスタ９ａｅはオン，オフ切換り、偶数列のソース線Ｓ２，Ｓ４，…をｓｅ配線４ｆに接続する。

この場合には、電圧印加端子３ａからｓｏ配線、ｓｅ配線及び偶数列のソース線Ｓ２，Ｓ４，…に供給された中間電位のプリチャージ電位が、ｓｏ配線ではリファレンス電位として機能する。

またこの場合には、プリチャージオフ時に、端子ｓｏの電位がプッシュダウンによって一旦は比較的大きく低下する。しかし、プリチャージオフの時点ではイコライズ処理は継続されており、端子ｓｏの電位は安定した端子ｓｅの電位まで復帰する。また、イコライズ処理終了時においては、プッシュダウン及びプッシュアップによって、端子ｓｏのプッシュダウンが抑制され、端子ｓｅ，ｓｏのプッシュダウン量は略等しい十分に小さな値となる。これにより、プッシュダウン後の端子ｓｏのリファレンスが、ＬＯＷ書込み時の端子ｓｅの電位よりも高くなることはなく、差動増幅器４ａの判定結果に誤りが生じることはない。

他の作用及び効果は第１の実施の形態と同様である。

（第４の実施の形態）＜検査列切換外部リファレンス、シェアード型＞
図１４は検査列切換外部リファレンス型に属するシェアード型の電気光学装置用基板型を示す回路図である。本実施の形態においても、プリチャージ処理とイコライズ処理とを異なるタイミングで終了させる例を示している。図１４において図１２又は図１１と同一の構成要素には同一符号を付して説明を省略する。

なお、図１４では図面の簡略化のために、表示素子アレイ部２を駆動するＸドライバ部５ａ、Ｙドライバ部５ｂ、ビデオ信号線７等は図示を省略している。図１４の実施の形態は、１つの差動増幅器４ａで４本のソース線に接続された画素の検査を可能にするものである。即ち、４ソース線を配置する間隔に１つの差動増幅器４ａを形成することができ、差動増幅器４ａの面積を広くして、駆動能力を向上させると共に、差増増幅器４ａのばらつきを低減して、検査精度を向上させることを可能にする。

図１４の基板１１Ｃは、表示素子アレイ部２、Ｘドライバ部５ａ、Ｙドライバ部５ｂ、トランスミッションゲート部６、ビデオ信号線７、差動増幅器１０及び表示データ読み出し回路部４の構成は図１２の基板１Ｃと同様である。また、表示データ読み出し回路部４と表示素子アレイ部２との間に設けられたイコライズ回路部８、プリチャージ及びリファレンス回路部１３の構成も図１２の基板１Ｃと同様である。

更に、イコライズ回路部８のゲート回路８ａに、制御部２０，２１からのイコライズ制御信号ＥＱを与える点、ゲート回路８ａがＰチャネル型トランジスタとＮチャネル型トランジスタによって構成される点も、図１２と同様である。

本実施の形態は、トランスミッションゲート部１９に代えてトランスミッションゲート部３１を採用した点が第３の実施の形態と異なる。トランスミッションゲート部３１は、ｓｏ配線４ｇを２本のソース線の１つに選択的に接続すると共に、ｓｅ配線４ｇを２本のソース線の１つに選択的に接続する。即ち、図１４の例では、差動増幅器４ａは、４本のソース線毎に設けられる。差動増幅器４ａの端子ｓｏに接続されたｓｏ配線４ｇは、トランジスタ３２ａ，３２ｂを夫々介して第（４ｕ＋１）列又は第（４ｕ＋２）列のソース線に接続される。また、差動増幅器４ａの端子ｓｅに接続されたｓｅ配線４ｆは、トランジスタ３２ｃ，３２ｄを夫々介して第（４ｕ＋３）列又は第（４ｕ＋４）列のソース線に接続される。

トランジスタ３２ａ〜３２ｄのゲートは、トランスファゲート２４ａ〜２４ｄを夫々介してＴＥゲートデコード回路２５に接続されている。トランスファゲート２４ａは、端子２７にＨＩＧＨの制御信号が入力されることで、ＴＥゲートデコード回路２５からの選択信号ＴＥ１をトランジスタ３２ａのゲートに与える。同様に、トランスファゲート２４ｂ〜２４ｄは、端子２７ｆにＨＩＧＨの制御信号が入力されることで、ＴＥゲートデコード回路２５からの選択信号ＴＥ２〜ＴＥ４を夫々トランジスタ３２ｂ〜３２ｄのゲートに与える。

ＴＥゲートデコード回路２５は、差動増幅器４ａのｓｏ配線４ｇあるいはｓｏ配線４ｆを４本のうちのいずれのソース線に接続するかを決定するための選択信号ＴＥ１〜ＴＥ４を出力する。ＬＯＷの選択信号ＴＥ１〜ＴＥ４がゲートに印加されたトランジスタ３２ａ〜３２ｄはオフとなり、ｓｏ配線及びｓｅ配線とソース線との接続を切断する。逆に、ＨＩＧＨの選択信号ＴＥ１〜ＴＥ４がゲートに印加されたトランジスタ３２ａ〜３２ｄはオンとなって、ｓｏ配線及びｓｅ配線とソース線とを接続する。

このように構成された実施の形態においては、ＴＥゲートデコード回路２５からＨＩＧＨの選択信号ＴＥ１が出力されると、トランジスタ３２ａがオンとなり、第（４ｕ＋１）列のソース線がｓｏ配線４ｇに接続される。こうして、ソース線Ｓ１，Ｓ５，…に接続された画素の良、不良の検査が行われる。

また、この場合には、プリチャージ処理終了時点においてイコライズ処理が継続しており、その後イコライズ処理を終了させているので、プッシュダウンした端子ｓｅ，ｓｏの電位は、元の電位に復帰する。更に、イコライズ処理終了時においては、プッシュダウン及びプッシュアップが略同時に発生しており、結果的に、プッシュダウン量は略等しい十分に小さい値となり、プッシュダウン後の端子ｓｅのリファレンスが、ＬＯＷ書込み時の端子ｓｏの電位よりも高くなることはなく、差動増幅器４ａの判定結果に誤りが生じることはない。

同様に、ＴＥゲートデコード回路２５からＨＩＧＨの選択信号ＴＥ２〜ＴＥ４が出力されると、トランジスタ３２ｂ〜３２ｄがオンとなり、第（４ｕ＋２）列〜第（４ｕ＋４）のソース線がｓｅ配線４ｆに接続される。こうして、各ソース線Ｓに接続された画素の良、不良の検査が行われる。

なお、この場合にも、端子ｓｏ，ｓｅに画素から読み出したデータを供給する直前において、端子ｓｅ，ｓｏのプッシュダウン量は略等しい十分に小さい値なり、プッシュダウン後の端子ｓｅ，ｓｏのリファレンスが、ＬＯＷ書込み時の検査端子の電位よりも高くなることはなく、差動増幅器４ａの判定結果に誤りが生じることはない。

なお、選択信号ＴＥ１〜ＴＥ４は、検査する列に対応した１つの選択信号のみが検査フローに応じてＨＩＧＨに切換り、他の３つの選択信号はＬＯＷを維持する。検査する列に対応した１つの選択信号をＨＩＧＨにし検査フローに応じて３２ａ〜３２ｄのゲート信号をＨＩＧＨ，ＬＯＷに切り換える操作は、例えば図１３の選択信号ＴＥｏ'，ＴＥｅ'と同様である。

他の作用及び効果は図１２の実施の形態と同様である。

（第５の実施の形態）＜外部リファレンス型＞
上記第１乃至第４の実施の形態においては、プリチャージ処理とイコライズ処理とを異なるタイミングで終了させる例を示した。しかし、プリチャージ処理とイコライズ処理とを異なるタイミングで実施させるためには、プリチャージ制御信号及びイコライズ制御信号を独立して生成する必要がある。本実施の形態はプリチャージ制御信号とイコライズ制御信号とを共通化し、プリチャージ処理とイコライズ処理とを同時に開始及び終了させる例に適用したものである。

図１５は第５の実施の形態に係り、外部リファレンス型に電気光学装置用基板を示す回路図である。図１５において図１と同一の構成要素には同一符号を付して説明を省略する。

本実施の形態における基板４１Ｂは、プリチャージ制御信号を入力する制御端子８ｂを省略した点が図１の基板１Ｂと異なる。制御部２０又は２１には、制御端子３ｂからのプリチャージ制御信号ＰＣＧが供給される。

また、本実施の形態は、プリチャージ及びリファレンス回路部１３に代えて、プリチャージ及びリファレンス回路部４２を採用した点が図１の第１の実施の形態と異なる。プリチャージ及びリファレンス回路部４２は、各差動増幅器４ａに対応して夫々２つのゲート回路４２ｃｏ，４２ｃｅを有する。ゲート回路４２ｃｏ，ｃｅはＮチャネル型のトランジスタとＰチャネル型のトランジスタが並列接続されて構成されている。ゲート回路４２ｃｏ，４２ｃｅを構成するＮチャネルトランジスタのゲートは、制御端子３ｂからプリチャージ制御信号ＰＣＧがイコライズ制御信号ＥＱとして与えられる。また、ゲート回路４２ｃｏ，４２ｃｅを構成するＰチャネルトランジスタのゲートは、制御部２０又は２１の出力端子ｏ２からプリチャージ制御信号ＰＣＧの反転信号がイコライズ制御信号ＥＱの反転信号として与えられる。

なお、イコライズ回路部８の各ゲート回路８ａについても、Ｎチャネルトランジスタのゲートには、制御部２０又は２１の出力端子ｏ１からプリチャージ制御信号ＰＣＧがイコライズ制御信号ＥＱとして与えられる。また、ゲート回路８ａを構成するＰチャネルトランジスタのゲートには、制御部２０又は２１の出力端子ｏ２からプリチャージ制御信号ＰＣＧの反転信号がイコライズ制御信号ＥＱの反転信号として与えられる。

次に、このように構成された実施の形態の検査方法について図１６を参照して説明する。図１６は図８に対応したタイミングチャートである。図１６のタイミングチャートは、イコライズ制御信号ＥＱを省略し、プリチャージ制御信号ＰＣＧとイコライズ制御信号ＥＱとを共通化した点が図８と異なる。即ち、本実施の形態においては、イコライズ処理の開始及び終了のタイミングが第１の実施の形態と異なるのみである。

本実施の形態においては、プリチャージ処理の終了と同時にイコライズ処理も終了する（図１６参照）。この場合には、プリチャージ処理の終了時において、端子ｓｏ，ｓｅに大レベルのプッシュダウンが生じることが考えられる。しかし、本実施の形態においては、リファレンス回路部４２のゲート回路４２ｃｏ，４２ｃｅをＰチャネル型トランジスタとＮチャネル型トランジスタによって構成していることから、プッシュダウンの悪影響を回避することができる。

図１７はプッシュダウンによる電位変動が解消される様子を示す波形図である。なお、図１７は図１５の制御部として図６に示す制御部２０を採用した場合の波形を示している。図１７はプリチャージ制御信号ＰＣＧ，ＥＱ、走査線Ｇ１に供給される走査信号、端子ｓｏの電位並びに端子ｓｅの電位を示している。

上述したように、差動増幅器４ａの端子ｓｏに画素からの信号電位を供給する前に、ｓｅ配線４ｆ、検査配線であるｓｏ配線４ｇ及びソース線Ｓにプリチャージ電圧を供給すると共に、端子ｓｅ，ｓｏを確実に同電位とする。このプリチャージ及びイコライズ処理のために、ゲート回路４２ｃｅ，４２ｃｏのＮチャネル型トランジスタのゲートにＨＩＧＨのプリチャージ制御信号ＰＣＧを印加し、Ｐチャネル型トランジスタのゲートにＬＯＷのプリチャージ制御信号を印加する。また、ゲート回路８ａのＮチャネル型トランジスタのゲートにＨＩＧＨのプリチャージ制御信号ＰＣＧ（イコライズ制御信号ＥＱ）を印加し、Ｐチャネル型トランジスタのゲートにＬＯＷのイコライズ制御信号を印加する（図１７参照）。

差動増幅器４ａの端子ｓｏに画素からの信号電位を供給する直前に、プリチャージ及びイコライズ処理を停止させるために、制御端子３ｂに供給するプリチャージ制御信号ＰＣＧ（イコライズ制御信号ＥＱ）をＨＩＧＨからＬＯＷに切換える（図１７参照）。このＨＩＧＨからＬＯＷへの切換えに伴って、ゲート回路４２ｃｅ，４２ｃｏ，８ａのＮチャネル型トランジスタの寄生容量により、端子ｓｏ，ｓｅにプッシュダウンが生じる。なお、この場合には、図１７に示すように、端子ｓｅのプッシュダウン量が比較的大きい。

しかし、本実施の形態においては、ゲート回路４２ｃｅ，４２ｃｏ，８ａは、Ｎチャネル型トランジスタとＰチャネル型トランジスタとを並列に接続して構成されており、制御部２０の端子ｏ２からのＨＩＧＨのプリチャージ制御信号ＰＣＧ（イコライズ制御信号ＥＱ）によって、各Ｐチャネル型トランジスタによるプッシュアップが生じる。これにより、端子ｓｏ，ｓｅの電位はプッシュダウン前の元の電位に戻る（図１７の端子ｓｏ，ｓｅの電位）。

また、図１８は図１５の制御部として図７に示す制御部２１を採用した場合の波形を示している。

この場合には、上述したように、ゲート回路４２ｃｏ，４２ｃｅ，８ａの各Ｐチャネル型トランジスタとＮチャネル型トランジスタとには、同一タイミングでプリチャージ制御信号ＰＣＧ（イコライズ制御信号ＥＱ）の正相出力及び反転出力が夫々供給される。従って、Ｎチャネル型トランジスタによるプッシュダウンと、Ｐチャネル型トランジスタによるプッシュアップとが同時に発生し、プリチャージ処理及びイコライズ処理の終了時においても、リファレンスは変動することはない（図１８の端子ｓｏの太線）。

こうして、本実施の形態においても、プリチャージ処理終了時における端子ｓｅ，ｓｏの電位変動を抑制しており、差動増幅器４ａに誤動作が生じることはなく、高精度の画素検査が可能である。

（第６の実施の形態）＜外部リファレンス、シェアード型＞
図１９は第６の実施の形態に係り、外部リファレンス型に属するシェアード型の電気光学装置用基板を示す回路図である。本実施の形態においても、プリチャージ制御信号とイコライズ制御信号とを共通化した例を示している。図１９において図１１及び図１５と同一の構成要素には同一符号を付して説明を省略する。

本実施の形態における基板４３Ｂは、プリチャージ制御信号を入力する制御端子８ｂを省略した点が図１１の基板１１Ｂと異なる。制御部２０又は２１には、制御端子３ｂからのプリチャージ制御信号ＰＣＧが供給される。

また、本実施の形態は、プリチャージ及びリファレンス回路部１３に代えて、プリチャージ及びリファレンス回路部４２を採用した点が図１１の第２の実施の形態と異なる。

このように構成された実施の形態においては、プリチャージ処理とイコライズ処理とが略当時に実施される点が図１１の第２の実施の形態と異なる。

この場合においても、実施の形態においては、リファレンス回路部４２のゲート回路４２ｃｏ，４２ｃｅをＰチャネル型トランジスタとＮチャネル型トランジスタによって構成していることから、プッシュダウンの悪影響を回避することができる。

他の作用及び効果は第２の実施の形態と同様である。

（第７の実施の形態）＜検査列切換外部リファレンス型＞
図２０は第７の実施の形態に係り、検査列切換外部リファレンス型の電気光学装置用基板を示す回路図である。本実施の形態においても、プリチャージ制御信号とイコライズ制御信号とを共通化した例を示している。図２０において図１２及び図１５と同一の構成要素には同一符号を付して説明を省略する。

本実施の形態における基板４１Ｃは、プリチャージ制御信号を入力する制御端子８ｂを省略した点が図２０の基板１Ｃと異なる。制御部２０又は２１には、制御端子３ｂからのプリチャージ制御信号ＰＣＧが供給される。

また、本実施の形態は、プリチャージ及びリファレンス回路部１３に代えて、プリチャージ及びリファレンス回路部４２を採用した点が図１２の第３の実施の形態と異なる。

このように構成された実施の形態においては、プリチャージ処理とイコライズ処理とが略当時に実施される点が図１２の第３の実施の形態と異なる。図２１は本実施の形態の検査方法を示している。図２１は図１３に対応したタイミングチャートであり、イコライズ制御信号ＥＱを省略し、プリチャージ制御信号ＰＣＧとイコライズ制御信号ＥＱとを共通化した点が図１３と異なる。

この場合においても、実施の形態においては、リファレンス回路部４２のゲート回路４２ｃｏ，４２ｃｅをＰチャネル型トランジスタとＮチャネル型トランジスタによって構成していることから、プッシュダウンの悪影響を回避することができる。

他の作用及び効果は第３の実施の形態と同様である。

（第８の実施の形態）＜検査列切換外部リファレンス、シェアード型＞
図２２は第８の実施の形態に係り、検査列切換外部リファレンス型に属するシェアード型の電気光学装置用基板を示す回路図である。本実施の形態においても、プリチャージ制御信号とイコライズ制御信号とを共通化した例を示している。図２２において図１４及び図１５と同一の構成要素には同一符号を付して説明を省略する。

本実施の形態における基板４３Ｃは、プリチャージ制御信号を入力する制御端子８ｂを省略した点が図１４の基板１１Ｃと異なる。制御部２０又は２１には、制御端子３ｂからのプリチャージ制御信号ＰＣＧが供給される。

また、本実施の形態は、プリチャージ及びリファレンス回路部１３に代えて、プリチャージ及びリファレンス回路部４２を採用した点が図１４の第４の実施の形態と異なる。

このように構成された実施の形態においては、プリチャージ処理とイコライズ処理とが略当時に実施される点が図１４の第４の実施の形態と異なる。

この場合においても、実施の形態においては、リファレンス回路部４２のゲート回路４２ｃｏ，４２ｃｅをＰチャネル型トランジスタとＮチャネル型トランジスタによって構成していることから、プッシュダウンの悪影響を回避することができる。

他の作用及び効果は第４の実施の形態と同様である。

以上のように、上記３つの実施の形態では、本発明の電気光学装置用基板について、アクティブマトリックス型表示装置用基板を例にとって説明したが、本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。

例えば、表示部に光学センサーを設けることで、入力機能を備えた表示装置用基板にも適用することが可能である。また、上記各実施の形態においては、差動増幅器の２つの端子に同数のソース線を接続する例を説明したが、相互に異なる数のソース線を接続するようにしてもよい。

また、本発明の電気光学装置用基板を用いた電気光学装置も本発明に含まれる。

例えば、一対の基板間に電気光学物質を挟持してなる電気光学装置であって、一対の基板の一方に本発明の電気光学装置用基板を用いたものである。

なお、本発明はシリコン基板上を用いた液晶デバイスＬＣＯＳにも上述の実施形態と全く同じ手段で適用可能である。

また、本発明は画素内にＳＲＡＭなどのメモリー素子を形成した各種電気光学装置において画素内のメモリーの検査用回路としても適用可能であり、上述したような効果を奏することができる。この場合適用可能な電気光学装置としては、液晶装置以外に有機ＥＬディスプレイ、プラズマディスプレイ、電界放出型ディスプレイ（ＦＥＤ、ＳＥＤ）、デジタルマイクロミラーデバイスなどを含む。

また、上述の電気光学装置を用いた電子機器も本発明に含まれる。図２３及び図２４は、電子機器の例を示す図である。図２３は、１つの例に係るパーソナルコンピュータの外観図である。図２４は、１つの例に係る携帯電話の外観図である。図２３に示すように、電子機器としてのパーソナルコンピュータ１００の表示部１０１に、上述した電気光学装置、例えば液晶表示装置が用いられる。図２４に示すように、電子機器として携帯電話２００の表示部２０１に、上述した電気光学装置、例えば液晶表示装置が用いられる。

他にも、電子機器としては、例えば、光源と該光源から出射された光を変調するライトバルブと、該ライトバルブにより変調された光を投射するための光学系を備えた、投射型表示装置である。さらに、電子機器としては、他にも、テレビジョンや、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラ、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種の電子機器に対して、本発明に係る表示パネルが適用可能なのは言うまでもない。

本発明は、以上説明したＴＦＴを含む液晶表示装置に限られことはなく、アクティブマトリックス駆動の表示装置に適用できるものである。

本発明の第１の実施の形態に係り、外部リファレンス型の電気光学装置用基板を示す回路図。 図１中の画素２ａの等価回路図。 図１中の表示データ読み出し回路部４の差動増幅器４ａの具体的な構成を示す回路図。 検査システムの構成図。 検査の全体の流れの例を示すフローチャート。 図１に採用可能な制御部２０の具体的な構成を示す回路図。 図１に採用可能な制御部２１の具体的な構成を示す回路図。 図５のステップＳＴ２の読み出し動作を説明するためのタイミングチャート。 プッシュダウンによる電位変動が解消される様子を示す波形図。 プッシュダウンによる電位変動が解消される様子を示す波形図。 本発明の第２の実施の形態に係り、外部リファレンス型に属するシェアード型の電気光学装置用基板を示す回路図。 本発明の第３の実施の形態に係り、検査列切換外部リファレンス型の電気光学装置用基板を示す回路図。 第３の実施の形態の検査方法を説明するためのタイミングチャート。 本発明の第４の実施の形態に係り、検査列切換外部リファレンス型に属するシェアード型の電気光学装置用基板型を示す回路図。 本発明の第５の実施の形態に係り、外部リファレンス型の電気光学装置用基板を示す回路図。 第５の実施の形態の読み出し動作を説明するためのタイミングチャート。 プッシュダウンによる電位変動が解消される様子を示す波形図。 プッシュダウンによる電位変動が解消される様子を示す波形図。 本発明の第６の実施の形態に係り、外部リファレンス型に属するシェアード型の電気光学装置用基板を示す回路図。 本発明の第７の実施の形態に係り、検査列切換外部リファレンス型の電気光学装置用基板を示す回路図。 第７の実施の形態の検査方法を説明するためのタイミングチャート。 本発明の第８の実施の形態に係り、検査列切換外部リファレンス型に属するシェアード型の電気光学装置用基板型を示す回路図。 電子機器の例を示す斜視図である。 電子機器の例を示す斜視図である。

符号の説明

１Ｂ 素子基板、２ 表示素子アレイ部、４ 表示データ読み出し回路部、４ａ 差動増幅器、９’…トランスファゲート部、１３…プリチャージ及びリファレンス回路部、２０，２１…制御部。

Claims (11)

1. 互いに交差する複数の走査線及び複数のソース線と、
   前記複数の走査線及び前記複数のソース線の交差に対応してマトリックス状に配置された複数の画素と、
   第１及び第２の端子を有し、前記第１の端子に供給される電位信号と前記第２の端子に供給される電位信号との電位を比較して、前記第１の端子に供給される電位信号が低い場合には前記第１の端子の電位をより低くし、前記第１の端子に供給される電位信号が高い場合には前記第１の端子の電位をより高くして出力する増幅器と、
   前記第１及び第２の端子にプリチャージ電圧を供給した後、前記第１及び第２の端子の一方にリファレンス電圧を供給し、他方に前記画素に書込まれた電位信号を読み出して供給する供給手段と、
   前記供給手段によるプリチャージ電圧の少なくとも供給終了時において、前記第１及び第２の端子の電位を相互に同電位とするものであって、前記第１及び第２の端子に接続されたＰチャネル型トランジスタ及びＮチャネル型トランジスタによって構成されるイコライズ手段とを具備したことを特徴とする電気光学装置用基板。
2. 前記イコライズ手段は、Ｐチャネル型トランジスタとＮチャネル型トランジスタとが並列接続されて構成されることを特徴とする請求項１に記載の電気光学装置用基板。
3. 互いに交差する複数の走査線及び複数のソース線と、
   前記複数の走査線及び前記複数のソース線の交差に対応してマトリックス状に配置された複数の画素と、
   第１及び第２の端子を有し、前記第１の端子に供給される第１の電位信号と前記第２の端子に供給される第２の電位信号との電位を比較して、前記第１の電位信号が低い場合には前記第１の端子の電位をより低くし、前記第１の電位信号が高い場合には前記第１の端子の電位をより高くして出力する増幅器と、
   前記第１及び第２の端子にプリチャージ電源線を介してプリチャージ電圧を供給する供給手段と、
   前記第１の端子に前記第１の電位信号として、前記プリチャージ電圧を維持して供給する手段と、
   前記第２の端子に接続された検査配線と前記ソース線とを接続することにより、前記画素に書込まれた電位信号を読み出して前記ソース線及び検査配線を介して前記第２の電位信号として前記第２の端子に供給する接続手段と、
   前記供給手段によるプリチャージ電圧の少なくとも供給終了時において、前記第１及び第２の端子の電位を相互に同電位とするものであって、前記第１及び第２の端子に接続されたＰチャネル型トランジスタ及びＮチャネル型トランジスタによって構成されるイコライズ手段とを具備したことを特徴とする電気光学装置用基板。
4. 前記接続手段は、前記複数のソース線のうちの１本のソース線を選択して前記検査配線に接続することを特徴とする請求項３に記載の電気光学装置用基板。
5. 互いに交差する複数の走査線及び複数のソース線と、
   前記複数の走査線及び前記複数のソース線の交差に対応してマトリックス状に配置された複数の画素と、
   第１及び第２の端子を有し、前記第１の端子に供給される電位信号と前記第２の端子に供給される電位信号との電位を比較して、前記第１の端子に供給される電位信号が低い場合には前記第１の端子の電位をより低くし、前記第１の端子に供給される電位信号が高い場合には前記第１の端子の電位をより高くして出力する増幅器と、
   前記第１及び第２の端子にプリチャージ電圧を印加した後、前記第１及び第２の端子の一方にリファレンス電圧を供給する供給手段と、
   前記第１及び第２の端子の他方に接続された検査配線と前記ソース線とを接続することにより、前記画素に書込まれた電位信号を読み出して前記第１及び第２の端子の他方に供給する接続手段と、
   前記供給手段によるプリチャージ電圧の少なくとも供給終了時において、前記第１及び第２の端子の電位を相互に同電位とするものであって、前記第１及び第２の端子に接続されたＰチャネル型トランジスタ及びＮチャネル型トランジスタによって構成されるイコライズ手段とを具備したことを特徴とする電気光学装置用基板。
6. 前記接続手段は、前記複数のソース線のうちの１本のソース線を選択して前記検査配線に接続することを特徴とする請求項５に記載の電気光学装置用基板。
7. 互いに交差する複数の走査線及び複数のソース線と、
   前記複数の走査線及び前記複数のソース線の交差に対応してマトリックス状に配置された複数の画素と、
   第１及び第２の端子を有し、前記第１の端子に供給される電位信号と前記第２の端子に供給される電位信号との電位を比較して、前記第１の端子に供給される電位信号が低い場合には前記第１の端子の電位をより低くし、前記第１の端子に供給される電位信号が高い場合には前記第１の端子の電位をより高くして出力する増幅器と、
   前記第１及び第２の端子にプリチャージ電圧を印加した後、前記第１及び第２の端子の一方にリファレンス電圧を供給し、他方に前記画素に書込まれた電位信号を読み出して供給するものであって、前記第１及び第２の端子に接続された第１のＰチャネル型トランジスタ及び第１のＮチャネル型トランジスタによって構成されるプリチャージ電圧供給手段と、
   前記第１及び第２の端子の電位を相互に同電位とするものであって、前記第１及び第２の端子に接続された第２のＰチャネル型トランジスタ及び第２のＮチャネル型トランジスタによって構成されるイコライズ手段とを具備したことを特徴とする電気光学装置用基板。
8. 互いに交差する複数の走査線及び複数のソース線と、
   前記複数の走査線及び前記複数のソース線の交差に対応してマトリックス状に配置された複数の画素と、
   第１及び第２の端子を有し、前記第１の端子に供給される第１の電位信号と前記第２の端子に供給される第２の電位信号との電位を比較して、前記第１の電位信号が低い場合には前記第１の端子の電位をより低くし、前記第１の電位信号が高い場合には前記第１の端子の電位をより高くして出力する増幅器と、
   前記第１及び第２の端子にプリチャージ電源線を介してプリチャージ電圧を供給するものであって、前記第１及び第２の端子に接続された第１のＰチャネル型トランジスタ及び第１のＮチャネル型トランジスタによって構成されるプリチャージ電圧供給手段と、
   前記第１の端子に前記第１の電位信号として、前記プリチャージ電圧を維持して供給する手段と、
   前記第２の端子に接続された検査配線と前記ソース線とを接続することにより、前記画素に書込まれた電位信号を読み出して前記ソース線及び検査配線を介して前記第２の電位信号として前記第２の端子に供給する接続手段と、
   前記第１及び第２の端子の電位を相互に同電位とするものであって、前記第１及び第２の端子に接続された第２のＰチャネル型トランジスタ及び第２のＮチャネル型トランジスタによって構成されるイコライズ手段とを具備したことを特徴とする電気光学装置用基板。
9. 互いに交差する複数の走査線及び複数のソース線と、
   前記複数の走査線及び前記複数のソース線の交差に対応してマトリックス状に配置された複数の画素と、
   第１及び第２の端子を有し、前記第１の端子に供給される電位信号と前記第２の端子に供給される電位信号との電位を比較して、前記第１の端子に供給される電位信号が低い場合には前記第１の端子の電位をより低くし、前記第１の端子に供給される電位信号が高い場合には前記第１の端子の電位をより高くして出力する増幅器と、
   前記第１及び第２の端子にプリチャージ電圧を印加した後、前記第１及び第２の端子の一方にリファレンス電圧を供給するものであって、前記第１及び第２の端子に接続された第１のＰチャネル型トランジスタ及び第１のＮチャネル型トランジスタによって構成されるプリチャージ電圧供給手段と、
   前記第１及び第２の端子の他方に接続された検査配線と前記ソース線とを接続することにより、前記画素に書込まれた電位信号を読み出して前記第１及び第２の端子の他方に供給する接続手段と、
   前記第１及び第２の端子の電位を相互に同電位とするものであって、前記第１及び第２の端子に接続された第２のＰチャネル型トランジスタ及び第２のＮチャネル型トランジスタによって構成されるイコライズ手段とを具備したことを特徴とする電気光学装置用基板。
10. 一対の基板が貼り合わされてなる電気光学装置において、前記一対の基板の一方に請求項１から請求項９のいずれか一項に記載の電気光学装置用基板を用いたことを特徴とする電気光学装置。
11. 請求項１０に記載の電気光学装置を用いたことを特徴とする電子機器。

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