JP2006222762A

JP2006222762A - 撮像装置

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Publication number: JP2006222762A
Application number: JP2005034586A
Authority: JP
Inventors: Makoto Hiramatsu; 誠平松
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2005-02-10
Filing date: 2005-02-10
Publication date: 2006-08-24
Anticipated expiration: 2025-02-10
Also published as: US20060175537A1; JP4745677B2; US7241984B2

Abstract

【課題】ダイナミックレンジの拡大を課題とする。
【解決手段】各々が、光電変換部と前記光電変換部からの信号が転送される半導体領域と、前記光電変換部の信号を前記半導体領域に転送する転送手段と、前記半導体領域の信号を読み出す読み出し手段と、を有する２次元状に配列された画素部と、垂直方向の複数の画素毎に共通に設けられた複数の垂直出力線と、前記複数の垂直出力線からの信号が順次出力される水平出力線と、飽和信号と、前記光電変換部で発生した光電変換信号とを前記読み出し手段を介して順次読み出し、前記飽和信号と前記光電変換信号とを同じ前記垂直出力線と前記水平出力線から読み出すように駆動する駆動手段と、前記飽和信号と光電変換信号とを用いて画像を形成する信号処理手段とを有する撮像装置。
【選択図】図１

Description

本発明は、被写体像を撮像する撮像装置に関する。

従来、デジタルカメラなどの撮像装置において、撮像素子としてＣＭＯＳセンサ或いはＣＣＤが使用されている。特に近年はデジタルカメラの高性能化に伴い、撮像素子の高画素部化が進んでいる。

従来の撮像装置のブロック図を図２１に示す。

センサ９０はタイミング発生装置（以下ＴＧ）９１により駆動される。出力はＡＤ変換器９２によりデジタル変換され、その結果が映像出力として画像処理部９３に入力され画像処理され画像として取り出される。

この撮像装置におけるセンサとしては、現在主にＣＭＯＳセンサやＣＣＤが用いられている。

従来のＣＭＯＳセンサの構成を図１５に示す。

フォトダイオード（以下ＰＤ）５１が転送スイッチ５２を介してフローティングディフュージョン部（以下ＦＤ）５３に接続されている。ＦＤはまたリセットスイッチ５４を介してリセット電圧５５に接続されている。また、ＦＤは電界効果トランジスタ（以下ＦＥＴ）５６のゲートになっており、ドレインは所定電圧に接続されており、ソースは選択スイッチ５７を介して、垂直出力線５８に接続されている。ここまでの構成により、画素部部５９が構成されており、この画素部が垂直出力線に沿って複数個構成され列６０を構成し、この列を複数個構成することによりエリアセンサ９０を構成する。

また、それぞれの垂直出力線には少なくとも１つの定電流源６１が接続されており、選択された画素部のフローティングディフュージョン部の電荷により垂直出力線の電圧が決まる構成になっている。また、垂直出力線には画素部出力を一時記憶するためのメモリとしてのコンデンサ６２がスイッチ６３を介して接続されており、また、リセットレベルを一時記憶するためのメモリとしてのコンデンサ６４がスイッチ６５を介して接続されている。コンデンサ６２はスイッチ６３を介して水平出力線６６に接続されており、また、コンデンサ６４はスイッチ６５を介して、水平出力線６７に接続されている。この水平出力線６６、６７は差動アンプ６８により引き算され、リセットレベルを除去された画像出力として出力される。図１６にＴＧ９１から出力されるタイミングパルスを示し、動作を説明する。ある画素部が選択されたとき、選択パルスが“Ｈｉｇｈ“になり、選択スイッチがオンされる。

このとき、リセットパルスを“Ｈｉｇｈ”になっており、リセットスイッチをオンにして、ＦＤを所定電圧にリセットされている。このとき、垂直出力線にはＦＤが所定電圧にあるときの電圧すなわちリセットレベルを出力している。その後、メモリパルス１を“Ｈｉｇｈ”にして、スイッチ６５を垂直出力線側に倒すことによって、リセットレベルをコンデンサ６４に記憶する。その次に、転送パルスを“Ｈｉｇｈ”にすることにより、転送スイッチをオンして、ＰＤから画素部電荷をＦＤに読み出す。このとき、ＦＤは画素部電荷が転送されているので、これをＦＥＴにより電荷電圧変換することにより、垂直出力線に画素部電荷に対応した電圧が出力されている。この状態で、メモリパルス２を“Ｈｉｇｈ”にすることにより、スイッチ６３を垂直出力線側に倒すことによって、コンデンサ６２に画素部電荷に対応した電圧を一時記憶する。

その後、読み出しパルス１を“Ｈｉｇｈ”にすることにより、スイッチ６３、６５を水平出力線側に倒し、一時記憶したリセットレベルと画素部電荷に対応した電圧を水平出力線６６、６７に出力し、差動アンプ６８を介して画素部出力として出力する。

この場合、コンデンサ６４及びスイッチ６５、水平出力線６７を設け、リセットレベルを除去する構成を用いたが、これらを削除し、画素部出力を得ることも可能である。

さらに、ＣＭＯＳセンサの信号品位を改善するため、図１７に示す構成のＣＭＯＳセンサも使用されている。

画素部部の構成は前述の従来例と同一のため、説明を省略する。

また、垂直出力線５８、定電流源６１の構成も前述の従来例と同一のため説明は省略する。

垂直出力線にはＦＤのリセットレベルを一時記憶するためのコンデンサ７０が接続されている。コンデンサ７０の他端には差動アンプ７４の＋入力が接続されており、さらに、差動アンプを仮想接地するためのスイッチ７２と、リセットレベルと信号レベルの差を一時記憶するためのコンデンサ７１が接続されている。さらに、差動アンプの出力にはスイッチ６３を介して、画素部出力を一時記憶するためのメモリとしてのコンデンサ６２が接続されている。また、このコンデンサ６２はスイッチ６３を介して水平出力線６６に接続されており、水平出力線から出力アンプ７４を介して読み出される。

図１８にＴＧから出力されるタイミングパルスを示し、動作を説明する。

ある画素部が選択されたとき、選択パルスが“Ｈｉｇｈ“になり、選択スイッチがオンされる。

このとき、リセットパルスを“Ｈｉｇｈ”になっており、リセットスイッチをオンにして、ＦＤを所定電圧にリセットされている。このとき、垂直出力線にはＦＤが所定電圧にあるときの電圧すなわちリセットレベルを出力している。また、このとき、差分パルスも“Ｈｉｇｈ”になっており、スイッチ７２を閉状態にすることにより、リセットレベルをコンデンサ７０に記憶する。

その後、差分パルスを“Ｌｏｗ”にし、スイッチ７２を開状態にするとともに、転送パルスを“Ｈｉｇｈ”にすることにより、転送スイッチをオンして、ＰＤから画素部電荷をＦＤに読み出す。このとき、ＦＤは画素部電荷が転送されているので、これをＦＥＴにより電荷電圧変換することにより、垂直出力線に画素部電荷に対応した電圧が出力され、コンデンサ７１には先のリセットレベルと画素部電荷に対応した電圧の差が記憶され、差動アンプ７３からその電圧が出力される。この状態で、メモリパルスを“Ｈｉｇｈ”にすることにより、スイッチ６３を垂直出力線側に倒すことによって、コンデンサ６２に画素部電荷に対応した電圧を一時記憶する。

その後、読み出しパルスを“Ｈｉｇｈ”にすることにより、スイッチ６３を水平出力線６６側に倒し、一時記憶した画素部電荷に対応した電圧を水平出力線６６に出力し、出力アンプを介して画素部出力として出力する。

次に撮像素子の部分をＣＣＤの場合をかんがえる。

ＣＣＤの構成は図１９に示す。

ＰＤ８１は転送ゲート８２を介して、垂直転送ＣＣＤ８３に接続されている。また、垂直転送ＣＣＤの最終段は水平転送ＣＣＤ８４に接続されており、さらに、水平転送ＣＣＤの最終段には出力アンプ８５が接続されていて、画像出力を得る。

図２０にＴＧから出力されるタイミングパルスを示し、動作を説明する。

転送パルスを“Ｈｉｇｈ”にすることにより、ＰＤから垂直転送ＣＣＤに光電子が転送される。

垂直転送ＣＣＤに転送された光電子はＶ転送パルスに従って、順次垂直転送ＣＣＤを転送されていく。垂直転送ＣＣＤが１段転送されると、最終段の光電子が水平転送ＣＣＤに転送される。水平転送ＣＣＤに転送されて光電子はＨ転送パルスに従って、水平転送ＣＣＤを順次転送されていく。水平転送ＣＣＤが１段転送されると、最終段の光電子は出力アンプに出力され、アンプを介して画像出力として出力される（例えば、特許文献１）。
特開平２００２−２５２７９４号公報

しかしながら、上記従来例では、撮像素子の高画素部化に伴い画素部サイズが小さくなると撮像素子のダイナミックレンジが抑圧されるという問題があった。

数年前は１００万画素部から２００万画素部だった撮像素子が、現在は５００万画素部から６００万画素部、さらには１０００万画素部を越える撮像素子がでてきている。

しかし、デジタルカメラは小型化されているため撮像素子全体の大きさは大きくできないため、画素部サイズが数年前に比べて１／２以下になっている。このため、センサのダイナミックレンジを確保するのが困難になってきているという課題があった。

上記課題を解決するために、各々が、光電変換部と前記光電変換部からの信号が転送される半導体領域と、前記光電変換部の信号を前記半導体領域に転送する転送手段と、前記半導体領域の信号を読み出す読み出し手段と、を有する２次元状に配列された画素部と、垂直方向の複数の画素毎に共通に設けられた複数の垂直出力線と、前記複数の垂直出力線からの信号が順次出力される水平出力線と、前記光電変換部において光電荷の蓄積期間中に、前記光電変換部から前記半導体領域に漏れた飽和信号と、前記光電変換部で発生した光電変換信号とを前記読み出し手段を介して順次読み出し、前記飽和信号と前記光電変換信号とを同じ前記垂直出力線と前記水平出力線から読み出すように駆動する駆動手段と、前記飽和信号と光電変換信号とを用いて画像を形成する信号処理手段と、を有する撮像装置を提供する。

また、各々が、光電変換部と前記光電変換部からの信号が転送される半導体領域と、前記光電変換部の信号を前記半導体領域に転送する転送手段と、前記半導体領域の信号を読み出す読み出し手段と、を有する２次元状に配列された画素部と、第１の行の前記画素部の前記半導体領域をリセットした後に得られる第１のリセット信号を前記読み出し手段から読み出し、その後、第２の行の前記画素部で発生した飽和信号を前記読み出し手段を介して読み出し、その後、前記第２の行の前記画素部の前記半導体領域をリセットした後に得られる第２のリセット信号を前記読み出し手段から読み出し、その後、前記第２の行の前記画素部で発生した光電変換信号を前記読み出し手段を介して読み出すように駆動する駆動手段と、前記第１のリセット信号と前記飽和信号との差分処理と、前記第２のリセット信号と前記光電変換信号との差分処理とを行う差分処理手段と、
差分処理された前記飽和信号と、差分処理された前記光電変換信号とを用いて画像を形成する信号処理手段とを有し、前記飽和信号は、前記光電変換部において光電荷の蓄積期間中に、前記光電変換部から前記半導体領域に漏れた信号であることを特徴とする撮像装置を提供する。

また、各々が、光電変換部と前記光電変換部からの信号が転送される半導体領域と、前記光電変換部の信号を前記半導体領域に転送する転送手段と、前記半導体領域の信号を読み出す読み出し手段と、を有する２次元状に配列された画素部と、前記光電変換部において光電荷の蓄積期間中に、前記光電変換部から前記半導体領域に漏れた飽和信号を、前記２次元状に配列された画素部の前記読み出し手段を介して順次読み出し、その後、前記光電変換部で発生した光電変換信号を、前記２次元状に配列された画素部の前記読み出し手段を介して順次読み出すように駆動する駆動手段と、前記飽和信号と光電変換信号とを用いて画像を形成する信号処理手段と、を有する撮像装置を提供する。

本発明によれば、比較的高ダイナミックレンジな画像を得ることが可能となる。

（実施例１）
以下、図面を用いて本発明の実施例１を詳細に説明する。

図１は、実施例１の撮像装置に適用される撮像素子としてのＣＭＯＳセンサの構成を示す。

フォトダイオード（以下ＰＤ）１が転送スイッチ２を介して半導体領域であるフローティングディフュージョン部（以下ＦＤ）３に接続されている。ＦＤはまたリセットスイッチ４を介してリセット電圧５に接続されている。また、ＦＤは電界効果トランジスタ（以下ＦＥＴ）６のゲートになっており、ドレインは所定電圧に接続されており、ソースは選択スイッチ７を介して、垂直出力線８に接続されている。ここまでの構成により、画素部９が構成されており、この画素部が垂直出力線に沿って複数個構成され列１０を構成し、この列を複数個構成することによりエリアセンサ２０を構成する。また、それぞれの垂直出力線には少なくとも１つの定電流源１１が接続されており、選択された画素部のフローティングディフュージョン部の電荷により垂直出力線の電圧が決まる構成になっている。また、垂直出力線には画素部出力（転送スイッチ２を開き、ＰＤの電荷をＦＤに転送することにより得られる出力）を一時記憶するためのメモリとしてのコンデンサ１２がスイッチ１３を介して接続されており、また、飽和出力を一時記憶するためのメモリとしてのコンデンサ１４がスイッチ１５を介して接続されている。また、これらのコンデンサはスイッチを介して１つの水平出力線１６に接続されており、水平出力線から出力アンプ１７を介して読み出される。

図１では、１画素部のみを表しているが実際には、図２に示すように画素部９は２次元状に配列されている。点線で囲った部分の構成は、いずれも同じ回路構成である。

図３にＴＧ（タイミングジェネレータ）から出力されるタイミングパルスを示し、動作を説明する。ある画素部が選択されたとき、選択パルスが“Ｈｉｇｈ”になり、選択スイッチがオンされる。

このとき、ＰＤが飽和している場合、飽和電荷はＦＤに流れ込んでおり、ＦＤは飽和光量に対応した電荷を持っている。このため、ＦＥＴにより電荷電圧変換され、垂直出力線に飽和光量に対応した電圧が出力されている。この状態で、メモリパルス２を“Ｈｉｇｈ”にすることにより、スイッチ１５を垂直出力線側に倒すことによって、コンデンサ１４に飽和光量に対応した電圧を一時記憶する。

その後にリセットパルスを“Ｈｉｇｈ”にすることにより、リセットスイッチをオンにして、ＦＤを所定電圧にリセットし、転送パルスを“Ｈｉｇｈ”にすることにより、転送スイッチをオンして、ＰＤから画素部電荷をＦＤに読み出す。このとき、ＦＤは画素部電荷が転送されているので、これをＦＥＴにより電荷電圧変換することにより、垂直出力線に画素部電荷に対応した電圧が出力されている。この状態で、メモリパルス１を“Ｈｉｇｈ”にすることにより、スイッチ１３を垂直出力線側に倒すことによって、コンデンサ１２に画素部電荷に対応した電圧を一時記憶する。

その後、読み出しパルス１を“Ｈｉｇｈ”にすることにより、スイッチ１３を水平出力線側に倒し、一時記憶した画素部電荷に対応した電圧を水平出力線出力し、出力アンプを介して画素部出力として出力する。さらにその後、読み出しパルス２を“Ｈｉｇｈ”にすることにより、スイッチ１５を水平出力線側に倒し、一時記憶した飽和光量に対応した電圧を水平出力線に出力し、出力アンプを介して飽和出力として出力する。

次に、図４に上記で説明した撮像素子を用いた撮像装置のブロック図を示す。

１００１が、レンズおよび絞りからなる光学系、１００２が、メカニカルシャッタ（メカシャッタと図示する）、１００３が、撮像素子、１００４が、アナログ信号処理を行うＣＤＳ回路、１００５が、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器、１００６が、撮像素子１００３、ＣＤＳ回路１００４およびＡ／Ｄ変換器１００５を動作させる信号を発生するＴＧ（タイミングジェネレータ：図３及び下記で説明する図７、９、１０、１１、１２、１３、１６のタイミングのパルスを発生する）、１００７が、光学系１００１、メカニカルシャッタ１００２および撮像素子１００３の駆動回路、１０１７が撮影した画像データに後述するダイナミックレンジ拡大のための加算処理を行う加算回路、１００８が、加算処理された画像データに必要な信号処理を行う信号処理回路、１００９が、信号処理された画像データを記憶する画像メモリ、１０１０が、撮像装置から取り外し可能な画像記録媒体、１０１１が、信号処理された画像データを画像記録媒体１０１０に記録する記録回路、１０１２が、信号処理された画像データを表示する画像表示装置、１０１３が、画像表示装置１０１１に画像を表示する表示回路、１０１４が、撮像装置全体を制御するシステム制御部、１０１５が、システム制御部１０１４で実行される制御方法を記載したプログラム、プログラムを実行する際に使用されるパラメータやテーブル等の制御データを記憶しておく不揮発性メモリ（ＲＯＭ）、１０１６が、不揮発性メモリ１０１５に記憶されたプログラム、制御データおよび補正データを転送して記憶しておき、システム制御部１０１４が撮像装置を制御する際に使用する揮発性メモリ（ＲＡＭ）となっている。

次に、上記で説明した加算回路１０１７の詳細について図５を用いて説明を行う。

センサから出力された画素部出力と飽和出力はＡＤ変換器によりデジタルデータに変換され、加算回路１０１７に入力される。

４１、４２はシフトレジスタで、ＡＤ変換されたデジタルデータを出力クロックに同期して後段に送る。４３は比較器で画素部出力が所定値より大きいかことを判断する。４４はセレクタで、比較器からの出力により、飽和出力を加算器４５に送るか、“０”を送るかを選択する。４５は加算器でシフトレジスタ４２から来た画素部出力とセレクタ４４から来た飽和出力を加算するためのものである。４６は出力バッファで４５から来た画素部出力を後段の画像処理部に送る。４７はレートコントロール部で出力バッファ４６が画素部出力だけを後段に出力するようにレートをコントロールするブロックである。

以上のように、加算回路１０１７により、画素部出力が所定の値より大きい場合だけ飽和出力と画素部出力が加算され加算結果が出力され、画素部出力が所定の値より大きくない場合には、画素部出力のみが出力される。そして、加算出力と画素部出力とによる１画面分の映像信号として信号処理回路１００８に入力され画像処理され画像として取り出される。

以上の構成により、従来の撮像装置より、よりダイナミックレンジの広い画像を得ることが可能となる。

また、本実施例では飽和光量に対応した出力を得るための信号と、画素部出力を得るための信号とが同一の垂直、水平出力線を通過するようにしているため、外来ノイズなどのノイズ（例えば、アンプ１７のオフセット等）を受けにくい構成となっており、良好な画像信号を得ることが可能となっている。

（実施例２）
以下、図面を用いて本発明の実施例２を詳細に説明する。

図６は本実施例に用いる撮像素子としてのＣＭＯＳセンサの構成を示す。

画素部の構成は第１実施例と同一のため、説明を省略する。

また、垂直出力線８、定電流源１１、メモリとしてのコンデンサ１２、１４およびスイッチ１３、１５の構成も第１実施例と同一のため説明は省略する。

垂直出力線には画素部出力時のＦＤのリセットレベルを一時記憶するためのメモリとしてのコンデンサ１６がスイッチ１７を介して接続されている。さらに、飽和出力時のＦＤのリセットレベルを一時記憶するためのメモリとしてのコンデンサ１８がスイッチ１９を介して接続されている。また、これらのリセットレベルを一時記憶するコンデンサはスイッチを介して、リセットレベルを出力するための水平出力線２０に接続されており、水平出力線１６と水平出力線２０を差動アンプ２１によって引き算することにより、リセットレベルを除去したセンサ出力を得る構成になっている。

図６では、１画素部のみを表しているが実際には、図２に示すように画素部９は２次元状に配列され、そして、１２〜１９の部材が一列毎に一つずつ設けられている。

このＣＭＯＳセンサを用いた撮像装置の構成を図４に示す。これも実施例１と同一のため説明を省略する。

図７にＴＧから出力されるタイミングパルスを示し、動作を説明する。ある画素部が選択されたとき、選択パルスが“Ｈｉｇｈ“になり、選択スイッチがオンされる。

その後にリセットパルスを“Ｈｉｇｈ”にし、リセットスイッチをオンにすることにより、ＦＤを所定電圧にリセットする。その後、メモリパルス３、４を“Ｈｉｇｈ”にすることにより、スイッチ１７、１９を垂直出力線側に倒すことによって、コンデンサ１６、１８にリセットレベルを一時記憶する。

その次に転送パルスを“Ｈｉｇｈ”にすることにより、転送スイッチをオンして、ＰＤから画素部電荷をＦＤに読み出す。このとき、ＦＤは画素部電荷が転送されているので、これをＦＥＴにより電荷電圧変換することにより、垂直出力線に画素部電荷に対応した電圧が出力される。この状態で、メモリパルス１を“Ｈｉｇｈ”にすることにより、スイッチ１３を垂直出力線側に倒すことによって、コンデンサ１２に画素部電荷に対応した電圧を一時記憶する。

その後、読み出しパルス１を“Ｈｉｇｈ”にすることにより、スイッチ１３、１７を水平出力線側に倒し、一時記憶した画素部電荷に対応した電圧を水平出力線１６に出力し、リセットレベルを水平出力線２０に出力し、差動アンプ２１を介してリセットレベルを除去した画素部出力を出力する。さらにその後、読み出しパルス２を“Ｈｉｇｈ”にすることにより、スイッチ１５、１９を水平出力線側に倒し、一時記憶した飽和光量に対応した電圧を水平出力線１６に出力し、リセットレベルを水平出力線２０に出力し、差動アンプ２１を介してリセットレベルを除去した飽和出力を出力する。

以上の構成により、従来の撮像装置より、よりダイナミックレンジの広い画像を得ることが可能となる。さらに、差動アンプにより、ＦＤリセットのリセットノイズを除去することにより、よりＳＮ比のより良好な出力信号が得ることができる。

（実施例３）
以下、図面を用いて本発明の実施例３を詳細に説明する。

図８は本実施例に適用される撮像素子としてのＣＭＯＳセンサの構成を示す。

また、定電流源１１の構成も第１実施例と同一のため説明は省略する。

垂直出力線にはＦＤのリセットレベルを一時記憶するためのコンデンサ２２が接続されている。コンデンサ２２の他端には差動アンプ２５の＋入力が接続されており、さらに、差動アンプを仮想接地するためのスイッチ２３と、リセットレベルと信号レベルの差を一時記憶するためのコンデンサ２４が接続されている。さらに、差動アンプの出力にはスイッチ１３を介して、画素部出力を一時記憶するためのメモリとしてのコンデンサ１２が接続されており、また、飽和出力を一時記憶するためのメモリとしてのコンデンサ１４がスイッチ１５を介して接続されている。また、これらのコンデンサはスイッチを介して１つの水平出力線１６に接続されており、水平出力線から出力アンプ１７を介して読み出される。

図８では、１画素部のみを表しているが実際には、図２に示すように画素部９は２次元状に配列され、１２〜１５、２２〜２５が一列毎に一つずつ設けられている。

図９にＴＧから出力されるタイミングパルスを示し、動作を説明する。ある画素部が選択されたとき、選択パルスが“Ｈｉｇｈ”になり、選択スイッチがオンされる。

このとき、ＰＤが飽和している場合、飽和電荷はＦＤに流れ込んでおり、ＦＤは飽和光量に対応した電荷を持っている。このため、ＦＥＴにより電荷電圧変換され、垂直出力線に飽和光量に対応した電圧が出力されている。また、コンデンサ２２には、以前の読み出しの時に記憶させておいたリセット電圧が記憶されており、このとき、差分パルスが“Ｌｏｗ”であるため、スイッチ２４が開状態になっており、コンデンサ２３には以前のリセット電圧と飽和出力の差分が蓄積され、差動アンプ２５から出力される。この状態で、メモリパルス２を“Ｈｉｇｈ”にすることにより、スイッチ１５を垂直出力線側に倒すことによって、コンデンサ１４に飽和光量に対応した電圧を一時記憶する。

その後にリセットパルスを“Ｈｉｇｈ”にし、リセットスイッチをオンにするとともに、差分パルスも“Ｈｉｇｈ”にし、スイッチ２４を閉状態にすることにより、ＦＤを所定電圧にリセットすると同時に、その電圧をコンデンサ２２に記憶する。その後、差分パルスを“Ｌｏｗ”にし、スイッチ２４を開状態にするとともに、転送パルスを“Ｈｉｇｈ”にすることにより、転送スイッチをオンして、ＰＤから画素部電荷をＦＤに読み出す。このとき、ＦＤは画素部電荷が転送されているので、これをＦＥＴにより電荷電圧変換することにより、垂直出力線に画素部電荷に対応した電圧が出力され、コンデンサ２３には先のリセットレベルと画素部電荷に対応した電圧の差が記憶され、差動アンプからその電圧が出力される。この状態で、メモリパルス１を“Ｈｉｇｈ”にすることにより、スイッチ１３を垂直出力線側に倒すことによって、コンデンサ１２に画素部電荷に対応した電圧を一時記憶する。

その後、再び、リセットパルスを“Ｈｉｇｈ”にし、リセットスイッチをオンにするとともに、差分パルスも“Ｈｉｇｈ”にし、スイッチ２４を閉状態にすることにより、ＦＤを所定電圧にリセットすると同時に、その電圧をコンデンサ２２に記憶する。これにより、次の読み出しの時にコンデンサ２２にリセットレベルを記憶しておくことになる。

（実施例４）
以下、図面を用いて本発明の実施例４を詳細に説明する。

本実施例に用いられる撮像素子としてのＣＭＯＳセンサの構成は図１７と同一のため説明を省略する。

図１７では、１画素部のみを表しているが実際には、図２に示すように画素部９は２次元状に配列され、６２、６３、７０〜７３が一列毎に一つずつ設けられている。

このＣＭＯＳセンサを用いた撮像装置の構成を図４に示す。これも第１実施例と同一のため説明を省略する。

図１０にＴＧから出力されるタイミングパルスを示し、動作を説明する。ある画素部が選択されたとき、選択パルスが“Ｈｉｇｈ”になり、選択スイッチがオンされる。

このとき、ＰＤが飽和している場合、飽和電荷はＦＤに流れ込んでおり、ＦＤは飽和光量に対応した電荷を持っている。このため、ＦＥＴにより電荷電圧変換され、垂直出力線に飽和光量に対応した電圧が出力されている。また、コンデンサ７０には、以前の読み出しの時に記憶させておいたリセット電圧が記憶されており、このとき、差分パルスが“Ｌｏｗ”であるため、スイッチ７２が開状態になっており、コンデンサ７１には以前のリセット電圧と飽和出力の差分が蓄積され、差動アンプ７３から出力される。この状態で、メモリパルス１を“Ｈｉｇｈ”にすることにより、スイッチ６３を垂直出力線側に倒すことによって、コンデンサ６２に飽和光量に対応した電圧を一時記憶する。

その後、読み出しパルス１を“Ｈｉｇｈ”にすることにより、スイッチ６３を水平出力線側に倒し、一時記憶した画素部電荷に対応した電圧を水平出力線出力し、出力アンプを介して飽和出力として出力する。

その後にリセットパルスを“Ｈｉｇｈ”にし、リセットスイッチをオンにするとともに、差分パルスも“Ｈｉｇｈ”にし、スイッチ７１を閉状態にすることにより、ＦＤを所定電圧にリセットすると同時に、その電圧をコンデンサ７０に記憶する。その後、差分パルスを“Ｌｏｗ”にし、スイッチ７２を開状態にするとともに、転送パルスを“Ｈｉｇｈ”にすることにより、転送スイッチをオンして、ＰＤから画素部電荷をＦＤに読み出す。このとき、ＦＤは画素部電荷が転送されているので、これをＦＥＴにより電荷電圧変換することにより、垂直出力線に画素部電荷に対応した電圧が出力され、コンデンサ７１には先のリセットレベルと画素部電荷に対応した電圧の差が記憶され、差動アンプからその電圧が出力される。この状態で、メモリパルス１を“Ｈｉｇｈ”にすることにより、スイッチ６３を垂直出力線側に倒すことによって、コンデンサ６２に画素部電荷に対応した電圧を一時記憶する。

その後、再び、リセットパルスを“Ｈｉｇｈ”にし、リセットスイッチをオンにするとともに、差分パルスも“Ｈｉｇｈ”にし、スイッチ７２を閉状態にすることにより、ＦＤを所定電圧にリセットすると同時に、その電圧をコンデンサ７０に記憶する。これにより、次の読み出しの時にコンデンサ７０にリセットレベルを記憶しておくことになる。

その後、読み出しパルス１を“Ｈｉｇｈ”にすることにより、スイッチ６３を水平出力線側に倒し、一時記憶した画素部電荷に対応した電圧を水平出力線出力し、出力アンプを介して画素部出力として出力する。

以上の構成により、従来の撮像装置より、よりダイナミックレンジの広い画像を得ることが可能となる。さらに、差動アンプにより、ＦＤリセットのリセットノイズを除去することによって、よりＳＮ比のよい出力信号が得ることができる。

（実施例５）
以下、図面を用いて本発明の実施例５を詳細に説明する。

本実施例の撮像素子としてのＣＭＯＳセンサの構成は図１７と同一のため説明を省略する。

このＣＭＯＳセンサを用いた撮像装置の構成も図４と同一のため説明を省略する。

図１１にＴＧから出力されるタイミングパルスを示し、動作を説明する。ある画素部が選択されたとき、選択パルスが“Ｈｉｇｈ“になり、選択スイッチがオンされる。

その後、リセットパルスを“Ｈｉｇｈ”にし、リセットスイッチをオンにするとともに、差分パルスも“Ｈｉｇｈ”にし、スイッチ７２を閉状態にすることにより、ＦＤを所定電圧にリセットすると同時に、その電圧をコンデンサ７０に記憶する。これにより、次の読み出しの時にコンデンサ７０にリセットレベルを記憶しておくことになる。

その後、選択パルスを“Ｌｏｗ”にし、読み出しパルス１を“Ｈｉｇｈ”にすることにより、スイッチ６３を水平出力線側に倒し、一時記憶した画素部電荷に対応した電圧を水平出力線出力し、出力アンプを介して飽和出力として出力する。この動作をすべての画素部に対して行い、一画面分の飽和出力を出力する。

その後、再び、選択パルスを“Ｈｉｇｈ”にし、リセットパルスを“Ｈｉｇｈ”にし、リセットスイッチをオンにするとともに、差分パルスも“Ｈｉｇｈ”にし、スイッチ７２を閉状態にすることにより、ＦＤを所定電圧にリセットすると同時に、その電圧をコンデンサ７０に記憶する。その後、差分パルスを“Ｌｏｗ”にし、スイッチ７２を開状態にするとともに、転送パルスを“Ｈｉｇｈ”にすることにより、転送スイッチをオンして、ＰＤから画素部電荷をＦＤに読み出す。このとき、ＦＤは画素部電荷が転送されているので、これをＦＥＴにより電荷電圧変換することにより、垂直出力線に画素部電荷に対応した電圧が出力され、コンデンサ７１には先のリセットレベルと画素部電荷に対応した電圧の差が記憶され、差動アンプからその電圧が出力される。この状態で、メモリパルス１を“Ｈｉｇｈ”にすることにより、スイッチ６３を垂直出力線側に倒すことによって、コンデンサ６２に画素部電荷に対応した電圧を一時記憶する。

その後、読み出しパルス１を“Ｈｉｇｈ”にすることにより、スイッチ６３を水平出力線側に倒し、一時記憶した画素部電荷に対応した電圧を水平出力線出力し、出力アンプを介して画素部出力として出力する。この動作をすべての画素部に対して行い、一画面分の画素部出力を出力する。

飽和出力と画素部出力をそれぞれ画像処理部に送り、図示していない画像処理部のメモリに一時的に蓄え、画素部出力が所定値以上の場合だけ、画素部出力と飽和出力を加算することにより、ダイナミックレンジの広い画像出力を得ることができる。

（実施例６）
以下、図面を用いて本発明の実施例６を詳細に説明する。

図７は本発明を実施した撮像素子としてのＣＭＯＳセンサの構成を示す。

センサの構成は実施例３と同一のため、説明を省略する。

図１２にＴＧから出力されるタイミングパルスを示し、動作を説明する。ある画素部が選択されたとき、選択パルスが“Ｈｉｇｈ“になり、選択スイッチがオンされる。

このとき、ＰＤが飽和している場合、飽和電荷はＦＤに流れ込んでおり、ＦＤは飽和光量に対応した電荷を持っている。このため、ＦＥＴにより電荷電圧変換され、垂直出力線に飽和光量に対応した電圧が出力されている。この状態で、差分パルスを“Ｈｉｇｈ”にしてスイッチ２４を閉状態にし、コンデンサ２２に飽和出力電圧を記憶する。次に差分パルスを“Ｌｏｗ”にしたのち、リセットパルスを“Ｈｉｇｈ”にして、ＦＤを所定電圧に接続し、垂直出力線にリセットレベルを出力する。このとき、差分パルスが“Ｌｏｗ”であるため、スイッチ２４が開状態になっており、コンデンサ２３にはリセット電圧と飽和出力の差分が蓄積され、差動アンプ２５から出力される。ただし、この場合、飽和出力の極性は第３実施例の出力と逆極性の出力になっている。この状態で、メモリパルス２を“Ｈｉｇｈ”にすることにより、スイッチ１５を垂直出力線側に倒すことによって、コンデンサ１４に飽和光量に対応した電圧を一時記憶する。

その後に垂直出力線にリセットレベルが出力されている状態で、再び、差分パルスを“Ｈｉｇｈ”にし、スイッチ２４を閉状態にすることにより、リセットレベルをコンデンサ２２に記憶する。その後、差分パルスを“Ｌｏｗ”にし、スイッチ２４を開状態にするとともに、転送パルスを“Ｈｉｇｈ”にすることにより、転送スイッチをオンして、ＰＤから画素部電荷をＦＤに読み出す。このとき、ＦＤは画素部電荷が転送されているので、これをＦＥＴにより電荷電圧変換することにより、垂直出力線に画素部電荷に対応した電圧が出力され、コンデンサ２３には先のリセットレベルと画素部電荷に対応した電圧の差が記憶され、差動アンプからその電圧が出力される。この状態で、メモリパルス１を“Ｈｉｇｈ”にすることにより、スイッチ１３を垂直出力線側に倒すことによって、コンデンサ１２に画素部電荷に対応した電圧を一時記憶する。

以上の構成により、従来の撮像装置より、よりダイナミックレンジの広い画像を得ることが可能となる。さらに、差動アンプにより、ＦＤリセットのリセットノイズを除去することにより、よりＳＮ比のより良好な出力信号が得ることができる。また、さらに飽和出力を得るためのリセットレベルを当該画素部のリセットレベルを用いるため、さらにＳＮ比の改善が見込まれる。

（実施例７）
以下、図面を用いて本発明の実施例７を詳細に説明する。

図８は本実施に適用される撮像素子としてのＣＭＯＳセンサの構成を示す。

センサの構成は実施例３と同一のため、説明を省略する。

図１３にＴＧから出力されるタイミングパルスを示し、動作を説明する。ある画素部が選択されたとき、選択パルスが“Ｈｉｇｈ“になり、選択スイッチがオンされる。

その後、転送パルスを“Ｈｉｇｈ”にすることにより、転送スイッチをオンして、ＰＤから画素部電荷をＦＤに読み出す。このとき、ＦＤは画素部電荷が転送されているので、これをＦＥＴにより電荷電圧変換することにより、垂直出力線に画素部電荷に対応した電圧が出力され、コンデンサ２３には先の飽和出力と画素部電荷に対応した電圧の差が記憶され、差動アンプからその電圧が出力される。この状態で、メモリパルス１を“Ｈｉｇｈ”にすることにより、スイッチ１３を垂直出力線側に倒すことによって、コンデンサ１２に画素部電荷に対応した電圧を一時記憶する。

以上の構成により、従来の撮像装置より、よりダイナミックレンジの広い画像を得ることが可能となる。さらに、差動アンプにより、ＦＤリセットのリセットノイズを除去することにより、よりＳＮ比のより良好な出力信号が得ることができる。また、さらに飽和出力を得るためのリセットレベルを当該画素部のリセットレベルを用いるため、さらにＳＮ比の改善が見込まれる。さらに、第６実施例に比べ、差分パルスを１画素部につき１回閉じているだけなので、読み出し時間の短縮をすることが可能となり、高速読み出しを実現できる。

（実施例８）
以下、図面を用いて本発明の実施例８を詳細に説明する。

本実施例の撮像素子としてのＣＣＤの構成は図１９と同一のため説明を省略する。

ただし、本発明のＣＣＤはＰＤが飽和した場合、飽和電荷はオーバーフロードレインに流れ込むのではなく、転送スイッチを介して、垂直転送ＣＣＤに流れ込む構成となっている。

このＣＣＤを用いた撮像装置の構成も従来例と同一のため説明を省略する。

図１４にＴＧから出力されるタイミングパルスを示し、動作を説明する。

ＰＤが飽和している場合、飽和電荷は垂直転送ＣＣＤに流れ込んでいるので、転送パルスを出力する前に、Ｖ転送パルス、及び、Ｈ転送パルスを出力し、１画面分の転送を行い、飽和出力として一時記憶しておく。その後、転送パルスを“Ｈｉｇｈ”にし、ＰＤの光電子を垂直転送ＣＣＤに転送し、Ｖ転送パルス、及び、Ｈ転送パルスを出力し、１画面分の転送を行い、画素部出力として一時記憶しておく。

一時記憶した画素部出力が所定値以上の場合のみ、画素部出力と飽和出力を加算し、画像データとする。

本発明の第１実施例の撮像素子の構成を示す図である。本発明の第１実施例の撮像素子の構成を示す図である。本発明の実施例１のセンサ駆動タイミング図である。撮像装置の全体ブロック図である。加算回路を説明するための図である。本発明の実施例２の撮像素子の構成を示す図である。本発明の実施例２のセンサ駆動タイミング図である。本発明の実施例３、実施例６、実施例７の撮像素子の構成を示す図である本発明の実施例３のセンサ駆動タイミング図である。本発明の実施例４のセンサ駆動タイミング図である。本発明の実施例５のセンサ駆動タイミング図である。本発明の実施例６のセンサ駆動タイミング図である。本発明の実施例７のセンサ駆動タイミング図である。本発明の実施例８のセンサ駆動タイミング図である。従来のＣＭＯＳセンサの構成を示す図である。従来のＣＭＯＳセンサのセンサ駆動タイミング図である。従来のＣＭＯＳセンサの構成を示す図である。従来のＣＭＯＳセンサのセンサ駆動タイミング図である。従来のＣＣＤセンサの構成を示す図である。従来のＣＣＤセンサのセンサ駆動タイミング図である。従来の撮像装置を示す図である。

符号の説明

１フォトダイオード
２転送スイッチ
３フローティングディフュージョン部
４リセットスイッチ
５リセット電圧
６ＦＥＴ
７選択スイッチ
８垂直出力線
９画素
１１定電流源

Claims

各々が、光電変換部と前記光電変換部からの信号が転送される半導体領域と、前記光電変換部の信号を前記半導体領域に転送する転送手段と、前記半導体領域の信号を読み出す読み出し手段と、を有する２次元状に配列された画素部と、
垂直方向の複数の画素毎に共通に設けられた複数の垂直出力線と、
前記複数の垂直出力線からの信号が順次出力される水平出力線と、
前記光電変換部において光電荷の蓄積期間中に、前記光電変換部から前記半導体領域に漏れた飽和信号と、前記光電変換部で発生した光電変換信号とを前記読み出し手段を介して順次読み出し、前記飽和信号と前記光電変換信号とを同じ前記垂直出力線と前記水平出力線から読み出すように駆動する駆動手段と、
前記飽和信号と光電変換信号とを用いて画像を形成する信号処理手段と、
を有する撮像装置。
請求項１に記載の撮像装置において、前記駆動手段は、前記半導体領域をリセットした後に得られるリセット信号を前記読み出し手段を介して読み出し、前記撮像装置は、さらに、前記リセット信号と前記飽和信号との差分処理と、前記リセット信号と前記光電変換信号との差分処理とを同一の回路で順次行う差分処理手段を有することを特徴とする撮像装置。
各々が、光電変換部と前記光電変換部からの信号が転送される半導体領域と、前記光電変換部の信号を前記半導体領域に転送する転送手段と、前記半導体領域の信号を読み出す読み出し手段と、を有する２次元状に配列された画素部と、
第１の行の前記画素部の前記半導体領域をリセットした後に得られる第１のリセット信号を前記読み出し手段から読み出し、その後、第２の行の前記画素部で発生した飽和信号を前記読み出し手段を介して読み出し、その後、前記第２の行の前記画素部の前記半導体領域をリセットした後に得られる第２のリセット信号を前記読み出し手段から読み出し、その後、前記第２の行の前記画素部で発生した光電変換信号を前記読み出し手段を介して読み出すように駆動する駆動手段と、
前記第１のリセット信号と前記飽和信号との差分処理と、前記第２のリセット信号と前記光電変換信号との差分処理とを行う差分処理手段と、
差分処理された前記飽和信号と、差分処理された前記光電変換信号とを用いて画像を形成する信号処理手段とを有し、
前記飽和信号は、前記光電変換部において光電荷の蓄積期間中に、前記光電変換部から前記半導体領域に漏れた信号であることを特徴とする撮像装置。
請求項３に記載の撮像装置において、前記差分処理手段は、クランプ回路であり、垂直方向の複数の画素毎に共通に設けられた複数の垂直出力線と、前記複数の垂直出力線からの信号が順次出力される水平出力線とを有し、各々の垂直出力線に前記クランプ回路を有していることを特徴とする撮像装置。
各々が、光電変換部と前記光電変換部からの信号が転送される半導体領域と、前記光電変換部の信号を前記半導体領域に転送する転送手段と、前記半導体領域の信号を読み出す読み出し手段と、を有する２次元状に配列された画素部と、
前記光電変換部において光電荷の蓄積期間中に、前記光電変換部から前記半導体領域に漏れた飽和信号を、前記２次元状に配列された画素部の前記読み出し手段を介して順次読み出し、その後、前記光電変換部で発生した光電変換信号を、前記２次元状に配列された画素部の前記読み出し手段を介して順次読み出すように駆動する駆動手段と、
前記飽和信号と光電変換信号とを用いて画像を形成する信号処理手段と、
を有する撮像装置。
請求項１乃至５に記載に記載の撮像装置において、前記２次元状に配列された画素部に光を結像する光学系と、前記信号処理手段からの信号を前記撮像装置に着脱可能な記録媒体に記録するように制御する制御手段と、を有することを特徴とする撮像装置。