JP2006220515A - Ｊｔａｇ試験方式 - Google Patents

Abstract

【課題】 内部にＪＴＡＧ非対応入出力端子を有する半導体装置を含む基板のＪＴＡＧ試験を可能とすること。
【解決手段】 1つデバイスを論理的に2つのデバイス、ＪＴＡＧ対応デバイスとＪＴＡＧ非対応デバイスに分け、その間にバウンダリスキャンＦＦを挿入し、同様の構成をなすもう1つのデバイスと合わせ、等価的に両デバイスのＪＴＡＧ非対応部分を合わせて1つのＪＴＡＧ非対応デバイスと見なし、ＪＴＡＧ対応デバイスで挟んだ構成としてＪＴＡＧ試験を可能とする。
【選択図】図２

Description

本発明は、ＪＴＡＧ試験方式に関し、特に一部にＪＴＡＧ非対応端子を有する半導体装置のＪＴＡＧ試験方式に関する。

ＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）試験は、半導体装置（集積回路）のすべての外部入出力ピンを順次走査してテストデータの入出力を行い、半導体装置の内部機能や実装されているプリント基板のテストを行う方法であり、そのために標準化された規格である。下記非特許文献には、ＪＴＡＧ試験についての詳細な説明が記載されている。

近年では、半導体装置をプリント基板に実装したときの接続試験、ボードのデバックや書き込み可能ＲＯＭのプログラム等のため、ＪＴＡＧに対応する半導体装置が増えてきている。しかしながら、高速信号を入出力する端子はＪＴＡＧ非対応となっている半導体装置が存在する。

図１０Ａにそのような従来例を示す。図１０Ａでは、電源、ＧＮＤ端子は省略してあり、高速信号端子３を除き全ての信号端子１にバウンダリスキャンフリップフロップ（ＦＦ）２が挿入されている。そして、ＪＴＡＧ試験を制御するテストアクセスポート（ＴＡＰ）コントローラ４０がデバイス１００に搭載されている。

図１０Ｂに示すのは、半導体デバイス内の回路ブロックに外部からアクセスしてＪＴＡＧ試験を行うためのポートであって、ＪＴＡＧ対応の半導体デバイス上に搭載されるテストアクセスポート（ＴＡＰ）である。データレジスタ４２は、図１０Ａに記載されたバウンダリスキャンＦＦに該当し、図１０Ａに記載されたＴＡＰコントローラ４０は、図１０Ｂに記載されたもののうち、データレジスタ４２以外のＴＡＰ制御部４１，バイパスレジスタ４３，命令レジスタ４４，マルチプレクサ４５、４６を含むものとして記載されている。端子はテストデータ入力ＴＤＩ、テストデータ出力ＴＤＯ、及びコントロール端子であるテストリセットＴＲＳＴ、テストモード選択ＴＭＳ、テストクロックＴＣＫで構成される。

デバイス１００の端子のＡＣ特性は、製造上相関がないデバイス間のデータ伝送に関係する規格であり、同じクロック周期であればデバイス内部よりセットアップ等が厳しくなるので、高速信号端子３はバウンダリスキャンＦＦを挿入すると端子のＡＣタイミングを満足できないという問題があった。

そのため、高速信号を入出力する端子を除いてバウンダリスキャンＦＦを挿入し、チェーンを構成していた。例えば高速信号を入出力する端子としては、高速Ｉ／ＯであるＳＳＴＬ２等を使用するメモリ端子、シリアルでデータを入出力する端子等がある。さらに、シリアルでデータを入出力する場合は、内部の論理より速いレートでデータを入出力する必要がある。

また、下記非特許文献には、プリント基板上にＪＴＡＧ非対応のデバイスを含む場合のＪＴＡＧ試験方法が記載されている。それについて、図１１で説明する。
プリント基板上にＪＴＡＧ非対応デバイス３００が存在しても、当該ＪＴＡＧ非対応デバイス３００の内部論理が明確であれば、図１１に示すように、ＪＴＡＧ対応デバイス２１０，２２０でＪＴＡＧ非対応デバイス３００をはさむ構成として試験を行えば、ＪＴＡＧ試験が可能である。
坂巻佳壽美「ＪＴＡＧテストの基礎と応用」ＣＱ出版株式会社

内部にＪＴＡＧ非対応入出力端子を有する半導体装置を含む基板のＪＴＡＧ試験を可能とすること。

1つデバイスを論理的に2つのデバイス、ＪＴＡＧ対応デバイスとＪＴＡＧ非対応デバイスに分け、その間にバウンダリスキャンＦＦを挿入し、同様の構成をなすもう1つのデバイスと合わせ、等価的に両デバイスのＪＴＡＧ非対応部分を合わせて1つのＪＴＡＧ非対応デバイスと見なし、ＪＴＡＧ対応デバイスで挟んだ構成としてＪＴＡＧ試験を可能とする。

内部にＪＴＡＧ非対応入出力端子を有する半導体装置を含む基板のＪＴＡＧ試験が可能となる。

本発明は、論理的なデバイス境界を物理的なデバイス境界と一部無関係に設定することにより、論理的には図１１に示した構成と同様な構成を採用し、ＪＴＡＧ試験の適用範囲を広げるものである。本発明においては、ＪＴＡＧ非対応部分はデータのタイミングを揃えるＦＦ、バッファであり、論理は容易に明確化可能である。セレクタが入る場合もあるが、同様に論理は明確化可能である。

図１は、1デバイスに注目した本発明の原理を示す図であるとともに、第１の実施例を示す図である。図２は、ＪＴＡＧ非対応部分を試験する場合の構成を示す。図１に示すデバイス１１においては、内部ロジック５と高速入出力回路６との間にフリップフロップ７が図示のように挿入され、バウンダリスキャンＦＦ２とチェーンを構成して内部ロジック５にたいするバウンダリスキャンＦＦとなる。

図２において、点線内は仮想的なＪＴＡＧ非対応デバイス３０を表す。この仮想的デバイス３０は、先に述べたように、その入力と出力の論理は容易に明確化可能である。
次に、図２と図３に記載された第１の実施例を用いて、本発明の動作例について説明する。

図３は、図２に示すデバイス間の接続試験中にデバイス1の高速入出力回路６１とデバイス2の高速入出力回路６２がＪＴＡＧと同じクロックで動作し、遅延がそれぞれ1クロックの場合の動作波形を示す。

C点のデータは、DATA_C(n)=DATA_A(n-3)となるので、ＪＴＡＧのクロック3クロック分遅れてデバイス1のバウンダリスキャンＦＦ７１からデバイス2のバウンダリスキャンＦＦ７２にデータが到達するので、デバイスの接続不良があるとデバイス2側で検出することができる。

また、デバイス間の接続試験中はデバイス１の高速入出力回路６１とデバイス２の高速入出力回路６２のクロックが、ＪＴＡＧのクロックより充分速い、すなわちＪＴＡＧクロックの立ち上がりから次の立ち上がりまでにＡのデータがＣに伝わる程速い場合、高速入出力回路による遅延は無視できる。この場合、デバイス１とデバイス２間のデータ伝送はＪＴＡＧクロックに関係なく行われるが、所定の遅延時間以内に伝わり、データ到達後も送り側のデータが変わるまで同じデータの伝送を繰り返すのでデバイス間の接続試験に不都合が生じることはない。

さらに、デバイス１とデバイス２の高速入出力回路６１，６２と信号伝送線１１で構成された基板上の伝送路を論理的な1つのデバイスと見立ててＪＴＡＧで試験することも可能となる。

図４に、第２の実施例を示す。図４に示す構成では、バウンダリスキャンチェーンにセレクタ８が入っていることが特徴である。このセレクタ８は、本発明の構成を使用するかしないかを選択するために使用する。本発明を適用したデバイスの高速Ｉ／Ｏ端子３がつながる他のデバイスの対応する端子が、ＪＴＡＧに対応せず本発明の構成も適用していない場合に、高速入出力回路６と他のロジック５間のバウンダリスキャンＦＦ７を使用しないようにするためである。本発明の構成を使用するかしないかは外部から与えられる信号ＳＥＬにより制御される。また、可能であればＪＴＡＧに命令を追加して信号ＳＥＬの代わりとしても良い。

図５に、第３の実施例を示す。図５は２つのＴＡＰコントローラ９１、９２を設け、内部ロジック５と外部端子の間に入るバウンダリスキャンＦＦ２と、内部ロジック５と高速入出力回路６の間に入るバウンダリスキャンＦＦ７をそれぞれ別のスキャンチェーンとした場合である。ＴＡＰコントローラ９１のテストデータ出力ＴＤＯとＴＡＰコントローラ９２のテストデータ入力ＴＤＩが接続されるので、図４のようにセレクタや余分な端子を使わずに本発明の構成を使用するかしないかを選択することが可能となる。

即ち、バイパス命令でＴＡＰコントローラ９２のバイパスレジスタの出力を選択することにより、本発明の構成を使用しないことを選択することができる。
また、ＴＡＰコントローラ９１のバイパスレジスタを使用すると内部ロジック５と外部端子１の間に入るバウンダリスキャンＦＦ２を迂回できるので、高速Ｉ／Ｏ３に内部ロジック５のプログラマブルＲＯＭ等がつながる場合は、ＪＴＡＧを使用したＲＯＭ等のプログラムが短時間で可能となる。

図６に第４の実施例を、図７にその動作波形を示す。図６に示すものはデバイス間のデータ伝送をシリアルで行う場合の実施例である。この場合、高速入出力回路はシリアル入出力回路６３，６４となり、内部回路との接続信号線数よりデバイス間の信号線数が少なくなっている。シリアル入出力回路６３，６４は、パラレルシリアル変換、コード変換、シリアルパラレル変換を行う。エラー訂正機能を有する場合があるが、デバイス間の接続不良がある場合は修復不可能なほどのエラーとして検出される。デバイス間のデータ伝送は通常ＪＴＡＧクロック１つ分より長いレイテンシを持つ場合があるが、最大何クロック遅延するか考慮の上で試験プログラム作成が可能となる。このとき、遅延を多少大きく考えると良い。第１の実施例同様、正しく伝送できた後も同じデータを伝送するので接続試験は可能である。ただし、シリアル入出力回路やシリアル入出力用のクロック発生回路はＪＴＡＧ試験中も実使用時と同じ動作をすることが必要となる。

図８にデバイス間接続がバスの例を示す。図８では、伝送される信号は１ビットのデータ信号とクロックのみとしているが、必要に応じて増やすことができる。ＪＴＡＧに対応するバス端子の場合は１端子１つに対してバウンダリスキャンＦＦが２つ挿入されるが、本発明の構成では内部ロジックと高速入出力回路の間が入力用ラインと出力用ラインに分離されているのでデータ関係のバウンダリスキャンＦＦの数は変わらない。図８はクロックにバウンダリスキャンＦＦを挿入しない例としているが、挿入しても良い。伝送用クロックはＪＴＡＧ試験中もＪＴＡＧクロックと異なり、デバイスが出力する例を示しているが、クロックはＪＴＡＧクロックと同じ、または外部からの入力でも良い。

図９にデバイス間を差動信号で伝送する例を示す。図９は入出力各1ビットとしているが、必要に応じて増やすことができる。挿入するバウンダリスキャンＦＦはデバイス間接続信号線数より少ないが、デバイス間の接続試験は可能である。差動信号は一般に振幅が小さいので、差動信号の片方のレベルを固定する機能付きI/Oバッファを使用する場合は、デバイス間接続試験時に伝送クロックを遅くする、出力振幅を大きくする等の変更が必要になる場合がある。差動信号の片方のレベルを固定すると、差動信号として見たときの信号振幅が小さくなるためである。

以上説明したように、1つデバイスを論理的に2つのデバイス、ＪＴＡＧ対応デバイスとＪＴＡＧ非対応デバイスに分け、その間にバウンダリスキャンＦＦを挿入し、同様の構成をなすもう1つのデバイスと合わせ、等価的に両デバイスのＪＴＡＧ非対応部分を合わせて1つのＪＴＡＧ非対応デバイスと見なしＪＴＡＧ対応デバイスで挟んだ構成とすることにより、ＪＴＡＧ対応とすると端子のＡＣ規格を満たすことが困難なほど高速な信号を入出力する端子をＪＴＡＧで試験可能となる。特に、デバイス間のシリアルデータ転送用端子についてもＪＴＡＧ試験が可能となる。

（付記１）
ＪＴＡＧ非対応の高速インターフェース用外部端子と、ＪＴＡＧ対応の外部端子と、前記高速インターフェース用外部端子と内部回路の間の信号入出力を実行する高速入出力回路を有する半導体装置において、前記内部回路と前記高速入出力回路との間にバウンダリスキャンフリップフロップを備えたことを特徴とする半導体装置。

（付記２）
ＪＴＡＧ非対応の高速インターフェース用外部端子と、ＪＴＡＧ対応の外部端子と、前記高速インターフェース用外部端子と内部回路の間の信号入出力を実行する高速入出力回路を有する半導体装置において、前記内部回路と前記高速入出力回路との間に挿入されたバウンダリスキャンフリップフロップを備え、前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップと前記挿入されたバウンダリスキャンフリップフロップとでバウンダリスキャン用のチェーンを形成したことを特徴とする半導体装置。

（付記３）
前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップのみでバウンダリスキャン用のチェーンを形成するか、前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップと前記挿入されたバウンダリスキャンフリップフロップとでバウンダリスキャン用のチェーンを形成するかを選択するセレクタを備えたことを特徴とする付記２記載の半導体装置。

（付記４）
ＪＴＡＧ非対応の高速インターフェース用外部端子と、ＪＴＡＧ対応の外部端子と、前記高速インターフェース用外部端子と内部回路の間の信号入出力を実行する高速入出力回路を有する半導体装置において、前記内部回路と前記高速入出力回路との間に挿入されたバウンダリスキャンフリップフロップと、前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップ用であって外部からデータを入力するデータ入力端子と外部にデータを出力するデータ出力端子を有する第１のコントローラと、前記挿入されたバウンダリスキャンフリップフロップ用であって外部からデータを入力するデータ入力端子と外部にデータを出力するデータ出力端子を有する第２のコントローラを備え、前記第１のコントローラの前記データ出力端子と前記第２のコントローラの前記データ入力端子あるいは前記第１のコントローラの前記データ入力端子と前記第２のコントローラの前記データ出力端子を接続したことを特徴とする半導体装置。

（付記５）
前記第１のコントローラと前記第２のコントロ−ラは、それぞれの前記データ入力端子から順次入力されたデータをそれぞれの前記バウンダリスキャンフリップフロップのチェーンに送出し、当該チェーンを一周したデータを受け入れてそれぞれの前記データ出力端子から出力することを特徴とする付記４記載の半導体装置。

（付記６）
前記第１のコントローラと前記第２のコントロ−ラは、それぞれの前記データ入力端子と前記データ出力端子との間を短絡するバイパスレジスタと、それぞれの前記バウンダリスキャンフリップフロップのチェーンを一周したデータと前記バイパスレジスタのデータの一方をそれぞれの前記出力端子に出力する選択手段を備えたことを特徴とする付記５記載の半導体装置。

（付記７）
前記高速インターフェース用外部端子はシリアルデータ伝送のためのものを含み、前記高速入出力回路はパラレルシリアル変換回路とシリアルパラレル変換回路を備えることを特徴とする付記１記載の半導体装置。

（付記８）
ＪＴＡＧによる半導体装置間の接続試験中はＪＴＡＧのクロックと異なるクロックで半導体装置間のシリアルデータ伝送を行い、挿入されたバウンダリスキャン用フリップフロップのデータを常に受信側半導体装置に伝送することを特徴とする付記７記載の半導体装置。

（付記９）
ＪＴＡＧ非対応の高速インターフェース用外部端子と、ＪＴＡＧ対応の外部端子と、前記高速インターフェース用外部端子と内部回路の間の信号入出力を実行する高速入出力回路と、前記内部回路と前記高速入出力回路との間に挿入されたバウンダリスキャンフリップフロップを備え、前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップと前記挿入されたバウンダリスキャンフリップフロップとでバウンダリスキャン用のチェーンを形成した第１の半導体装置と、
ＪＴＡＧ非対応の高速インターフェース用外部端子と、ＪＴＡＧ対応の外部端子と、前記高速インターフェース用外部端子と内部回路の間の信号入出力を実行する高速入出力回路と、前記内部回路と前記高速入出力回路との間に挿入されたバウンダリスキャンフリップフロップを備え、前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップと前記挿入されたバウンダリスキャンフリップフロップとでバウンダリスキャン用のチェーンを形成した第２の半導体装置とが搭載され、前記第１の半導体装置の前記高速インターフェース用外部端子と前記第２の半導体装置の前記高速インターフェース用外部端子とが信号伝送線により接続された基板の試験方法において、
前記第１の半導体装置の内部回路と前記第２の半導体装置の内部回路を仮想的なＪＴＡＧ対応装置と見なし、前記第１の半導体装置の高速入出力回路及び高速インターフェース用外部端子と、前記第２の半導体装置の高速入出力回路及び高速インターフェース用外部端子と、前記信号伝送線とを含む部分を仮想的なＪＴＡＧ非対応装置と見なしてＪＴＡＧ試験を行うことを特徴とする基板の試験方法。

（付記１０）
ＪＴＡＧ非対応の高速インターフェース用外部端子と、ＪＴＡＧ対応の外部端子と、前記高速インターフェース用外部端子と内部回路の間の信号入出力を実行する高速入出力回路と、前記内部回路と前記高速入出力回路との間に挿入されたバウンダリスキャンフリップフロップと、セレクタを備え、前記セレクタにより前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップと前記挿入されたバウンダリスキャンフリップフロップとでバウンダリスキャン用のチェーンを形成するか前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップのみでバウンダリスキャン用のチェーンを形成するかを選択可能な第１の半導体装置と、
前記第１の半導体装置の高速インターフェース用外部端子と信号伝送線で接続される高速インターフェース用外部端子と当該高速インターフェース用外部端子と内部回路の間の信号入出力を実行する高速入出力回路とＪＴＡＧ対応の外部端子を備えた第２の半導体装置を搭載した基板の試験方法において、
前記第２の半導体装置の前記内部回路と前記高速入出力回路との間にバウンダリスキャンフリップフロップが挿入されている場合は、前記第１の半導体装置において前記セレクタにより前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップと前記挿入されたバウンダリスキャンフリップフロップとでバウンダリスキャン用のチェーンを形成することを選択し、
前記第２の半導体装置の前記内部回路と前記高速入出力回路との間にバウンダリスキャンフリップフロップが挿入されていない場合は、前記第１の半導体装置において前記セレクタにより前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップのみでバウンダリスキャン用のチェーンを形成することを選択して
ＪＴＡＧ試験を行うことを特徴とする基板の試験方法。

（付記１１）
ＪＴＡＧ非対応の高速インターフェース用外部端子と、ＪＴＡＧ対応の外部端子と、前記高速インターフェース用外部端子と内部回路の間の信号入出力を実行する高速入出力回路と、前記内部回路と前記高速入出力回路との間に挿入されたバウンダリスキャンフリップフロップと、前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップ用であって外部からデータを入力するデータ入力端子と外部にデータを出力するデータ出力端子と前記データ入力端子とデータ出力端子との間を短絡するバイパスレジスタと選択手段を有する第１のコントローラと、前記挿入されたバウンダリスキャンフリップフロップ用であって外部からデータを入力するデータ入力端子と外部にデータを出力するデータ出力端子と前記データ入力端子とデータ出力端子との間を短絡するバイパスレジスタと選択手段を有する第２のコントローラを備え、前記第１のコントローラの前記データ出力端子と前記第２のコントローラの前記データ入力端子あるいは前記第１のコントローラの前記データ入力端子と前記第２のコントローラの前記データ出力端子が接続され、前記第１のコントローラと前記第２のコントロ−ラは、それぞれの前記データ入力端子から順次入力されたデータをそれぞれの前記バウンダリスキャンフリップフロップのチェーンに送出して当該チェーンを一周したデータを受け入れるとともに前記入力されたデータをそれぞれのバイパスレジスタに書き込み、それぞれの前記選択手段により、それぞれのバウンダリフリップフロップのチェーンを一周したデータとそれぞれの前記バイパスレジスタに書き込まれたデータの何れかをそれぞれの前記データ出力端子に出力する第１の半導体装置と、
前記第１の半導体装置の高速インターフェース用外部端子と信号伝送線で接続される高速インターフェース用外部端子と、当該高速インターフェース用外部端子と内部回路の間の信号入出力を実行する高速入出力回路と、ＪＴＡＧ対応の外部端子を備えた第２の半導体装置を搭載した基板の試験方法において、
前記第２の半導体装置の前記内部回路と前記高速入出力回路との間にバウンダリスキャンフリップフロップが挿入されている場合は、前記第１のコントローラの前記選択手段と前記第２のコントローラの前記選択手段はともにそれぞれの前記バウンダリフリップフロップのチェーンを一周したデータを選択してそれぞれの前記データ出力端子に出力し、
前記第２の半導体装置の前記内部回路と前記高速入出力回路との間にバウンダリスキャンフリップフロップが挿入されていない場合は、前記第１のコントローラの前記選択手段は前記バウンダリフリップフロップのチェーンを一周したデータを選択して前記データ出力端子に出力し、前記第２のコントローラの前記選択手段は前記バイパスレジスタに書き込まれたデータを選択して前記データ出力端子に出力することによりＪＴＡＧ試験を行うことを特徴とする基板の試験方法。

（付記１２）
ＪＴＡＧ非対応の高速インターフェース用外部端子と、ＪＴＡＧ対応の外部端子と、前記高速インターフェース用外部端子と内部回路の間の信号入出力を実行する高速入出力回路と、前記内部回路と前記高速入出力回路との間に挿入されたバウンダリスキャンフリップフロップと、前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップ用であって外部からデータを入力するデータ入力端子と外部にデータを出力するデータ出力端子と前記データ入力端子とデータ出力端子との間を短絡するバイパスレジスタと選択手段を有する第１のコントローラと、前記挿入されたバウンダリスキャンフリップフロップ用であって外部からデータを入力するデータ入力端子と外部にデータを出力するデータ出力端子と前記データ入力端子とデータ出力端子との間を短絡するバイパスレジスタと選択手段を有する第２のコントローラを備え、前記第１のコントローラの前記データ出力端子と前記第２のコントローラの前記データ入力端子あるいは前記第１のコントローラの前記データ入力端子と前記第２のコントローラの前記データ出力端子が接続され、前記第１のコントローラと前記第２のコントロ−ラは、それぞれの前記データ入力端子から順次入力されたデータをそれぞれの前記バウンダリスキャンフリップフロップのチェーンに送出して当該チェーンを一周したデータを受け入れるとともに前記入力されたデータをそれぞれのバイパスレジスタに書き込み、それぞれの前記選択手段により、それぞれのバウンダリフリップフロップのチェーンを一周したデータとそれぞれの前記バイパスレジスタに書き込まれたデータの何れかをそれぞれの前記データ出力端子に出力する半導体装置であって、前記内部回路に前記高速インターフェース用外部端子と接続された記憶回路を有する半導体装置の当該記憶回路にデータを書き込むデータ書込方法において、
前記第１のコントローラの前記選択手段は前記バイパスレジスタに書き込まれたデータを選択して前記データ出力端子に出力し、前記第２のコントローラの前記選択手段は前記バウンダリフリップフロップのチェーンを一周したデータを選択して前記データ出力端子に出力することにより、前記第２のコントローラと前記内部回路と前記高速入出力回路との間に挿入されたバウンダリスキャンフリップフロップを用いて前記記憶回路にデータを書き込むことを特徴とする半導体装置の記憶回路にデータを書き込むデータ書込方法。

本発明の原理及び第１の実施例を示す図である。 第1の実施例のＪＴＡＧ試験時の構成を示す図である。 第1の実施例のＪＴＡＧ試験時の動作波形を示す図である。 第2の実施例を示す図である。 第3の実施例を示す図である。 第4の実施例とそのＪＴＡＧ試験時の構成を示す図である。 第4の実施例のＪＴＡＧ試験時の動作波形を示す図である。 デバイス間の接続がバスの例を示す図である。 デバイス間の接続が差動信号の例を示す図である。 高速信号端子がＪＴＡＧ非対応となっている従来例を示す図である。 テストアクセスポート（ＴＡＰ）の構成図である。 プリント基板上のＪＴＡＧ非対応デバイス試験方法を示す図である。

符号の説明

１ 信号端子
２ バウンダリスキャンフリップフロップ
３ 高速信号端子
４０ テストアクセスポート（ＴＡＰ）コントローラ
４１ ＴＡＰ制御部
４２ データレジスタ
４３ バイパスレジスタ
４４ 命令レジスタ
４５、４６ マルチプレクサ
５ 内部ロジック
６ 高速入出力回路
６１、６２ 高速入出力回路
６３、６４ シリアル入出力回路
１１ 信号伝送線
７ バウンダリスキャンフリップフロップ
７１、７２ バウンダリスキャンフリップフロップ
８ セレクタ
９１、９２ テストアクセスポート（ＴＡＰ）コントローラ
１０、１００ デバイス
２１０，２２０ ＪＴＡＧ対応デバイス
３０ 仮想的なＪＴＡＧ非対応デバイス
３００ ＪＴＡＧ非対応デバイス

Claims (10)

1. ＪＴＡＧ非対応の高速インターフェース用外部端子と、ＪＴＡＧ対応の外部端子と、前記高速インターフェース用外部端子と内部回路の間の信号入出力を実行する高速入出力回路を有する半導体装置において、前記内部回路と前記高速入出力回路との間にバウンダリスキャンフリップフロップを備えたことを特徴とする半導体装置。
2. ＪＴＡＧ非対応の高速インターフェース用外部端子と、ＪＴＡＧ対応の外部端子と、前記高速インターフェース用外部端子と内部回路の間の信号入出力を実行する高速入出力回路を有する半導体装置において、前記内部回路と前記高速入出力回路との間に挿入されたバウンダリスキャンフリップフロップを備え、前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップと前記挿入されたバウンダリスキャンフリップフロップとでバウンダリスキャン用のチェーンを形成したことを特徴とする半導体装置。
3. 前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップのみでバウンダリスキャン用のチェーンを形成するか、前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップと前記挿入されたバウンダリスキャンフリップフロップとでバウンダリスキャン用のチェーンを形成するかを選択するセレクタを備えたことを特徴とする請求項２記載の半導体装置。
4. ＪＴＡＧ非対応の高速インターフェース用外部端子と、ＪＴＡＧ対応の外部端子と、前記高速インターフェース用外部端子と内部回路の間の信号入出力を実行する高速入出力回路を有する半導体装置において、前記内部回路と前記高速入出力回路との間に挿入されたバウンダリスキャンフリップフロップと、前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップ用であって外部からデータを入力するデータ入力端子と外部にデータを出力するデータ出力端子を有する第１のコントローラと、前記挿入されたバウンダリスキャンフリップフロップ用であって外部からデータを入力するデータ入力端子と外部にデータを出力するデータ出力端子を有する第２のコントローラを備え、前記第１のコントローラの前記データ出力端子と前記第２のコントローラの前記データ入力端子あるいは前記第１のコントローラの前記データ入力端子と前記第２のコントローラの前記データ出力端子を接続したことを特徴とする半導体装置。
5. 前記第１のコントローラと前記第２のコントロ−ラは、それぞれの前記データ入力端子から順次入力されたデータをそれぞれの前記バウンダリスキャンフリップフロップのチェーンに送出し、当該チェーンを一周したデータを受け入れてそれぞれの前記データ出力端子から出力することを特徴とする請求項４記載の半導体装置。
6. 前記第１のコントローラと前記第２のコントロ−ラは、それぞれの前記データ入力端子と前記データ出力端子との間を短絡するバイパスレジスタと、それぞれの前記バウンダリスキャンフリップフロップのチェーンを一周したデータと前記バイパスレジスタのデータの一方をそれぞれの前記出力端子に出力する選択手段を備えたことを特徴とする請求項５記載の半導体装置。
7. ＪＴＡＧ非対応の高速インターフェース用外部端子と、ＪＴＡＧ対応の外部端子と、前記高速インターフェース用外部端子と内部回路の間の信号入出力を実行する高速入出力回路と、前記内部回路と前記高速入出力回路との間に挿入されたバウンダリスキャンフリップフロップを備え、前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップと前記挿入されたバウンダリスキャンフリップフロップとでバウンダリスキャン用のチェーンを形成した第１の半導体装置と、
   ＪＴＡＧ非対応の高速インターフェース用外部端子と、ＪＴＡＧ対応の外部端子と、前記高速インターフェース用外部端子と内部回路の間の信号入出力を実行する高速入出力回路と、前記内部回路と前記高速入出力回路との間に挿入されたバウンダリスキャンフリップフロップを備え、前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップと前記挿入されたバウンダリスキャンフリップフロップとでバウンダリスキャン用のチェーンを形成した第２の半導体装置とが搭載され、前記第１の半導体装置の前記高速インターフェース用外部端子と前記第２の半導体装置の前記高速インターフェース用外部端子とが信号伝送線により接続された基板の試験方法において、
   前記第１の半導体装置の内部回路と前記第２の半導体装置の内部回路を仮想的なＪＴＡＧ対応装置と見なし、前記第１の半導体装置の高速入出力回路及び高速インターフェース用外部端子と、前記第２の半導体装置の高速入出力回路及び高速インターフェース用外部端子と、前記信号伝送線とを含む部分を仮想的なＪＴＡＧ非対応装置と見なしてＪＴＡＧ試験を行うことを特徴とする基板の試験方法。
8. ＪＴＡＧ非対応の高速インターフェース用外部端子と、ＪＴＡＧ対応の外部端子と、前記高速インターフェース用外部端子と内部回路の間の信号入出力を実行する高速入出力回路と、前記内部回路と前記高速入出力回路との間に挿入されたバウンダリスキャンフリップフロップと、セレクタを備え、前記セレクタにより前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップと前記挿入されたバウンダリスキャンフリップフロップとでバウンダリスキャン用のチェーンを形成するか前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップのみでバウンダリスキャン用のチェーンを形成するかを選択可能な第１の半導体装置と、
   前記第１の半導体装置の高速インターフェース用外部端子と信号伝送線で接続される高速インターフェース用外部端子と当該高速インターフェース用外部端子と内部回路の間の信号入出力を実行する高速入出力回路とＪＴＡＧ対応の外部端子を備えた第２の半導体装置を搭載した基板の試験方法において、
   前記第２の半導体装置の前記内部回路と前記高速入出力回路との間にバウンダリスキャンフリップフロップが挿入されている場合は、前記第１の半導体装置において前記セレクタにより前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップと前記挿入されたバウンダリスキャンフリップフロップとでバウンダリスキャン用のチェーンを形成することを選択し、
   前記第２の半導体装置の前記内部回路と前記高速入出力回路との間にバウンダリスキャンフリップフロップが挿入されていない場合は、前記第１の半導体装置において前記セレクタにより前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップのみでバウンダリスキャン用のチェーンを形成することを選択して
   ＪＴＡＧ試験を行うことを特徴とする基板の試験方法。
9. ＪＴＡＧ非対応の高速インターフェース用外部端子と、ＪＴＡＧ対応の外部端子と、前記高速インターフェース用外部端子と内部回路の間の信号入出力を実行する高速入出力回路と、前記内部回路と前記高速入出力回路との間に挿入されたバウンダリスキャンフリップフロップと、前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップ用であって外部からデータを入力するデータ入力端子と外部にデータを出力するデータ出力端子と前記データ入力端子とデータ出力端子との間を短絡するバイパスレジスタと選択手段を有する第１のコントローラと、前記挿入されたバウンダリスキャンフリップフロップ用であって外部からデータを入力するデータ入力端子と外部にデータを出力するデータ出力端子と前記データ入力端子とデータ出力端子との間を短絡するバイパスレジスタと選択手段を有する第２のコントローラを備え、前記第１のコントローラの前記データ出力端子と前記第２のコントローラの前記データ入力端子あるいは前記第１のコントローラの前記データ入力端子と前記第２のコントローラの前記データ出力端子が接続され、前記第１のコントローラと前記第２のコントロ−ラは、それぞれの前記データ入力端子から順次入力されたデータをそれぞれの前記バウンダリスキャンフリップフロップのチェーンに送出して当該チェーンを一周したデータを受け入れるとともに前記入力されたデータをそれぞれのバイパスレジスタに書き込み、それぞれの前記選択手段により、それぞれのバウンダリフリップフロップのチェーンを一周したデータとそれぞれの前記バイパスレジスタに書き込まれたデータの何れかをそれぞれの前記データ出力端子に出力する第１の半導体装置と、
   前記第１の半導体装置の高速インターフェース用外部端子と信号伝送線で接続される高速インターフェース用外部端子と、当該高速インターフェース用外部端子と内部回路の間の信号入出力を実行する高速入出力回路と、ＪＴＡＧ対応の外部端子を備えた第２の半導体装置を搭載した基板の試験方法において、
   前記第２の半導体装置の前記内部回路と前記高速入出力回路との間にバウンダリスキャンフリップフロップが挿入されている場合は、前記第１のコントローラの前記選択手段と前記第２のコントローラの前記選択手段はともにそれぞれの前記バウンダリフリップフロップのチェーンを一周したデータを選択してそれぞれの前記データ出力端子に出力し、
   前記第２の半導体装置の前記内部回路と前記高速入出力回路との間にバウンダリスキャンフリップフロップが挿入されていない場合は、前記第１のコントローラの前記選択手段は前記バウンダリフリップフロップのチェーンを一周したデータを選択して前記データ出力端子に出力し、前記第２のコントローラの前記選択手段は前記バイパスレジスタに書き込まれたデータを選択して前記データ出力端子に出力することによりＪＴＡＧ試験を行うことを特徴とする基板の試験方法。
10. ＪＴＡＧ非対応の高速インターフェース用外部端子と、ＪＴＡＧ対応の外部端子と、前記高速インターフェース用外部端子と内部回路の間の信号入出力を実行する高速入出力回路と、前記内部回路と前記高速入出力回路との間に挿入されたバウンダリスキャンフリップフロップと、前記ＪＴＡＧ対応の外部端子のバウンダリスキャンフリップフロップ用であって外部からデータを入力するデータ入力端子と外部にデータを出力するデータ出力端子と前記データ入力端子とデータ出力端子との間を短絡するバイパスレジスタと選択手段を有する第１のコントローラと、前記挿入されたバウンダリスキャンフリップフロップ用であって外部からデータを入力するデータ入力端子と外部にデータを出力するデータ出力端子と前記データ入力端子とデータ出力端子との間を短絡するバイパスレジスタと選択手段を有する第２のコントローラを備え、前記第１のコントローラの前記データ出力端子と前記第２のコントローラの前記データ入力端子あるいは前記第１のコントローラの前記データ入力端子と前記第２のコントローラの前記データ出力端子が接続され、前記第１のコントローラと前記第２のコントロ−ラは、それぞれの前記データ入力端子から順次入力されたデータをそれぞれの前記バウンダリスキャンフリップフロップのチェーンに送出して当該チェーンを一周したデータを受け入れるとともに前記入力されたデータをそれぞれのバイパスレジスタに書き込み、それぞれの前記選択手段により、それぞれのバウンダリフリップフロップのチェーンを一周したデータとそれぞれの前記バイパスレジスタに書き込まれたデータの何れかをそれぞれの前記データ出力端子に出力する半導体装置であって、前記内部回路に前記高速インターフェース用外部端子と接続された記憶回路を有する半導体装置の当該記憶回路にデータを書き込むデータ書込方法において、
    前記第１のコントローラの前記選択手段は前記バイパスレジスタに書き込まれたデータを選択して前記データ出力端子に出力し、前記第２のコントローラの前記選択手段は前記バウンダリフリップフロップのチェーンを一周したデータを選択して前記データ出力端子に出力することにより、前記第２のコントローラと前記内部回路と前記高速入出力回路との間に挿入されたバウンダリスキャンフリップフロップを用いて前記記憶回路にデータを書き込むことを特徴とする半導体装置の記憶回路にデータを書き込むデータ書込方法。

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