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JP2006216636A - Composite laminated electronic component - Google Patents

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JP2006216636A
JP2006216636A JP2005025946A JP2005025946A JP2006216636A JP 2006216636 A JP2006216636 A JP 2006216636A JP 2005025946 A JP2005025946 A JP 2005025946A JP 2005025946 A JP2005025946 A JP 2005025946A JP 2006216636 A JP2006216636 A JP 2006216636A
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JP
Japan
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ppm
bonding
layer
linear expansion
varistor
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Pending
Application number
JP2005025946A
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Japanese (ja)
Inventor
Hidenobu Umeda
秀信 梅田
Takahiro Sato
高弘 佐藤
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TDK Corp
Original Assignee
TDK Corp
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Publication date
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a composite laminated electronic component in which a varistor element portion and an inductor element portion can be bonded and integrated surely without causing any crack, thickness of an intermediate bonding layer can be set as thin as possible, and the component can be made compact. <P>SOLUTION: The composite laminated electronic component comprises a varistor element portion (10), an inductor element portion (20), and an intermediate bonding layer (50) being interposed to bond both element portions. The intermediate bonding layer (50) is constituted by laying first through N-th layers (N is an integer of 2 or above) of bonding film having different compositions in layers wherein the total thickness is 240 μm or less, difference in linear expansion coefficient between the inductor element portion and the first bonding film touching it is within 1 (ppm/K), difference in linear expansion coefficient between adjacent bonding films constituting other N-1 bonding interfaces is within 2 (ppm/K), and difference in linear expansion coefficient between the varistor element portion and the N-th bonding film touching it is within 2 (ppm/K). <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部と、これらの双方のブロックを接合するために介在される接合中間層とを有する複合積層型電子部品に関し、特に、2つの素子部をクラックの発生等が生じることなく確実に接合・一体化させることができ、しかも、接合のための接合中間層の厚さを極力薄く設定することができる複合積層型電子部品に関する。   The present invention relates to a composite laminated type having a varistor element part having a varistor layer and an internal electrode, an inductor element part having a ferrite layer and an internal conductor, and a joining intermediate layer interposed for joining both blocks. Regarding electronic components, in particular, the two element parts can be reliably joined and integrated without generating cracks, and the thickness of the joining intermediate layer for joining can be set as thin as possible. The present invention relates to a composite laminated electronic component.

コンピュータ機器等では、機器自らノイズを発生させないように、また、外部から機器内にノイズを侵入させないように、回路基板の入出力部や回路途中にフェライトチップやコンデンサチップやバリスタ等が組み込まれている。   In computer equipment etc., ferrite chips, capacitor chips, varistors, etc. are incorporated in the input / output part of the circuit board and in the middle of the circuit so that the equipment itself does not generate noise and also does not enter the equipment from the outside. Yes.

しかしながら、積層型バリスタ、インダクタ(フェライトチップ)、コンデンサチップ等の多くの部品を回路基板に付加すると、これらの部品が基板面積を多く占有してしまい、実装スペースが拡大してしまうという問題がある。また、部品点数が増えることによりコストアップの問題が生じてしまう。   However, if many parts such as a multilayer varistor, inductor (ferrite chip), capacitor chip, etc. are added to the circuit board, these parts occupy a large area of the board, resulting in an increase in mounting space. . In addition, an increase in the number of parts causes a problem of cost increase.

このような問題に対して各素子チップを互いに接合させた状態で一体化焼結させて複合部品をつくり、部品のコンパクト化、実装スペースの削減化等を図る試みがなされている。   In order to deal with such problems, attempts have been made to make a composite part by integrally sintering each element chip in a state where the element chips are joined to each other, thereby reducing the size of the part and reducing the mounting space.

特に、一体化焼結が困難とされているバリスタとインダクタ(フェライトチップ)の一体化に関する先行技術として、例えば、特開平7−220906号公報には、層はがれやデラミネ−ションやクラックを抑制した複合機能素子を提供することを目的とし、バリスタ特性を有する半導体磁器と、磁性材料磁器を接合して一体成形する場合において、半導体磁器と磁性材料磁器の双方にBi23およびガラス組成物を添加する旨の提案がなされている。しかしながら、この提案においても依然として半導体磁器と磁性体磁器の界面での接合面にクラックが生じやすい傾向があり、さらには、製品化に十分なだけの接合力を得ることは極めて困難といえる。 In particular, as a prior art related to the integration of a varistor and an inductor (ferrite chip), which is difficult to be integrated and sintered, for example, in Japanese Patent Application Laid-Open No. 7-220906, layer peeling, delamination and cracks are suppressed. In order to provide a composite functional element, in the case where a semiconductor ceramic having varistor characteristics and a magnetic material ceramic are joined and integrally molded, Bi 2 O 3 and a glass composition are added to both the semiconductor ceramic and the magnetic material ceramic. Proposals have been made to add it. However, even in this proposal, cracks still tend to occur on the joint surface at the interface between the semiconductor ceramic and the magnetic ceramic, and it can be said that it is extremely difficult to obtain a joint force sufficient for commercialization.

また、特開平7−22210号公報には、バリスタ特性を備える半導体磁器とFe−Ni−Zn系材料を主成分とする磁性体磁器とを積層して一体成形する場合において、半導体磁器と磁性体磁器の双方にBiを添加するように構成する旨の提案がなされている。しかしながら、この提案においても、上記の先行技術と同様に、半導体磁器と磁性体磁器の界面での接合面にはクラックが生じやすく、さらには、製品化に十分なだけの接合力を得ることは極めて困難といえる。   Japanese Patent Laid-Open No. 7-22210 discloses a case where a semiconductor ceramic having a varistor characteristic and a magnetic ceramic mainly composed of an Fe—Ni—Zn-based material are laminated and integrally formed. Proposals have been made to configure Bi to be added to both porcelains. However, in this proposal as well, as in the above prior art, cracks are likely to occur at the bonding surface at the interface between the semiconductor ceramic and the magnetic ceramic, and furthermore, it is possible to obtain a bonding force sufficient for commercialization. It can be said that it is extremely difficult.

また、特開平9−283339号公報には、インダクタブロックとバリスタブロックとの間に、磁性体組成物およびバリスタ組成物の混合物からなる中間層を設ける旨の提案がなされている。しかしながら、単に混合物からなる中間層を設けることのみでは、磁性体組成物側へのクラックの発生を避けることは難しい。さらに、中間層の厚さを極力薄くして素子全体のコンパクト化を図ることも困難であるといえる。   Japanese Patent Laid-Open No. 9-283339 proposes that an intermediate layer made of a mixture of a magnetic material composition and a varistor composition is provided between the inductor block and the varistor block. However, it is difficult to avoid the occurrence of cracks on the magnetic composition side simply by providing an intermediate layer made of a mixture. Furthermore, it can be said that it is difficult to make the entire device compact by reducing the thickness of the intermediate layer as much as possible.

また、本願発明が接合対象の片側素子として特定しているインダクタ素子部は、その素地が非磁性フェライトからなり、いわゆる空芯コイルを形成するものである。空芯コイルを構成するインダクタは、より高い周波数領域まで良好な特性を示すという長所がある代わりに、芯体が非磁性であるためにコイルを多く巻かなければならないというスペース上の問題があり、インダクタ自体の大きさは、通常の磁性フェライト素地を用いる場合と比べてわずかに大きくなってしまう。そのため、接合のために設けられる中間層の厚さをできるだけ薄くして、複合一体化焼結物のコンパクト化を図ることが要求されるという特殊な事情がある。   Further, the inductor element portion specified by the present invention as the one-side element to be joined is made of nonmagnetic ferrite and forms a so-called air-core coil. Inductors that make up an air-core coil have the advantage of exhibiting good characteristics up to a higher frequency range, but have the problem of space that the coil must be wound many times because the core is non-magnetic. The size of the inductor itself is slightly larger than when a normal magnetic ferrite substrate is used. Therefore, there is a special circumstance that it is required to make the composite layered sintered product compact by reducing the thickness of the intermediate layer provided for joining as much as possible.

特開平7−220906号公報Japanese Patent Laid-Open No. 7-220906 特開平7−22210号公報JP 7-22210 A 特開平9−283339号公報Japanese Patent Laid-Open No. 9-283339

このような実状のもとに本発明は創案されたものであって、その目的は、バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部とをクラックの発生等が生じることなく確実に接合・一体化させることができ、しかも、接合のための接合中間層の厚さを極力薄く設定することができ、部品のコンパクト化が図れる複合積層型電子部品を提供することにある。   The present invention was devised based on such a situation, and its purpose is to generate cracks in a varistor element part having a varistor layer and an internal electrode, and an inductor element part having a ferrite layer and an internal conductor. Providing a composite multilayer electronic component that can be securely joined and integrated without causing any problems, etc., and the thickness of the joining intermediate layer for joining can be set as thin as possible. There is to do.

このような課題を解決するために、本発明は、バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部と、これらの双方の素子部を接合するために介在される接合中間層とを有する複合積層型電子部品であって、前記フェライト層は、非磁性のZn系フェライトからなり、前記バリスタ層は、その主成分がZnOからなり、前記接合中間層は、組成の異なる第1番目から第N番目までのN層(Nは2以上の整数)の接合膜を積層することにより構成されるとともに、それらの総和厚さが240μm以下であり、前記フェライト層と、これに接する第1番目の接合膜との相互の線膨張率の差が1(ppm/K)以内であり、それ以外のN−1箇所の接合界面を構成する隣接する接合膜同士の相互の線膨張率の差が2(ppm/K)以内であり、前記バリスタ層と、これに接する第N番目の接合膜との相互の線膨張率の差が2(ppm/K)以内に構成される。   In order to solve such a problem, the present invention provides a varistor element part having a varistor layer and an internal electrode, an inductor element part having a ferrite layer and an internal conductor, and an intervening element for joining both of these element parts. The ferrite layer is made of non-magnetic Zn-based ferrite, the varistor layer is made of ZnO as a main component, and the bonding intermediate layer is It is configured by laminating first to N-th N layers (N is an integer of 2 or more) having different compositions, and has a total thickness of 240 μm or less. The difference between the linear expansion coefficients of the first bonding film in contact with the first bonding film is within 1 (ppm / K), and the adjacent bonding films constituting the N-1 bonding interface other than the first bonding film are adjacent to each other. of The difference in expansion coefficient is within 2 (ppm / K), and the difference between the linear expansion coefficients of the varistor layer and the Nth bonding film in contact with the varistor layer is within 2 (ppm / K). .

また、本発明の好ましい態様として、前記接合中間層は、組成の異なる第1番目から第2番目までの2層の接合膜を積層することにより構成されるとともに、それらの総和厚さが240μm以下であり、前記フェライト層の線膨張率をαf(ppm/K)、これに接する第1番目の接合膜の線膨張率をαC1(ppm/K)、前記第1番目の接合膜と接する第2番目の接合膜の線膨張率をαC2(ppm/K)、前記第2番目の接合膜と接するバリスタ層の線膨張率をαV(ppm/K)とした場合、
αf(ppm/K)−αC1(ppm/K)≦1.0(ppm/K)
αC1 (ppm/K)−αC2(ppm/K)≦2.0(ppm/K)
αC2 (ppm/K)−αv(ppm/K)≦2.0(ppm/K)
の関係を満たしてなるように構成される。
As a preferred embodiment of the present invention, the bonding intermediate layer is formed by laminating two layers of first to second bonding films having different compositions, and the total thickness thereof is 240 μm or less. The coefficient of linear expansion of the ferrite layer is α f (ppm / K), the coefficient of linear expansion of the first bonding film in contact with this is α C1 (ppm / K), and the first bonding film is in contact with the first bonding film. When the linear expansion coefficient of the second bonding film is α C2 (ppm / K) and the linear expansion coefficient of the varistor layer in contact with the second bonding film is α V (ppm / K),
α f (ppm / K) −α C1 (ppm / K) ≦ 1.0 (ppm / K)
α C1 (ppm / K) −α C2 (ppm / K) ≦ 2.0 (ppm / K)
α C2 (ppm / K) −α v (ppm / K) ≦ 2.0 (ppm / K)
It is configured to satisfy the relationship.

また、本発明の好ましい態様として、前記接合中間層は、組成の異なる第1番目から第3番目までの3層の接合膜を積層することにより構成されるとともに、それらの総和厚さが240μm以下であり、前記フェライト層の線膨張率をαf(ppm/K)、これに接する第1番目の接合膜の線膨張率をαC1(ppm/K)、前記第1番目の接合膜と接する第2番目の接合膜の線膨張率をαC2(ppm/K)、前記第2番目の接合膜と接する第3番目の接合膜の線膨張率をαC3(ppm/K)、前記第3番目の接合膜と接するバリスタ層の線膨張率をαV(ppm/K)とした場合、
αf(ppm/K)−αC1(ppm/K)≦1.0(ppm/K)
αC1 (ppm/K)−αC2(ppm/K)≦2.0(ppm/K)
αC2 (ppm/K)−αC3(ppm/K)≦2.0(ppm/K)
αC3 (ppm/K)−αv(ppm/K)≦2.0(ppm/K)
の関係を満たしてなるように構成される。
As a preferred embodiment of the present invention, the bonding intermediate layer is constituted by laminating first to third bonding films having different compositions, and a total thickness thereof is 240 μm or less. The coefficient of linear expansion of the ferrite layer is α f (ppm / K), the coefficient of linear expansion of the first bonding film in contact with this is α C1 (ppm / K), and the first bonding film is in contact with the first bonding film. The linear expansion coefficient of the second bonding film is α C2 (ppm / K), the linear expansion coefficient of the third bonding film in contact with the second bonding film is α C3 (ppm / K), and the third When the linear expansion coefficient of the varistor layer in contact with the second bonding film is α V (ppm / K),
α f (ppm / K) −α C1 (ppm / K) ≦ 1.0 (ppm / K)
α C1 (ppm / K) −α C2 (ppm / K) ≦ 2.0 (ppm / K)
α C2 (ppm / K) −α C3 (ppm / K) ≦ 2.0 (ppm / K)
α C3 (ppm / K) −α v (ppm / K) ≦ 2.0 (ppm / K)
It is configured to satisfy the relationship.

また、本発明の好ましい態様として、前記非磁性のZn系フェライトは、ZnまたはFeの一部をNi,Mg,Mn,Cuの少なくとも1種で置換された組成を含み構成される。   As a preferred embodiment of the present invention, the nonmagnetic Zn-based ferrite includes a composition in which a part of Zn or Fe is substituted with at least one of Ni, Mg, Mn, and Cu.

また、本発明の好ましい態様として、前記接合中間層を構成する各接合膜は、それぞれ、前記フェライト層を構成する組成成分と酸化亜鉛(ZnO)を所定の割合で混合することにより構成される。   As a preferred embodiment of the present invention, each bonding film constituting the bonding intermediate layer is configured by mixing a composition component constituting the ferrite layer and zinc oxide (ZnO) at a predetermined ratio.

また、本発明の好ましい態様として、前記接合中間層は、K,Na,またはLiが含有され構成される。   As a preferred embodiment of the present invention, the joining intermediate layer contains K, Na, or Li.

また、本発明の好ましい態様として、前記非磁性のZn系フェライトは、酸化鉄がFe23換算で40〜50モル%、酸化亜鉛がZnO換算で残部モル%含有されており、前記バリスタ層は、その主成分であるZnOが95〜98モル%含有されてなるように構成される。 As a preferred embodiment of the present invention, the nonmagnetic Zn-based ferrite contains iron oxide in an amount of 40 to 50 mol% in terms of Fe 2 O 3 , and zinc oxide in a remaining mol% in terms of ZnO, and the varistor layer Is configured to contain 95 to 98 mol% of ZnO as its main component.

本発明の複合積層型電子部品は、バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部と、これらの双方の素子部を接合するために介在される接合中間層とを有し、その接合中間層は、組成の異なる第1番目から第N番目までのN層(Nは2以上の整数)の接合膜を積層することにより構成されるとともに、それらの総和厚さが240μm以下であり、インダクタ素子部のフェライト層と、これに接する第1番目の接合膜との相互の線膨張率の差が1(ppm/K)以内であり、それ以外のN−1箇所の接合界面を構成する隣接する接合膜同士の相互の線膨張率の差が2(ppm/K)以内であり、バリスタ素子部のバリスタ層と、これに接する第N番目の接合膜との相互の線膨張率の差が2(ppm/K)以内であるように構成しているので、接合界面におけるクラックの発生等が生じることなく確実に接合・一体化させることができ、しかも、接合のための接合中間層の厚さを極力薄く設定することができて部品のコンパクト化が図れる。   The composite multilayer electronic component of the present invention includes a varistor element part having a varistor layer and an internal electrode, an inductor element part having a ferrite layer and an internal conductor, and a junction intermediate interposed for joining both of these element parts. The junction intermediate layer is formed by stacking first to N-th N-layer junction films (N is an integer of 2 or more) having different compositions, and the sum of them. The thickness is 240 μm or less, the difference in linear expansion coefficient between the ferrite layer of the inductor element portion and the first bonding film in contact therewith is within 1 (ppm / K), and other N− The difference in linear expansion coefficient between adjacent bonding films constituting one bonding interface is within 2 (ppm / K), and the varistor layer of the varistor element portion and the Nth bonding film in contact with the varistor layer The difference in linear expansion coefficient between the two is 2 ppm / K), it is possible to reliably bond and integrate without generating cracks at the bonding interface, and to reduce the thickness of the bonding intermediate layer for bonding. It can be set as thin as possible, and the parts can be made compact.

本発明は、バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部と、これらの双方の素子部を接合するために介在される接合中間層とを有する複合積層型電子部品に関するものであり、本発明の要部は、従来より接合が困難とされていた上記の双方の素子部の接合を確実に行なえるようにした接合中間層の仕様の設定にある。   The present invention relates to a composite laminate having a varistor element portion having a varistor layer and an internal electrode, an inductor element portion having a ferrite layer and an internal conductor, and a joining intermediate layer interposed to join both of the element portions. The main part of the present invention lies in the setting of the specifications of the joining intermediate layer that can surely join both of the above-described element parts, which has been difficult to join conventionally.

本発明の要部である接合中間層の仕様設定の説明をする前に、複合積層型電子部品の一例の全体構成の説明を図1〜図2を参照しつつ説明する。なお、図示例はあくまでもバリスタ素子部とインダクタ素子部を接合する状態を模式的に示すためのものであり、これにチップコンデンサ等をさらに積層付加するようにモディファイした部品としてもよい。   Before describing the specification setting of the joining intermediate layer, which is the main part of the present invention, an explanation of the overall configuration of an example of a composite multilayer electronic component will be given with reference to FIGS. Note that the illustrated example is merely for schematically showing a state in which the varistor element portion and the inductor element portion are joined, and a modified component in which a chip capacitor or the like is further added thereto may be used.

図1は、複合積層型電子部品を示す斜視図である。図2は、複合積層型電子部品の積層構造を分かりやすく説明するための積層体の分解斜視図である。   FIG. 1 is a perspective view showing a composite laminated electronic component. FIG. 2 is an exploded perspective view of a laminated body for easy understanding of the laminated structure of the composite laminated electronic component.

複合積層型電子部品100は、図1に示されるように、略直方体形状の積層体1を備えており、積層体1により積層型電子部品100の本体が構成される。積層体1は、それぞれ対向する一対の側面9a,9bと、一対の側面9c,9dと、一対の上面9e及び底面9fとを有し、これらの各面9a〜9fにより略直方体形状を呈している。なお、底面9fは、複合積層型電子部品100が外部基板に実装されたときに、当該外部基板に対向する面である。   As shown in FIG. 1, the composite multilayer electronic component 100 includes a substantially rectangular parallelepiped laminate 1, and the laminate 1 constitutes a main body of the multilayer electronic component 100. The laminated body 1 has a pair of side surfaces 9a and 9b facing each other, a pair of side surfaces 9c and 9d, and a pair of top surfaces 9e and bottom surfaces 9f, and these surfaces 9a to 9f have a substantially rectangular parallelepiped shape. Yes. The bottom surface 9f is a surface facing the external substrate when the composite multilayer electronic component 100 is mounted on the external substrate.

また、複合積層型電子部品100は、積層体1の側面9a上に形成された入力端子(第1の端子電極)3と、側面9b上に形成された出力端子(第2の端子電極)5と、側面9c,9d上に形成された一対のグランド端子(第3の端子電極)7とを備えている。入力端子3は、側面9aの全面を覆い、更にその一部が各面9c〜9f上に回りこんで形成されている。出力端子5は、側面9bの全面を覆い、更にその一部が各面9c〜9f上に回り込んで形成されている。各グランド端子7は、積層体1の積層方向に帯状に伸びると共に、更にその両端部が上面9e及び底面9fに回り込んで形成されている。   The composite multilayer electronic component 100 includes an input terminal (first terminal electrode) 3 formed on the side surface 9a of the multilayer body 1 and an output terminal (second terminal electrode) 5 formed on the side surface 9b. And a pair of ground terminals (third terminal electrodes) 7 formed on the side surfaces 9c and 9d. The input terminal 3 covers the entire surface of the side surface 9a, and a part thereof is formed so as to wrap around the surfaces 9c to 9f. The output terminal 5 covers the entire surface of the side surface 9b, and a part of the output terminal 5 wraps around the surfaces 9c to 9f. Each ground terminal 7 extends in a strip shape in the stacking direction of the stacked body 1, and further, both end portions thereof are formed to wrap around the upper surface 9 e and the bottom surface 9 f.

本発明における複合積層型電子部品100は、図2に示されるように積層体1の構成部材としてバリスタ素子部10と、インダクタ素子部20とを有している。   The composite multilayer electronic component 100 according to the present invention includes a varistor element portion 10 and an inductor element portion 20 as constituent members of the multilayer body 1 as shown in FIG.

〔バリスタ素子部10についての説明〕
まず、バリスタ素子部10の構成について説明する。バリスタ素子部10は、いわゆる内部電極であるホット電極B1、グランド電極B2及びそれらの導出部B1a,B2aがそれぞれ形成されたバリスタ用グリーンシートA2,A3を含む複数(本第1実施形態では4枚)のバリスタ用グリーンシートA1〜A4が積層されることにより構成される。ホット電極B1は信号用のバリスタ電極であり、グランド電極B2は接地用のバリスタ電極である。
[Description of Varistor Element Unit 10]
First, the configuration of the varistor element unit 10 will be described. The varistor element section 10 includes a plurality of varistor green sheets A2 and A3 on which hot electrodes B1 and ground electrodes B2 which are so-called internal electrodes and lead-out sections B1a and B2a are formed (four sheets in the first embodiment). ) Varistor green sheets A1 to A4 are laminated. The hot electrode B1 is a varistor electrode for signals, and the ground electrode B2 is a varistor electrode for grounding.

実際の複合積層型電子部品100は、バリスタ用グリーンシートA1〜A4間の境界が視認できない程度に一体化されている。バリスタ用グリーンシートA1〜A4は、焼成されることによりバリスタ層として機能する。   The actual composite multilayer electronic component 100 is integrated to such an extent that the boundaries between the varistor green sheets A1 to A4 cannot be visually recognized. The varistor green sheets A1 to A4 function as a varistor layer by firing.

バリスタ用グリーンシートA1〜A4は、例えばZnO、Co34、Pr611、CaCO3、SiO2の混合紛を原料としたスラリーをドクターブレード法によってフィルム上に塗布することで形成される。このバリスタ用グリーンシートA1〜A4の組成により、印加される電圧に対して抵抗値が非直線的に変化する電圧非直線性が発現することとなる。また、バリスタ用グリーンシートA1〜A4の厚みは、例えば30μm程度である。なお、バリスタ用グリーンシートA1〜A4の組成については後に詳述する。 The varistor green sheets A1 to A4 are formed, for example, by applying a slurry using a mixed powder of ZnO, Co 3 O 4 , Pr 6 O 11 , CaCO 3 , and SiO 2 as a raw material on a film by a doctor blade method. . Due to the composition of the varistor green sheets A1 to A4, voltage non-linearity in which the resistance value changes non-linearly with respect to the applied voltage appears. The thickness of the varistor green sheets A1 to A4 is, for example, about 30 μm. The composition of the varistor green sheets A1 to A4 will be described in detail later.

バリスタ用グリーンシートと電極との関係についてさらに詳述する。バリスタ用グリーンシートA2の表面には、ホット電極B1及び導出部B1aがそれぞれ形成されており、ホット電極B1は、バリスタ用グリーンシートA2よりも一回り小さな略長方形状を呈している。ホット電極B1には、一方の短辺の中央部に導出部B1aが一体的に形成されている。ホット電極B1の導出部B1aは、略矩形状を呈しており、バリスタ用グリーンシートA2の縁に引き出され、その端部がバリスタ用グリーンシートA2の端面に露出している。このため、ホット電極B1の導出部B1aは、入力端子3に電気的に接続される。   The relationship between the varistor green sheet and the electrode will be described in further detail. A hot electrode B1 and a lead-out portion B1a are formed on the surface of the varistor green sheet A2, and the hot electrode B1 has a substantially rectangular shape that is slightly smaller than the varistor green sheet A2. The hot electrode B1 is integrally formed with a lead-out portion B1a at the center of one short side. The lead-out part B1a of the hot electrode B1 has a substantially rectangular shape, is drawn to the edge of the varistor green sheet A2, and its end is exposed at the end face of the varistor green sheet A2. For this reason, the lead-out part B1a of the hot electrode B1 is electrically connected to the input terminal 3.

バリスタ用グリーンシートA3の表面には、グランド電極B2及び導出部B2aがそれぞれ形成されている。グランド電極B2は、バリスタ用グリーンシートA3よりも一回り小さな略長方形状を呈している。グランド電極B2には、両短辺の中央部に一対の導出部B2aがそれぞれ一体的に形成されている。グランド電極B2の導出部B2aは、略矩形状を呈しており、バリスタ用グリーンシートA3の縁に引き出され、その端部がバリスタ用グリーンシートA3の端面に露出している。このため、グランド電極B2の導出部B2aは、各グランド端子7にそれぞれ接続されることとなる。   A ground electrode B2 and a lead-out portion B2a are formed on the surface of the varistor green sheet A3. The ground electrode B2 has a substantially rectangular shape that is slightly smaller than the varistor green sheet A3. In the ground electrode B2, a pair of lead-out portions B2a are integrally formed at the center of both short sides. The lead-out part B2a of the ground electrode B2 has a substantially rectangular shape, is drawn out to the edge of the varistor green sheet A3, and its end is exposed at the end face of the varistor green sheet A3. For this reason, the lead-out part B2a of the ground electrode B2 is connected to each ground terminal 7 respectively.

以上のように、各バリスタ用グリーンシートA1〜A4が積層され、ホット電極B1とグランド電極B2とがバリスタ用グリーンシートA2を挟むことで、バリスタVが構成される。なお、ホット電極B1、グランド電極B2及び各導出部B1a,B2aは、それぞれ例えば、Pdを主成分とするペーストをバリスタ用グリーンシートA2,A3にスクリーン印刷することにより形成される。ホット電極B1、グランド電極B2及び導出部B1a,B2aの厚みは、例えば5μm程度に設定される。   As described above, the varistor green sheets A1 to A4 are laminated, and the varistor V is configured by sandwiching the varistor green sheet A2 between the hot electrode B1 and the ground electrode B2. The hot electrode B1, the ground electrode B2, and the lead-out portions B1a and B2a are formed, for example, by screen-printing a paste mainly composed of Pd on the varistor green sheets A2 and A3. The thicknesses of the hot electrode B1, the ground electrode B2, and the lead-out portions B1a and B2a are set to about 5 μm, for example.

〔インダクタ素子部20についての説明〕
次いで、インダクタ素子部20の一つの構成例について説明する。インダクタ素子部20は、フェライト層と内部導体を有するインダクタ素子部と、内部導体である導体パターンB3〜B13を備えるインダクタ用グリーンシートA6〜A11を含む複数(本第1実施形態では7枚)のインダクタ用グリーンシート(フェライト層)A5〜A12が積層されることにより構成される。実際の複合積層型電子部品100は、インダクタ用グリーンシートA5〜A12間の境界が視認できない程度に一体化されている。インダクタ用グリーンシートA5〜A12は、焼成されることにより絶縁層として機能する。
[Description of Inductor Element 20]
Next, one configuration example of the inductor element unit 20 will be described. The inductor element portion 20 includes a plurality (seven in this first embodiment) of inductor element portions having a ferrite layer and an inner conductor, and inductor green sheets A6 to A11 including conductor patterns B3 to B13 which are inner conductors. Inductor green sheets (ferrite layers) A5 to A12 are laminated. The actual composite multilayer electronic component 100 is integrated to such an extent that the boundary between the inductor green sheets A5 to A12 cannot be visually recognized. The inductor green sheets A5 to A12 function as an insulating layer when fired.

インダクタ用グリーンシートA5〜A12は、電気絶縁性を有する絶縁体である。   The inductor green sheets A5 to A12 are insulators having electrical insulation.

本発明におけるインダクタ用グリーンシートA5〜A12は、非磁性のZn系フェライトを原料としたスラリーをドクターブレード法によりフィルム上に塗布することで形成される。インダクタ用グリーンシートA5〜A12の厚みは、例えば20μm程度とされる。   The inductor green sheets A5 to A12 in the present invention are formed by applying a slurry made of nonmagnetic Zn-based ferrite as a raw material onto a film by a doctor blade method. The thickness of the inductor green sheets A5 to A12 is, for example, about 20 μm.

インダクタ用グリーンシートA6の表面には、各導体パターンB3,B8が互いに所定の間隔を有した状態でインダクタ用グリーンシートA6の長手方向に並設されている。各導体パターンB3,B8は、互いに電気的に絶縁されている。各導体パターンB3,B8は、それぞれコイル形成の略1/2ターンに相当し、略L字状に形成されている。各導体パターンB3,B8の一端には、導出部B3a,B8aがそれぞれ一体的に形成されている。各導体パターンB3,B8の導出部B3a,B8aは、インダクタ用グリーンシートA6の縁にそれぞれ引き出され、各端部がインダクタ用グリーンシートA6の端面にそれぞれ露出している。このため、導出部B3aは入力端子3と電気的に接続され,導出部B8aは出力端子5と電気的に接続されることとなる。   On the surface of the inductor green sheet A6, the conductor patterns B3 and B8 are juxtaposed in the longitudinal direction of the inductor green sheet A6 with a predetermined interval therebetween. The conductor patterns B3 and B8 are electrically insulated from each other. Each of the conductor patterns B3 and B8 corresponds to approximately 1/2 turn of coil formation, and is formed in an approximately L shape. Derived portions B3a and B8a are integrally formed at one end of each conductor pattern B3 and B8. The lead-out portions B3a and B8a of the conductor patterns B3 and B8 are respectively drawn out to the edge of the inductor green sheet A6, and the respective end portions are exposed at the end face of the inductor green sheet A6. For this reason, the lead-out part B3a is electrically connected to the input terminal 3, and the lead-out part B8a is electrically connected to the output terminal 5.

各導体パターンB3,B8の他端は、インダクタ用グリーンシートA6を厚み方向に貫通して形成されたスルーホール電極C1,C6と電気的に接続されている。このため、各導体パターンB3,B8は、積層体1が積層された状態で、スルーホール電極C1,C6を介して対応する各導体パターンB4,B9の一端とそれぞれ電気的に接続される。   The other end of each conductor pattern B3, B8 is electrically connected to through-hole electrodes C1, C6 formed through the inductor green sheet A6 in the thickness direction. Therefore, each conductor pattern B3, B8 is electrically connected to one end of each corresponding conductor pattern B4, B9 via the through-hole electrodes C1, C6 in a state where the multilayer body 1 is laminated.

インダクタ用グリーンシートA7の表面には、各導体パターンB4,B9が互いに所定の間隔を有した状態でインダクタ用グリーンシートA7の長手方向に並設されている。各導体パターンB4,B9は、互いに電気的に絶縁されている。各導体パターンB4,B9は、それぞれコイル形成の略3/4ターンに相当し、略U字状に形成されている。   On the surface of the inductor green sheet A7, the conductor patterns B4 and B9 are juxtaposed in the longitudinal direction of the inductor green sheet A7 with a predetermined distance therebetween. The conductor patterns B4 and B9 are electrically insulated from each other. Each of the conductor patterns B4 and B9 corresponds to approximately 3/4 turns of coil formation, and is formed in a substantially U shape.

各導体パターンB4,B9の一端には、積層体1が積層された状態で各スルーホール電極C1,C6と電気的に接続される領域がそれぞれ含まれている。各導体パターンB4,B9の他端は、インダクタ用グリーンシートA7を厚み方向に貫通して形成された各スルーホール電極C2,C7とそれぞれ電気的に接続されている。このため、各導体パターンB4,B9は、積層体1が積層された状態で、各スルーホール電極C2,C7を介して対応する各導体パターンB5,B10の一端とそれぞれ電気的に接続される。   One end of each conductor pattern B4, B9 includes a region electrically connected to each through-hole electrode C1, C6 in a state where the multilayer body 1 is laminated. The other end of each conductor pattern B4, B9 is electrically connected to each through-hole electrode C2, C7 formed through the inductor green sheet A7 in the thickness direction. Therefore, each conductor pattern B4, B9 is electrically connected to one end of each corresponding conductor pattern B5, B10 via each through-hole electrode C2, C7 in a state where the multilayer body 1 is laminated.

インダクタ用グリーンシートA8の表面には、各導体パターンB5,B10が互いに所定の間隔を有した状態でインダクタ用グリーンシートA8の長手方向に並設されている。各導体パターンB5,B10は、互いに電気的に絶縁されている。各導体パターンB5,B10は、それぞれコイル形成の略3/4ターンに相当し、略C字状に形成されている。各導体パターンB5,B10の一端には、積層体1が積層された状態で各スルーホール電極C2,C7と電気的に接続される領域がそれぞれ含まれている。各導体パターンB5,B10の他端は、インダクタ用グリーンシートA8を厚み方向に貫通して形成された各スルーホール電極C3,C8とそれぞれ電気的に接続されている。このため、各導体パターンB5,B10は、積層体1が積層された状態で、各スルーホール電極C3,C8を介して対応する各導体パターンB6,B11の一端とそれぞれ電気的に接続される。   On the surface of the inductor green sheet A8, the conductor patterns B5 and B10 are juxtaposed in the longitudinal direction of the inductor green sheet A8 with a predetermined distance therebetween. The conductor patterns B5 and B10 are electrically insulated from each other. Each of the conductor patterns B5 and B10 corresponds to approximately 3/4 turns of coil formation, and is formed in a substantially C shape. One end of each of the conductor patterns B5 and B10 includes a region electrically connected to each of the through-hole electrodes C2 and C7 in a state where the multilayer body 1 is laminated. The other end of each conductor pattern B5, B10 is electrically connected to each through-hole electrode C3, C8 formed through the inductor green sheet A8 in the thickness direction. Therefore, each conductor pattern B5, B10 is electrically connected to one end of each corresponding conductor pattern B6, B11 via each through-hole electrode C3, C8 in a state where the multilayer body 1 is laminated.

インダクタ用グリーンシートA9の表面には、各導体パターンB6,B11が互いに所定の間隔を有した状態でインダクタ用グリーンシートA9の長手方向に並設されている。各導体パターンB6,B11は、互いに電気的に絶縁されている。各導体パターンB6,B11は、それぞれコイル形成の略3/4ターンに相当し、略U字状に形成されている。各導体パターンB6,B11の一端には、積層体1が積層された状態で各スルーホール電極C3,C8と電気的に接続される領域がそれぞれ含まれている。各導体パターンB6,B11の他端は、インダクタ用グリーンシートA9を厚み方向に貫通して形成された各スルーホール電極C4,C9とそれぞれ電気的に接続されている。このため、各導体パターンB6,B11は、積層体1が積層された状態で、各スルーホール電極C4,C9を介して対応する各導体パターンB7,B12の一端とそれぞれ電気的に接続される。   On the surface of the inductor green sheet A9, the conductor patterns B6 and B11 are juxtaposed in the longitudinal direction of the inductor green sheet A9 with a predetermined distance therebetween. The conductor patterns B6 and B11 are electrically insulated from each other. Each of the conductor patterns B6 and B11 corresponds to approximately 3/4 turns of coil formation, and is formed in a substantially U shape. One end of each of the conductor patterns B6 and B11 includes a region electrically connected to each of the through-hole electrodes C3 and C8 in a state where the multilayer body 1 is laminated. The other end of each conductor pattern B6, B11 is electrically connected to each through-hole electrode C4, C9 formed through the inductor green sheet A9 in the thickness direction. Therefore, each conductor pattern B6, B11 is electrically connected to one end of each corresponding conductor pattern B7, B12 via each through-hole electrode C4, C9 in a state where the multilayer body 1 is laminated.

インダクタ用グリーンシートA10の表面には、各導体パターンB7,B12が互いに所定の間隔を有した状態でインダクタ用グリーンシートA10の長手方向に並設されている。各導体パターンB7,B12は、互いに電気的に絶縁されている。各導体パターンB7,B12は、それぞれコイル形成の略1/2ターンに相当し、略C字状に形成されている。各導体パターンB7,B12の一端には、積層体1が積層された状態で各スルーホール電極C4,C9と電気的に接続される領域がそれぞれ含まれている。各導体パターンB7,B12の他端は、インダクタ用グリーンシートA10を厚み方向に貫通して形成された各スルーホール電極C5,C10とそれぞれ電気的に接続されている。このため、各導体パターンB7,B12は、積層体1が積層された状態で、各スルーホール電極C5,C10を介して対応する導体パターンB13の各端部とそれぞれ電気的に接続される。   On the surface of the inductor green sheet A10, the conductor patterns B7 and B12 are juxtaposed in the longitudinal direction of the inductor green sheet A10 with a predetermined interval therebetween. The conductor patterns B7 and B12 are electrically insulated from each other. Each of the conductor patterns B7 and B12 corresponds to approximately 1/2 turn of coil formation, and is formed in a substantially C shape. One end of each of the conductor patterns B7 and B12 includes a region electrically connected to each of the through-hole electrodes C4 and C9 in a state where the multilayer body 1 is laminated. The other end of each conductor pattern B7, B12 is electrically connected to each through-hole electrode C5, C10 formed through the inductor green sheet A10 in the thickness direction. For this reason, each conductor pattern B7, B12 is each electrically connected with each edge part of the corresponding conductor pattern B13 via each through-hole electrode C5, C10 in the state which the laminated body 1 was laminated | stacked.

以上のように、各インダクタ用グリーンシートA5〜A11が積層され、各導体パターンB3〜B7が各スルーホール電極C1〜C4を介して相互に電気的に接続されることにより、1つのコイルが構成されることとなる。また、各導体パターンB8〜B12が各スルーホール電極C6〜C9を介して相互に電気的に接続されることにより、もう1つのコイルが構成されることとなる。   As described above, the inductor green sheets A5 to A11 are laminated, and the conductor patterns B3 to B7 are electrically connected to each other through the through-hole electrodes C1 to C4, thereby forming one coil. Will be. Moreover, another coil is comprised by each conductor pattern B8-B12 being mutually electrically connected via each through-hole electrode C6-C9.

インダクタ用グリーンシートA11の表面には、導体パターンB13がインダクタ用グリーンシートA11の長手方向に伸びて、略I字状に形成されている。導体パターンB13の両端に対応する位置には、積層体1が積層された状態で各スルーホール電極C5,C10と電気的に接続される領域がそれぞれ含まれている。これにより、2つのコイルが直列に電気的に接続される。   On the surface of the inductor green sheet A11, a conductor pattern B13 extends in the longitudinal direction of the inductor green sheet A11 and is formed in a substantially I shape. The positions corresponding to both ends of the conductor pattern B13 include regions that are electrically connected to the through-hole electrodes C5 and C10 in a state where the multilayer body 1 is laminated. Thereby, two coils are electrically connected in series.

なお、導体パターンB3〜B13及びスルーホール電極C1〜C11は、それぞれ例えば、Pdを主成分とするペーストをインダクタ用グリーンシートA6〜A11にスクリーン印刷することによって形成される。導体パターンB3〜B13の厚みは、例えば14μm程度とされる。   The conductor patterns B3 to B13 and the through-hole electrodes C1 to C11 are formed, for example, by screen-printing a paste mainly containing Pd on the inductor green sheets A6 to A11. The thickness of the conductor patterns B3 to B13 is, for example, about 14 μm.

接合中間層についての説明
バリスタ素子部10と、インダクタ素子部20との間には、これらの素子部を接合させるための接合中間層50が介在される。
[ Explanation of bonding interlayer ]
Between the varistor element portion 10 and the inductor element portion 20, a bonding intermediate layer 50 for bonding these element portions is interposed.

本発明における接合中間層50は、組成の異なる第1番目から第N番目までのN層の接合膜を積層することにより構成される(図2の例では3層の接合層A20〜A22が例示されている)。そして、本発明における接合中間層50を構成するN層の接合膜には、以下ような接合界面における線膨張率の設定が行われる。   The junction intermediate layer 50 in the present invention is configured by laminating first to Nth junction films having different compositions (in the example of FIG. 2, three junction layers A20 to A22 are illustrated). Have been). In the N-layer bonding film constituting the bonding intermediate layer 50 in the present invention, the following linear expansion coefficient is set at the bonding interface.

すなわち、インダクタ素子部20のいわゆる素地の主要部をなすフェライト層と、これに接する第1番目の接合膜との相互の線膨張率の差が1(ppm/K)以内(特に、好ましくは0.6(ppm/K)以内)であり、それ以外のN−1箇所の接合界面を構成する隣接する接合膜同士の相互の線膨張率の差が2(ppm/K)以内(特に、好ましくは1(ppm/K)以内)であり、バリスタ素子部10の素地の主要部をなすバリスタ層と、これに接する第N番目の接合膜との相互の線膨張率の差が2(ppm/K)以内(特に、好ましくは1(ppm/K)以内)となるように構成される。このように規定される所望の線膨張率の差が得られない時には、接合中間層50の厚さを後述するように薄層化させつつ、しかもインダクタ素子部20とバリスタ素子部10をクラックの発生なしに確実に接合・一体化させることができなくなってしまう。   That is, the difference in linear expansion coefficient between the ferrite layer forming the main part of the so-called substrate of the inductor element 20 and the first bonding film in contact with the ferrite layer is within 1 (ppm / K) (particularly preferably 0). .6 (ppm / K) or less, and the difference in linear expansion coefficient between adjacent bonding films constituting the other N-1 bonding interfaces is within 2 (ppm / K) (particularly preferable). Is within 1 (ppm / K)), and the difference in linear expansion coefficient between the varistor layer forming the main part of the base of the varistor element portion 10 and the Nth bonding film in contact therewith is 2 (ppm / K) (particularly preferably within 1 (ppm / K)). When the desired difference in linear expansion coefficient defined in this way cannot be obtained, the thickness of the junction intermediate layer 50 is reduced as will be described later, and the inductor element portion 20 and the varistor element portion 10 are cracked. It will no longer be possible to reliably join and integrate without occurrence.

Nは2以上の整数であり、好ましくは、N=2〜5、より好ましくはN=2〜4、さらに好ましくはN=2〜3とされる。Nの上限に特に制限はないが、Nが多くなるにつれて準備しておかなければならない接合膜の配合組成数が増えてしまう。   N is an integer of 2 or more, preferably N = 2 to 5, more preferably N = 2 to 4, and still more preferably N = 2 to 3. Although there is no restriction | limiting in particular in the upper limit of N, The compounding composition number of the joining film | membrane which must be prepared as N increases will increase.

このような接合中間層50の総和厚さは、240μm以下、好ましくは、180μm以下とされる。この値が240μmを超えると、接合のために設けられる接合中間層の厚さをできるだけ薄くして、複合一体化焼結物のコンパクト化を図るという本願の目的の一つが実現できなくなってしまう。すなわち、本願発明が接合の対象とする片側素子であるインダクタ素子部は、その素地が非磁性フェライトからなり、いわゆる空芯コイルを形成するものである。空芯コイルを構成するインダクタは、より高い周波数領域まで良好な特性を示すという長所がある代わりに、芯体が非磁性であるためにコイルを多く巻かなければならないというスペース上の問題があり、インダクタ自体の大きさは、通常の磁性フェライト素地を用いる場合と比べて大きくなる傾向にある。そのため、接合のために設けられる中間層の厚さをできるだけ薄くして、複合一体化焼結物のコンパクト化を図ることが要求されるのである。   The total thickness of the joining intermediate layer 50 is 240 μm or less, preferably 180 μm or less. If this value exceeds 240 μm, one of the purposes of the present application, which is to make the composite integrated sintered product compact by reducing the thickness of the joining intermediate layer provided for joining as much as possible, cannot be realized. That is, the inductor element portion, which is a one-side element to be joined by the present invention, is made of nonmagnetic ferrite and forms a so-called air-core coil. Inductors that make up an air-core coil have the advantage of exhibiting good characteristics up to a higher frequency range, but have the problem of space that the coil must be wound many times because the core is non-magnetic. The size of the inductor itself tends to be larger than when a normal magnetic ferrite substrate is used. Therefore, it is required to reduce the thickness of the intermediate layer provided for joining as much as possible to achieve a compact composite integrated sintered product.

接合中間層50を構成する接合膜の数Nを具体的な数に限定して説明する。   The description will be made by limiting the number N of the bonding films constituting the bonding intermediate layer 50 to a specific number.

N=2の場合には、図3に示されるような接合の構成とされる。すなわち、図3に示されるように接合中間層50は、組成の異なる第1番目から第2番目までの2層の接合膜51,52を積層することにより構成されるとともに、それらの総和厚さは240μm以下とされる。インダクタ素子部20を構成するフェライト層A5の線膨張率をαf(ppm/K)とし、これに接する第1番目の接合膜51の線膨張率をαC1(ppm/K)とする。そしてこの第1番目の接合膜51と接する第2番目の接合膜52の線膨張率をαC2(ppm/K)とする。そして、この第2番目の接合膜52と接するバリスタ層A4の線膨張率をαV(ppm/K)とする。このような積層状態において、本発明では、 In the case of N = 2, the junction configuration is as shown in FIG. That is, as shown in FIG. 3, the bonding intermediate layer 50 is configured by stacking two layers of first to second bonding films 51 and 52 having different compositions, and the total thickness thereof. Is 240 μm or less. The linear expansion coefficient of the ferrite layer A5 constituting the inductor element portion 20 is α f (ppm / K), and the linear expansion coefficient of the first bonding film 51 in contact therewith is α C1 (ppm / K). The linear expansion coefficient of the second bonding film 52 in contact with the first bonding film 51 is α C2 (ppm / K). The coefficient of linear expansion of the varistor layer A4 in contact with the second bonding film 52 is α V (ppm / K). In such a laminated state, in the present invention,

αf(ppm/K)−αC1(ppm/K)≦1.0(ppm/K)
αC1 (ppm/K)−αC2(ppm/K)≦2.0(ppm/K)
αC2 (ppm/K)−αv(ppm/K)≦2.0(ppm/K)
の関係がそれぞれ満たされるように構成される。
α f (ppm / K) −α C1 (ppm / K) ≦ 1.0 (ppm / K)
α C1 (ppm / K) −α C2 (ppm / K) ≦ 2.0 (ppm / K)
α C2 (ppm / K) −α v (ppm / K) ≦ 2.0 (ppm / K)
Are configured so as to satisfy each of the relationships.

N=3の場合には、図4に示されるような接合の構成とされる。すなわち、図4に示されるように接合中間層50は、組成の異なる第1番目から第3番目までの3層の接合膜を積層することにより構成されるとともに、それらの総和厚さは240μm以下とされる。
インダクタ素子部20を構成するフェライト層A5の線膨張率をαf(ppm/K)とし、これに接する第1番目の接合膜51の線膨張率をαC1(ppm/K)とする。そして、この第1番目の接合膜51と接する第2番目の接合膜52の線膨張率をαC2(ppm/K)とし、この第2番目の接合膜52と接する第3番目の接合膜53の線膨張率をαC3(ppm/K)とする。そして、この第3番目の接合膜53と接するバリスタ層A4の線膨張率をαV(ppm/K)とする。このような積層状態において、本発明では、
In the case of N = 3, the junction configuration is as shown in FIG. That is, as shown in FIG. 4, the bonding intermediate layer 50 is configured by laminating three layers of first to third bonding films having different compositions, and the total thickness thereof is 240 μm or less. It is said.
The linear expansion coefficient of the ferrite layer A5 constituting the inductor element portion 20 is α f (ppm / K), and the linear expansion coefficient of the first bonding film 51 in contact therewith is α C1 (ppm / K). Then, the linear expansion coefficient of the second bonding film 52 in contact with the first bonding film 51 is α C2 (ppm / K), and the third bonding film 53 in contact with the second bonding film 52 is used. Is defined as α C3 (ppm / K). The coefficient of linear expansion of the varistor layer A4 in contact with the third bonding film 53 is α V (ppm / K). In such a laminated state, in the present invention,

αf(ppm/K)−αC1(ppm/K)≦1.0(ppm/K)
αC1 (ppm/K)−αC2(ppm/K)≦2.0(ppm/K)
αC2 (ppm/K)−αC3(ppm/K)≦2.0(ppm/K)
αC3 (ppm/K)−αv(ppm/K)≦2.0(ppm/K)
の関係がそれぞれ満たされるように構成される。
α f (ppm / K) −α C1 (ppm / K) ≦ 1.0 (ppm / K)
α C1 (ppm / K) −α C2 (ppm / K) ≦ 2.0 (ppm / K)
α C2 (ppm / K) −α C3 (ppm / K) ≦ 2.0 (ppm / K)
α C3 (ppm / K) −α v (ppm / K) ≦ 2.0 (ppm / K)
Are configured so as to satisfy each of the relationships.

このような線膨張率関係を維持して構成される接合中間層の各接合膜は、それぞれ、インダクタ素子部のフェライト層を構成する組成成分と、酸化亜鉛(ZnO)(バリスタ素子部のバリスタ層を構成する組成成分であってもよい)とを所定の割合で混合することにより構成することが望ましい。その際、フェライト層により近い位置に配置される接合膜は、より多くのフェライト層組成成分を含み、反対に、バリスタ層より近い位置に配置される接合膜は、より多くの酸化亜鉛(ZnO)(バリスタ素子部のバリスタ層を構成する組成成分であってもよい)を含むように配合するのがよい。   Each bonding film of the bonding intermediate layer configured to maintain such a linear expansion coefficient relationship includes a composition component constituting the ferrite layer of the inductor element portion and zinc oxide (ZnO) (varistor layer of the varistor element portion). It is desirable that the composition component is mixed at a predetermined ratio. At that time, the bonding film disposed closer to the ferrite layer contains more ferrite layer composition components, and conversely, the bonding film disposed closer to the varistor layer has more zinc oxide (ZnO). It may be blended so as to include (may be a composition component constituting the varistor layer of the varistor element portion).

一般に、インダクタ素子部のフェライト層の線膨張率が最も大きいために、バリスタ素子部のバリスタ層に向かうにつれて、徐々に、線膨張率が低下するように各接合膜の配合を調整することが望ましい。   Generally, since the coefficient of linear expansion of the ferrite layer of the inductor element portion is the largest, it is desirable to adjust the composition of each bonding film so that the coefficient of linear expansion gradually decreases toward the varistor layer of the varistor element portion. .

なお、本発明で使用される線膨張率(ppm/K)は、200℃から700℃における線膨張率の算術平均の値である。   In addition, the linear expansion coefficient (ppm / K) used by this invention is a value of the arithmetic average of the linear expansion coefficient in 200 to 700 degreeC.

さらに、接合中間層の各接合膜には、K,Na,またはLiを添加することが望ましい。バリスタ層組成成分とフェライト層組成成分との混合により低下した抵抗を上げるためである。   Furthermore, it is desirable to add K, Na, or Li to each bonding film of the bonding intermediate layer. This is because the resistance lowered by mixing the varistor layer composition component and the ferrite layer composition component is increased.

インダクタ素子部のフェライト層の組成についての説明
本発明のインダクタ素子部のフェライト層は、非磁性のZn系フェライトから構成される。本発明における非磁性のZn系フェライトは、酸化鉄がFe23換算で40〜50モル%、酸化亜鉛がZnO換算で残部モル%含有されている。また、本発明における非磁性のZn系フェライトは、ZnまたはFeの一部をNi,Mg,Mn,Cuの少なくとも1種で置換した組成をも含む。Ni,Mg,Mn,Cuの置換は10モル%以内とされる。
[ Description of the composition of the ferrite layer of the inductor element ]
The ferrite layer of the inductor element portion of the present invention is composed of nonmagnetic Zn-based ferrite. The nonmagnetic Zn-based ferrite in the present invention contains 40 to 50 mol% of iron oxide in terms of Fe 2 O 3 and the remaining mol% of zinc oxide in terms of ZnO. The nonmagnetic Zn-based ferrite in the present invention also includes a composition in which a part of Zn or Fe is substituted with at least one of Ni, Mg, Mn, and Cu. The substitution of Ni, Mg, Mn and Cu is within 10 mol%.

さらに、添加成分として、SiO2、CaCO3,ZrO2,SnO2,TiO2,MoO3,Bi23,WO3,CoO等を1wt%程度含有していてもよい。 Furthermore, as an additive component, SiO 2 , CaCO 3 , ZrO 2 , SnO 2 , TiO 2 , MoO 3 , Bi 2 O 3 , WO 3 , CoO and the like may be contained at about 1 wt%.

バリスタ素子部のバリスタ層の組成についての説明
バリスタ層は、その主成分であるZnOが、95モル%以上、特に95〜98モル%含される。さらに、Co,Pr等が副成分として含有される。
[ Description of the composition of the varistor layer of the varistor element ]
Varistor layer, ZnO is its main component, 95 mol% or more, in particular 95 to 98 mol% containing chromatic. Furthermore, Co, Pr, etc. are contained as subcomponents.

次に、図1および図2に示される複合積層型電子部品100作製方法について説明する。まず、バリスタ用グリーンシートA1〜A4、インダクタ用グリーンシートA5〜A12、および接合中間層としての各接合膜グリーンシートA20〜A22を用意する。   Next, a method for manufacturing the composite multilayer electronic component 100 shown in FIGS. 1 and 2 will be described. First, varistor green sheets A1 to A4, inductor green sheets A5 to A12, and bonding film green sheets A20 to A22 as bonding intermediate layers are prepared.

次に、各インダクタ用グリーンシートA6〜A11の所定の位置、すなわちスルーホール電極C1〜C10を形成する予定位置に、レーザー加工等によってスルーホールを形成する。   Next, through holes are formed by laser processing or the like at predetermined positions of the inductor green sheets A6 to A11, that is, positions where the through hole electrodes C1 to C10 are to be formed.

次に、バリスタ用グリーンシートA2,A3にそれぞれホット電極B1、グランド電極B2及び導出部B1a,B2aを形成する。また、インダクタ用グリーンシートA6〜A11にそれぞれ導体パターンB3〜B13及び導出部B3a,B8aを形成する。さらに、各スルーホール電極C1〜C10形成する。   Next, the hot electrode B1, the ground electrode B2, and the lead-out portions B1a and B2a are formed on the varistor green sheets A2 and A3, respectively. Conductor patterns B3 to B13 and lead-out portions B3a and B8a are formed on the inductor green sheets A6 to A11, respectively. Further, the through-hole electrodes C1 to C10 are formed.

次に、各バリスタ用グリーンシートA1〜A4、各インダクタ用グリーンシートA5〜A12、及び接合中間層としての各接合膜グリーンシートA20〜A22を、図2に示された順序にて積層して圧着し、チップ単位に切断した後に所定温度(例えば、1100〜1200℃)にて焼成する。   Next, the varistor green sheets A1 to A4, the inductor green sheets A5 to A12, and the bonding film green sheets A20 to A22 as bonding intermediate layers are laminated in the order shown in FIG. Then, after cutting into chips, firing is performed at a predetermined temperature (for example, 1100 to 1200 ° C.).

これにより、各グリーンシート間の境界が視認できない程度に一体化され、積層体1が形成されることとなる。   Thereby, it integrates to such an extent that the boundary between each green sheet cannot be visually recognized, and the laminated body 1 will be formed.

次に、この積層体1に入力端子3、出力端子5及びグランド端子7を形成する。これにより、積層型電子部品E1が形成されることとなる。入力端子3、出力端子5及びグランド端子7は、積層体1の側面9a〜9dに銀を主成分とする電極ペーストをそれぞれ転写した後に所定温度(例えば、600〜700℃)にて焼き付け、更に電気めっきを施すことにより、形成される。電気めっきには、NiとSn、CuとNiとSn、NiとAu、NiとPdとAu、NiとPbとAg、又はNiとAg等を用いることができる。   Next, the input terminal 3, the output terminal 5, and the ground terminal 7 are formed on the laminate 1. Thereby, the multilayer electronic component E1 is formed. The input terminal 3, the output terminal 5 and the ground terminal 7 are baked at a predetermined temperature (for example, 600 to 700 ° C.) after transferring the electrode paste mainly composed of silver to the side surfaces 9a to 9d of the laminate 1, respectively. It is formed by applying electroplating. For electroplating, Ni and Sn, Cu and Ni and Sn, Ni and Au, Ni and Pd and Au, Ni and Pb and Ag, Ni and Ag, or the like can be used.

以下、本発明の具体的実施例を挙げて、本発明をさらに詳細に説明する。   Hereinafter, the present invention will be described in more detail with reference to specific examples of the present invention.

実験例1
〔インダクタ素子部の非磁性Zn系フェライト層の形成材料の作製〕
Fe23が49モル%、ZnOが51モル%となるように秤量した。この秤量物に純水を加えてボールミルで24時間混合してスラリーを形成した。
Experimental example 1
[Fabrication of nonmagnetic Zn-based ferrite layer for inductor element]
Weighing was performed so that Fe 2 O 3 was 49 mol% and ZnO was 51 mol%. Pure water was added to this weighed product and mixed with a ball mill for 24 hours to form a slurry.

このスラリーを乾燥させた後、900℃の温度で2時間仮焼きした。   The slurry was dried and calcined at a temperature of 900 ° C. for 2 hours.

次いで、仮焼き物に純水を加えてさらに微粉砕した。   Next, pure water was added to the calcined product and further pulverized.

次いで、得られた微粉末を乾燥させた後、有機バインダーとともに溶媒中に分散させてスラリーを形成した。   Next, after the obtained fine powder was dried, it was dispersed in a solvent together with an organic binder to form a slurry.

この後、このスラリーからドクターブレード法により厚さ20μmのフェライトシートを作製した。   Thereafter, a ferrite sheet having a thickness of 20 μm was produced from this slurry by a doctor blade method.

〔バリスタ素子部のバリスタ層形成材料の作製〕
主成分であるZnOが97モル%、Co34が1モル%、Pr611が1モル%、CaCO3が0.5モル%、およびSiO2が0.5モル%となるように秤量した。この秤量物を有機バインダーとともに溶媒中に分散させてスラリーを形成した。
[Production of varistor layer forming material for varistor element]
Main component ZnO is 97 mol% is, Co 3 O 4 is 1 mol%, Pr 6 O 11 is 1 mol%, so that CaCO 3 is 0.5 mol%, and SiO 2 is 0.5 mol% Weighed. This weighed product was dispersed in a solvent together with an organic binder to form a slurry.

この後、このスラリーからドクターブレード法により厚さ30μmのバリスタ用グリーンシートを作製した。   Thereafter, a green sheet for a varistor having a thickness of 30 μm was produced from this slurry by a doctor blade method.

〔接合中間層を構成する接合膜の作製〕
下記表1に示されるように配合組成の異なる5種のCM0、CM1、CM2、CM3およびCM4組成からなる接合膜を作製した。すなわち、上記のバリスタ層を構成する組成(表1中、Ferriteと表示)と、上記のフェライト層を構成する組成(表1中、Varisterと表示)を表1に示されるように5種類の比率で配合して5種の接合膜グリーンシートを作製した。接合膜グリーンシートの厚さは20μm、30μmおよび45μmのものを準備した。
[Preparation of bonding film constituting bonding intermediate layer]
As shown in Table 1 below, bonding films composed of five types of CM0, CM1, CM2, CM3 and CM4 compositions having different blending compositions were prepared. That is, the composition of the varistor layer (shown as Ferrite in Table 1) and the composition of the ferrite layer (shown as Varister in Table 1) are in five ratios as shown in Table 1. 5 kinds of bonding film green sheets were prepared. The thickness of the bonding film green sheet was 20 μm, 30 μm and 45 μm.

なお、表1中には、配合組成の異なる5種の接合膜、フェライト層、およびバリスタ層の線膨張係数α(ppm/K)が同時に示されている。   In Table 1, the linear expansion coefficient α (ppm / K) of five types of bonding films, ferrite layers, and varistor layers having different blending compositions is shown at the same time.

Figure 2006216636
Figure 2006216636

上記表1に示される5種の接合膜を種々組み合わせて下記表2に示されるごとく種々の厚さおよび組成構成からなる接合中間層を用いて、フェライト層およびバリスタ層の接合実験を行った。   A ferrite layer and a varistor layer were subjected to a joining experiment using various joining layers having various thicknesses and compositions as shown in Table 2 by combining various types of the five joining films shown in Table 1 above.

すなわち、上記組成からなる厚さ20μmのフェライト層を18枚、表2に示される接合中間層、および上記組成からなる厚さ30μmのバリスタ層を10枚積層し、積層方向に100MPaの圧力を加えて圧着し、積層体を形成した。次いで、この積層体を所定の寸法にカットした後、このものを1150℃で1時間焼成して焼結体サンプルを作製した。   That is, 18 ferrite layers having a thickness of 20 μm composed of the above composition, 10 bonding intermediate layers shown in Table 2, and 10 varistor layers having a thickness of 30 μm composed of the above composition were laminated, and a pressure of 100 MPa was applied in the laminating direction. To form a laminate. Next, this laminate was cut into a predetermined size, and then fired at 1150 ° C. for 1 hour to prepare a sintered body sample.

このような要領で作製した焼結体サンプルについて、下記の要領で、接合界面におけるクラック発生の有無を確認した。   About the sintered compact sample produced in such a way, the presence or absence of the crack generation | occurrence | production in a joining interface was confirmed in the following way.

クラック発生の有無の確認方法
サンプルを研磨、内部断面を光学顕微鏡で観察し、クラックのあるサンプル数をカウントしてクラック発生数とした。
Method for confirming the presence or absence of cracks The samples were polished, the internal cross section was observed with an optical microscope, and the number of cracked samples was counted to determine the number of cracks generated.

なお、焼結体サンプルはn=50とした。特に、クラックが発生する箇所は、接合中間層とフェライト層が接する箇所であり、かつフェライト層側で多く発生することが確認されている。また、本発明では、内部電極や内部導体、さらには外部電極が形成されていない状態での実験ではあるが接合箇所でのクラック発生の有無を確認するための実験としては、この方法で十分であることが完成品である複合積層型電子部品のとの相関実験で確認されている。   In addition, the sintered compact sample was set to n = 50. In particular, it has been confirmed that cracks are generated at locations where the joining intermediate layer and the ferrite layer are in contact with each other, and are frequently generated on the ferrite layer side. Further, in the present invention, this method is sufficient as an experiment for confirming the presence or absence of cracks at the joint portion, although it is an experiment in a state where the internal electrode, the internal conductor, and further the external electrode are not formed. It has been confirmed by a correlation experiment with a composite multilayer electronic component that is a finished product.

Figure 2006216636
Figure 2006216636

表2に示される結果より本発明の効果は明らかである。
すなわち、表2に示される本発明1〜本発明3においては、フェライト層と、これに接する第1番目の接合膜との相互の線膨張率の差が1(ppm/K)以内であり、それ以外のN−1箇所の接合界面を構成する隣接する接合膜同士の相互の線膨張率の差が2(ppm/K)以内であり、バリスタ層と、これに接する第N番目の接合膜との相互の線膨張率の差が2(ppm/K)以内となるように構成されているので、クラックの発生が生じることなくフェライト層とバリスタ層とを確実に接合・一体化させることができる。しかも、接合のための接合中間層の厚さを極力薄く設定することができ、本発明1では、90μm、本発明2では120μm、本発明3では120μmの総和厚さでの接合が可能となっている。
The effect of the present invention is clear from the results shown in Table 2.
That is, in the present invention 1 to the present invention 3 shown in Table 2, the difference in linear expansion coefficient between the ferrite layer and the first bonding film in contact with the ferrite layer is within 1 (ppm / K), The difference in mutual linear expansion coefficient between adjacent bonding films constituting the other N-1 bonding interfaces is within 2 (ppm / K), and the varistor layer and the Nth bonding film in contact therewith The difference in linear expansion coefficient between the ferrite layer and the varistor layer can be reliably joined and integrated without generating cracks. it can. In addition, the thickness of the joining intermediate layer for joining can be set as thin as possible, and joining with a total thickness of 90 μm in the present invention 1, 120 μm in the present invention 2 and 120 μm in the present invention 3 becomes possible. ing.

これに対して、比較例1では、フェライト層とCM2との線膨張率の差が1(ppm/K)を超えているので、接合膜の総和厚さを270μmまでに厚くしないと、クラックの発生が防止できない。また、比較例2では、接合膜同士の相互の線膨張率の差が2(ppm/K)を超えているので、接合膜の総和厚さを270μmまでに厚くしないと、クラックの発生が防止できない。また、比較例3では、1層構成でかつ比較例1と同様にフェライト層とCM2との線膨張率の差が1(ppm/K)を超えているので、接合膜の総和厚さを270μmまでに厚くしないと、クラックの発生が防止できない。また、比較例4では、1層構成でかつバリスタ層とこれに接する接合膜との相互の線膨張率の差が2(ppm/K)を超えているので、接合膜の総和厚さを270μmまでに厚くしないと、クラックの発生が防止できない。   On the other hand, in Comparative Example 1, since the difference in linear expansion coefficient between the ferrite layer and CM2 exceeds 1 (ppm / K), if the total thickness of the bonding film is not increased to 270 μm, cracks will occur. Occurrence cannot be prevented. Further, in Comparative Example 2, since the difference in linear expansion coefficient between the bonding films exceeds 2 (ppm / K), generation of cracks is prevented unless the total thickness of the bonding films is increased to 270 μm. Can not. In Comparative Example 3, since the difference in linear expansion coefficient between the ferrite layer and CM2 exceeds 1 (ppm / K) as in Comparative Example 1, the total thickness of the bonding film is 270 μm. If it is not thick enough, the occurrence of cracks cannot be prevented. Further, in Comparative Example 4, since the difference in linear expansion coefficient between the varistor layer and the bonding film in contact with the varistor layer exceeds 2 (ppm / K), the total thickness of the bonding film is 270 μm. If it is not thick enough, the occurrence of cracks cannot be prevented.

実験例2
上記実験例1におけるインダクタ素子部の非磁性Zn系フェライト層の形成材料を以下のように変えた。
Experimental example 2
The material for forming the nonmagnetic Zn-based ferrite layer of the inductor element portion in Experimental Example 1 was changed as follows.

すなわち、Fe23が49モル%、CuOが2モル%、ZnOが39モル%、NiOが10モルとなるように秤量した。それ以外は、上記実験例1と同様にして非磁性Zn系フェライト層を作製し、上記実験例1と同様な実験を行ったところ、上記表2に示されるのと同様な実験結果が得られることが確認できた。 That is, they were weighed so that Fe 2 O 3 was 49 mol%, CuO was 2 mol%, ZnO was 39 mol%, and NiO was 10 mol. Other than that, a nonmagnetic Zn-based ferrite layer was prepared in the same manner as in Experimental Example 1 and the same experiment as in Experimental Example 1 was performed. The same experimental results as shown in Table 2 were obtained. I was able to confirm.

実験例3
上記実験例1におけるインダクタ素子部の非磁性Zn系フェライト層の形成材料を以下のように変えた。
Experimental example 3
The material for forming the nonmagnetic Zn-based ferrite layer of the inductor element portion in Experimental Example 1 was changed as follows.

すなわち、Fe23が49モル%、CuOが2モル%、ZnOが39モル%、MgOが10モルとなるように秤量した。それ以外は、上記実験例1と同様にして非磁性Zn系フェライト層を作製し、上記実験例1と同様な実験を行ったところ、上記表2に示されるのと同様な実験結果が得られることが確認できた。 That is, it was weighed so that Fe 2 O 3 was 49 mol%, CuO was 2 mol%, ZnO was 39 mol%, and MgO was 10 mol. Other than that, a nonmagnetic Zn-based ferrite layer was prepared in the same manner as in Experimental Example 1 and the same experiment as in Experimental Example 1 was performed. The same experimental results as shown in Table 2 were obtained. I was able to confirm.

実験例4
上記実験例1におけるインダクタ素子部の非磁性Zn系フェライト層の形成材料を以下のように変えた。
Experimental Example 4
The material for forming the nonmagnetic Zn-based ferrite layer of the inductor element portion in Experimental Example 1 was changed as follows.

すなわち、Fe23が47モル%、CuOが2モル%、ZnOが49モル%、Mn23が2モルとなるように秤量した。それ以外は、上記実験例1と同様にして非磁性Zn系フェライト層を作製し、上記実験例1と同様な実験を行ったところ、上記表2に示されるのと同様な実験結果が得られることが確認できた。 That is, it was weighed so that Fe 2 O 3 was 47 mol%, CuO was 2 mol%, ZnO was 49 mol%, and Mn 2 O 3 was 2 mol%. Other than that, a nonmagnetic Zn-based ferrite layer was prepared in the same manner as in Experimental Example 1 and the same experiment as in Experimental Example 1 was performed. The same experimental results as shown in Table 2 were obtained. I was able to confirm.

本発明の複合積層型電子部品は、幅広く各種の電気部品産業に利用できる。   The composite multilayer electronic component of the present invention can be widely used in various electric component industries.

図1は、複合積層型電子部品を示す斜視図である。FIG. 1 is a perspective view showing a composite laminated electronic component. 図2は、複合積層型電子部品の積層構造を分かりやすく説明するための積層体の分解斜視図である。FIG. 2 is an exploded perspective view of a laminated body for easy understanding of the laminated structure of the composite laminated electronic component. 図3は、接合中間層を構成する接合膜の数Nを2として具体的な接合状態を説明するための断面図である。FIG. 3 is a cross-sectional view for explaining a specific bonding state where the number N of bonding films constituting the bonding intermediate layer is two. 図4は、接合中間層を構成する接合膜の数Nを3として具体的な接合状態を説明するための断面図である。FIG. 4 is a cross-sectional view for explaining a specific bonding state where the number N of bonding films constituting the bonding intermediate layer is three.

符号の説明Explanation of symbols

1…積層体
10…バリスタ素子部
20…インダクタ素子部
50…接合中間層
100…複合積層型電子部品
DESCRIPTION OF SYMBOLS 1 ... Laminated body 10 ... Varistor element part 20 ... Inductor element part 50 ... Junction intermediate | middle layer 100 ... Composite laminated type electronic component

Claims (7)

バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部と、これらの双方の素子部を接合するために介在される接合中間層とを有する複合積層型電子部品であって、
前記フェライト層は、非磁性のZn系フェライトからなり、
前記バリスタ層は、その主成分がZnOからなり、
前記接合中間層は、組成の異なる第1番目から第N番目までのN層(Nは2以上の整数)の接合膜を積層することにより構成されるとともに、それらの総和厚さが240μm以下であり、
前記フェライト層と、これに接する第1番目の接合膜との相互の線膨張率の差が1(ppm/K)以内であり、それ以外のN−1箇所の接合界面を構成する隣接する接合膜同士の相互の線膨張率の差が2(ppm/K)以内であり、前記バリスタ層と、これに接する第N番目の接合膜との相互の線膨張率の差が2(ppm/K)以内に構成されてなることを特徴とする複合積層型電子部品。
A composite multilayer electronic component having a varistor element portion having a varistor layer and an internal electrode, an inductor element portion having a ferrite layer and an internal conductor, and a joining intermediate layer interposed to join both of the element portions. There,
The ferrite layer is made of nonmagnetic Zn-based ferrite,
The varistor layer is mainly composed of ZnO,
The junction intermediate layer is formed by stacking first to N-th N layers (N is an integer of 2 or more) having different compositions, and the total thickness thereof is 240 μm or less. Yes,
The difference in linear expansion coefficient between the ferrite layer and the first bonding film in contact with the ferrite layer is within 1 (ppm / K), and the adjacent bonding constituting the N-1 bonding interface other than that. The difference in linear expansion coefficient between the films is within 2 (ppm / K), and the difference in linear expansion coefficient between the varistor layer and the Nth bonding film in contact therewith is 2 (ppm / K). ) A composite multilayer electronic component characterized by comprising
前記接合中間層は、組成の異なる第1番目から第2番目までの2層の接合膜を積層することにより構成されるとともに、それらの総和厚さが240μm以下であり、
前記フェライト層の線膨張率をαf(ppm/K)、これに接する第1番目の接合膜の線膨張率をαC1(ppm/K)、前記第1番目の接合膜と接する第2番目の接合膜の線膨張率をαC2(ppm/K)、前記第2番目の接合膜と接するバリスタ層の線膨張率をαV(ppm/K)とした場合、
αf(ppm/K)−αC1(ppm/K)≦1.0(ppm/K)
αC1 (ppm/K)−αC2(ppm/K)≦2.0(ppm/K)
αC2 (ppm/K)−αv(ppm/K)≦2.0(ppm/K)
の関係を満たしてなる請求項1に記載の複合積層型電子部品。
The bonding intermediate layer is configured by laminating two layers of first to second bonding films having different compositions, and the total thickness thereof is 240 μm or less.
The coefficient of linear expansion of the ferrite layer is α f (ppm / K), the coefficient of linear expansion of the first bonding film in contact therewith is α C1 (ppm / K), and the second value in contact with the first bonding film. When the linear expansion coefficient of the bonding film is α C2 (ppm / K) and the linear expansion coefficient of the varistor layer in contact with the second bonding film is α V (ppm / K),
α f (ppm / K) −α C1 (ppm / K) ≦ 1.0 (ppm / K)
α C1 (ppm / K) −α C2 (ppm / K) ≦ 2.0 (ppm / K)
α C2 (ppm / K) −α v (ppm / K) ≦ 2.0 (ppm / K)
The composite multilayer electronic component according to claim 1, wherein the relationship is satisfied.
前記接合中間層は、組成の異なる第1番目から第3番目までの3層の接合膜を積層することにより構成されるとともに、それらの総和厚さが240μm以下であり、
前記フェライト層の線膨張率をαf(ppm/K)、これに接する第1番目の接合膜の線膨張率をαC1(ppm/K)、前記第1番目の接合膜と接する第2番目の接合膜の線膨張率をαC2(ppm/K)、前記第2番目の接合膜と接する第3番目の接合膜の線膨張率をαC3(ppm/K)、前記第3番目の接合膜と接するバリスタ層の線膨張率をαV(ppm/K)とした場合、
αf(ppm/K)−αC1(ppm/K)≦1.0(ppm/K)
αC1 (ppm/K)−αC2(ppm/K)≦2.0(ppm/K)
αC2 (ppm/K)−αC3(ppm/K)≦2.0(ppm/K)
αC3 (ppm/K)−αv(ppm/K)≦2.0(ppm/K)
の関係を満たしてなる請求項1に記載の複合積層型電子部品。
The bonding intermediate layer is configured by laminating three layers of first to third bonding films having different compositions, and the total thickness thereof is 240 μm or less.
The coefficient of linear expansion of the ferrite layer is α f (ppm / K), the coefficient of linear expansion of the first bonding film in contact therewith is α C1 (ppm / K), and the second value in contact with the first bonding film. Α C2 (ppm / K) for the linear expansion coefficient of the bonding film, α C3 (ppm / K) for the third bonding film in contact with the second bonding film, and the third bonding. When the coefficient of linear expansion of the varistor layer in contact with the film is α V (ppm / K),
α f (ppm / K) −α C1 (ppm / K) ≦ 1.0 (ppm / K)
α C1 (ppm / K) −α C2 (ppm / K) ≦ 2.0 (ppm / K)
α C2 (ppm / K) −α C3 (ppm / K) ≦ 2.0 (ppm / K)
α C3 (ppm / K) −α v (ppm / K) ≦ 2.0 (ppm / K)
The composite multilayer electronic component according to claim 1, wherein the relationship is satisfied.
前記非磁性のZn系フェライトは、ZnまたはFeの一部をNi,Mg,Mn,Cuの少なくとも1種で置換された組成を含むものである請求項1ないし請求項3のいずれかに記載の複合積層型電子部品。   4. The composite laminate according to claim 1, wherein the nonmagnetic Zn-based ferrite includes a composition in which a part of Zn or Fe is substituted with at least one of Ni, Mg, Mn, and Cu. Type electronic components. 前記接合中間層を構成する各接合膜は、それぞれ、前記フェライト層を構成する組成成分と酸化亜鉛(ZnO)を所定の割合で混合することにより構成されてなる請求項1ないし請求項4のいずれかに記載の複合積層型電子部品。   5. Each of the bonding films constituting the bonding intermediate layer is formed by mixing a composition component constituting the ferrite layer and zinc oxide (ZnO) at a predetermined ratio. A composite multilayer electronic component according to claim 1. 前記接合中間層は、K,Na,またはLiが含有されてなる請求項1ないし請求項5のいずれかに記載の複合積層型電子部品。   6. The composite multilayer electronic component according to claim 1, wherein the bonding intermediate layer contains K, Na, or Li. 前記非磁性のZn系フェライトは、酸化鉄がFe23換算で40〜50モル%、酸化亜鉛がZnO換算で残部モル%含有されており、
前記バリスタ層は、その主成分であるZnOが95〜98モル%含有されてなる請求項1ないし請求項6のいずれかに記載の複合積層型電子部品。
The Zn ferrite of the non-magnetic, 40-50 mol% of iron oxide in terms of Fe 2 O 3, zinc oxide has been remaining mol% in terms of ZnO,
The composite multilayer electronic component according to any one of claims 1 to 6, wherein the varistor layer contains 95 to 98 mol% of ZnO as a main component thereof.
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