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JP2006210566A - 半導体装置 - Google Patents

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大輔 辻
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秋彦 畑澤
Hidehiro Takeshima
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Abstract

【課題】
大きさの違う２つの薄いベアチップがインターポーザ基板の表裏に接続されている構造において、大きいチップに割れが発生する。
【解決手段】
大きいチップのバックグラインド面にチップより線膨張係数の大きい樹脂を塗布することにより、大きいチップの割れを防止する。
【選択図】 図３

Description

本発明は、複数の半導体チップをインターポーザ基板（Interposer Substrate）の表裏に接続するマルチチップモジュール（Multi-chip Module）の実装構造に関するものである。
携帯電話やＰＤＡ（Personal Digital Assistant）などのモバイル製品の小型化、高機能化が進んでいる。これらの要求に対応できる実装技術として、例えば非特許文献１によれば、一つのパッケージの中に複数のチップを実装したマルチチップモジュールやＳｉＰ（System in Package）の開発が進んでいる。図１にＳｉＰの例を示す。このパッケージは、はんだバンプ２を有する夫々の基板３に搭載されたチップ（例えば、半導体集積回路素子）１を３つ備え、一方の主面に非導電性ペースト（ＮＣＰ）７でチップ１が固定された基板３の他方の面に他の２つの基板３が固定されている。他の２つの基板には、チップ１がＡｇ（銀）ペースト５にて固定され、その主面に形成された電極や配線パターン（図示されず）は、導体からなるボンディングワイヤ５でチップ１（チップ電極）と電気的に接続される。図１の下側に示される基板３（３つの基板の中で最も広い主面を持つ）は、その上下に配置されたチップ１に挟まれた所謂インターポーザ基板となる。パッケージのさらなる小型化、薄型化の要求に対応すべく、インターポーザ基板３の表裏にチップ１を直接実装する構造も検討されている。
図２に示す如く、インターポーザ基板（以下、インターポーザとも記す）３の表裏にベアチップ１ａ，１ｂを実装する構造では、インターポーザ３の表裏の構造が非対称となる（例えば、ベアチップ１ａ，１ｂの寸法、形状、個数がインターポーザ３の表裏で互いに異なる）場合、実装時に熱負荷によりモジュールが変形してチップ電極と基板電極との接続信頼性が低下する。例えば、ベアチップが薄いと、ベアチップに割れが発生するという欠点がある。例えば特許文献１では、モジュールの各構成材料であるチップや基板、接続のための樹脂などの曲げ剛性の総和を制御することにより、接続信頼性向上の検討を行っている。
特開平１０−２２９１０２号公報 村上ら；「情報家電を支える半導体パッケージ技術各社実装開発戦略と2004年の展開」，第２回半導体新技術研究会シンポジウム(2003)，pp.49-64
図２に検討したモジュールの構造を示す。この構造では、大小２つのベアチップがインターポーザ３の表裏に一つずつＮＣＰ（Non-Conductive Paste）材７により接続されている。このときこのモジュールを２次実装基板（図示されない例えば他の印刷回路基板）に接続するためのはんだ接続部の無い上面側に下面側に接続するチップＢ（１ｂ）よりも小さなチップＡ（１ａ）が接続されている。また、これらのベアチップはそれぞれ厚さが０．１５ｍｍであり、インターポーザ基板厚さは０．２６ｍｍである。そして、このモジュールの作製プロセスでは、インターポーザ３の下面に大きいチップＢ（１ｂ）が接続された後、その上面に小さいチップＡ（１ａ）が接続される。
インターポーザ３の上面に小さいチップＡ（１ａ）を接続した後（一連のはんだ付け工程が終了した後）に、モジュールが冷却されると、インターポーザ３の線膨張係数がチップ１ａ，１ｂの線膨張係数よりも大きい故に、インターポーザ３はチップ１ａ，１ｂよりも大きく収縮しようとする。このとき、インターポーザ３はこれに接続されるチップＢ（１ｂ）からより大きな影響を受けるため、モジュールは下面側に凸になる（小さいチップＡ（１ａ）がインターポーザ３に包まれる）ように反る。このとき、インターポーザ３の上面に存在するチップＡ（１ａ）は、モジュールの斯様な反りを妨げるため、チップＢ（１ｂ）のバックグラインド面（Backgrindingされた面）には、この面へのチップＡ（１ａ）の外形輪郭の投影に沿って大きな応力が発生し、その結果、チップＢ（１ｂ）に割れが発生する。
上述した課題を解決するために、本発明は、第１の主面に第１の半導体素子（チップ）が樹脂材料により接続され、且つ当該第１の主面に対向する第２の主面に当該第１の半導体素子よりも大きな面積（当該主面のいずれかに対する）をもつ第２の半導体素子（チップ）が樹脂材料により接続された配線基板（インターポーザ）を有する半導体装置（マルチチップモジュール）において、前記第２の半導体素子の樹脂材料により前記配線基板に接続されている面（前記第２の主面に対向する面）の反対側の面にも樹脂材料を塗布する。第２の半導体素子は、例えば、配線基板から見た裏面においても樹脂材料で覆われる。樹脂材料には、例えば非導電性のペースト（ＮＣＰ）が用いられる。
上述の第２の半導体素子が、配線基板の第２の主面に対向する面に形成された電極で配線基板に形成された電極又は配線パターンに電気的に接続されるとき、当該第２の半導体素子の、配線基板との電気的な接続を取る面とは反対側の面にも樹脂材料が塗布されている。
上述した本発明による半導体装置（その実装構造）は、例えば、前記配線基板の厚さが０．３ｍｍ以下であり且つ前記第１の半導体素子の厚さが０．２ｍｍ以下であるとき、効果的である。さらに、本発明による半導体装置は、前記配線基板の一辺の長さが８ｍｍ以上であり、且つ前記第１の半導体素子の一辺の長さが４ｍｍ以下であるとき、効果的である。当該印刷配線基板には複数の配線層を形成してもよい。
斯様に記述される本発明による半導体装置の構造は、図３に例示される。この構造は、モジュールの下面に接続されたチップＢ（１ｂ）のバックグラインド面（配線基板とは反対側の言わば主面）に当該チップよりも線膨張係数の大きな樹脂が塗布されているものである。
本発明により、チップＡ（１ａ）接続後の冷却時にチップＢ（１ｂ）のバックグラインド面の樹脂がチップＢ（１ｂ）よりもより収縮するため下面側に凸になろうとするモジュールの変形を抑え、チップＢ（１ｂ）バックグラインド面に発生する応力を低減できチップＢ（１ｂ）の割れを防止することができる。よって、インターポーザの表裏に大きさの異なるベアチップを接続する構造を有するマルチチップモジュールを作成することが可能である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。まず、シミュレーション解析を用いて、チップ割れの発生とモジュール構造との関係を検討した。
図３に示された半導体装置（モジュール）を、チップＢ（１ｂ）の裏面（配線基板３とは反対側の面、以下、バックグラインド面）に樹脂材料７ａが形成されないものも含めて、モデルとしたシミュレーション解析の結果、チップＢ（１ｂ）の割れはバックグラインド面で発生していることが判明した。これに鑑み、本発明者らは、チップＢ（１ｂ）に発生する最大主応力の値を導出した。図４に今回検討した各種構造の詳細データを示す。
シミュレーション解析は、配線基板３（以下、インターポーザ基板）の基材９ａ，９ｂや内層導体である銅配線８ａ〜８ｄの厚さ、インターポーザ基板３の主面に形成したソルダレジスト１０の厚さ、及びチップＢ（１ｂ）のバックグラインド面に形成した樹脂材料７ａの厚さが夫々異なる１２種類のモデルについて行った。銅配線１は参照番号８ａに、銅配線２は参照番号８ｂに、銅配線３は参照番号８ｃに、銅配線４は参照番号８ｄに夫々相当し、基材はコア９ｂとその上下に配置されるプリプレグ（Preimpreg，図４にＰＰと記す，予備含浸（Preimpregnation）された材料）９ａとを含む。
図５（ａ）〜（ｃ）に、今回用いた解析モデルの例を示す。このうち図５（ｃ）は図５（ｂ）の（※）部を拡大したものである。基材、銅配線、ソルダレジストは簡略化のためパターンを設けずシート状であると仮定した。また、チップＢ（１ｂ）のバックグラインド面に塗布される樹脂はチップとインターポーザとを接続している非導電性のペースト材（以下、ＮＣＰ材）７と仮定した。図６に材料定数の値を示す。解析温度条件は初期値をＮＣＰ材のガラス転移温度である１５０℃とし、室温２５℃まで下げたときのチップＢのバックグラインド面に発生する最大主応力値を導出した。またチップはそれぞれインターポーザ中央に接続されていると仮定し、１／４モデルを用いた。ＮＣＰ材のフィレットは省略した。
図７〜図１０に、上述したシミュレーションの解析結果を図４の表に列挙した１２種類のモデル毎に示す。図７〜図１０の各々には、インターポーザ基板３の基材９ａ，９ｂや内層導体である銅配線８ａ〜８ｄの厚さ、及びインターポーザ基板３の主面に形成したソルダレジスト１０の厚さを等しくした３つのモデルのシミュレーション結果が、チップＢのバックグラインド面に塗布される樹脂の厚さに応じて、（ａ）〜（ｃ）の順に示される。チップＢのバックグラインド面に発生する最大主応力は、チップＢのバックグラインド面に樹脂のある構造（（ｂ）や（ｃ））において、樹脂の無い構造（ａ）に比べ大幅に減少していた。また、樹脂の厚さが１００μｍの場合（ｃ）、５０μｍの場合（ｂ）に比べて最大主応力は小さくなっていた。よって、チップＢのバックグラインド面に樹脂を塗布した構造では樹脂の無い構造に比べ割れにくく、また樹脂がより厚くなるほどより割れにくいことが分かった。
次に、実際にサンプルを作成してチップＢの割れ発生有無を検討した。モジュール構造はチップＢのバックグラインド面に樹脂を塗布する構造、塗布しない構造の２種類について検討した。チップサイズ、インターポーザ基板のサイズ、基材厚さ、内層導体の銅配線厚さ、ソルダレジスト厚さ等は、シミュレーション解析と同じ大きさとした。サンプルの作成は、まず、インターポーザ基板にチップＢをＮＣＰ材で接続した。この接続工程は、ＮＣＰ材を最高温度２２５℃、且つ３ｓ（３秒）間に亘り２２０℃以上の温度を維持した状態で加熱し、チップＢをインターポーザ基板に接続した。チップＢのバックグラインド面に樹脂が形成された構造をもつサンプルは、そのバックグラインド面にＮＣＰ材を塗布し、上述した条件と同様な条件でＮＣＰ材を加熱し硬化させた。最後に、全てのサンプルに対しチップＡを、上述したＮＣＰ材によるチップＢのインターポーザ基板への固定と同様な条件でＮＣＰ材を加熱してインターポーザ基板に固定し、その後、インターポーザ基板を最高温度２４５℃、且つ３０ｓ間に亘り２２０℃以上の温度を維持した状態で加熱して、これにはんだバンプを形成させ、チップＢの割れ発生有無を観察した。
チップＢのバックグラインド面に樹脂が形成されない構造のサンプルでは、作成した５７サンプルのうち、６サンプルにおいてチップＢに割れが発生していた。図１１に割れの発生したサンプルの外観観察結果を示す。これに対し、チップＢのバックグラインド面に樹脂が形成された構造をもつサンプルでは、作成した５０サンプルのうち全てのサンプルでチップＢの割れは発生していなかった。
このような傾向は、インターポーザ基板の厚さが０．３ｍｍ以下であり、且つ当該インターポーザ基板のチップＢの搭載面（第２主面）とは反対側の主面（第１主面）に搭載されるチップＡの厚さが０．２ｍｍ以下であるとき、顕在化する。例えば、インターポーザ基板が薄型化するに従い、その厚みがチップＡの厚さの２倍未満となると、チップＡの端部からインターポーザ基板を通してチップＢの主面に応力が掛り易くなる。また、インターポーザ基板の一辺の長さが８ｍｍ以上であり、且つチップＡの一辺の長さが４ｍｍ以下であるときも、顕在化する。即ち、インターポーザ基板の或る方向に延在する一辺の長さに対し、当該一辺に沿うチップＡの一辺の長さが短くなるほど、チップＡの端部からインターポーザ基板を通してチップＢの主面に応力が掛り易くなる。このことから、例えば、チップＡの或る方向に延びる一辺の長さが、インターポーザ基板の当該或る方向に延びる長さの１／２以下となるとき、本発明による半導体装置の実装構造は、チップＢのバックグラインド面におけるクラックの発生確率を著しく抑制する。
図１１には示されないが、チップＢのインターポーザ基板の主面に対向する面に電極を形成し、この電極を当該インターポーザ基板の主面に形成された電極や配線パターンと電気的に接続しても良い。このとき、チップＢとインターポーザ基板との接続は、チップＢのバックグラインド面を覆う樹脂材料に限定されず、例えば異方性導電フィルム（Anisotropic Conductive Film）を用いてもよい。
以上から本発明を用いることにより、インターポーザ基板の表裏に大きさの異なるベアチップを接続する構造を有するマルチチップモジュールを作成することができる。
また、図１２（ａ），（ｂ）に示すような構造においてもマルチチップモジュールは作成可能である。チップＢのバックグラインド面に塗布する樹脂として、実施例で行ったようにチップをインターポーザに接続するためのＮＣＰ材を用いることや、樹脂フィルムをチップＢのバックグラインド面に接着することでもチップＢの割れ発生を防止することができる。
マルチチップモジュールを作成する場合ベアチップを他社より購入に組み立てて作成することが多い。よってインターポーザの表裏に大きさの異なるチップを接続することは、将来的にますます増加すると考えられる。このような接続系に対し、本発明は有効なモジュール構造を提供している。
従来技術において、ＳｉＰの実装構造を示す断面模式図である。 本発明において当初検討した、大きさの異なる２つの薄いベアチップをインターポーザの表裏に接続した構造をもつモジュールの断面模式図である。 本発明において検討した、大きさの異なる２つの薄いベアチップをインターポーザの表裏に接続し、チップＢのバックグラインド面に樹脂を塗布した構造をもつモジュールの断面模式図である。 本発明の一実施の形態による半導体モジュールにおいて、シミュレーション解析を行うためのモジュール構造断面模式図及びその寸法をまとめた表である。 本発明の一実施の形態による半導体モジュールにおいて、シミュレーション解析を行うためのモデルの例を（ａ）〜（ｃ）に示した図である。 本発明の一実施の形態による半導体モジュールにおいて、シミュレーション解析を行うときに用いた材料物性値をまとめた表である。 本発明の一実施の形態による半導体モジュールにおいて、図４のモデル(１)からモデル(３)に記したモジュール構造のシミュレーション解析による計算結果とチップＢのバックグラインド面に発生する最大主応力の値とを、（ａ）〜（ｃ）に夫々まとめて示す図である。 本発明の一実施の形態による半導体モジュールにおいて、図４のモデル(４)からモデル(６)に記したモジュール構造のシミュレーション解析による計算結果とチップＢのバックグラインド面に発生する最大主応力の値とを、（ａ）〜（ｃ）に夫々まとめて示す図である。 本発明の一実施の形態による半導体モジュールにおいて、図４のモデル(７)からモデル(９)に記したモジュール構造のシミュレーション解析による計算結果とチップＢのバックグラインド面に発生する最大主応力の値とを、（ａ）〜（ｃ）に夫々まとめて示す図である。 本発明の一実施の形態による半導体モジュールにおいて、図４のモデル(10)からモデル(12)に記したモジュール構造のシミュレーション解析による計算結果とチップＢのバックグラインド面に発生する最大主応力の値とを、（ａ）〜（ｃ）に夫々まとめて示す図である。 本発明の一実施の形態による半導体モジュールにおいて、チップＢのバックグラインド面にＮＣＰ材が無い構造をもつサンプルを作成した後にチップＢに発生したクラックの外観観察写真である。 本発明の一実施の形態による半導体モジュールの変化例を、（ａ），（ｂ）に夫々示す断面模式図である。
符号の説明
１・・・ベアチップ
１ａ・・・チップＡ
１ｂ・・・チップＢ
２・・・はんだバンプ
３・・・インターポーザ基板
４・・・モールドレジン
５・・・Ａｇペースト
６・・・ボンディングワイヤ
７・・・ＮＣＰ材
７ａ・・・樹脂
８ａ・・・銅配線１
８ｂ・・・銅配線２
８ｃ・・・銅配線３
８ｄ・・・銅配線４
９ａ・・・基材（PP（プリプレグ））
９ｂ・・・基材（コア材）
１０・・・ソルダレジスト
１１・・・スルーホール

Claims (5)

  1. 配線基板に対し、一方の面に半導体素子が樹脂材料により接続されていて、かつ、もう一方の面に前記半導体素子よりも大きな面積をもつ半導体素子が樹脂材料により前記配線基板に接続されているマルチチップモジュールであって、前記大きい方の面積をもつ半導体素子の、樹脂材料により前記配線基板に接続されている面の反対側の面にも樹脂材料が塗布されている構造を有する半導体装置。
  2. 請求項１記載の半導体装置において、配線基板に対し一方の面にチップが樹脂材料により接続されていて、かつ、もう一方の面に前記チップよりも大きな面積をもつチップが樹脂材料により前記配線基板に接続されているマルチチップモジュールであって、前記大きいほうの面積をもつチップの、樹脂材料により前記配線基板に接続されている面の反対側の面にも樹脂材料が塗布されている構造を有する半導体装置。
  3. 請求項２記載の半導体装置において、厚さ０．３ｍｍ以下の配線基板に対し、一方の面に厚さ０．２ｍｍ以下のチップが樹脂材料により接続されていて、かつ、もう一方の面に前記チップよりも大きな面積をもつチップが樹脂材料により接続されているマルチチップモジュールであって、前記大きい方の面積をもつチップの、樹脂材料により前記配線基板に接続されている面の反対側の面にも樹脂材料が塗布されている構造を有する半導体装置。
  4. 請求項３記載の半導体装置において、複数の配線層からなる厚さ０．３ｍｍ以下の配線基板に対し、一方の面に厚さ０．２ｍｍ以下のチップがＮＣＰ材により接続されていて、かつ、もう一方の面に前記チップよりも大きな面積をもつチップがＮＣＰ材により接続されているマルチチップモジュールであって、前記大きい方の面積をもつチップの、ＮＣＰ材により前記配線基板に接続されている面の反対側の面に樹脂材料が塗布されている構造を有する半導体装置。
  5. 請求項４記載の半導体装置において、複数の配線層からなり厚さが０．３ｍｍ以下であってその一辺が８ｍｍ以上の長さを持つ配線基板に対し、厚さが０．２ｍｍ以下であってその一辺が４ｍｍ以下の長さを持つチップがＮＣＰ材により一方の面に接続されていて、かつ、前記チップよりも大きな面積をもつチップがＮＣＰ材によりもう一方の面に接続されているマルチチップモジュールであって、前記大きい方の面積をもつチップの、ＮＣＰ材により前記配線基板に接続されている面の反対側の面に樹脂材料が塗布されている構造を有する半導体装置。
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