JP2006278967A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 周辺回路領域の電気的構成要素を形成する際に、設計マージンの減少を極力抑制できるようにする。
【解決手段】 周辺回路領域Ｐにおいて、シリコン窒化膜１８が孔部１９の内側壁面で且つ接続配線層１７の外側壁面に形成されているため、隣接するコンタクト形成領域ＣＰおよびＣＰ間の平面的な最短距離が従来に比較して短くなったとしても形成位置およびその形成領域を極力調整することができ、周辺回路領域Ｐにおける設計マージンの減少を極力抑制できるようになる。
【選択図】 図１
【解決手段】 周辺回路領域Ｐにおいて、シリコン窒化膜１８が孔部１９の内側壁面で且つ接続配線層１７の外側壁面に形成されているため、隣接するコンタクト形成領域ＣＰおよびＣＰ間の平面的な最短距離が従来に比較して短くなったとしても形成位置およびその形成領域を極力調整することができ、周辺回路領域Ｐにおける設計マージンの減少を極力抑制できるようになる。
【選択図】 図１
Description
本発明は、接続配線層の外側壁面にスペーサとして絶縁膜が形成された構造を備えた半導体装置およびその製造方法に関する。
接続配線層がその隣接する接続配線層との間の構造的接触（ショート）や電気的相互作用を防ぐため、接続配線層の外側壁面にスペーサとしてスペーサ絶縁膜を形成する技術が開発されている（例えば、特許文献１参照）。この特許文献１に開示されている技術によれば、配線層の周囲に構成した絶縁膜により配線層同士あるいは配線層と基板が接触するのを防ぐと共に、腐食による信頼性低下を抑制している。またこの絶縁膜をＣＶＤ（Chemical Vapor Deposition)法を使用して形成することにより配線層の上側だけでなく、側面、裏面にも被着させることにより有効な絶縁構造を構成している。
ところで、半導体装置としての例えば不揮発性半導体記憶装置は、メモリセル領域と周辺回路領域とに区画されている。メモリセル領域にはメモリセルアレイが配列されると共に、周辺回路領域にはその駆動用の周辺回路が形成されている。メモリセル領域には、電気的構成要素（導電層に相当）が多数配列されているため、隣接するメモリセル間の平面的な間隔が周辺回路領域に比較して狭く、電気的構成要素の集積度が高い。これに対し、周辺回路領域の電気的構成要素は、メモリセル領域の電気的構成要素に比較して電気的構成要素が離間して形成されているため、メモリセル領域に比較して集積度が低い。
特開平６−３１０６１２号公報（第５頁，図１）
設計ルールの縮小化に伴い、集積度の比較的高いメモリセル領域の電気的構成要素間の絶縁性能を保持する必要があると共に、集積度の比較的低い周辺回路領域の電気的構成要素間の絶縁性能まで保持する必要が生じている。
本発明は、上記事情に鑑みてなされたもので、その目的は、メモリセル領域および周辺回路領域の電気的構成要素を形成するときに隣接する電気的構成要素との絶縁構造を保持することができる半導体装置およびその製造方法を提供することにある。
本発明は、上記事情に鑑みてなされたもので、その目的は、メモリセル領域および周辺回路領域の電気的構成要素を形成するときに隣接する電気的構成要素との絶縁構造を保持することができる半導体装置およびその製造方法を提供することにある。
本発明の半導体装置は、メモリセル領域およびその周辺回路領域の各領域に区画される半導体基板と、半導体基板の各領域に対してそれぞれ層間絶縁膜を挟んで構成された複数の導電層と、各領域の複数の導電層間を貫通するように層間絶縁膜に対してそれぞれ形成された複数の孔部と、各領域の複数の孔部内に形成されると共に複数の導電層間を電気的に接続する複数の接続配線層と、各領域におけるそれぞれの複数の孔部のそれぞれの内側壁面で且つ複数の接続配線層のそれぞれの外側壁面に形成されるスペーサとして機能するスペーサ絶縁膜とを備えたことを特徴としている。
本発明の半導体装置の製造方法は、半導体基板に区画されるメモリセル領域および周辺回路領域の各領域について導電層を形成する第１工程と、各領域の導電層を覆うように第１の絶縁膜を形成する第２工程と、第１の絶縁膜について各領域における複数の所定領域を除去することにより各領域に対してそれぞれ複数の孔部を形成する第３工程と、各領域におけるそれぞれの複数の孔部の内側壁面に対して第２の絶縁膜を形成する第４工程とを備えたことを特徴としている。
本発明によれば、メモリセル領域および周辺回路領域の電気的構成要素を形成するときに隣接する電気的構成要素との絶縁構造を保持することができる。
以下、本発明の半導体装置をＮＡＮＤ型フラッシュメモリ装置に適用した一実施形態について、図１ないし図８を参照しながら説明する。
図３（ａ）は、メモリセル領域の一部の平面図を概略的に示しており、図３（ｂ）は、周辺回路領域の一部の平面図を概略的に示している。図１（ａ）は、図３（ａ）のＡ−Ａ断面を模式的に示しており、図１（ｂ）は、図３（ａ）のＢ−Ｂ断面を模式的に示している。また、図１（ｃ）は、図３（ｂ）のＣ−Ｃ断面を模式的に示している。また図１（ｄ）は、図３（ｂ）のＤ−Ｄ断面を模式的に示しており、図１（ｅ）は、図３（ｂ）のＥ−Ｅ断面を模式的に示している。
図３（ａ）は、メモリセル領域の一部の平面図を概略的に示しており、図３（ｂ）は、周辺回路領域の一部の平面図を概略的に示している。図１（ａ）は、図３（ａ）のＡ−Ａ断面を模式的に示しており、図１（ｂ）は、図３（ａ）のＢ−Ｂ断面を模式的に示している。また、図１（ｃ）は、図３（ｂ）のＣ−Ｃ断面を模式的に示している。また図１（ｄ）は、図３（ｂ）のＤ−Ｄ断面を模式的に示しており、図１（ｅ）は、図３（ｂ）のＥ−Ｅ断面を模式的に示している。
図３（ａ）および図３（ｂ）に示すように、ＮＡＮＤ型フラッシュメモリ装置１は、半導体基板としてのｐ型のシリコン基板２に対してメモリセル領域Ｍおよび周辺回路領域Ｐに区画されている。周辺回路領域Ｐには、メモリセル領域Ｍに形成されるメモリセルアレイを駆動するための周辺回路が形成されている。
図２は、メモリセル領域における回路を概略的に示している。メモリセル領域Ｍには、多数のメモリセルアレイＡｒが形成されている。このメモリセルアレイＡｒは、所謂ＮＡＮＤセルアレイと称されている。各メモリセルアレイＡｒは、ビット線ＢＬ側とソースＳ側にそれぞれ形成された複数の選択ゲートトランジスタＴｒｓと、これらの複数の選択ゲートトランジスタＴｒｓ間に直列接続された複数個（例えば８個、１６個：２のｎ乗個（ｎは正の整数））のメモリセルトランジスタＴｒｎとを備えている。メモリセル領域Ｍには、これらのメモリセルアレイＡｒが行列状に配列されている。
また、周辺回路領域Ｐは、メモリセル領域ＭのメモリセルアレイＡｒを駆動するための周辺回路が構成されている領域であり、その構造の平面図の一部を図３（ｂ）に概略的に示している。この周辺回路領域Ｐには、周辺トランジスタＴｒｍが形成されている。尚、本実施形態においては、シリコン基板２に各トランジスタＴｒｓ，Ｔｒｍ，Ｔｒｎが形成されている実施形態を示す。本実施形態においては、メモリセル領域Ｍの上導電層２１および拡散層１０間、並びに周辺回路領域Ｐの上導電層２２および拡散層２６間の構成とその製造方法に特徴があるため、その部分の特徴について詳細説明を行う。
＜構造について＞
以下、メモリセル領域Ｍにおける各トランジスタＴｒｎおよびＴｒｓの構造と、周辺回路領域Ｐにおける周辺トランジスタＴｒｍの構造について図１および図３を参照しながら説明する。
ＮＡＮＤ型フラッシュメモリ装置１において、図３（ａ）に示すように、メモリセル領域Ｍのビット線コンタクト形成領域ＣＢは所定方向直線状に並設されており、隣接する２つのビット線コンタクト形成領域ＣＢ間が近接するように配設されている。図３（ａ）に示すように、ビット線コンタクト形成領域ＣＢの並設方向に対して平行で且つビット線コンタクト形成領域ＣＢの並設領域に対して隣接して選択ゲート電極ＳＧが延設されている。また、ビット線コンタクト形成領域ＣＢの並設方向に対して例えば直交交差するようにアクティブエリアＡＡ（素子形成領域）が形成されている。
以下、メモリセル領域Ｍにおける各トランジスタＴｒｎおよびＴｒｓの構造と、周辺回路領域Ｐにおける周辺トランジスタＴｒｍの構造について図１および図３を参照しながら説明する。
ＮＡＮＤ型フラッシュメモリ装置１において、図３（ａ）に示すように、メモリセル領域Ｍのビット線コンタクト形成領域ＣＢは所定方向直線状に並設されており、隣接する２つのビット線コンタクト形成領域ＣＢ間が近接するように配設されている。図３（ａ）に示すように、ビット線コンタクト形成領域ＣＢの並設方向に対して平行で且つビット線コンタクト形成領域ＣＢの並設領域に対して隣接して選択ゲート電極ＳＧが延設されている。また、ビット線コンタクト形成領域ＣＢの並設方向に対して例えば直交交差するようにアクティブエリアＡＡ（素子形成領域）が形成されている。
また、ビット線コンタクト形成領域ＣＢの並設方向に対して平行に複数のコントロールゲート電極ＧＣが延設されている。さらに、ビット線コンタクト形成領域ＣＢの並設方向に対して平行にフローティングゲート電極ＦＧが並設されている。このフローティングゲート電極ＦＧは、平面的には、活性領域ＡＡとコントロールゲート電極ＧＣとが交差する領域に形成されている。
図１（ａ）および図３（ａ）に示すように、隣接する２列のメモリセルアレイＡｒおよびＡｒの活性領域ＡＡ（素子形成領域：アクティブエリア）間には、シリコン基板２に対してＳＴＩ（Shallow Trench Isolation）構造を有する素子分離領域ＳＴＩが形成されている。この素子分離領域ＳＴＩは、隣接する２列のメモリセルアレイＡｒおよびＡｒの活性領域ＡＡ間の絶縁性能を保持するように形成されている。
図１（ｂ）および図１（ｃ）に示すように、メモリセル領域ＭにおいてメモリセルトランジスタＴｒｎのゲート電極形成領域Ｇｎには、シリコン基板２の上に第１のシリコン酸化膜３（第１のゲート絶縁膜）、不純物がドープされた第１の多結晶シリコン層４、第２のゲート絶縁膜としてのＯＮＯ（Oxide Nitride Oxide)膜５、不純物がドープされた第２の多結晶シリコン層６、タングステンシリサイド（ＷＳｉ）層７、第１のシリコン窒化膜８の順に下から積層形成されている。
また、メモリセル領域Ｍにおいて選択ゲートトランジスタＴｒｓのゲート電極形成領域Ｇｓには、シリコン基板２の上に第１のシリコン酸化膜（第１のゲート絶縁膜）３、不純物がドープされた第１の多結晶シリコン層４、第２のゲート絶縁膜としてのＯＮＯ膜５、不純物がドープされた第２の多結晶シリコン層６、タングステンシリサイド層７、第１のシリコン窒化膜（ゲートキャップ膜）８の順に下から積層形成されている。選択ゲートトランジスタＴｒｓのゲート電極形成領域Ｇｓにおいては、孔部５ａがＯＮＯ膜５に形成されており、第１および第２の多結晶シリコン層４および６が当該孔部５ａを通じて構造的に接触するように形成されている。
したがって、メモリセル領域Ｍの選択ゲートトランジスタＴｒｓのゲート電極形成領域Ｇｓにおいては、第１および第２の多結晶シリコン層４および６並びにタングステンシリサイド層７が電気的に導通接続されている。
したがって、メモリセル領域Ｍの選択ゲートトランジスタＴｒｓのゲート電極形成領域Ｇｓにおいては、第１および第２の多結晶シリコン層４および６並びにタングステンシリサイド層７が電気的に導通接続されている。
さらに、周辺回路領域Ｐにおいて周辺トランジスタＴｒｍのゲート電極形成領域Ｇｍには、シリコン基板２の上に第１のシリコン酸化膜（第１のゲート絶縁膜）３、不純物がドープされた第１の多結晶シリコン層４、平面的に略中央が貫通形成された第２のゲート絶縁膜としてのＯＮＯ膜５、不純物がドープされた第２の多結晶シリコン層６、タングステンシリサイド層７、第１のシリコン窒化膜８の順に下から積層されている。
周辺トランジスタＴｒｍのゲート電極形成領域Ｇｍにおいては、孔部５ａがＯＮＯ膜５に形成されており、第１および第２の多結晶シリコン層４および６が構造的に接触するように形成されている。したがって、周辺回路領域Ｐの周辺トランジスタＴｒｍのゲート電極形成領域Ｇｍにおいては、第１および第２の多結晶シリコン層４および６並びにタングステンシリサイド層７が電気的に導通接続されている。これらの第１および第２の多結晶シリコン層４および６並びにタングステンシリサイド層７が導電層として機能する。
メモリセル領域Ｍにおいて、第１のシリコン酸化膜３は、例えば８［ｎｍ］の膜厚で形成されており、各トランジスタＴｒｓおよびＴｒｎのゲート絶縁膜およびトンネル絶縁膜として機能する。周辺回路領域Ｐにおいては、第１のシリコン酸化膜３が、メモリセル領域Ｍの第１のシリコン酸化膜３に比較して厚く形成されており、例えば４０［ｎｍ］の膜厚で形成されておりゲート絶縁膜およびトンネル絶縁膜として機能する。
第１の多結晶シリコン層４は、メモリセル領域Ｍおよび周辺回路領域Ｐにおいて、リン等のｎ型の不純物がドープされた多結晶シリコンにより例えば１００［ｎｍ］の膜厚で形成されている。
メモリセル領域Ｍにおいて、メモリセルトランジスタＴｒｎのゲート電極形成領域Ｇｎにおいては、図１（ｂ）に示すように、メモリセルトランジスタＴｒｎのフローティングゲート電極ＦＧ（浮遊ゲート電極：電荷蓄積層）として機能する。また、第１の多結晶シリコン層４は、ゲート電極形成領域Ｇｓにおいては、選択ゲートトランジスタＴｒｓのゲート電極として機能する。
メモリセル領域Ｍにおいて、メモリセルトランジスタＴｒｎのゲート電極形成領域Ｇｎにおいては、図１（ｂ）に示すように、第２の多結晶シリコン層６およびタングステンシリサイド層７がメモリセルトランジスタＴｒｎのコントロールゲート電極ＧＣ（制御ゲート電極）として構成される。すなわち、メモリセル領域Ｍにおいては、メモリセルトランジスタＴｒｎのゲート電極は、フローティングゲート電極ＦＧおよびコントロールゲート電極ＧＣが積層された所謂スタックゲート構造をなしている。
周辺回路領域Ｐにおいて、周辺トランジスタＴｒｍのゲート電極形成領域Ｇｍにおいては、図１（ｅ）に示すように、第１および第２の多結晶シリコン層４および６並びにタングステンシリサイド層７がゲート電極として機能する。
メモリセルトランジスタＴｒｎのゲート電極形成領域Ｇｎにおいて、ＯＮＯ膜５は、例えば１８ｎｍ（シリコン酸化膜５ｎｍ：シリコン窒化膜８ｎｍ：シリコン酸化膜５ｎｍ）の膜厚により形成されており、第１および第２の多結晶シリコン層４および６間を構造的に分断し電気的に高抵抗に保持するように構成されている。したがって、ＯＮＯ膜５は、フローティングゲート電極ＦＧとコントロールゲート電極ＧＣとを電気的に高抵抗に保つために形成されている。
メモリセルトランジスタＴｒｎのゲート電極形成領域Ｇｎにおいて、ＯＮＯ膜５は、例えば１８ｎｍ（シリコン酸化膜５ｎｍ：シリコン窒化膜８ｎｍ：シリコン酸化膜５ｎｍ）の膜厚により形成されており、第１および第２の多結晶シリコン層４および６間を構造的に分断し電気的に高抵抗に保持するように構成されている。したがって、ＯＮＯ膜５は、フローティングゲート電極ＦＧとコントロールゲート電極ＧＣとを電気的に高抵抗に保つために形成されている。
第２の多結晶シリコン層６は、リン等のｎ型の不純物がドープされた多結晶シリコンにより例えば８０ｎｍの膜厚で形成されている。第２の多結晶シリコン層６は、メモリセルトランジスタＴｒｎのゲート電極形成領域Ｇｎにおいて、タングステンシリサイド層７と共にコントロールゲート電極ＧＣとして機能する。
また選択ゲートトランジスタＴｒｓのゲート電極形成領域Ｇｓにおいて、第２の多結晶シリコン層６は、第１の多結晶シリコン層４およびタングステンシリサイド層７と共に選択ゲート電極ＳＧとして機能し、所謂ワード線として構成される。
メモリセル領域Ｍおよび周辺回路領域Ｐにおいて、タングステンシリサイド層７は、例えば７０ｎｍの膜厚で多結晶シリコン層６の上に形成されている。また、ゲートキャップ膜としてのシリコン窒化膜８は、タングステンシリサイド層７の上に例えば３００［ｎｍ］の膜厚で形成されている。
メモリセル領域Ｍおよび周辺回路領域Ｐにおいて、ゲートバリア膜としてのシリコン窒化膜９はこれらの層４〜８を覆うように形成されている。メモリセル領域Ｍおよび周辺回路領域Ｐにおいて、これらのシリコン窒化膜８および９が、各ゲート電極ＳＧ、ＧＣ、ＦＧを覆うように形成されており、第１の絶縁膜として機能する。尚、図示していないが、シリコン酸化膜が多結晶シリコン層４、ＯＮＯ膜５および多結晶シリコン層６の側壁に対して信頼性確保のために形成されている。
図１（ｂ）に示すように、メモリセル領域Ｍにおいて、隣接する選択ゲートトランジスタＴｒｓのゲート電極形成領域Ｇｓ間には、シリコン基板２の表層側にソース／ドレイン拡散層１０（導電層に相当：以下、拡散層と略す）が形成されている。この拡散層１０には、シリコン基板２の表層側にコンタクト層（図示せず）が形成されている。
メモリセル領域Ｍにおいて、ビット線コンタクト形成領域ＣＢの接続配線層１１が、拡散層１０のコンタクト層の上面に接触するように形成されている。尚、接続配線層１１は、隣接する選択ゲートトランジスタＴｒｓのゲート電極形成領域Ｇｓ間に形成されているが、この接続配線層１１はセルフアラインコンタクトとして形成されていない。
メモリセル領域Ｍにおいて、この接続配線層１１は、バリアメタル層１２および当該バリアメタル層１２内側に埋込まれた金属層１３により構成されている。バリアメタル層１２は、例えばＴｉ等により形成されており、金属層１３を保護するように機能する。金属層１３は、例えばタングステンにより形成されている。
メモリセル領域Ｍにおいて、この接続配線層１１が、隣接する選択ゲートトランジスタＴｒｓのゲート電極形成領域Ｇｓ間に位置するように配設されている。この接続配線層１１は、上層側に形成されたビット線ＢＬとしての上導電層２１（導電層に相当）とシリコン基板２の表層側に形成された拡散層１０（導電層に相当）とを電気的に導通接続するようになっている。
メモリセル領域Ｍにおいて、この接続配線層１１と、選択ゲートトランジスタＴｒｓのゲート電極形成領域Ｇｓの層４〜８に覆われるように形成された第２のシリコン窒化膜９との間には、シリコン酸化膜１４が形成されている。このシリコン酸化膜１４は、例えばＢＰＳＧ等により形成され第１の絶縁膜および層間絶縁膜として機能する。このシリコン酸化膜１４は、選択ゲートトランジスタＴｒｓのゲート電極形成領域Ｇｓの層４〜８に覆われるように当該層４〜８の側面に形成されたシリコン窒化膜９と、メモリセルトランジスタＴｒｎのゲート電極形成領域Ｇｎの層４〜８に覆われるように当該層４〜８の側面に形成されたシリコン窒化膜９との間にも埋込み形成されている。
尚、図示しないが、メモリセル領域Ｍにおいて、このシリコン酸化膜１４は、隣接するメモリセルトランジスタＴｒｎの各ゲート電極形成領域Ｇｎの層４〜８に覆われるように当該層４〜８の側面に形成されたシリコン窒化膜９および９間にも埋込み形成されている。
尚、図示しないが、メモリセル領域Ｍにおいて、このシリコン酸化膜１４は、隣接するメモリセルトランジスタＴｒｎの各ゲート電極形成領域Ｇｎの層４〜８に覆われるように当該層４〜８の側面に形成されたシリコン窒化膜９および９間にも埋込み形成されている。
メモリセル領域Ｍにおいて、シリコン窒化膜９およびシリコン酸化膜１４の上面は面一に形成されている。これらのシリコン窒化膜９およびシリコン酸化膜１４の上には、シリコン酸化膜１５が形成されている。このシリコン酸化膜１５は、第１の絶縁膜および層間絶縁膜として機能する。すなわち、第１の絶縁膜としては、シリコン酸化膜１４および１５並びにシリコン窒化膜８および９が相当する。これらの第１の絶縁膜が、ゲート電極としての選択ゲート電極ＳＧおよびコントロールゲート電極ＧＣ並びにフローティングゲート電極ＦＧを覆うように形成されている。
メモリセル領域Ｍにおいて、これらのシリコン酸化膜１４および１５には、孔部Ｈ１が形成されている。この孔部Ｈ１は、ビット線コンタクト形成領域ＣＢを含む領域に対して形成されておりコンタクトホールとして形成される。すなわちこの孔部Ｈ１は、メモリセル領域Ｍのシリコン酸化膜１４および１５に対して上導電層２１側から半導体基板２の表層側の拡散層１０まで貫通するように形成されている。この孔部Ｈ１の内側壁面には、シリコン窒化膜１６（第２の絶縁膜に相当）が形成されており、このシリコン窒化膜１６の内側には接続配線層１１が形成されている。
メモリセル領域Ｍにおいて、ビット線コンタクト形成領域ＣＢ内の接続配線層１１の側面とシリコン酸化膜１４および１５の側面との間には、シリコン窒化膜１６が形成されている。このシリコン窒化膜１６は、孔部Ｈ１の内側壁面に形成されており、隣接するビット線コンタクト形成領域ＣＢおよびＣＢに対してそれぞれ形成された接続配線層１１および１１の間の構造的な接触を防止し、シリコン酸化膜１４および１５と共に隣接する接続配線層１１および１１間の電気的絶縁性能を保持するように設けられており、スペーサ絶縁膜として機能する。
他方、図１（ｄ）を参照しながら、周辺回路領域Ｐに形成される周辺トランジスタＴｒｍの構造を説明する。この図１（ｄ）に示すように、周辺回路領域Ｐにおいて、周辺トランジスタＴｒｍのゲート電極形成領域Ｇｍに隣接するように、シリコン基板２の表層側に拡散層２６（第４の導電層に相当）が形成されている。この拡散層２６には、シリコン基板２の表層側にコンタクト層（図示せず）が形成されている。
周辺回路領域Ｐにおいて、コンタクト形成領域ＣＰには、接続配線層１７が、拡散層２６のコンタクト層の上面に接触するように形成されている。この接続配線層１７は、孔部１９の内側に形成されている。この接続配線層１７の上には、上導電層２２が形成されており、この上導電層２２の周囲には層間絶縁膜２０が形成されている。層間絶縁膜２０は、例えばシリコン酸化膜により形成されており、上導電層２２は、図示しないが例えばタングステンにより構成されている。
図１（ｄ）に示すように、周辺回路領域Ｐにおいて拡散層２６に対して上導電層２２（第３の導電層に相当）のコンタクト形成領域ＣＰを形成する場合には、この孔部１９は、上層側に形成される上導電層２２側からシリコン酸化膜１４および１５を通じてシリコン基板２の表層側に形成された拡散層２６に至るまで貫通形成されている。この孔部１９は、第１のコンタクトホールとしての下孔部１９ａと、この下孔部１９ａの上に形成されると共に当該下孔部１９ａよりも径の大きな第２のコンタクトホールとしての上孔部１９ｂとにより構成されている。
このうち上孔部１９ｂは、シリコン酸化膜１５の上部に対して平面的には例えば略円形状もしくは楕円形状に形成されている。下孔部１９ａは、シリコン酸化膜１５の下部およびシリコン酸化膜１４に対して平面的に例えば略円形状もしくは楕円形状に形成されている。この孔部１９には、接続配線層１７と、この接続配線層１７の外側壁面にスペーサとして機能するスペーサ絶縁膜としてシリコン窒化膜１８ａおよび１８ｂとが形成されている。
また、図１（ｅ）に示すように、他の周辺トランジスタＴｒｍについて説明する。この周辺トランジスタＴｒｍのゲート電極から上導電層２２に電気的に接続するコンタクト形成領域ＣＰにおいて、孔部１９が上導電層２２側からタングステンシリサイド層７の上部に至るまで貫通形成されている。この孔部１９内には、接続配線層１７と、この接続配線層１７の外側壁面にスペーサとしてシリコン窒化膜１８ａおよび１８ｂとが形成されている。シリコン窒化膜１８ａは、下孔部１９ａの内側壁面に形成される膜であり、シリコン窒化膜１８ｂは、上孔部１９ｂの内側壁面に形成される膜を示している。
周辺回路領域Ｐにおいて、ゲート電極上にコンタクト形成領域ＣＰを確保する場合、孔部１９は、上導電層２２からシリコン酸化膜１５およびシリコン窒化膜８および９を通じてタングステンシリサイド層７に至るまで貫通形成されている。この孔部１９は、前述と同様に上孔部１９ｂと当該上孔部１９ｂよりも下に形成されると共に小さい径を有する下孔部１９ａとにより構成されている。
このうち上孔部１９ｂは、シリコン酸化膜１５の上部に対して、平面的には例えば楕円形状もしくは円形状に形成されている。下孔部１９ａは、シリコン窒化膜８および９に対して、平面的には略中央に位置して例えば楕円形状もしくは円形状に形成されている。
周辺回路領域Ｐにおいて、接続配線層１７は、バリアメタル層１２と当該バリアメタル層１２内に埋込まれた金属層１３とにより構成されている。バリアメタル層１２は、例えばＴｉやＴｉＮ等により形成されており、金属層１３を他の膜から保護するように機能する。金属層１３は、例えばタングステンにより形成されている。
周辺回路領域Ｐにおいて、接続配線層１７は、孔部１９ａおよび１９ｂ内に形成されており、周辺トランジスタＴｒｍのゲート電極形成領域Ｇｍの周辺のシリコン基板２の表層側に形成される拡散層１０に対して上面に形成されるコンタクト層（図示せず）に接触するように形成されている。この接続配線層１７は、上層側に形成された上導電層２２（第３の導電層に相当）とシリコン基板２の表層側に形成された拡散層１０とを電気的に導通接続する。
周辺回路領域Ｐにおいて、この接続配線層１７と、周辺トランジスタＴｒｍのゲート電極形成領域Ｇｍの層４〜８に覆われるように形成されたシリコン窒化膜９との間には、シリコン酸化膜１４が形成されている。周辺回路領域Ｐにおいて、シリコン酸化膜１４は、周辺回路領域Ｐを構成する各半導体素子を電気的に高抵抗（絶縁）状態に保つように設けられている。
周辺回路領域Ｐにおいて、シリコン窒化膜９およびシリコン酸化膜１４の上面は面一に形成されている。これらのシリコン窒化膜９およびシリコン酸化膜１４の上には、シリコン酸化膜１５が形成されている。このシリコン酸化膜１５は、第１の絶縁膜および層間絶縁膜として機能する。
周辺回路領域Ｐにおいて、シリコン窒化膜９およびシリコン酸化膜１４の上面は面一に形成されている。これらのシリコン窒化膜９およびシリコン酸化膜１４の上には、シリコン酸化膜１５が形成されている。このシリコン酸化膜１５は、第１の絶縁膜および層間絶縁膜として機能する。
周辺回路領域Ｐにおいて、コンタクト形成領域ＣＰに形成された孔部１９の下孔部１９ａおよび上孔部１９ｂ内には、接続配線層１７とシリコン酸化膜１４とが形成されている。この接続配線層１７とシリコン酸化膜１４との間にシリコン窒化膜１８ａおよび１８ｂ（第２の絶縁膜に相当）が形成されている。 このシリコン窒化膜１８ａおよび１８ｂはスペーサとして機能する膜であるが２部分に分離されており、説明の便宜上、下孔部１９ａに形成されている膜をシリコン窒化膜１８ａ、上孔部１９ｂ内に形成されている膜をシリコン窒化膜１８ｂ、として符号を付して説明を行う。シリコン窒化膜１８ｂは、上孔部１９ｂの内側壁面に形成されていると共に接続配線層１７の外側壁面に形成されている。またシリコン窒化膜１８ｂは、下孔部１９ａの内側壁面に形成されていると共に接続配線層１７の外側壁面に形成されている。
周辺回路領域Ｐにおいて、このシリコン窒化膜１８ａおよび１８ｂは、隣接するコンタクト形成領域ＣＰおよびＣＰに対してそれぞれ形成された接続配線層１７および１７の間の構造的な接触を防止し、シリコン酸化膜１４および１５と共に隣接する接続配線層１７および１７間を電気的に高抵抗に保持するように設けられており所謂スペーサ絶縁膜として機能する。
周辺回路領域Ｐにおいて、各コンタクト形成領域ＣＰおよびＣＰ間の平面的な最短距離は、メモリセル領域Ｍにおいて隣接するビット線コンタクト形成領域ＣＢおよびＣＢ間の最短距離の数倍程度の距離が設けられている。しかし近年の設計ルールの縮小化に伴い、このような場合においても不具合を生じるようになってきている。これは、コンタクト形成領域ＣＰおよびＣＰ間の距離が狭くなるに従い、設計時のマージンを確保することが困難となってきているためである。
本実施形態の構成によれば、周辺回路領域Ｐにおいて、シリコン窒化膜１８ａが下孔部１９ａの内側壁面に形成されると共に接続配線層１７の外側壁面に形成されており、シリコン窒化膜１８ｂが上孔部１９ｂの内側壁面に形成されると共に接続配線層１７の外側壁面に形成されているため、隣接するコンタクト形成領域ＣＰおよびＣＰ間の平面的な最短距離が従来に比較して短くなったとしても、周辺回路領域Ｐにおける設計マージンの減少を極力抑制できるようになる。
＜製造方法について＞
以下、本実施形態の製造方法について、図４ないし図８を参照しながら、詳細な製造方法について説明する。尚、図４〜図８の図面中、図面の添え字（ａ）〜（ｅ）を付した図面については、それぞれ図３（ａ）および図３（ｂ）におけるＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に沿う縦断側面図を示している。尚、本発明に係る製造方法を実現できれば、後述説明する工程は必要に応じて省いても良いし、一般的な工程であれば付加しても良い。
以下、本実施形態の製造方法について、図４ないし図８を参照しながら、詳細な製造方法について説明する。尚、図４〜図８の図面中、図面の添え字（ａ）〜（ｅ）を付した図面については、それぞれ図３（ａ）および図３（ｂ）におけるＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、Ｄ−Ｄ線、Ｅ−Ｅ線に沿う縦断側面図を示している。尚、本発明に係る製造方法を実現できれば、後述説明する工程は必要に応じて省いても良いし、一般的な工程であれば付加しても良い。
（１） 図４（ａ）〜図４（ｅ）の構造の形成工程
メモリセル領域Ｍにおいては、ｐ型のシリコン基板（シリコン半導体基板）２を７５０度の水蒸気雰囲気で加熱し、第１のゲート絶縁膜（ゲート酸化膜）として機能する第１のシリコン酸化膜３を例えば１０［ｎｍ］形成し、周辺回路領域Ｐの高耐圧系の周辺トランジスタＴｒｍのゲート電極形成領域Ｇｍにおいては、第１のシリコン酸化膜３を例えば４０［ｎｍ］形成する。
メモリセル領域Ｍにおいては、ｐ型のシリコン基板（シリコン半導体基板）２を７５０度の水蒸気雰囲気で加熱し、第１のゲート絶縁膜（ゲート酸化膜）として機能する第１のシリコン酸化膜３を例えば１０［ｎｍ］形成し、周辺回路領域Ｐの高耐圧系の周辺トランジスタＴｒｍのゲート電極形成領域Ｇｍにおいては、第１のシリコン酸化膜３を例えば４０［ｎｍ］形成する。
次に、メモリセル領域Ｍおよび周辺回路領域Ｐにおいて、減圧ＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、リン等のｎ型不純物がドープされた第１の多結晶シリコン層４を例えば１４０［ｎｍ］形成し、その上に第１のシリコン窒化膜２３を例えば７０［ｎｍ］形成する。この第１のシリコン窒化膜２３の上にレジスト（図示せず）を塗布しパターン形成する。
パターン形成されたレジストをマスクとしてＲＩＥ(Reactive Ion Etching)法により第１のシリコン窒化膜２３を加工する。このとき、第１のシリコン窒化膜２３を加工して除去する領域は、素子分離領域ＳＴＩを形成するための領域である。次にＯ2プラズマ処理することによりレジストを除去する。次に、第１のシリコン窒化膜２３をマスクとして第１の多結晶シリコン層４と第１のシリコン酸化膜３とシリコン基板２とを加工しシリコン基板２内に溝部２４を形成する。
（２) 図５（ａ）〜図５（ｅ）の構造の形成工程
次に、ＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition)法により第２のシリコン酸化膜２５を例えば７５０［ｎｍ］堆積する。すると、第２のシリコン酸化膜２５が溝部２４内に形成されるようになる。次に、ＣＭＰ（Chemical Mechanical Polish)法により第２のシリコン酸化膜２５の上部を第１のシリコン窒化膜２３をストッパとして第１のシリコン窒化膜２３の上面まで平坦化し、８５０℃の窒素雰囲気中において加熱する。次にＲＩＥ（Reactive Ion Etching)法によりシリコン基板２の上面から上方に位置する所定高さまで第２のシリコン酸化膜２５をエッチバックし所望の高さに調整する。次に、１５０℃のリン酸処理により第１のシリコン窒化膜２３を除去する。
次に、ＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition)法により第２のシリコン酸化膜２５を例えば７５０［ｎｍ］堆積する。すると、第２のシリコン酸化膜２５が溝部２４内に形成されるようになる。次に、ＣＭＰ（Chemical Mechanical Polish)法により第２のシリコン酸化膜２５の上部を第１のシリコン窒化膜２３をストッパとして第１のシリコン窒化膜２３の上面まで平坦化し、８５０℃の窒素雰囲気中において加熱する。次にＲＩＥ（Reactive Ion Etching)法によりシリコン基板２の上面から上方に位置する所定高さまで第２のシリコン酸化膜２５をエッチバックし所望の高さに調整する。次に、１５０℃のリン酸処理により第１のシリコン窒化膜２３を除去する。
次に、減圧ＣＶＤ法により、ＯＮＯ膜（シリコン酸化膜５ｎｍ、シリコン窒化膜８ｎｍ、シリコン酸化膜５ｎｍの３層膜）５を形成し、ＯＮＯ膜５についてゲート電極形成領域ＧｓおよびＧｍの平面略中央に孔部５ａを形成する。このＯＮＯ膜５や第１の多結晶シリコン層４の上にリン等のｎ型不純物を含む第２の多結晶シリコン層６を８０［ｎｍ］形成し、この第２の多結晶シリコン層６の上にタングステンシリサイド層７を１２０［ｎｍ］形成し、このタングステンシリサイド層７の上にゲートキャップ膜として第２のシリコン窒化膜８を２２０［ｎｍ］形成する。
（３) 図６（ａ）〜図６（ｅ）の構造の形成工程
この図６（ａ）〜図６（ｅ）に係る構造の形成工程は、メモリセル領域Ｍおよび周辺回路領域Ｐにおいて全て同時に行われる。第２のシリコン窒化膜８を形成した後、当該第２のシリコン窒化膜８の上にレジスト（図示せず）を塗布する。次に、当該レジストをリソグラフィ技術によりパターン形成し、当該パターン形成されたレジストパターンをマスクとして第２のシリコン窒化膜８をＲＩＥ法によりエッチング加工する。
この図６（ａ）〜図６（ｅ）に係る構造の形成工程は、メモリセル領域Ｍおよび周辺回路領域Ｐにおいて全て同時に行われる。第２のシリコン窒化膜８を形成した後、当該第２のシリコン窒化膜８の上にレジスト（図示せず）を塗布する。次に、当該レジストをリソグラフィ技術によりパターン形成し、当該パターン形成されたレジストパターンをマスクとして第２のシリコン窒化膜８をＲＩＥ法によりエッチング加工する。
このとき、図６（ｂ）に示すように、各ゲート電極形成領域ＧｓおよびＧｎ並びにＧｍを除く領域について第２のシリコン窒化膜８をエッチング処理し加工する。次に、レジストパターンを除去する。次に、第２のシリコン窒化膜８をマスクとして各層４〜８をエッチング処理し加工する。この加工処理は、図６（ｂ）に示すように、各ゲート電極形成領域ＧｓおよびＧｎ並びにＧｍについて各層４〜８を分離するために行われる。
これにより、フローティングゲート電極ＦＧおよびコントロールゲート電極ＧＣの分離構造を構成することができ、複数のゲート電極を並設して形成することができる。この後、これらのゲート電極形成領域ＧｓおよびＧｍ並びにＧｎ以外のシリコン基板２の領域に対してイオン注入しメモリセル領域Ｍの拡散層１０および周辺回路領域Ｐの拡散層２６を形成する。
（４） 図７（ａ）〜図７（ｅ）の構造の形成工程
図７（ａ）〜図７（ｅ）に係る構造の形成工程は、メモリセル領域Ｍおよび周辺回路領域Ｐにおいて全て同時に行われる。各層３〜８が分離された状態において、各層３〜８を覆うようにゲートバリア膜として第３のシリコン窒化膜９を等方的に形成する。この後、第３のシリコン窒化膜９の上に第３のシリコン酸化膜１４を堆積する。次に、ＣＭＰ法により第３のシリコン酸化膜１４を第３のシリコン窒化膜９の上面まで平坦化する。
図７（ａ）〜図７（ｅ）に係る構造の形成工程は、メモリセル領域Ｍおよび周辺回路領域Ｐにおいて全て同時に行われる。各層３〜８が分離された状態において、各層３〜８を覆うようにゲートバリア膜として第３のシリコン窒化膜９を等方的に形成する。この後、第３のシリコン窒化膜９の上に第３のシリコン酸化膜１４を堆積する。次に、ＣＭＰ法により第３のシリコン酸化膜１４を第３のシリコン窒化膜９の上面まで平坦化する。
次に、第４のシリコン酸化膜１５を堆積し、当該第４のシリコン酸化膜１５上にレジスト（図示せず）を塗布し、当該レジストをリソグラフィ技術によりパターン形成する。次に、パターン形成されたレジストをマスクとしてエッチング処理し加工する。この加工処理は、メモリセル領域Ｍのビット線コンタクト形成領域ＣＢや、周辺回路領域Ｐのコンタクト形成領域ＣＰについてシリコン酸化膜１４および１５を同時に除去するために行われる。これは、シリコン窒化膜に対して高選択性を有するエッチング条件によりシリコン酸化膜を除去するように処理される。
すると、メモリセル領域Ｍにおいて、ビット線コンタクト形成領域ＣＢを含む領域に孔部Ｈ１を形成できると同時に、周辺回路領域Ｐにおいて、コンタクト形成領域ＣＰの一部領域に下孔部１９ａを形成できる。次に、Ｏ2プラズマによりパターン形成されたレジストを除去する。
（５） 図８（ａ）〜図８（ｅ）の構造の形成工程
図７（ａ）〜図７（ｅ）に示す構造を形成した後、レジスト（図示せず）を塗布し当該レジストをパターン形成しエッチング処理する。図８（ｃ）〜図８（ｅ）に示すように、周辺回路領域Ｐのコンタクト形成領域ＣＰに対してＲＩＥ法によりシリコン酸化膜１５をエッチング処理することで除去し下孔部１９ａよりも大きな径で且つ下孔部１９ａよりも上に上孔部１９ｂを形成する。
図７（ａ）〜図７（ｅ）に示す構造を形成した後、レジスト（図示せず）を塗布し当該レジストをパターン形成しエッチング処理する。図８（ｃ）〜図８（ｅ）に示すように、周辺回路領域Ｐのコンタクト形成領域ＣＰに対してＲＩＥ法によりシリコン酸化膜１５をエッチング処理することで除去し下孔部１９ａよりも大きな径で且つ下孔部１９ａよりも上に上孔部１９ｂを形成する。
この後、従来処理の場合ウェットエッチング処理を行うことにより自然酸化膜やエッチング時の反応生成物を除去するが、本実施形態ではこの前に、シリコン窒化膜１６および１８を等方的に形成すると共にＲＩＥ法によりエッチング処理することにより、図８（ａ）〜図８（ｂ）に示すように、メモリセル領域Ｍにおける孔部Ｈ１の内側壁面に対してシリコン窒化膜１６をスペーサとして形成すると同時に、図８（ｃ）〜図８（ｅ）に示すように、周辺回路領域Ｐにおける孔部１９（上孔部１９ｂおよび下孔部１９ａ）の内側壁面に対してシリコン窒化膜１８をスペーサとして形成する。
次に、図１（ａ）〜図１（ｅ）に示すように、シリコン窒化膜１６および１８ａ並びに１８ｂの内側にバリアメタル層１２および金属層１３を形成し、これらのバリアメタル層１２および金属層１３をシリコン酸化膜１５の上面まで除去し、この後、層間絶縁膜２０を形成すると共に、ビット線コンタクト形成領域ＣＢやコンタクト形成領域ＣＰについて層間絶縁膜２０を除去し、この除去された領域に導電層として上導電層２１および２２をそれぞれ埋込み形成する。このようにして図１（ａ）〜図１（ｅ）に示すＮＡＮＤ型フラッシュメモリ装置を製造することができる。
ところで、前述したように、孔部Ｈ１および１９ａ並びに１９ｂを形成した後、自然酸化膜やエッチング時の反応生成物を除去するときには、ウェットエッチング処理により行うことがより効果大となる。仮にシリコン窒化膜１６および１８を孔部Ｈ１および１９の内側壁面に対してスペーサとして設けない場合には当該ウェットエッチング処理を行うことにより孔部Ｈ１および１９ａの径の特に中央部分が膨らんでしまい所謂オーバーハング形状になる。この後たとえバリアメタル層１２および金属層１３を埋込み形成したとしても、当該中央部付近にボイドが生じてしまう。
そこで、自然酸化膜や反応生成物のウェットエッチング処理する前には、スペーサとしてシリコン窒化膜１６および１８を孔部Ｈ１および１９ａ並びに１９ｂの内側壁面に設けることが望ましい。このような工程を経て形成することにより孔部Ｈ１および１９の径が所定の大きさよりも大きくならない。尚、この場合、ドライエッチング処理でも反応生成物を除去できるもののウェットエッチング処理を行う方が効果が高い。したがって、孔部Ｈ１および１９内においてボイドの発生を抑制しながら接続配線層１１および１７を埋込み形成することができる。
ところでメモリセル領域Ｍには、メモリセルを構成する素子（例えばメモリセルトランジスタＴｒｎ）が多数配列されているため、隣接するメモリセル間の間隔が周辺回路領域Ｐの各素子間の間隔に比較して狭く素子密集度（集積度）が高い。これに対し、周辺回路領域Ｐの素子（例えば周辺トランジスタ）は、メモリセル領域Ｍを構成する素子に比較して離間して形成されている素子の割合が多いため、メモリセル領域Ｍに比較して素子密集度（集積度）が低い。
したがって、全般的にメモリセル領域Ｍでは、メモリセルトランジスタＴｒｎを構成する層のパターン幅の設計値が周辺回路領域Ｐに比較して狭くなる傾向がある。プロセス上、各種マージンを見込んでプロセス工程を考慮する必要があるが、設計ルールの縮小化に伴い、メモリセル領域Ｍではパターン幅が全般的に狭くなるため、メモリセル領域ＭにおいてメモリセルトランジスタＴｒｎを形成するときのマージンは、その絶対量が周辺回路領域Ｐにおけるマージンに比較して少なくなる傾向がある。
したがって、メモリセル領域Ｍおよび周辺回路領域Ｐに対して、同時に孔部Ｈ１および下孔部１９ａを形成するための処理工程を行う場合には、メモリセル領域Ｍにおけるマージンを優先して当該工程の処理条件（例えば、露光条件）を設定している。すると、周辺回路領域Ｐ単独で工程処理を行う場合に比較して周辺回路領域Ｐにおける設計マージンが少なくなってしまう。
前述のように、メモリセル領域Ｍおよび周辺回路領域Ｐの孔部Ｈ１および下孔部１９ａを同一工程で同時に形成するときには、当該孔部Ｈ１および下孔部１９ａの形成領域の上にレジスト（図示せず）を塗布し当該レジストをパターン露光する。
このとき全般的に、メモリセル領域Ｍにおけるフォーカスマージンは、周辺回路領域Ｐにおけるフォーカスマージンに比較して少ないため、メモリセル領域Ｍの孔部Ｈ１が最適な位置で且つ最適に近い径となることを優先するように条件設定しレジストをパターン露光処理することが望ましい。このとき、周辺回路領域Ｐにおいては最適な露光条件に設定できずフォーカスマージンが少なくなってしまう。したがって、周辺回路領域Ｐの下孔部１８ａの位置やその径が所望の設定値から異なってしまう（例えば、大きくなる）虞がある。
そこで、本実施形態の製造方法においては、メモリセル領域Ｍおよび周辺回路領域Ｐにおいて、シリコン窒化膜１６および１８を同時に形成している。すると、シリコン窒化膜１８が孔部１９の内側壁面に対して例えば略同一の膜厚で形成されると、特に下孔部１９ａの孔径が狭くなる。したがって、下孔部１８ａを形成する工程において、周辺回路領域Ｐの下孔部１８ａの位置やその径が所望の設定値から異なってしまったとしても、これらの孔部Ｈ１および１９の内側壁面にシリコン窒化膜１６および１８が形成されるため、隣接する構成要素（例えば周辺トランジスタＴｒｍ）に対する悪影響を極力抑制できるようになる。
したがって、メモリセル領域Ｍと周辺回路領域Ｐにおいて、シリコン窒化膜に対して高選択性を有する条件により同時に第３および第４のシリコン酸化膜１４および１５をエッチング処理したとしても、その後シリコン窒化膜１６および１８を形成しているため設計デザインを狙い寸法に調整できる。エッチング時の反応生成物を除去するときにウェットエッチング処理を行っているが、ウェットエッチング処理を控えることなく構成できるようになる。
本実施形態の製造方法によれば、メモリセル領域Ｍおよび周辺回路領域Ｐにおいて、第３および第４のシリコン酸化膜１４および１５を同時に埋込み形成し、孔部Ｈ１および１９ａを同時に形成すると共に、その後シリコン窒化膜１６および１８ａ並びに１８ｂを孔部Ｈ１および１９内に同時に等方的に形成し、シリコン基板２上に形成されたシリコン窒化膜１６および１８ａ並びに１８ｂをＲＩＥ法によりエッチングし同時に除去することで孔部Ｈ１および１９の内側壁面にシリコン窒化膜１６および１８ａ並びに１８ｂを残存させると共にシリコン酸化膜３を除去することによりシリコン基板２の上面を露出させ、このシリコン基板２の露出面上にバリアメタル層１２および金属層１３を形成する。このとき、孔部Ｈ１および１９の内側壁面に残存したシリコン窒化膜１６および１８の内側にバリアメタル層１２および金属層１３を形成することができる。すなわち、孔部Ｈ１および１９の内側壁面および接続配線層１１および１７の外側壁面に対してそれぞれシリコン窒化膜１６および１８を形成できるため、設計デザインを狙い寸法に調整することができ、これにより、特に周辺回路領域Ｐに形成される下孔部１９ａの形成位置や径を所望の状態に構成できる。
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
半導体基板としてｐ型のシリコン基板２に適用したが、その他の半導体基板に適用しても良い。スペーサ絶縁膜としてシリコン窒化膜１６および１８により形成した実施形態を示したが、これに限定されるものではなく、例えばシリコン酸化膜（例えばＴＥＯＳ）等により形成されていても良い。
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
半導体基板としてｐ型のシリコン基板２に適用したが、その他の半導体基板に適用しても良い。スペーサ絶縁膜としてシリコン窒化膜１６および１８により形成した実施形態を示したが、これに限定されるものではなく、例えばシリコン酸化膜（例えばＴＥＯＳ）等により形成されていても良い。
メモリセル領域Ｍおよび周辺回路領域Ｐにおけるビット線コンタクト形成領域ＣＢやコンタクト形成領域ＣＰに対して孔部Ｈ１および１９を形成した実施形態を示したが、これに限定されるものではなく、メモリセル領域Ｍおよび周辺回路領域Ｐにおけるシリコン基板２の表層側に形成される拡散層１０および２６のコンタクト領域とその上方に形成される導電層（図示せず）とを電気的に接続する他のコンタクトプラグ形成領域、または／およびメモリセル領域Ｍおよび周辺回路領域Ｐにおける多層配線構造間を電気的に接続するプラグ形成領域、等に適用しても良い。
メモリセル領域Ｍおよび周辺回路領域Ｐに対して同時に孔部Ｈ１および下孔部１９ａを形成した実施形態を示したが、これに限定されるものではなく、別工程で形成しても良い。すなわち、メモリセル領域Ｍの孔部Ｈ１を形成した後、周辺回路領域Ｐの下孔部１９ａを形成しても良いし、周辺回路領域Ｐの下孔部１９ａを形成した後、メモリセル領域Ｍの孔部Ｈ１を形成するようにしても良い。
メモリセル領域Ｍおよび周辺回路領域Ｐに対してシリコン窒化膜１６および１８を同時に形成した実施形態を示したが、これに限定されるものではなく、別工程で埋込むようにしても良い。すなわち、シリコン窒化膜１６を形成した後に、シリコン窒化膜１８を別工程で形成しても良いし、シリコン窒化膜１８を形成した後に、シリコン窒化膜１６を形成しても良い。
メモリセル領域Ｍおよび周辺回路領域Ｐのそれぞれの複数の孔部Ｈ１および１９の内側壁面に対して形成するスペーサ絶縁膜として、シリコン窒化膜１６および１８を互いに同種材料により形成した実施形態を示したが、これに限定されるものではなく、別材料（例えばシリコン窒化膜とシリコン酸化膜）により形成しても良い。
第１の絶縁膜としてシリコン窒化膜８，９およびシリコン酸化膜１４，１５を適用した実施形態を示したが、これらは同種の材料（例えば互いにシリコン酸化膜）であっても異なる材料を適用しても良い。層間絶縁膜としてシリコン酸化膜１４および１５、スペーサ絶縁膜としてシリコン窒化膜１６および１８を適用した実施形態を示したが、これらの層間絶縁膜およびスペーサ絶縁膜は同種の材料（例えば互いにシリコン酸化膜）であっても異なる材料であっても良い。
上孔部１９ｂは必要に応じて設ければよい。
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、必要に応じてその他ＥＥＰＲＯＭやＥＰＲＯＭ、ＮＯＲ型のフラッシュメモリ装置に適用しても良いし、その他の不揮発性半導体記憶装置、半導体記憶装置、半導体装置に適用しても良い。
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、必要に応じてその他ＥＥＰＲＯＭやＥＰＲＯＭ、ＮＯＲ型のフラッシュメモリ装置に適用しても良いし、その他の不揮発性半導体記憶装置、半導体記憶装置、半導体装置に適用しても良い。
図面中、１はＮＡＮＤ型フラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、４は第１の多結晶シリコン層（導電層）、６は第２の多結晶シリコン層（導電層）、７はタングステンシリサイド層（導電層）、１０および２６はソース／ドレイン拡散層（導電層）、１１および１７は接続配線層、１４および１５はシリコン酸化膜（層間絶縁膜）、１６，１８ａ，１８ｂはシリコン窒化膜（スペーサ絶縁膜）、１９は周辺回路領域の孔部、２１，２２は上導電層（導電層）、Ｈ１はメモリセル領域の孔部である。
Claims (5)
- メモリセル領域およびその周辺回路領域の各領域に区画される半導体基板と、
前記半導体基板の各領域に対してそれぞれ層間絶縁膜を挟んで構成された複数の導電層と、
前記各領域の複数の導電層間を貫通するように前記層間絶縁膜に対してそれぞれ形成された複数の孔部と、
前記各領域の複数の孔部内に形成されると共に前記複数の導電層間を電気的に接続する複数の接続配線層と、
前記各領域におけるそれぞれの前記複数の孔部のそれぞれの内側壁面で且つ前記複数の接続配線層のそれぞれの外側壁面に形成されるスペーサとして機能するスペーサ絶縁膜とを備えたことを特徴とする半導体装置。 - メモリセル領域およびその周辺回路領域の各領域に区画される半導体基板と、
前記半導体基板上の各領域に形成されたゲート絶縁膜と、
前記各領域のゲート絶縁膜上にそれぞれ形成された複数のゲート電極と、
前記各領域の前記複数のゲート電極間および前記複数のゲート電極上に形成された第１の絶縁膜と、
前記メモリセル領域の第１の絶縁膜の上面より上方に形成されると共に隣接するゲート電極間に形成された第１の導電層と、
前記メモリセル領域の半導体基板の表層側に対して隣接するゲート電極間に形成された第２の導電層と、
前記メモリセル領域の前記第１および第２の導電層間を貫通するように前記第１の絶縁膜に形成される第１の複数の孔部と、
前記メモリセル領域の第１の複数の孔部内にそれぞれ形成され前記第１および第２の導電層間を電気的に接続する第１の複数の接続配線層と、
前記周辺回路領域の第１の絶縁膜の上面より上方に形成されると共に隣接するゲート電極間に形成された第３の導電層と、
前記周辺回路領域の半導体基板の表層側に対して隣接するゲート電極間に形成された第４の導電層と、
前記周辺回路領域の前記第３および第４の導電層間を貫通するように前記第１の絶縁膜に形成される第２の複数の孔部と、
前記周辺回路領域の第２の複数の孔部内にそれぞれ形成され前記第３および第４の導電層間を電気的に接続する第２の複数の接続配線層と、
前記メモリセル領域の第１の複数の孔部のそれぞれの内側壁面で且つ前記第１の複数の接続配線層のそれぞれの外側壁面に形成されたスペーサとして機能する第１のスペーサ絶縁膜と、
前記周辺回路領域の第２の複数の孔部のそれぞれの内側壁面で且つ前記第２の複数の接続配線層のそれぞれの外側壁面に形成されたスペーサとして機能する第２のスペーサ絶縁膜とを備えたことを特徴とする半導体装置。 - 半導体基板に区画されるメモリセル領域および周辺回路領域の各領域について導電層を形成する第１工程と、
前記各領域の前記導電層を覆うように第１の絶縁膜を形成する第２工程と、
前記第１の絶縁膜について前記各領域における複数の所定領域を除去することにより前記各領域に対してそれぞれ複数の孔部を形成する第３工程と、
前記各領域におけるそれぞれの前記複数の孔部の内側壁面に対して第２の絶縁膜を形成する第４工程とを備えたことを特徴とする半導体装置の製造方法。 - 前記第３工程では、各領域に対して同時に前記複数の孔部を形成することを特徴とする請求項３記載の半導体装置の製造方法。
- 前記第４工程では、各領域に対して同時に前記第２の絶縁膜を形成することを特徴とする請求項３または４記載の半導体装置の製造方法。
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