JP2006251586A - 表示装置ならびにその映像信号線駆動回路および駆動方法 - Google Patents

Abstract

【課題】表示すべき画像がベタ画像のように階調の変化の小さい単調な画像である場合に表示ムラの発生を抑制することができる表示装置を提供する。
【解決手段】ソースドライバ３００内に映像信号線ＳＬ２〜ＳＬｎに対応する画像判定回路Ｐ２〜Ｐｎを備える。画像判定回路Ｐ２〜Ｐｎは、前列のサンプルホールド回路ＳＨ１〜ＳＨｎ−１から出力されたサンプリング映像信号ＡＶｓと表示制御回路２００から出力された映像信号ＡＶとを比較し、表示すべき画像がベタ画像であるか否かを判定する。判定の結果、ベタ画像であれば、ソースドライバ３００は、表示制御回路２００から出力された映像信号ＡＶをサンプルホールド回路を介さずに映像信号線ＳＬ２〜ＳＬｎに印加する。ベタ画像でなければ、ソースドライバ３００は、従来通り、サンプルホールド回路から出力されたサンプリング映像信号ＡＶｓを映像信号線ＳＬ２〜ＳＬｎに印加する。
【選択図】図２

Description

本発明は、液晶表示装置等の表示装置に関し、更に詳しくは、そのような表示装置の映像信号線駆動回路および駆動方法に関する。

一般に、アクティブマトリクス型液晶表示装置は、液晶層を挟持する２枚の透明基板を含む表示部を備えており、当該２枚の基板のうち一方の基板には、複数の映像信号線と複数の走査信号線とが格子状に配置され、それら複数の映像信号線と走査信号線との交差点にそれぞれ対応してマトリクス状に配置された画素形成部が設けられている。またアクティブマトリクス型液晶表示装置は、その表示部の映像信号線を駆動するソースドライバ（映像信号線駆動回路）と、その表示部の走査信号線を駆動するゲートドライバ（走査信号線駆動回路）とを有している。

図９は、従来のアクティブマトリクス型液晶表示装置における要部の構成を、表示部の等価回路と共に示したブロック図である。この液晶表示装置は、表示制御回路２００とソースドライバ３５０とゲートドライバ４００と表示部５００とを有している。表示部５００には、互いに交差（直交）する複数（ｎ本）の映像信号線ＳＬ１〜ＳＬｎと複数（ｍ本）の走査信号線ＧＬ１〜ＧＬｍとが設けられている。映像信号線ＳＬ１〜ＳＬｎはソースドライバ３５０と接続され、走査信号線ＧＬ１〜ＧＬｍはゲートドライバ４００と接続されている。また、映像信号線ＳＬ１〜ＳＬｎと走査信号線ＧＬ１〜ＧＬｍとの交差点にそれぞれ対応して、スイッチング素子としての薄膜トランジスタ５０（以下、ＴＦＴ５０という）と、ＴＦＴ５０に接続された画素容量５１が設けられている。各ＴＦＴ５０のゲート端子は走査信号線ＧＬ１〜ＧＬｍのいずれかに接続され、ソース端子は映像信号線ＳＬ１〜ＳＬｎのいずれかに接続され、ドレイン端子は画素容量５１に接続されている。画素容量５１は、透明電極からなる画素電極とそれに対向して設けられた対向電極とに挟持された液晶層に形成される表示媒体としての液晶容量（不図示）と、その液晶容量と並列して設けられている補助容量（不図示）とから構成されている。

次に、点順次駆動方式が採用されている液晶表示装置を例に挙げて、ソースドライバ３５０の構成および動作について説明する。図１０は、点順次駆動方式が採用されているソースドライバ３５０の構成を示すブロック図である。図１０に示すように、このソースドライバ３５０は、サンプリングパルス生成回路３０と、ｎ個のサンプルホールド回路ＳＨ１〜ＳＨｎを含むサンプルホールド回路群３１とを備えている。サンプリングパルス生成回路３０は、表示制御回路２００から出力されたスタートパルス信号ＳＰとクロック信号ＣＫとを受け取り、サンプリングパルスＳＡＭ１〜ＳＡＭｎを順次に出力する。サンプルホールド回路ＳＨ１〜ＳＨｎは、サンプリングパルス生成回路３０から出力されたサンプリングパルスＳＡＭ１〜ＳＡＭｎに基づいて、表示制御回路２００から出力された映像信号ＡＶをサンプリングし、そのサンプリングした映像信号ＡＶを駆動用映像信号として映像信号線ＳＬ１〜ＳＬｎに出力する。

図１１は、上述した液晶表示装置のソースドライバ３５０における信号波形図である。サンプリングパルス生成回路３０にスタートパルス信号ＳＰのパルスが入力されると、表示制御回路２００からソースドライバ３５０に送られる映像信号ＡＶを順次にサンプリングするために、クロック信号ＣＫに基づいてサンプリングパルスＳＡＭ１〜ＳＡＭｎが順次に出力される。サンプリングパルスＳＡＭ１〜ＳＡＭｎは、サンプリングパルス生成回路３０から出力され、サンプルホールド回路ＳＨ１〜ＳＨｎに与えられる。サンプルホールド回路ＳＨ１〜ＳＨｎは、サンプリングパルスＳＡＭ１〜ＳＡＭｎに基づいて映像信号ＡＶを順次にサンプリングし、それを駆動用映像信号として映像信号線ＳＬ１〜ＳＬｎに印加する。これにより、映像信号線ＳＬ１〜ＳＬｎの配線容量に駆動用映像信号が順次に書き込まれる。一方、ゲートドライバ４００は、表示制御回路２００から出力される水平同期信号ＨＳＹと垂直同期信号ＶＳＹとに基づいて、走査信号線ＧＬ１〜ＧＬｍを１水平走査期間毎に順次に選択し、選択された走査信号線に接続されたＴＦＴ５０を導通状態にする。これにより、各映像信号線ＳＬ１〜ＳＬｎの配線容量に書き込まれる駆動用映像信号が、オン状態にされたＴＦＴ５０に接続された画素容量５１に順次に書き込まれる。以上のようにして、１水平走査期間分の映像信号ＡＶのサンプリングが行われ、そのサンプリングされた映像信号ＡＶが駆動用映像信号として各画素容量５１に書き込まれる。その後、選択された走査信号線上のＴＦＴ５０は非導通状態になり、次のフレーム期間に駆動用映像信号が書き込まれるまでの間、各画素容量５１の電荷が保持される。以上の動作が各走査信号線ＧＬ１〜ＧＬｍにつき順次に行われることにより、１フレーム分の画像表示が行われる。

このような表示装置に関し、表示すべき画像の時間的あるいは空間的な階調変化の程度にかかわらず良質な画像表示を実現するために様々な提案が行われている。例えば、特許文献１には、或る時点における画像信号とその直前の時点における画像信号とを比較することにより動画であるか静止画であるかを判別し、その判別結果に基づく駆動を行うことにより時間的な階調変化に応じた画像表示を行う表示装置が開示されている。
特開２００１−２９６８４１号公報

ところが、上述のような表示装置において、空間的な階調変化の極めて小さい画像（以下、「ベタ画像」という。）が表示された場合、表示画像に表示ムラが視認されることがある。表示ムラの原因のひとつとして、ソースドライバ内のサンプルホールド回路において映像信号に混入されるノイズが挙げられる。このようなノイズは微小なものであるため、表示すべき画像が例えば自然画のように階調変化の大きい画像である場合には、相対的にノイズが小さいものとなり、表示ムラは視認されにくい。一方、表示すべき画像がベタ画像である場合には、相対的にノイズが大きいものとなり、表示ムラが視認される。

そこで、本発明では、表示すべき画像がベタ画像のように階調変化の小さい単調な画像である場合に表示ムラの発生を抑制することができる表示装置を提供することを目的とする。

第１の発明は、画像を表示する表示部と接続され、外部から与えられる表示すべき画像を表わす映像信号に基づいて、前記表示部に含まれる複数の映像信号線に駆動用の映像信号を印加する映像信号線駆動回路であって、
前記表示すべき画像を表わす映像信号を所定のタイミングでサンプリングし、当該サンプリングされた映像信号を出力するサンプルホールド回路と、
前記表示すべき画像を表わす映像信号に基づいて所定の判定処理を行う画像判定手段と、
前記判定処理の結果に応じて、前記駆動用の映像信号として前記複数の映像信号線に印加される信号を、前記表示すべき画像を表わす映像信号と前記サンプルホールド回路から出力された映像信号との間で切り替える駆動用映像信号切替手段と
を備えることを特徴とする。

第２の発明は、第１の発明において、
前記画像判定手段は、前記表示すべき画像を表わす映像信号に基づいて、前記表示すべき画像の空間的な階調変化の程度を判定し、
前記駆動用映像信号切替手段は、前記画像判定手段によって前記階調変化の程度が予め定められた程度よりも小さいと判定された場合には、前記駆動用の映像信号として前記複数の映像信号線に印加される信号を前記表示すべき画像を表わす映像信号とし、前記画像判定手段によって前記階調変化の程度が予め定められた程度よりも大きいと判定された場合には、前記駆動用の映像信号として前記複数の映像信号線に印加される信号を前記サンプルホールド回路から出力された映像信号とすることを特徴とする。

第３の発明は、第２の発明において、
前記サンプルホールド回路は、各映像信号線に対応して設けられ、
前記画像判定手段は、前記表示すべき画像を表わす映像信号の階調と各映像信号線につき前列の映像信号線に対応して設けられているサンプルホールド回路から出力された映像信号の階調との差に基づいて前記階調変化の程度を判定することを特徴とする。

第４の発明は、表示装置であって、
第１から第３の発明のいずれかの発明に係る映像信号線駆動回路を備えることを特徴とする。

第５の発明は、外部から与えられる表示すべき画像を表わす映像信号に基づいて前記画像を表示する表示部に含まれる複数の映像信号線に駆動用の映像信号を印加する映像信号線駆動回路を備える表示装置の駆動方法であって、
前記表示すべき画像を表わす映像信号を所定のタイミングでサンプリングし、当該サンプリングされた映像信号を出力するサンプルホールドステップと、
前記表示すべき画像を表わす映像信号に基づいて所定の判定処理を行う画像判定ステップと、
前記判定処理の結果に応じて、前記駆動用の映像信号として前記複数の映像信号線に印加される信号を、前記表示すべき画像を表わす映像信号と前記サンプルホールドステップで出力された映像信号との間で切り替える駆動用映像信号切替ステップと
を備えることを特徴とする。

第６の発明は、第５の発明において、
前記画像判定ステップでは、前記表示すべき画像を表わす映像信号に基づいて、前記表示すべき画像の空間的な階調変化の程度が判定され、
前記駆動用映像信号切替ステップでは、前記画像判定ステップで前記階調変化の程度が予め定められた程度よりも小さいと判定された場合には、前記駆動用の映像信号として前記複数の映像信号線に印加される信号が前記表示すべき画像を表わす映像信号とされ、前記画像判定ステップで前記階調変化の程度が予め定められた程度よりも大きいと判定された場合には、前記駆動用の映像信号として前記複数の映像信号線に印加される信号が前記サンプルホールドステップで出力された映像信号とされることを特徴とする。

上記第１の発明によれば、画像を表示する表示部と接続される映像信号線駆動回路には、映像信号をサンプリングして出力するサンプルホールド回路と所定の判定処理を行う画像判定手段と駆動用の映像信号として映像信号線に印加される信号を判定処理の結果に応じて切り替える駆動用映像信号切替手段とが含まれる。このため、表示すべき画像がベタ画像であるか否かを画像判定手段によって判定する構成とすることにより、ベタ画像であるか否かによって映像信号線に印加される信号を切り替えることができる。これにより、表示すべき画像がベタ画像である場合に、外部から与えられた映像信号をサンプルホールド回路を介することなく駆動用映像信号として映像信号線に印加することができる。その結果、ベタ画像の表示の際に、サンプルホールド回路でのサンプリングに起因するノイズの混入が抑止され、ムラのない鮮明な画像が表示される。

上記第２の発明によれば、表示すべき画像の空間的な階調変化の程度が判定され、その階調変化の程度が予め定められた程度よりも小さければ外部から与えられた映像信号がサンプルホールド回路を介することなく駆動用の映像信号として映像信号線に印加される。このため、ノイズの影響が大きく現れるような階調変化の小さい画像の表示の際に、サンプルホールド回路でのサンプリングに起因するノイズの混入が抑止され、ムラのない鮮明な画像が表示される。

上記第３の発明によれば、階調変化の程度は、外部から与えられた映像信号とサンプルホールド回路から出力された映像信号とに基づいて判定される。このため、比較的簡単な回路構成で階調変化の程度の判定が可能となる。これにより、コストを高めることなく、上記第２の発明の効果を奏する映像信号線駆動回路が実現される。

以下に、本発明の一実施形態について添付図面を参照しつつ説明する。

＜１．液晶表示装置の構成および動作＞
図１は、本発明の一実施形態に係るアクティブマトリクス型液晶表示装置における要部の構成を、表示部の等価回路と共に示したブロック図である。この液晶表示装置は、表示制御回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と表示部５００とを備えている。表示部５００には、互いに交差（直交）する複数（ｎ本）の映像信号線ＳＬ１〜ＳＬｎ（以下、「１列目〜ｎ列目の映像信号線」ともいう。）と複数（ｍ本）の走査信号線ＧＬ１〜ＧＬｍ（以下、「１行目〜ｍ行目の走査信号線」ともいう。）とが設けられている。映像信号線ＳＬ１〜ＳＬｎはソースドライバ３００と接続され、走査信号線ＧＬ１〜ＧＬｍはゲートドライバ４００と接続されている。また、映像信号線ＳＬ１〜ＳＬｎと走査信号線ＧＬ１〜ＧＬｍとの交差点にそれぞれ対応して、スイッチング素子としてのＴＦＴ５０と、そのＴＦＴ５０に接続された画素容量５１とが設けられている。各ＴＦＴ５０のゲート端子は走査信号線ＧＬ１〜ＧＬｍのいずれかに接続され、ソース端子は映像信号線ＳＬ１〜ＳＬｎのいずれかに接続され、ドレイン端子は画素容量５１に接続されている。画素容量５１は、透明電極からなる画素電極とそれに対向して設けられた対向電極とに挟持された表示媒体としての液晶容量（不図示）と、液晶容量と並列して設けられている補助容量（不図示）とから構成されている。

表示制御回路２００は、外部から画像データＤＶを受け取り、表示すべき画像を表わす映像信号ＡＶと、表示部５００に画像を表示するタイミングを制御するための水平同期信号ＨＳＹ、垂直同期信号ＶＳＹ、クロック信号ＣＫおよびスタートパルス信号ＳＰを出力する。ソースドライバ３００は、表示制御回路２００から出力された映像信号ＡＶ、クロック信号ＣＫおよびスタートパルス信号ＳＰを受け取り、表示部５００内の各映像信号線ＳＬ１〜ＳＬｎに駆動用映像信号を印加する。ゲートドライバ４００は、各走査信号線ＧＬ１〜ＧＬｍを１水平走査期間ずつ順次に選択するために、表示制御回路２００から出力された水平同期信号ＨＳＹと垂直同期信号ＶＳＹとに基づいて、アクティブな走査信号の各走査信号線ＧＬ１〜ＧＬｍへの印加を１垂直走査期間を周期として繰り返す。

＜２．ソースドライバの構成と動作＞
図２は、本実施形態におけるソースドライバ３００の構成を示すブロック図である。このソースドライバ３００には、サンプリングパルス生成回路３０と映像信号抽出回路３２とが含まれている。映像信号抽出回路３２には、１列目の映像信号線ＳＬ１に対応して設けられているサンプルホールド回路ＳＨ１と２列目からｎ列目の映像信号線ＳＬ２〜ＳＬｎに対応して設けられている映像信号選択回路ＳＥＬ２〜ＳＥＬｎとが含まれている。さらに、映像信号選択回路ＳＥＬ２〜ＳＥＬｎには、画像判定回路Ｐ２〜Ｐｎとサンプルホールド回路ＳＨ２〜ＳＨｎとインバータ回路ＮＯＴ２〜ＮＯＴｎとスイッチＳＷａ２〜ＳＷａｎ、ＳＷｂ２〜ＳＷｂｎ、およびＳＷｃ２〜ＳＷｃｎとが含まれている。なお、インバータ回路ＮＯＴ２〜ＮＯＴｎ、スイッチＳＷａ２〜ＳＷａｎ、およびスイッチＳＷｂ２〜ＳＷｂｎによって駆動用映像信号切替手段が実現される。

サンプリングパルス生成回路３０は、表示制御回路２００から出力されたスタートパルス信号ＳＰとクロック信号ＣＫとを受け取り、サンプリングパルスＳＡＭ１〜ＳＡＭｎを順次に出力する。映像信号抽出回路３２は、表示制御回路２００から出力された映像信号ＡＶを受け取り、サンプリングパルス生成回路３０から出力されたサンプリングパルスＳＡＭ１〜ＳＡＭｎに基づいて、駆動用映像信号を映像信号線ＳＬ１〜ＳＬｎに順次に印加する。

次に、映像信号抽出回路３２内の映像信号選択回路ＳＥＬ２〜ＳＥＬｎの動作について説明する。映像信号選択回路ＳＥＬ２〜ＳＥＬｎ内のサンプルホールド回路ＳＨ２〜ＳＨｎには、表示制御回路２００から出力された映像信号ＡＶとサンプリングパルス生成回路３０から出力されたサンプリングパルスＳＡＭ２〜ＳＡＭｎとが入力される。サンプルホールド回路ＳＨ２〜ＳＨｎは、サンプリングパルスＳＡＭ２〜ＳＡＭｎが与えられている期間中、映像信号ＡＶをサンプリングする。サンプリングされた映像信号（以下、「サンプリング映像信号」という。）は、スイッチＳＷｂ２〜ＳＷｂｎの一方の端子に与えられるとともに後列（次の列）の映像信号選択回路ＳＥＬ３〜ＳＥＬｎ内の画像判定回路Ｐ３〜Ｐｎに与えられる。なお、サンプルホールド回路ＳＨｎから出力されるサンプリング映像信号ＡＶｓについては、スイッチＳＷｂｎの一方の端子にのみ与えられる。

画像判定回路Ｐ３〜Ｐｎは、表示制御回路２００から出力された映像信号ＡＶと前列の映像信号選択回路ＳＥＬ２〜ＳＥＬｎ−１内のサンプルホールド回路ＳＨ２〜ＳＨｎ−１から出力されたサンプリング映像信号ＡＶｓとを受け取り、スイッチＳＷａ３〜ＳＷａｎ、ＳＷｂ３〜ＳＷｂｎのオン／オフを制御するための切替制御信号Ｋを後述する画像判定処理の結果に応じて出力する。なお、画像判定回路Ｐ２は、表示制御回路２００から出力された映像信号ＡＶと１列目の映像信号線ＳＬ１に対応して設けられているサンプルホールド回路ＳＨ１から出力されたサンプリング映像信号ＡＶｓとを受け取り、スイッチＳＷａ２、ＳＷｂ２のオン／オフを制御するための切替制御信号Ｋを後述する画像判定処理の結果に応じて出力する。切替制御信号Ｋは、インバータ回路ＮＯＴ２〜ＮＯＴｎの入力端子に与えられるとともにスイッチＳＷａ２〜ＳＷａｎに与えられる。

インバータ回路ＮＯＴ２〜ＮＯＴｎは、画像判定回路Ｐ２〜Ｐｎから出力された切替制御信号Ｋの論理レベルを反転し、その論理レベルを反転させた信号を反転後切替制御信号Ｋｒとして出力する。反転後切替制御信号Ｋｒは、スイッチＳＷｂ２〜ＳＷｂｎに与えられる。

スイッチＳＷａ２〜ＳＷａｎは、画像判定回路Ｐ２〜Ｐｎから出力される切替制御信号Ｋの論理レベルに応じて、オン／オフが切り替えられる。詳しくは、スイッチＳＷａ２〜ＳＷａｎは、切替制御信号Ｋの論理レベルがハイレベルの時にはオンになり、切替制御信号Ｋの論理レベルがローレベルの時にはオフになる。スイッチＳＷｂ２〜ＳＷｂｎは、インバータ回路ＮＯＴ２〜ＮＯＴｎから出力される反転後切替制御信号Ｋｒの論理レベルに応じて、オン／オフが切り替えられる。詳しくは、スイッチＳＷｂ２〜ＳＷｂｎは、反転後切替制御信号Ｋｒの論理レベルがハイレベルの時にはオンになり、反転後切替制御信号Ｋｒの論理レベルがローレベルの時にはオフになる。ここで、反転後切替制御信号Ｋｒの論理レベルは、切替制御信号Ｋの論理レベルが反転したものである。従って、スイッチＳＷａ２〜ＳＷａｎがオンになっている期間にはスイッチＳＷｂ２〜ＳＷｂｎはオフになっており、スイッチＳＷａ２〜ＳＷａｎがオフになっている期間にはスイッチＳＷｂ２〜ＳＷｂｎはオンになっている。スイッチＳＷｃ２〜ＳＷｃｎは、サンプリングパルスＳＡＭ２〜ＳＡＭｎが与えられている期間中、オンになっている。

上述したように、サンプリングパルスＳＡＭ１〜ＳＡＭｎはサンプリングパルス生成回路３０から順次に出力される。ここで、２列目の映像信号線ＳＬ２に着目し、サンプリングパルスＳＡＭ２が出力されている期間中に映像信号線ＳＬ２に印加される駆動用映像信号について説明する。サンプリングパルスＳＡＭ２が出力されている期間中、サンプルホールド回路ＳＨ２は映像信号ＡＶをサンプリングして、その映像信号ＡＶをサンプリング映像信号ＡＶｓとして出力する。画像判定回路Ｐ２は、表示制御回路２００から出力された映像信号ＡＶとサンプルホールド回路ＳＨ１から出力されたサンプリング映像信号ＡＶｓとを受け取り、それらの信号によって形成される画像がベタ画像であるか否かを判定する。その結果、ベタ画像であると判定されると、画像判定回路Ｐ２は切替制御信号Ｋの論理レベルをハイレベルにする。一方、ベタ画像ではないと判定されると、画像判定回路Ｐ２は切替制御信号Ｋの論理レベルをローレベルにする。スイッチＳＷａ２は切替制御信号Ｋの論理レベルがハイレベルの時にオンになるので、ベタ画像であれば、スイッチＳＷａ２はオンになる。スイッチＳＷｂ２は反転後切替制御信号Ｋｒの論理レベルに基づいてオン／オフが切り替えられるので、ベタ画像でなければ、スイッチＳＷｂ２はオンになる。なお、画像判定回路Ｐ２〜Ｐｎについての詳しい構成と動作については後述する。

ここで、スイッチＳＷｂ２がオンになっている時にはサンプルホールド回路ＳＨ２から出力されたサンプリング映像信号ＡＶｓが映像信号線ＳＬ２に印加されるが、スイッチＳＷａ２がオンになっている時には表示制御回路２００から出力された映像信号ＡＶがサンプルホールド回路ＳＨ２を介さずに映像信号線ＳＬ２に印加される。従って、表示すべき画像がベタ画像である場合には、表示制御回路２００から出力された映像信号ＡＶがサンプルホールド回路ＳＨ２を介さずに駆動用映像信号として映像信号線ＳＬ２に印加されることになる。一方、表示すべき画像がベタ画像ではない場合には、サンプルホールド回路ＳＨ２から出力されたサンプリング映像信号ＡＶｓが駆動用映像信号として映像信号線ＳＬ２に印加されることになる。

＜３．画像判定回路の構成と動作＞
次に、表示制御回路２００から出力される映像信号ＡＶに基づく画像がベタ画像であるか否かを判定する処理（画像判定処理）について詳しく説明する。図３は、画像判定処理を行う画像判定回路Ｐ２〜Ｐｎの詳細な構成を示すブロック図である。画像判定回路Ｐ２〜Ｐｎは、減算回路６１と上限比較回路６２と下限比較回路６３とＡＮＤ回路６４とを備えている。

画像判定回路Ｐ２〜Ｐｎには、表示制御回路２００から出力された映像信号（以下、「当列映像信号ＡＶｊ」という。）と前列の映像信号線ＳＬ１〜ＳＬｎ−１に対応して設けられているサンプルホールド回路ＳＨ１〜ＳＨｎ−１から出力されたサンプリング映像信号（以下、「前列映像信号ＡＶｋ」という。）とが入力される。当列映像信号ＡＶｊと前列映像信号ＡＶｋとは、画像判定回路Ｐ２〜Ｐｎ内の減算回路６１に入力される。減算回路６１は、当列映像信号ＡＶｊの信号値と前列映像信号ＡＶｋの信号値との差を算出し、その差を減算値Ｄとして出力する。減算値Ｄは、上限比較回路６２と下限比較回路６３とに入力される。また、上限比較回路６２、下限比較回路６３には、減算値Ｄが所定の範囲内に含まれるか否かを判断するために、それぞれ上限閾値Ｌｕ、下限閾値Ｌｄが入力される。上限比較回路６２は、減算値Ｄと上限閾値Ｌｕとを比較し、その結果を上限比較結果信号Ｓｕとして出力する。詳しくは、減算値Ｄが上限閾値Ｌｕよりも小さければ上限比較結果信号Ｓｕの論理レベルをハイレベルにし、減算値Ｄが上限閾値Ｌｕ以上であれば上限比較結果信号Ｓｕの論理レベルをローレベルにする。下限比較回路６３は、減算値Ｄと下限閾値Ｌｄとを比較し、その結果を下限比較結果信号Ｓｄとして出力する。詳しくは、減算値Ｄが下限閾値Ｌｄよりも大きければ下限比較結果信号Ｓｄの論理レベルをハイレベルにし、減算値Ｄが下限閾値Ｌｄ以下であれば下限比較結果信号Ｓｄの論理レベルをローレベルにする。上限比較回路６２から出力された上限比較結果信号Ｓｕと下限比較回路６３から出力された下限比較結果信号Ｓｄとは、ＡＮＤ回路６４に入力される。ＡＮＤ回路６４は、上限比較結果信号Ｓｕの論理値と下限比較結果信号Ｓｄの論理値との論理積を切替制御信号Ｋとして出力する。なお、本実施形態においては、信号の論理レベルがハイレベルである時には、当該信号の論理値は１であるものとし、信号の論理レベルがローレベルである時には、当該信号の論理値は０であるものとする。また、上限閾値Ｌｕと下限閾値Ｌｄとの関係は次式（１）で表されるとおり、それらの絶対値は等しくなっている。
Ｌｄ＝−Ｌｕ ・・・（１）

次に、画像判定回路Ｐ２〜Ｐｎ内の減算回路６１、上限比較回路６２、および下限比較回路６３の具体的な回路構成について説明する。図４は、減算回路６１の具体的な構成を示す回路図である。減算回路６１は、オペアンプＯＰ６１１と４個の抵抗器Ｒ６１２、Ｒ６１３、Ｒ６１４、およびＲ６１５とを備えている。図４に示すように、オペアンプＯＰ６１１の反転入力端子には抵抗器Ｒ６１２を介して前列映像信号ＡＶｋが入力され、オペアンプＯＰ６１１の非反転入力端子には抵抗器Ｒ６１４を介して当列映像信号ＡＶｊが入力される。また、接続点６１７と接続点６１９とは抵抗器Ｒ６１３を介して接続され、接続点６１８は抵抗器Ｒ６１５を介して接地されている。ここで、抵抗器Ｒ６１２、Ｒ６１３、Ｒ６１４、およびＲ６１５については、全て等しい抵抗値となっている。このような構成により、減算回路６１から出力される減算値Ｄは次式（２）で表される。
Ｄ＝ＡＶｊ−ＡＶｋ ・・・（２）

図５（ａ）は、上限比較回路６２の具体的な構成を示す回路図である。上限比較回路６２は、コンパレータＣＭＰ６２１と２個の抵抗器Ｒ６２２、Ｒ６２３とを備えている。電源電圧ＶＤＤ１を抵抗器Ｒ６２２と抵抗器Ｒ６２３とによって分圧することにより、上限閾値Ｌｕが生成されている。コンパレータＣＭＰ６２１の反転入力端子には減算値Ｄが入力され、コンパレータＣＭＰ６２１の非反転入力端子には上限閾値Ｌｕが入力される。そして、減算値Ｄと上限閾値Ｌｕとの比較結果がコンパレータＣＭＰ６２１から上限比較結果信号Ｓｕとして出力される。このとき、減算値Ｄが上限閾値Ｌｕよりも小さければ上限比較結果信号Ｓｕの論理レベルはハイレベルとなり、減算値Ｄが上限閾値Ｌｕ以上であれば上限比較結果信号Ｓｕの論理レベルはローレベルとなる。

図５（ｂ）は、下限比較回路６３の具体的な構成を示す回路図である。下限比較回路６３は、コンパレータＣＭＰ６３１と２個の抵抗器Ｒ６３２、Ｒ６３３とを備えている。電源電圧ＶＤＤ２を抵抗器Ｒ６３２と抵抗器Ｒ６３３とによって分圧することにより、下限閾値Ｌｄが生成されている。コンパレータＣＭＰ６３１の非反転入力端子には減算値Ｄが入力され、コンパレータＣＭＰ６３１の反転入力端子には下限閾値Ｌｄが入力される。そして、減算値Ｄと下限閾値Ｌｄとの比較結果がコンパレータＣＭＰ６３１から下限比較結果信号Ｓｄとして出力される。このとき、減算値Ｄが下限閾値Ｌｕよりも大きければ下限比較結果信号Ｓｄの論理レベルはハイレベルとなり、減算値Ｄが下限閾値Ｌｄ以下であれば下限比較結果信号Ｓｄの論理レベルはローレベルとなる。

なお、上述の式（１）を満足させるために、本実施形態においては、次式（３）〜（５）に示す関係が成立するように、上限比較回路６２と下限比較回路６３とが構成されている。
ＶＤＤ２＝−ＶＤＤ１ ・・・（３）
Ｒ６３２＝Ｒ６２２ ・・・（４）
Ｒ６３３＝Ｒ６２３ ・・・（５）

＜４．作用＞
次に、図６、図７、および図１１を参照しつつ、本実施形態における作用について説明する。なお、ここでは３列目の映像信号線ＳＬ３に対応して設けられている映像信号選択回路ＳＥＬ３に着目して説明する。

図１１に示す従来例と同様、各映像信号線ＳＬ１〜ＳＬｎに駆動用映像信号を順次に印加するために、サンプリングパルスＳＡＭ１〜ＳＡＭｎがサンプリングパルス生成回路３０から順次に出力される。サンプリングパルスＳＡＭ２が出力されている期間中、サンプルホールド回路ＳＨ２は映像信号ＡＶをサンプリングして、その映像信号ＡＶをサンプリング映像信号ＡＶｓとして出力する。サンプルホールド回路ＳＨ２から出力されたサンプリング映像信号ＡＶｓは、３列目の映像信号線ＳＬ３に対応して設けられている画像判定回路Ｐ３に入力される。画像判定回路Ｐ３に入力されるサンプリング映像信号ＡＶｓの信号値は、サンプリングパルスＳＡＭ２が出力された後、再度サンプリングパルスＳＡＭ２が出力されるまで維持される。

サンプリングパルスＳＡＭ３が出力されている期間中には、サンプルホールド回路ＳＨ３が映像信号ＡＶをサンプリングして、その映像信号ＡＶをサンプリング映像信号ＡＶｓとして出力する。そのサンプリング映像信号ＡＶｓは、スイッチＳＷｂ３の一方の端子に与えられる。画像判定回路Ｐ３は、表示制御回路２００から出力された映像信号ＡＶと映像信号選択回路ＳＥＬ２内のサンプルホールド回路ＳＨ２から出力されたサンプリング映像信号ＡＶｓとを受け取り、それらの信号値の差である減算値Ｄと上述した上限閾値Ｌｕおよび下限閾値Ｌｄとを比較することによりベタ画像であるか否かを判定する。その結果、ベタ画像であると判定されると、画像判定回路Ｐ３から出力される切替制御信号Ｋの論理レベルはハイレベルとなる。これにより、図６に示すようにスイッチＳＷａ３はオン、スイッチＳＷｂ３はオフとなり、表示制御回路２００から出力された映像信号ＡＶがサンプルホールド回路ＳＨ３を介さずに駆動用映像信号として映像信号線ＳＬ３に印加される。一方、ベタ画像ではないと判定されると、画像判定回路Ｐ３から出力される切替制御信号Ｋの論理レベルはローレベルとなる。これにより、図７に示すようにスイッチＳＷａ３はオフ、スイッチＳＷｂ３はオンとなり、サンプルホールド回路ＳＨ３から出力されたサンプリング映像信号ＡＶｓが駆動用映像信号として映像信号線ＳＬ３に印加される。

＜５．効果＞
以上のように、本実施形態によると、各映像信号線ＳＬ２〜ＳＬｎに対応して設けられている画像判定回路Ｐ２〜Ｐｎにおいて、表示制御回路２００から出力される映像信号（当列映像信号ＡＶｊ）と前列のサンプルホールド回路ＳＨ１〜ＳＨｎ−１から出力されるサンプリング映像信号（前列映像信号ＡＶｋ）とが比較される。そして、当列映像信号ＡＶｊの信号値と前列映像信号ＡＶｋの信号値との差である減算値Ｄが所定の範囲内にあるか否かによって、表示すべき画像がベタ画像であるか否かが判定される。そして、ベタ画像であると判定された場合には、サンプルホールド回路ＳＨ２〜ＳＨｎによってサンプリングされた映像信号は映像信号線には印加されず、表示制御回路２００から出力された映像信号が直接的に映像信号線に印加される。このため、表示装置がベタ画像を表示する際、映像信号線に印加される駆動用映像信号に、サンプルホールド回路でのサンプリングに起因するノイズが混入することはない。これにより、表示装置においてベタ画像が表示される際に、ムラのない鮮明な画像が表示される。

＜６．その他＞
上記実施形態においては、アクティブマトリクス型液晶表示装置を例に挙げて説明したが、本発明はこれに限定されるものではない。ソースドライバ３００内にサンプルホールド回路を備え、表示制御回路２００から出力された映像信号を１列ずつ順次にサンプリングし、そのサンプリングされた映像信号を映像信号線に印加する表示装置であれば、本発明を適用することができる。

また、上記実施形態においては点順次方式が採用されている表示装置を例に挙げて説明したが、本発明はこれに限定されない。図８に示すように、ソースドライバ３００内にラッチ回路３３を備え、ラッチストローブ信号ＬＳに応じて、全ての映像信号線ＳＬ１〜ＳＬｎに一斉に駆動用映像信号を出力する、線順次方式が採用された表示装置にも適用することができる。

本発明の一実施形態に係るアクティブマトリクス型液晶表示装置における要部の構成を示すブロック図である。 上記実施形態において、ソースドライバの構成を示すブロック図である。 上記実施形態において、画像判定回路の詳細な構成を示すブロック図である。 上記実施形態において、画像判定回路内の減算回路の構成を示す回路図である。 上記実施形態において、画像判定回路内の上限比較回路および下限比較回路の構成を示す回路図である。 上記実施形態における作用について説明するための図である。 上記実施形態における作用について説明するための図である。 上記実施形態の変形例に係るソースドライバの構成を示すブロック図である。 従来のアクティブマトリクス型液晶表示装置における要部の構成を示すブロック図である。 従来の液晶表示装置のソースドライバの構成を示すブロック図である。 従来の液晶表示装置のソースドライバにおける信号波形図である。

符号の説明

３０…サンプリングパルス生成回路
３２…映像信号抽出回路
６１…減算回路
６２…上限比較回路
６３…下限比較回路
６４…ＡＮＤ回路
２００…表示制御回路
３００…ソースドライバ
４００…ゲートドライバ
ＡＶ…映像信号
ＡＶｓ…サンプリング映像信号
Ｋ…切替制御信号
Ｐ２〜Ｐｎ…画像判定回路
ＳＡＭ１〜ＳＡＭｎ…サンプリングパルス
ＳＥＬ２〜ＳＥＬｎ…映像信号選択回路
ＳＨ１〜ＳＨｎ…サンプルホールド回路
ＳＬ１〜ＳＬｎ…映像信号線

Claims (6)

1. 画像を表示する表示部と接続され、外部から与えられる表示すべき画像を表わす映像信号に基づいて、前記表示部に含まれる複数の映像信号線に駆動用の映像信号を印加する映像信号線駆動回路であって、
   前記表示すべき画像を表わす映像信号を所定のタイミングでサンプリングし、当該サンプリングされた映像信号を出力するサンプルホールド回路と、
   前記表示すべき画像を表わす映像信号に基づいて所定の判定処理を行う画像判定手段と、
   前記判定処理の結果に応じて、前記駆動用の映像信号として前記複数の映像信号線に印加される信号を、前記表示すべき画像を表わす映像信号と前記サンプルホールド回路から出力された映像信号との間で切り替える駆動用映像信号切替手段と
   を備えることを特徴とする、映像信号線駆動回路。
2. 前記画像判定手段は、前記表示すべき画像を表わす映像信号に基づいて、前記表示すべき画像の空間的な階調変化の程度を判定し、
   前記駆動用映像信号切替手段は、前記画像判定手段によって前記階調変化の程度が予め定められた程度よりも小さいと判定された場合には、前記駆動用の映像信号として前記複数の映像信号線に印加される信号を前記表示すべき画像を表わす映像信号とし、前記画像判定手段によって前記階調変化の程度が予め定められた程度よりも大きいと判定された場合には、前記駆動用の映像信号として前記複数の映像信号線に印加される信号を前記サンプルホールド回路から出力された映像信号とすることを特徴とする、請求項１に記載の映像信号線駆動回路。
3. 前記サンプルホールド回路は、各映像信号線に対応して設けられ、
   前記画像判定手段は、前記表示すべき画像を表わす映像信号の階調と各映像信号線につき前列の映像信号線に対応して設けられているサンプルホールド回路から出力された映像信号の階調との差に基づいて前記階調変化の程度を判定することを特徴とする、請求項２に記載の映像信号線駆動回路。
4. 請求項１から３のいずれか１項に記載の映像信号線駆動回路を備えたことを特徴とする、表示装置。
5. 外部から与えられる表示すべき画像を表わす映像信号に基づいて前記画像を表示する表示部に含まれる複数の映像信号線に駆動用の映像信号を印加する映像信号線駆動回路を備える表示装置の駆動方法であって、
   前記表示すべき画像を表わす映像信号を所定のタイミングでサンプリングし、当該サンプリングされた映像信号を出力するサンプルホールドステップと、
   前記表示すべき画像を表わす映像信号に基づいて所定の判定処理を行う画像判定ステップと、
   前記判定処理の結果に応じて、前記駆動用の映像信号として前記複数の映像信号線に印加される信号を、前記表示すべき画像を表わす映像信号と前記サンプルホールドステップで出力された映像信号との間で切り替える駆動用映像信号切替ステップと
   を備えることを特徴とする、駆動方法。
6. 前記画像判定ステップでは、前記表示すべき画像を表わす映像信号に基づいて、前記表示すべき画像の空間的な階調変化の程度が判定され、
   前記駆動用映像信号切替ステップでは、前記画像判定ステップで前記階調変化の程度が予め定められた程度よりも小さいと判定された場合には、前記駆動用の映像信号として前記複数の映像信号線に印加される信号が前記表示すべき画像を表わす映像信号とされ、前記画像判定ステップで前記階調変化の程度が予め定められた程度よりも大きいと判定された場合には、前記駆動用の映像信号として前記複数の映像信号線に印加される信号が前記サンプルホールドステップで出力された映像信号とされることを特徴とする、請求項５に記載の駆動方法。
   

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