JP2006190777A - Bump forming method - Google Patents
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Abstract
Description
本技術は、バンプ形成方法等に関するものである。詳しく述べると本技術は、バンプボンディングないしはフィリップチップボンディングにおいて必要なエネルギーを低減でき、基板に与えるダメージの少ないバンプ形成方法等に関する。 The present technology relates to a bump forming method and the like. More specifically, the present technology relates to a bump forming method that can reduce energy required for bump bonding or Philip chip bonding, and causes little damage to a substrate.
従来より、半導体装置等においては、ワイヤボンディング工法を用いた実装工法が用いられてきた。そして、現在においては、近年の電子機器の薄型、軽量、高機能化に対応し、バンプボンディングないしはフリップチップボンディング工法が実装の手段として広まりつつある。 Conventionally, a mounting method using a wire bonding method has been used in semiconductor devices and the like. At present, bump bonding or flip chip bonding is spreading as a means of mounting in response to the recent trend toward thinner, lighter, and more sophisticated electronic devices.
このバンプボンディングないしはフリップチップボンディング工法は、半導体チップ表面の電極上または配線基板表面の電極上にバンプと呼ばれる突起電極を接合し、半導体チップの表裏を逆にして、いわゆるフェイスダウンボンディングにより、配線基板の電極とバンプと半導体チップの電極とを位置あわせし、超音波、圧力または熱をかけて実装を行うものである。 In this bump bonding or flip chip bonding method, bump electrodes called bumps are bonded onto the electrodes on the surface of the semiconductor chip or the electrodes on the surface of the wiring board, and the front and back sides of the semiconductor chip are reversed, so-called face down bonding is performed on the wiring board. The electrodes, bumps, and electrodes of the semiconductor chip are aligned, and mounting is performed by applying ultrasonic waves, pressure, or heat.
現在、半導体装置等のうち、一般LSI(大規模集積回路;large-scale integration)に対しては、特許文献1に開示されるように、超音波を用いたフリップチップボンディング工法が確立されつつある。一方、半導体装置等のうち、LED(発光ダイオード;light-emitting diode)、LD(レーザダイオード;laser diode)等において、また、水晶、あるいはサファイア等の複合結晶などの基板材料を用いる半導体装置等においても、も、今後、フェイスダウンボンディングが見込まれており、これらの半導体装置に用いられるフリップチップボンディング工法の確立が望まれている。 Currently, flip-chip bonding methods using ultrasonic waves are being established for general LSI (large-scale integration) among semiconductor devices and the like, as disclosed in Patent Document 1. . On the other hand, among semiconductor devices and the like, LEDs (light-emitting diodes), LDs (laser diodes) and the like, and semiconductor devices using a substrate material such as a crystal or a composite crystal such as sapphire, etc. However, face down bonding is expected in the future, and establishment of a flip chip bonding method used for these semiconductor devices is desired.
一般に、超音波での金属間接合は、GGI(Gold to Gold Interconection)と呼ばれる金−金接合およびAl配線(バッド)へのAu−バンプ形成が一般的であると考えられる。 In general, it is considered that ultrasonic metal-to-metal bonding is generally performed by gold-gold bonding called GGI (Gold to Gold Interconection) and Au-bump formation on Al wiring (bad).
しかし、近年、上記したような、LED、LD等や、水晶基板等を用いた場合、電極、配線等の材質としては、Au、Al以外の金属ないし金属合金や、異種の金属を複数層積層した複合金属層が用いられており、このような複合金属材料へのバンプ実装およびフィリップチップ接合方法の需要が高まりつつある。 However, in recent years, when an LED, LD or the like, a quartz substrate or the like as described above is used, a material other than Au or Al, a metal or metal alloy other than Au or Al, or a heterogeneous metal is laminated in multiple layers. Such composite metal layers are used, and the demand for bump mounting and Philip chip joining methods on such composite metal materials is increasing.
複合金属材料に対するAu−バンプ実装は、通常の金−金接合や金−Al配線に比べると、実装に大きなエネルギー量を必要とし、荷重、超音波、熱等のエネルギーを与えすぎ、実装するチップないし基材にクラック発生や構造破壊といった損傷を与えやすい。また、実装時に与える熱エネルギーが過剰となることによって、チップないし基材側の経時変化が著しいものとなる。このことは、フィリップチップボンディングの場合でも同様であり、実装時に加わる極度のエネルギーによりチップ破壊の虞れが高まる。
そこで、本願は、上述の背景技術において生ずる不都合を解消し、バンプボンディングないしフィップチップボンディングにおいて、実装(接合)時に加わる拡散エネルギーを低減化でき、異種複合金属での接合が行えるとともに、チップないし基板に対する損傷や実装歪等を低減できるバンプ形成方法を提供することを課題の一例とする。 Therefore, the present application eliminates the disadvantages occurring in the background art described above, reduces the diffusion energy applied during mounting (bonding) in bump bonding or dip chip bonding, allows bonding with different composite metals, An object is to provide a bump forming method capable of reducing damage to a substrate, mounting distortion, and the like.
上記の課題を解決するために、請求項1に記載のバンプ形成方法は、基板上に、バンプと接合されるバンプ接合部を形成し、このバンプ接合部上にバンプを形成する方法において、前記バンプを形成するバンプ材料が、前記バンプ接合部を構成する材料を混合したものであることを特徴とする。 In order to solve the above-described problem, the bump forming method according to claim 1 is a method of forming a bump bonding portion to be bonded to a bump on a substrate and forming the bump on the bump bonding portion. The bump material for forming the bump is a mixture of materials constituting the bump bonding portion.
また、請求項2に記載のバンプ形成方法は、バンプ接合部が、Pd、Pt、Ag、Fe、Mg、Au合金からなる群から選ばれてなる少なくとも一種の金属を含む材料から構成され、バンプ材料は、バンプ接合部を構成する材料が含む前記金属とAuを含有するものであることを特徴とする。 The bump forming method according to claim 2, wherein the bump bonding portion is made of a material containing at least one metal selected from the group consisting of Pd, Pt, Ag, Fe, Mg, Au alloy, The material is characterized in that it contains the metal and Au contained in the material constituting the bump bonding portion.
さらに請求項3に記載のバンプ形成方法においては、上記バンプ材料において、Auに対する前記金属の配合割合が、質量比で100:0.001〜1であることを特徴とする。
The bump forming method according to
さらに請求項4に記載のバンプ形成方法においては、前記バンプ接合部は、基板上に蒸着により形成されるものであることを特徴とする。 Furthermore, in the bump forming method according to claim 4, the bump joint is formed on the substrate by vapor deposition.
また請求項5に記載のバンプ形成方法においては、前記バンプ接合部が膜厚500〜20000Åのものであることを特徴とする。
さらに上記の課題を解決するために、請求項6に記載のバンプ形成方法は、基板上に、バンプと接合されるバンプ接合部を形成し、このバンプ接合部上にバンプを形成する方法において、前記バンプ接合部が蒸着により形成されたものであることを特徴とする。
The bump forming method according to claim 5 is characterized in that the bump bonding portion has a film thickness of 500 to 20000 mm.
Furthermore, in order to solve said subject, the bump formation method of Claim 6 forms the bump junction part joined with a bump on a board | substrate, In the method of forming a bump on this bump junction part, The bump bonding portion is formed by vapor deposition.
本研究者らは、基板上に形成される電極、パッド、配線などのバンプと接合されるバンプ接合部が、複合金属材料から形成される場合において、バンプ材料に、故意に、電極等のバンプ接合部側の材料を混合させ、金属間結合させる、さらに、一般的にはスパッタ法により形成されていたバンプ接合部を、蒸着法により形成することで実装時の拡散を促進させる、ことで実装(接合)時に加わる拡散エネルギーを低減化でき、異種複合金属での接合が行えるとともに、チップないし基板に対する損傷や実装歪等を低減できることを見出し、本技術に至ったものである。 In the case where bump joints to be bonded to bumps such as electrodes, pads, and wirings formed on a substrate are formed from a composite metal material, the researchers intentionally set bumps such as electrodes on bump materials. Mounting by mixing the materials on the joint side and bonding between metals, and further promoting the diffusion during mounting by forming the bump joint part that was generally formed by sputtering method by vapor deposition method The present inventors have found that diffusion energy applied during (bonding) can be reduced, bonding with dissimilar composite metals can be performed, damage to a chip or a substrate, mounting distortion, and the like can be reduced.
以下に、図面を参照して、本技術に係るバンプ形成方法について具体的に説明する。 Below, with reference to drawings, the bump formation method concerning this art is explained concretely.
図1に示す第1の実施形態においては、基材1の表面に、電極、パッド、配線などのバンプと接合されるバンプ接合部2を、蒸着法により形成する。 In the first embodiment shown in FIG. 1, a bump bonding portion 2 to be bonded to a bump such as an electrode, a pad, or a wiring is formed on the surface of a base material 1 by a vapor deposition method.
本技術において用いられる基材としては、特に限定されるものではなく、例えば、シリコンウェハ、あるいは水晶、サファイア、GaAs、GaN等の結晶材料、複合結晶等を用いることができる。あるいは、バンプは、半導体装置において実装される、LSI、LED、LD等の種々の半導体チップ側に設けることもできる。従って、本明細書において、「基板」なる用語は、このような半導体チップを包含する意味で用いられるものである。なお、本技術に係るバンプ形成方法は、特に、水晶、サファイア、複合結晶等の結晶材料からなる基板における接合方法に応用される上で有利である。 The substrate used in the present technology is not particularly limited, and for example, a silicon wafer, a crystal material such as quartz, sapphire, GaAs, or GaN, a composite crystal, or the like can be used. Alternatively, the bumps can be provided on the side of various semiconductor chips such as LSI, LED, and LD mounted on the semiconductor device. Therefore, in this specification, the term “substrate” is used to include such a semiconductor chip. The bump forming method according to the present technology is particularly advantageous when applied to a bonding method on a substrate made of a crystal material such as quartz, sapphire, or a composite crystal.
また、バンプ接合部2を構成する材料は、用いる基板の種類、実装しようとするチップの種類などによっても左右されるので、特に限定されるものではないが、例えば、基板が水晶、サファイア等の結晶材料である場合には、Pd、Pt、Ag系からならなる群から選ばれてなる少なくとも一種の金属を含む材料が用いられる。なお、このようなバンプ接合部は、複数の金属からなる合金によって形成することも、あるいはまた、異種金属層を複数積層させた複合金属層とすることも可能である。複合金属層としては、特に限定されるものではないが、具体的には例えば、Ti+Pd、Cr+Au、Cr+Au+Ag、Ag+Pd、Al+Cu、Al+Si+Cuなどが用いられる。 Further, the material constituting the bump bonding portion 2 is not particularly limited because it depends on the type of the substrate to be used, the type of chip to be mounted, and the like. For example, the substrate is made of crystal, sapphire, or the like. In the case of a crystal material, a material containing at least one metal selected from the group consisting of Pd, Pt, and Ag is used. Note that such a bump bonding portion can be formed of an alloy made of a plurality of metals, or a composite metal layer in which a plurality of different metal layers are laminated. Although it does not specifically limit as a composite metal layer, Specifically, Ti + Pd, Cr + Au, Cr + Au + Ag, Ag + Pd, Al + Cu, Al + Si + Cu etc. are used, for example.
なお、このバンプ接合部2の膜厚は、特に限定されるものではないが、10000〜20000Å程度のものであることが好ましい。膜厚が極端に薄いものであると、バンプボンディングないしフィリップチップボンディングにおいて金属間接合における十分な拡散が得られず、十分な接合強度が得られない虞れがあるためである。 The film thickness of the bump bonding part 2 is not particularly limited, but is preferably about 10,000 to 20000 mm. This is because if the film thickness is extremely thin, sufficient diffusion in the inter-metal bonding cannot be obtained in bump bonding or Philip chip bonding, and sufficient bonding strength may not be obtained.
なお、バンプ接合部の形成方法としては、図1に示す実施形態に示すように、蒸着法に特に限定されるものではなく、図2に示す別の実施形態に示すように、スパッタリング法によるスパッタ膜2aとして形成することも、あるいは、その他、CVD、MOCVD、メッキ等の従来公知の成膜方法により形成することも可能であるが、メッキ法によっては、一般にあまり厚膜の層を形成することはできず、かつ膜中における分子間結合が強く硬い膜となるために上記したような金属間結合における拡散が十分に生じない虞れがあるため、望ましくは、蒸着法により形成することが好ましい。 In addition, as shown in the embodiment shown in FIG. 1, the method for forming the bump bonding portion is not particularly limited to the vapor deposition method, and as shown in another embodiment shown in FIG. It can be formed as a film 2a, or can be formed by a conventionally known film formation method such as CVD, MOCVD, or plating. However, depending on the plating method, generally a thick film layer is formed. In addition, since the intermolecular bonds in the film are strong and the film is hard, there is a possibility that the diffusion in the intermetallic bonds as described above may not occur sufficiently. .
このようにして形成されたバンプ接合部2の表面に、ワイヤボンダ4を用いて、バンプ3を形成するが、しかして、本技術においては、このバンプ3を構成するバンプ材料が、前記バンプ接合部2を構成する材料を混合したものとされている。
The
具体的には、例えば、基板1表面上に、バンプ接合部(電極)2として、順にTi下地層、Pd上部層の2層からなる複合層が形成されていた場合、バンプ材料は、Auを基体とすると、これにPdを混合したものを用いる。また、例えば、バンプ接合部を構成する材料が2元ないし3元以上の合金である場合には、本技術に係るバンプ材料は、前記合金を構成する金属元素の少なくとも1種以上を含むものであれば良い。 Specifically, for example, when a composite layer composed of two layers of a Ti underlayer and a Pd upper layer is sequentially formed on the surface of the substrate 1 as a bump bonding portion (electrode) 2, the bump material is Au. As a substrate, a mixture of Pd is used. For example, when the material constituting the bump bonding portion is a binary or ternary or higher alloy, the bump material according to the present technology includes at least one metal element constituting the alloy. I just need it.
さらに、本技術に係るバンプ材料において、Au等の基体金属に混合される、Pd等のバンプ接合部を構成する材料の配合割合としては、特に限定されるものではなく、また、配合される金属種などによっても左右されるが、例えば、質量比で100:0.001〜5、特に、100:0.001〜1であることが望ましい。バンプ接合部を構成する材料の配合割合がこの範囲よりも少ないものであると、実装時における金属拡散を促進する効果が十分に得られず、一方、この範囲よりも多いものであると、バンプ材料として適した基体金属本来の物理的および電気的特性を低下させてしまう恐れがあるためである。 Further, in the bump material according to the present technology, the blending ratio of the material constituting the bump joint portion such as Pd mixed with the base metal such as Au is not particularly limited, and the blended metal For example, the mass ratio is preferably 100: 0.001 to 5, particularly 100: 0.001 to 1, although it depends on the seeds. If the blending ratio of the material constituting the bump joint is less than this range, the effect of promoting metal diffusion at the time of mounting cannot be sufficiently obtained, while if it is greater than this range, the bump This is because the physical and electrical characteristics of the base metal suitable as a material may be deteriorated.
次に、本技術に係る第2のバンプ形成方法は、基板上に、蒸着法によりバンプ接合部を構成する金属層を形成することを特徴とするものである。上記したように、蒸着法により形成される金属層は、従来一般的に行われているメッキ・プレーティング法により形成された金属層と比較して良好な拡散性を有することから、バンプボンディングないしフィリップチップボンディングにおいて比較的良好な接合強度が得られるためである。 Next, a second bump forming method according to the present technology is characterized in that a metal layer constituting a bump bonding portion is formed on a substrate by a vapor deposition method. As described above, the metal layer formed by the vapor deposition method has better diffusibility than the metal layer formed by the plating / plating method which is generally performed conventionally, so that the bump bonding or This is because relatively good bonding strength can be obtained in Philip chip bonding.
なお、この第2のバンプ形成方法において、バンプ材料としては、上述したような、バンプ接合部を構成する材料をAu等の基体金属に混合する態様に限定されるものではなく、Au単体あるいはAuとバンプ接合部に含まれない金属種と合金などを用いることも可能である。 In the second bump forming method, the bump material is not limited to the above-described embodiment in which the material constituting the bump joint is mixed with the base metal such as Au. It is also possible to use metal species and alloys that are not included in the bump joint.
本技術に係るバンプ形成方法においては、上記したように、バンプを形成するバンプ材料として、電極、パッド、配線等の前記バンプ接合部を構成する材料を混合したものを用いて、バンプを形成するが、その後におけるバンプボンディングないしフィリップチップボンディングとしては、従来公知の操作と同様にして行われ得る。 In the bump forming method according to the present technology, as described above, the bump is formed by using a material in which the bump joint portion such as an electrode, a pad, and a wiring is mixed as a bump material for forming the bump. However, the subsequent bump bonding or Philip chip bonding can be performed in the same manner as a conventionally known operation.
すなわち、例えば、図3に例示するように、本技術を用いた半導体装置10の製造は、バンプ接合部としての第一電極薄膜14が形成された基板15上に、ワイヤボンダ20を用いて上記したようなバンプ12を形成するバンプ接合工程(a)を経た後、第一電極薄膜14が形成された基板15にバンプ12を介して、半導体チップ11を接合するフリップチップ接合工程(b)を行うことにより実施することができる。フリップチップ接合工程(b)においては、半導体チップ11に、超音波、加重(圧力)または熱等を加えることにより、バンプ12の材料が第一電極薄膜14中に拡散する。なお、本技術に係るバンプ形成方法により形成されたバンプに関しては、フィリップチップ接合時に加える力としては超音波が最も適当である。また、半導体チップ11は、例えば、LSI、LED、LD等の種々のチップが用いられる。これらの半導体チップ11は、通常、半導体基板15に実装するものとして知られているものである。半導体チップ11のバンプ12と接合する部位には、第二電極薄膜16が形成されている。さらに、必要に応じて、フリップチップ接合工程(b)の後に、熱処理工程(c)を行うことができる。例えば、熱処理工程(c)は、アニール、ドライリング、また、携帯電話用の半導体装置の場合には、温度特性、フィルタリングまたは周波数特性の測定等により、加熱または冷却の少なくともいずれかが行われる。なお、図3(a)〜(b)において、各図の上段に、実際に行われる動作を模式的に示し、各図の下段に、バンプ12を形成する材料が第一電極薄膜14に拡散する態様を示す。
That is, for example, as illustrated in FIG. 3, the manufacture of the semiconductor device 10 using the present technology has been described above using the
なお、図3に示す例においては、配線基板15側にバンプを形成して、半導体チップを実装する場合を示したが、上記したように、半導体チップ11側にバンプを形成して、配線基板15側に接合することも、従来知られるように行うことができる。
In the example shown in FIG. 3, the bump is formed on the
以下、本技術に係るバンプ形成方法を、実施例によりさらに具体的に説明する。 Hereinafter, the bump forming method according to the present technology will be described more specifically with reference to examples.
(実施例1)
まず、水晶基板上に、順に膜厚30ÅのTi層、膜厚0.3μmのPd層をプレーティング法により形成し、バンプ接合部とした。この上部に、ワイヤボンダ(新川社製、SBB−5)を用いて、Au−Pdボンディング線(田中貴金属社製GBCワイヤー、Pd含有量1%未満)をボンディングした。
Example 1
First, a Ti layer having a thickness of 30 mm and a Pd layer having a thickness of 0.3 μm were sequentially formed on a quartz substrate by a plating method to form bump bonding portions. An Au-Pd bonding wire (GBC wire manufactured by Tanaka Kikinzoku Co., Ltd., Pd content of less than 1%) was bonded to the upper portion using a wire bonder (SBB-5 manufactured by Shinkawa Co., Ltd.).
ついで、このようにして形成したバンプを有する水晶基板を、フィリップチップボンダーを用いて、セラミックスパッケージのAu電極に実装した。 Next, the quartz substrate having the bumps thus formed was mounted on the Au electrode of the ceramic package using a Philip chip bonder.
このようにして得られた試料を、引き剥がし試験(試験機 デージ、2400)にかけ、接合界面を破壊し、その際の剥離強度と、剥離モードとを調べた。なお、試験は10個の試料に対して行った。 The sample thus obtained was subjected to a peeling test (test machine data, 2400) to break the bonding interface, and the peeling strength and peeling mode at that time were examined. The test was performed on 10 samples.
なお、剥離モードは、引き剥がし試験により半導体チップと基板とを引き剥がしたとき、図4(a)に示すように、バンプと半導体チップの電極薄膜との界面において両者が分離される場合をAモード、バンプの内部で両者が分離される場合をBモード、バンプと前記Ti層およびPd層からなるバンプ接合部との境界において両者が分離される場合をCモード、水晶基板とバンプ接合部との境界において両者が分離される場合をDモード、水晶基板の内部で両者が分離される場合をEモードとした。 In the peeling mode, when the semiconductor chip and the substrate are peeled off by a peeling test, as shown in FIG. 4A, the two are separated at the interface between the bump and the electrode thin film of the semiconductor chip. B mode when both are separated inside the mode and the bump, C mode when both are separated at the boundary between the bump and the bump joint made of the Ti layer and the Pd layer, and between the quartz substrate and the bump joint The case where the two were separated at the boundary of D was the D mode, and the case where both were separated inside the quartz substrate was the E mode.
その結果、剥離強度は、平均42.2g(最大57.3g、最小28.6g、偏差28.7g)で、剥離モードはいずれもCモードであった。また、剥離界面においては、図5(a)に示す拡大写真におけるように、接合部外周にAu残跡が観察された。 As a result, the peel strength was an average of 42.2 g (maximum 57.3 g, minimum 28.6 g, deviation 28.7 g), and the peeling mode was C mode. Further, at the peeling interface, as shown in the enlarged photograph shown in FIG.
(実施例2)
まず、水晶基板上に、蒸着法により、順にCr層、Ag層、Cr層、Ag層およびAu層を積層して、総厚2μmの複合蒸着膜を形成し、バンプ接合部とした。この上部に、実施例1と同様に、ワイヤボンダ(新川社製、SBB−5)を用いて、Au−Pdボンディング線(田中貴金属社製GBCワイヤー、Pd含有量1%未満)をボンディングした。
(Example 2)
First, a Cr layer, an Ag layer, a Cr layer, an Ag layer, and an Au layer were sequentially laminated on a quartz substrate by a vapor deposition method to form a composite vapor deposition film having a total thickness of 2 μm to form a bump bonding portion. In the same manner as in Example 1, an Au—Pd bonding line (Tanaka Kikinzoku Co., Ltd. GBC wire, Pd content of less than 1%) was bonded to the upper portion using a wire bonder (SBB-5, manufactured by Shinkawa Co., Ltd.).
ついで、実施例1と同様に、フィリップチップボンディングを行い、引き剥がし試験に供した。 Next, Philip chip bonding was performed in the same manner as in Example 1, and the sample was subjected to a peeling test.
なお、剥離モードは、引き剥がし試験により半導体チップと基板とを引き剥がしたとき、図4(b)に示すように、バンプと半導体チップの電極薄膜との界面において両者が分離される場合をAモード、バンプの内部で両者が分離される場合をBモード、バンプと前記Cr+Ag+Cr+Ag+Au蒸着膜からなるバンプ接合部との境界において両者が分離される場合をCモード、水晶基板とバンプ接合部との境界において両者が分離される場合をDモード、水晶基板の内部で両者が分離される場合をEモードとした。 In the peeling mode, when the semiconductor chip and the substrate are peeled off by the peeling test, as shown in FIG. 4B, the two are separated at the interface between the bump and the electrode thin film of the semiconductor chip. B mode when both are separated inside the mode and the bump, C mode when both are separated at the boundary between the bump and the bump bonded portion made of the Cr + Ag + Cr + Ag + Au deposited film, and the boundary between the quartz substrate and the bump bonded portion The case in which the two are separated is referred to as the D mode, and the case in which the two are separated inside the quartz substrate is referred to as the E mode.
その結果、剥離強度は、平均38.6g(最大49.2g、最小18.4g、偏差30.8g)で、剥離モードはいずれもCモードであった。また、剥離界面においては、図5(b)に示す拡大写真におけるように、接合部外周にAu残跡が観察された。 As a result, the peel strength averaged 38.6 g (maximum 49.2 g, minimum 18.4 g, deviation 30.8 g), and the peeling mode was C mode. Further, at the peeling interface, as shown in the enlarged photograph shown in FIG.
(比較例)
まず、水晶基板上に、スパッタリング法により、順にCu層、Ag層を積層して、総厚1.4μmの複合スパッタリング膜を形成し、バンプ接合部とした。この上部に、実施例1と同様に、ワイヤボンダ(新川社製、SBB−5)を用いて、Au−Pdボンディング線(田中貴金属社製GBCワイヤー、Pd含有量1%未満)をボンディングした。
(Comparative example)
First, a Cu layer and an Ag layer were sequentially laminated on a quartz substrate by a sputtering method to form a composite sputtering film having a total thickness of 1.4 μm, thereby forming a bump bonding portion. In the same manner as in Example 1, an Au—Pd bonding line (Tanaka Kikinzoku Co., Ltd. GBC wire, Pd content of less than 1%) was bonded to the upper portion using a wire bonder (SBB-5, manufactured by Shinkawa Co., Ltd.).
ついで、実施例1と同様に、フィリップチップボンディングを行い、引き剥がし試験に供した。 Next, Philip chip bonding was performed in the same manner as in Example 1, and the sample was subjected to a peeling test.
なお、剥離モードは、引き剥がし試験により半導体チップと基板とを引き剥がしたとき、図4(c)に示すように、バンプと半導体チップの電極薄膜との界面において両者が分離される場合をAモード、バンプの内部で両者が分離される場合をBモード、バンプと前記Cu+Agスパッタリング膜からなるバンプ接合部との境界において両者が分離される場合をCモード、水晶基板とバンプ接合部との境界において両者が分離される場合をDモード、水晶基板の内部で両者が分離される場合をEモードとした。 In the peeling mode, when the semiconductor chip and the substrate are peeled off by the peeling test, as shown in FIG. 4C, the two are separated at the interface between the bump and the electrode thin film of the semiconductor chip. B mode when both are separated in the mode and the inside of the bump, C mode when both are separated at the boundary between the bump and the bump joint made of the Cu + Ag sputtering film, and the boundary between the quartz substrate and the bump joint The case in which the two are separated is referred to as the D mode, and the case in which the two are separated inside the quartz substrate is referred to as the E mode.
その結果、剥離強度は、平均34.4g(最大40.1g、最小28.9g、偏差11.2g)で、剥離モードはいずれもCモードであった。また、剥離界面においては、図5(c)に示す拡大写真におけるように、外周拡散が観察された。 As a result, the peel strength averaged 34.4 g (maximum 40.1 g, minimum 28.9 g, deviation 11.2 g), and the peeling mode was C mode. Moreover, outer periphery diffusion was observed in the peeling interface as in the enlarged photograph shown in FIG.
1、15…基板
2…バンプ接合部
2a…スパッタ膜によるバンプ接合部
3、12…バンプ
4、20…ワイヤボンダ
10…半導体装置
10A、10B、10C…製造途中の半導体装置
11…半導体チップ
14…第一電極薄膜
15…基板
16…第二電極薄膜
25…フィリップチップボンダー
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Claims (6)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005000798A JP2006190777A (en) | 2005-01-05 | 2005-01-05 | Bump forming method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005000798A JP2006190777A (en) | 2005-01-05 | 2005-01-05 | Bump forming method |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006190777A true JP2006190777A (en) | 2006-07-20 |
Family
ID=36797715
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005000798A Pending JP2006190777A (en) | 2005-01-05 | 2005-01-05 | Bump forming method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006190777A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009206614A (en) * | 2008-02-26 | 2009-09-10 | Daishinku Corp | Piezoelectric vibration device and method of manufacturing piezoelectric vibration device |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05102538A (en) * | 1991-10-08 | 1993-04-23 | Agency Of Ind Science & Technol | Superconducting device |
JPH08204244A (en) * | 1995-01-26 | 1996-08-09 | Tanaka Denshi Kogyo Kk | Superconductive unit |
JPH0974098A (en) * | 1995-09-04 | 1997-03-18 | Anam Ind Co Inc | Bonding method for semiconductor chip |
JP2000232332A (en) * | 1999-02-09 | 2000-08-22 | Toyo Commun Equip Co Ltd | Surface mounted piezoelectric resonator |
JP2002043354A (en) * | 2000-07-28 | 2002-02-08 | Kyocera Corp | Flip chip mounting method |
JP2004254012A (en) * | 2003-02-19 | 2004-09-09 | Citizen Watch Co Ltd | Structure for supporting piezoelectric vibrator |
-
2005
- 2005-01-05 JP JP2005000798A patent/JP2006190777A/en active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05102538A (en) * | 1991-10-08 | 1993-04-23 | Agency Of Ind Science & Technol | Superconducting device |
JPH08204244A (en) * | 1995-01-26 | 1996-08-09 | Tanaka Denshi Kogyo Kk | Superconductive unit |
JPH0974098A (en) * | 1995-09-04 | 1997-03-18 | Anam Ind Co Inc | Bonding method for semiconductor chip |
JP2000232332A (en) * | 1999-02-09 | 2000-08-22 | Toyo Commun Equip Co Ltd | Surface mounted piezoelectric resonator |
JP2002043354A (en) * | 2000-07-28 | 2002-02-08 | Kyocera Corp | Flip chip mounting method |
JP2004254012A (en) * | 2003-02-19 | 2004-09-09 | Citizen Watch Co Ltd | Structure for supporting piezoelectric vibrator |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009206614A (en) * | 2008-02-26 | 2009-09-10 | Daishinku Corp | Piezoelectric vibration device and method of manufacturing piezoelectric vibration device |
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