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JP2005515611A - インターポーザを有する高性能低コスト超小型回路パッケージ - Google Patents

インターポーザを有する高性能低コスト超小型回路パッケージ Download PDF

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Abstract

超小型電子回路チップの低コスト実装方法により、ダイをパッケージコアの開口内に固定する。その後、少なくとも１つの金属ビルドアップ層をダイ／コア組立体上に形成し、ビルドアップ層にグリッドアレイインターポーザユニットを積層する。次いで、グリッドアレイインターポーザユニットを、複数の装着方法（例えば、ボールグリッドアレイ（ＢＧＡ）、ランドグリッドアレイ（ＬＧＡ）、ピングリッドアレイ（ＰＧＡ）、表面実装法（ＳＭＴ）及び／または他の方法）のうち任意のものにより外部回路内に装着することが可能である。１つの実施例において、単一のビルドアップ層をインターポーザを積層する前にダイ／コア組立体上に形成する。

Description

本発明は、一般的に、超小型電子回路に関し、さらに詳細には、かかる回路の実装構造及び技術に関する。
超小型電子回路チップ（即ち、ダイ）は、製造後市販前に実装されるのが一般的である。このパッケージは、チップを保護するだけでなく、チップを外部システム内に取り付けるための、便利で、標準化された方法を提供する。回路パッケージは、回路チップの種々の端子と外部環境との間の通信を可能にする何らかの手段を備えなければならない。過去において、この通信を可能にする種々の実装技術が多数用いられている。特定のチップに使用するタイプのパッケージは完成したデバイスの性能に有意な影響を及ぼすことがある。通常、大量生産の環境では、コストは実装技術を選択する際の主要な関心事である。性能もまた非常に重要な基準である。回路がますます小型化且つ高速化するにつれて、革新的で低コストの実装技術に対する需要が常にある。
以下の詳細な説明において、本発明の特定の実施例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されている。本発明の多種多様な実施例は必ずしも互いに排他的でないことを理解されたい。例えば、１つの実施例に関連して説明する特定の特徴、構造または特性は本発明の思想及び範囲から逸脱することなく他の実施例の中で実現可能である。さらに、各実施例における個々の要素の位置または配置構成は本発明の思想及び範囲から逸脱することなく変更可能であることを理解されたい。従って、以下の詳細な説明は限定的な意味で解釈すべきでなく、本発明の範囲は、頭書の特許請求の範囲と共にかかる請求の範囲が当然享受すべき均等物の全範囲とだけによって規定される。図面において、同一の参照番号は幾つかの図を通して同一かまたは類似の機能部分を指すものである。
本発明は、超小型電子回路チップの低コスト実装構造及び技術に係る。ダイは、パッケージコアの開口内に固定してダイ／コア組立体を形成する。その後、少なくとも１つの金属ビルドアップ層をダイ／コア組立体の上に形成し、グリッドアレイインターポーザユニットをこの組立体に積層する。グリッドアレイインターポーザユニットは、対応の装着法（例えば、ボールグリッドアレイ（ＢＧＡ）、ランドグリッドアレイ（ＬＧＡ）、ピングリッドアレイ（ＰＧＡ）、表面実装法（ＳＭＴ）及び／または他の方法）による外部回路ボードへの装着を可能にする接点アレイを有する。本発明の一実施例によると、ダイ／コア組立体の反対側のグリッドアレイインターポーザユニットの表面に１またはそれ以上のキャパシタを装着して、ダイの回路に比較的小さい直列インダクタンスを有する減結合容量が得られるようにする。別の実施例では、ダイ／コア組立体上のメタライゼイション層に直接、１またはそれ以上のキャパシタを装着して、さらに小さい直列インダクタンスを有する減結合容量が得られるようにする。本発明の方法及び構造は、高性能の回路動作をサポート可能であり、従って、デスクトップ及びサーバーの一部のような高性能製品の実装に使用できる。さらに、本発明の方法及び構造は、他の高性能実装方式と比較すると比較的低コストでこの高性能動作を提供することができる。
図１は、本発明の一実施例による超小型電子デバイス１０の単純化した側断面図である。図示のように、このデバイス１０は、超小型電子ダイ１２、パッケージコア１４、ビルドアップメタライゼイション層１６、グリッドアレイインターポーザユニット１８及び少なくとも１つの減結合キャパシタ２０を有する。ダイ１２は、封止材料２２によりパッケージコア１４の開口２４内に固定する。以下に詳述するように、メタライゼイション層１６は、ダイ／コア組立体の上に積み上げて、ダイ１２上の接点構造に脱出ルートを与え、ピッチの膨張を可能にする。少なくとも１つの実施例ではビルドアップメタライゼイション層１６をただ１つ用いるが、多数の層を有する実施例も存在する。グリッドアレイインターポーザユニット１８は、上述したダイ／コア組立体と外部回路ボード（例えば、コンピューターのマザーボード）との間の電気的通信を可能にする。グリッドアレイインターポーザユニット１８は、種々の積層技術のうち任意のものでダイ／コア組立体に積層する。グリッドアレイインターポーザユニット１８は、積層プロセス時にダイ／コア組立体のビルドアップメタライゼイション層１６に導電結合されるメタライゼイションパターンを第１の表面２６上に有する。グリッドアレイインターポーザユニット１８はまた、後で外部回路ボードに接続するための導電性接点のアレイを第２の表面２８上に有する。グリッドアレイインターポーザユニット１８はまた、第１の表面２６と第２の表面２８との間に種々の中間金属層を備えるようにしてもよいが、これらの金属層は、例えば、さらに別のルートを与えるかまたはデバイス１０内にアース及び／または電力プレーンを提供する。１つの実施例において、グリッドアレイインターポーザユニット１８は比較的安価で（例えば、ユニット価格が１＄以下）、ピッチが粗い構造である。さらに、グリッドアレイインターポーザユニット１８は、スルーホールのピッチの減少を可能にし、減結合キャパシタのインダクタンスを最小にするために比較的薄い構造（例えば、０．５ミリメートル未満）であるのが好ましい。
グリッドアレイインターポーザユニット１８の第１の表面２６上のメタライゼイションパターンは、ダイ／コア組立体のメタライゼイション層１６の部分（例えば、ランディングパッド）に対応する導電性部分を有する。積層時、このメタライゼイションパターンは、対応の導電性要素が互いに接続されるようにメタライゼイション層１６に導電結合する。１つの積層法では、最初に半田マスクをインターポーザユニット１８の第１の表面２６上にパターン形成してそのユニット上にランドを画定する。その後、半田または導電性エポキシを公知の技術（例えば、スクリーンプリンティング）により露出したランド表面に適用する。ついで、インターポーザユニット１８を公知の態様で（例えば、半田リフロー、超音波ボンディングなど）メタライゼイション層１６に直接積層する。別の技術によると、異方性導電性フィルムを用いてこれら２つの構造を固着する。使用可能な周知の積層プロセスには、標準の油圧積層法、真空利用油圧積層法、オートクレーブ法及び内部積層法が含まれる。当業者には明らかなように、他の積層技術も使用可能である。
１つの実施例では、比較的単純な２層のインターポーザユニット１８を使用する。このインターポーザ構造内における唯一の配線ルートは、ユニットの第１の表面２６上のランディングパッドから対応のめっきスルーホールへまた、めっきスルーホールから第２の表面２８上の対応の導電性接点までである。インターポーザ１８内のレイヤーの数を増加することにより、配線を行う際大きな柔軟性が得られることがわかるであろう。別の例では、さらに別のインターポーザレイヤーに電力及びアースプレーンを含める。
図１に示すように、減結合キャパシタ２０は、ダイ１２の下方領域においてグリッドアレイインターポーザユニット１８の第２の表面２８に接続する。パッケージは断面が薄いため、容量性減結合をこのようにして比較的小さい直列インダクダンスで提供することが可能である。直列インダクタンスをさらに小さくするために、図２の減結合構成を利用してもよい。この実施例では、インターポーザユニット１８に開口３４を設けて、減結合キャパシタ２０をダイ／コア組立体上のメタライゼイション層１６に直接装着できるようにする。このようにすると、キャパシタ２０をダイ１２に極端に近く（例えば、１つの例では１００ミクロン未満に）装着できるため、それに応じて直列インダクタンスが小さくなる。以下に詳述するように、少なくとも１つの実施例では、メタライゼイション層１６内に特殊なランディングパッド構造を設けて減結合キャパシタ２０がダイ１２の下のメタライゼイション層１６に容易に接続できるようにする。本発明では、減結合キャパシタをインターポーザ１８またはメタライゼイション層１６の何れかに接続するのは必要条件でないことを理解されたい。例えば、本発明の一実施例では、減結合キャパシタを、超小型電子デバイスを装着する回路ボードの下面に設ける。他の減結合構成も使用可能である。
超小型電子デバイス１０を外部回路ボードに装着するために、多種多様な方法のうち任意の方法を用いることができる。これらの方法には、例えば、ランドグリッドアレイ（ＬＧＡ）、ボールグリッドアレイ（ＢＧＡ）またはピングリッドアレイ（ＰＧＡ）法が含まれる。図示の実施例では、インターポーザユニット１８の第２の表面２８上にピン３０のアレイを設けて、外部回路ボードへ接続できるようにする。好ましいアプローチとして、インターポーザ１８をダイ／コア組立体に積層する前にピン３０をインターポーザユニット１８に固着する。このようにすると、ピン固着プロセス時に歩留まりが低下しても合格品であるダイが失われることはない。
図３は、ビルドアップメタライゼイション層を堆積する前の図１のダイ／コア組立体の断面斜視図である。ビルドアッププロセスの理解を容易にするために、図３のダイ／コア組立体は図１の構造を逆さにしたものである。図示のように、超小型電子ダイ１２を封止材料２２によりパッケージコア１４の開口２４内に固定する。超小型電子ダイ１２は、１またはそれ以上の内部の層上に形成した電子回路を含む。図３には図示しないが、ダイ１２の上側表面には多数の導電性接点が分布しており、ダイ１２の回路への電気的インターフェイスを提供する。パッケージコア１４は、例えば、ビスマレイミドトリアジン（ＢＴ）樹脂系材料、難燃性ガラス／エポキシ材料（例えば、ＦＲ４）、ポリイミド材料、セラミック材料、金属材料（例えば、銅）などを含む多種多様な材料のうち任意のものを用いて形成することができる。金属コア材料は、ダイ１２から熱を除去しやすくするヒートスプレッダとして働くという利点を有する。図示の実施例において、パッケージコア１４は、少なくとも１つの表面を覆う導電性クラッド層２０（例えば、銅箔）を有する誘電性ボード材料（例えば、ＢＴボード）により形成する。１つの実施例において、例えば、パッケージコアを形成するために、部品番号がＣＣＬ−ＨＬ８３０で三菱ガス化学株式会社により製造された厚さ０．７２５ミリメートルのボード材料を用いる。以下に詳述するように、超小型電子デバイス１０内のアースプレーンとして導電性グラッド層２０を用いると、伝送構造のインピーダンス制御を行うことが可能となる。
図３に示すように、パッケージコア１４の開口２４をコア１４を貫通するように形成するか、または実装時にダイ１２を支持するためのフロア部分を開口２４に設けてもよい。封止材料２２には、例えば、種々のプラスチック、樹脂、エポキシ、エラストマーなどを含む、コア１４内にダイ１２を保持できる種々の材料のうち任意のものが含まれる。封止材料２２は非導電性であるのが好ましい。図示の実施例において、ダイ１２の上側表面、封止材料２２の上側表面及びコア１４の上側表面は実質的に同一平面になるようにする。別の実施例において、ダイ１２の上側表面をコア１４の上側表面より高くし、ダイ１２の上側表面と同一表面となる封止材料２２の層をコア１４の上方に形成する。ダイ１２をパッケージコア１４内に実装する他の構成も使用可能である。
図４の示すように、ダイ１２をコア１４内に固定した後、誘電材料３２の層をダイ／コア組立体の上側表面に堆積させる。誘電層３２には、例えば、ガラス粒子充填エポキシ樹脂（例えば、味の素から市販される味の素ビルドアップ膜（ＡＢＦ））、ビスベンゾシクロブテン（ＢＣＢ）（ダウケミカルから市販される）、ポリイミド、シリコーンゴム材料（例えば、ダウコーニングから市販されるＤＣ６８１２）、種々の低ｋ誘電材料（例えば、ダウケミカルからのシルク）、ＩＮ（イビデンから市販される）などを含む種々の材料のうち任意のものを使用することができる。誘電層３２には多数のビアホール（図示せず）を形成して、ダイ上の接点の一部を露出させる。以下に詳述するように、その後、メタライゼイション層を誘電層３２の上側表面に形成する。メタライゼイション層は、各々が１またはそれ以上のビアホールを介してダイ１２上の対応接点に導電結合される複数の金属要素を有する。その後、同じ態様で第１のメタライゼイション層上にさらに別の層（例えば、誘電層及び金属層）を積み上げてもよい。最も上方のメタライゼイション層は、インターポーザユニット１８の第１の表面２６上のパターンに対応するメタライゼイションパターンを有する。上述したように、少なくとも１つの実施例では、ダイ／コア組立体上にただ１つのメタライゼイション層を積み上げている。この１つのメタライゼイション層は背中合わせに装着したパネル上に積み上げて、積み上げコストを半分にすることが可能である。単一のメタライゼイション層を用いると製造コストを有意に減少できることがわかるであろう。
図５は、本発明の一実施例による超小型電子ダイ１２の上面図である。図示のように、ダイ１２はその上側表面に分布した複数の導電性接点を有する。即ち、ダイ１２は、その上側表面の周辺領域の多数の信号パッド３６と、中央領域の多数の電源バー３８及びアースバー４０を有する。信号パッド３６は、ダイ１２の回路の信号入出力（Ｉ／Ｏ）端子として（例えば、データまたはクロック信号転送用として）働く。１つのアプローチとして、信号パッド３６は、例えば、 ＡＢＭ(alternative bump metallurgy)Ｃ４(controlled collapse chip connection)プロセスによりダイ１２の信号ボンドパッド開口を覆う短い幅広の銅バンプを含む。他の構成を用いてもよい。例えば、ダイパッシベイション層を貫通する信号ボンドパッド開口を覆われないままに残してもよい。図示の実施例では、ダイ１２の各面に単一列の信号パッド３６を設ける。複数列構成、信号パッドが４つよりも少ない側部に限定される構成及びランダム（非整列）構成を含む他の構成を用いることも可能である。
電源バー３８及びアースバー４０は、ダイ１２の作用表面に互い違いのパターンで配列されている。１つのアプローチとして、電源バー３８及びアースバー４０はそれぞれ、ダイ１２の特定列の電源またはアースボンドパッドとリンクする銅製バーを含む。かかるバーは、例えば、Ｃ４メタライゼイションの一部として形成することができる。各電源バー３８は、回路動作時に所定の供給電圧（例えば、ＶDD）の印加を必要とするダイ１２内の回路ノードに結合する。同様に、各アースバー４０は、回路動作時異なる供給電圧（ＶSS）の印加を必要とするダイ１２内の回路ノードに結合する。ダイ１２上の信号パッド３６、電源バー３８及びアースバー４０の数は通常、ダイ１２内の回路の複雑さ及び配置構成により異なる。本発明ではダイ１２の接点パターンとして多数の変形例を用いることが可能であり、図５に示す特定パターンは限定的なものではないことを理解されたい。
図６は、本発明の一実施例に従ってダイ／コア組立体の誘電層３２（図４を参照）上に堆積させるメタライゼイションパターン４４を示す上面図である。このメタライゼイションパターン４４は、インターポーザユニット１８への直接接続（積層）を可能にするためにダイ／コア組立体上に積み上げる単一のメタライゼイション層を形成する。図６において、下層のダイ１２及びパッケージコア１４の開口２４の輪郭をかくれ線により示す。図示のように、メタライゼイションパターン４４は、インターポーザユニット１８への、またはそのユニットからのＩ／Ｏ信号を結合するために使用する周辺領域内（即ち、パッケージコアの上方）に設けた複数のＩ／Ｏランディングパッド４６を有する。このメタライゼイションパターン４４は、インターポーザユニット１８へ電源及びアースを接続する際に使用する中央領域内（即ち、ダイ１２の上方）の電源ランディングパッド５２、５４及びアースランディングパッド５６、５８をも有する。Ｉ／Ｏランディングパッド４６及び電源及びアースランディングパッド５２、５４、５６、５８は、インターポーザユニット１８の第１の表面２６上の対応構造に一致するピッチを有する。図示の実施例において、メタライゼイションパターン４４は、２つの電源ランディングパッド及び２つのアースランディングパッドを有する。一般的に、インダクタンス及び抵抗を最小限に抑えるためには、デバイスのピッチ制限値に一致する数の電源及びアースランディングパッドを用いるのが望ましい。図示の実施例では、Ｉ／Ｏランディングパッド４６及び電源及びアースランディングパッド５２、５４、５６、５８は正方形である。しかしながら、例えば、矩形及び円形を含む多種多様な形状のうち任意の形状でよいことを理解されたい。
Ｉ／Ｏランディングパッド４６は、伝送セグメント４８を含むパスを介してダイ１２の作用表面上の対応信号パッド３６（図５を参照）に導電結合される。従って、伝送セグメント４８はダイ１２の信号接続用の「脱出ルート」を提供する。各伝送セグメント４８はその遠隔端部がメタライゼイションパターン４４内の端子パッド５０に接続されるが、この端子パッドは１またはそれ以上のビア接続部（例えば、マイクロビア）を介してダイ１２上の関連の信号パッド３６に導電結合されている。特定の超小型電子デバイス内に作製可能なＩ／Ｏ信号接続部の数は、一般的に、ビルドアップメタライゼイション層上に高い信頼度で形成可能な伝送セグメントの密度により異なる。本発明の少なくとも１つの実施例において、多数列のＩ／Ｏのパッド４６はビルドアップメタライゼイション層内に形成する。
図７は、電源ランディングパッド５２、５４及びアースランディングパッド５６、５８の近傍にある図６のメタライゼイションパターンの拡大図である。図７において、下層のダイ１２上の電源バー及びアースバーをかくれ線で示す。図示のように、電源ランディングパッド５２、５４は、誘電層３２を貫通する複数のビア接続部６０により下層のダイ１２上の多数の電源バー３８にそれぞれ導電接続される。同様に、アースランディングパッド５６、５８は、ビア接続部６０により下層のダイ１２上の多数のアースバー４０にそれぞれ導電接続される。電源ランディングパッド５２、５４またはアースランディングパッド５６、５８により取り囲まれる電源バー３８及びアースバー４０の数は通常、所望のピッチの増加及び許容可能な直列インダクタンスの大きさにより異なる。電源またはアースバーを電源またはアースランディングパッドに結合するために特定の実施例で使用されるビア接続部６０の数は通常、許容可能な直列抵抗のレベル及び／または供給パスの最大許容電流により異なる。
図６に戻って、メタライゼイションパターン４４は、誘電層３２の１またはそれ以上のビア接続部（または同様の構造）を介して下層のパッケージコア１４の導電性クラッド層２０と導電結合されるアースパッド４２も備えている。パッケージ組立時に、このアースパッド４２をインターポーザユニット１８上の対応のアース構造に導電接続するが、このアース構造は超小型電子デバイス１０を外部回路内に取り付ける時にアースに接続する。アースパッド４２は、ビア接続部を介してダイ１２上の１またはそれ以上のアースバー４０に接続されるメタライゼイションパターン４４内のトレース部分（図示せず）によりダイ１２のアースに直接結合することも可能である。このように、導電性クラッド層２０は、超小型電子デバイス１０を後で作動させる時に接地され、メタライゼイションパターン４４の直下のアースプレーンとして働く。このアースプレーンにより、インピーダンスが制御された伝送ライン（例えば、マイクロストリップライン）をメタライゼイション層のビルドアップメタライゼイション層上に設けて、伝送セグメント４８を形成することができる。少なくとも１つの実施例において、インターポーザユニット１８の中間層上に、ビルドアップメタライゼイション層上へのストリップライン型伝送ラインの形成を可能にする第２のアースプレーンを設ける。他にも種々の利点があるが、インピーダンスが制御されたラインは通常、インピーダンスが制御されないラインより動作速度を有意に高くすることが可能である。空間が許せば、ビルドアップメタライゼイション層の一部として、任意の数のアースパッド４２を実現することができる。
別のアプローチとして、パッケージコア１４の導電性クラッド層２０を電源プレーンとして用いる。このアプローチでは、パッド４２をインターポーザ１８を介してアースでなく電源に結合する。電源プレーンは、依然としてビルドアップメタライゼイション層の伝送ラインの信号戻り構造として働く。
メタライゼイションパターン４４を堆積させた後、半田マスクをパターン４４上に適用してインターポーザ１８に接続されない領域をマスキングすることができる。その後、露出領域をインターポーザ１８にダイ／コア組立体を固着するための積層法に従って処理すればよい。別のアプローチでは、半田マスクを作用表面にわたってパターン形成し、インターポーザ固着用の接着剤として同時に作用させることができる。上述したように、多数の異なる方法のうち任意のものを用いてダイ／コア組立体をインターポーザ１８に積層することが可能である。種々の材料間の熱膨張率の違いにより生じるであろう寸法変化に適応する積層方法を用いるのが好ましい。
図８は、ダイ／コア組立体のメタライゼイション層１６に減結合キャパシタを直接装着できるようにするメタライゼイションパターン６４の一部を示す。図示を単純化し理解を容易にするために、図８にはメタライゼイションパターン６４の外側部分（即ち、Ｉ／Ｏ部分）は図示されていない。しかしながら、この外側部分は通常、図６のメタライゼイションパターン４４の部分と同じである。下層のダイ１２の境界を図８において、かくれ線で示す。下層のダイ１２上の電源及びアースバー３８、４０もかくれ線で示す（ダイ１２は８個の電源バー３８及び８個のアースバー４０を含む）。インターポーザユニット１８の開口３４（図２を参照）は、点線により図８のメタライゼイションパターン６４上に投射されている。
図８に示すように、メタライゼイションパターン６４は、複数の電源ランディングパッド７０、７２、７４、７６、７８、８０、８２、８４、８６、８８と、複数のアースランディングパッド９０、９２、９４、９６、９８、１００、１０２、１０４、１０６、１０８とを有する。前と同様に、電源ランディングパッドはそれぞれビア接続部１１０により下層のダイ１２上の多数の電源バー３８に導電結合され、またアースランディングパッドはそれぞれビア接続部１１０により下層のダイ１２上の多数のアースバー４０に導電結合される。開口３４の境界の外側にある電源及びアースランディングパッド（即ち、電源ランディングパッド７０、７８、８０、８８及びアースランディングパッド９４、９６、１０４、１０６）は、前述したようにインターポーザユニット１８への電源及びアースの接続を行うために使用される。開口３４の境界の内側の電源及びアースランディングパッド（即ち、電源ランディングパッド７２、７４、７６、８２、８４、８６及びアースランディングパッド９０、９２、９８、１００、１０２、１０８）は、ビルドアップメタライゼイション層に減結合キャパシタを接続するために使用する。減結合キャパシタは、迅速な電力供給の需要が最大であるダイ部分（例えば、ファイヤーボール）上に装着するのが好ましい。１つのアプローチとして、１またはそれ以上の減結合キャパシタを開口３４内の隣接する電源及びアースランディングパッドの対間に接続する。別のアプローチでは、アレイキャパシタを多数のパッドに接続する。他のキャパシタ装着構成も可能であることがわかるであろう。
図８の実施例では、インターポーザユニット１８の開口３４はダイ１２の上側表面より小さい。さらに多くの結合キャパシタが必要とされる場合のようにインターポーザユニット１８の開口３４が大きくなると、インターポーザユニット１８に接続するためのダイ１２の上方の電源及びアースランディングパッド用の空間が少なくなる。図９は、インターポーザユニット１８の開口３４が大きすぎてインターポーザユニット１８に接続するための電源及びアースランディングパッドをダイ１２の上方に形成できない場合に使用できるメタライゼイションパターン１１２の一部を示す。図示のように、メタライゼイションパターン１１２は、ダイ１２の上方で開口３４の境界内の領域に、複数の電源ランディングパッド１１４、１１６、１１８、１２０、１２２、１２４、１２６、１２８及び複数のアースランディングパッド１３０、１３２、１３４、１３６、１３８、１４０、１４２、１４４を有する。前と同様に、これらの電源及びアースランディングパッドは減結合キャパシタの接続に使用する。
さらに、メタライゼイションパターン１１２は、ダイ１２上の電源及びアースバー３８、４０をダイ１２及び開口３４の外側境界を越えた所にある電源及びアースランディングパッド１５０、１５２、１５４、１５６に導電結合するために使用する第１及び第２のトレース１４６、１４８を有する。一般的に、最大の電流密度、抵抗及びループインダクタンスのようなパッケージの電気的条件を満足するために、かかるトレースを複数個用いることが可能である。第１のトレース１４６は、接続部１６０により下層のダイ１２上の各電源バー３８に接続され、また電源ランディングパッド１５０、１５２に接続されている。同様に、第２のトレース１４８は、ビア接続部１６０により下層のダイ１２上の各アースバー４０に接続され、またアースランディングパッド１５４、１５６に接続されている。電源ランディングパッド１５０、１５２とアースランディングパッド１５４、１５６とは、積層プロセス時にインターポーザユニット１８上の対応構造に導電結合されるようになっている。さらに、アースパッド１５４、１５６はパッケージコア１４上の導電性クラッド層に接続することができる。
本発明によると、ダイ／コア組立体のビルドアップメタライゼイションパターンの多数の変形例の使用が可能であり、図６、７、８及び９に示す特定のパターンは限定的なものでないことを理解されたい。さらに、前述したように、ダイ／コア組立体上に多数のビルドアップメタライゼイション層を用いる超小型電子デバイスを実現することも可能である。例えば、第２のビルドアップ層により中央領域において減結合キャパシタが利用可能な面積を増加することができる。あるいは、第２のビルドアップ層を用いて伝送セグメント４８に別のアース構造（例えば、ストリップライン構成の上方アースプレーン）を提供することが可能である。また、第２のビルドアップ層により、Ｉ／Ｏ及び電源／アース用トレースの経路を選択するに当たり大きな柔軟性を得ることができる。他の多層構成も存在する。
本発明をある特定の実施例に関連して説明したが、当業者であれば容易に理解できるように本発明の思想及び範囲から逸脱することなく変形例及び設計変更が可能であることを理解されたい。かかる変形例及び設計変更は、本発明の範囲に包含されると考えられる。
本発明の一実施例による超小型電子回路デバイスの単純化した側断面図である。 本発明の別の実施例による超小型電子回路デバイスの単純化した側断面図である。 ビルドアップメタライゼイション層を堆積する前の図１のダイ／コア組立体を示す断面斜視図である。 誘電層を堆積した後の図３のダイ／コア組立体を示す断面斜視図である。 本発明の一実施例による複数の導電性接点を有する超小型電子回路ダイを示す概略的な上面図である。 本発明の一実施例によるビルドアップメタライゼイション層のメタライゼイションパターンを示す概略的な上面図である。 図６のメタライゼイションパターンの中央部分の拡大図であり、電力及びアースパッドの配置を示す。 本発明の別の実施例によるメタライゼイションパターンの一部を示す概略的な上面図である。 本発明の別の実施例によるメタライゼイションパターンの一部を示す概略的な上面図である。

Claims (30)

  1. パッケージのコア内に固定したダイと、
    ダイ及びパッケージコアの上に積み上げたメタライゼイション層と、
    第１の表面をメタライゼイション層に積層したグリッドアレイインターポーザユニットとより成り、
    グリッドアレイインターポーザユニットは外部回路ボードへ接続するための電気接点アレイを第２の表面上に有する超小型電子デバイス。
  2. メタライゼイション層は、ダイの上方に位置する第１のメタライゼイション部分と、パッケージコアの上方に位置する第２のメタライゼイション部分とを有する請求項１の超小型電子デバイス。
  3. ダイの内部回路へ減結合するためにグリッドアレイインターポーザユニットの第２の表面に接続された少なくとも１つの減結合キャパシタを備えた請求項１の超小型電子デバイス。
  4. グリッドアレイインターポーザユニットの第１表面と第２の表面との間の厚さは０．５ミリメートル以下である請求項３の超小型電子デバイス。
  5. グリッドアレイインターポーザユニットはメタライゼイション層の第１の部分を露出させる開口を有し、ダイの内部回路へ減結合するためにメタライゼイション層の第１の部分に接続された少なくとも１つの減結合キャパシタをさらに備えた請求項１の超小型電子デバイス。
  6. ダイは封止材料によりパッケージコア内に固定されている請求項１の超小型電子デバイス。
  7. パッケージコアは、少なくとも１つの表面上に金属クラッド層を有する誘電ボード材料で形成されている請求項１の超小型電子デバイス。
  8. 金属クラッド層は、デバイスの動作時にアースに導電結合されてメタライゼイション層内の少なくとも１つの伝送構造にアースプレーンを与える請求項７の超小型電子デバイス。
  9. 金属クラッド層は動作時に電源に導電結合されて電源プレーンを与える請求項７の超小型電子デバイス。
  10. メタライゼイション層は、１またはそれ以上のビア接続部を介してパッケージコア上の金属クラッド層に導電接続された少なくとも１つのアースパッドを有する請求項７の超小型電子デバイス。
  11. ダイはその表面上に分布する複数の電源バー及び複数のアースバーを有し、複数の電源バーはそれぞれダイの多数の電源ボンドパッドに導電結合され、複数のアースバーはそれぞれダイの多数のアースボンドパッドに導電結合されている請求項１の超小型電子デバイス。
  12. 複数の電源バー及び複数のアースバーは、ダイの表面の中央領域に互い違いに形成されている請求項１１の超小型電子デバイス。
  13. ダイは、前記表面の周辺領域に分布した複数の信号接点パッドを有する請求項１１の超小型電子デバイス。
  14. メタライゼイション層はダイの上方に位置する少なくとも１つの電源ランディングパッドを有し、少なくとも１つの電源ランディングパッドは対応のビア接続部を介してダイ上の多数の電源ボンドパッドに導電結合されている請求項１の超小型電子デバイス。
  15. メタライゼイション層はダイの上方に位置する少なくとも１つのアースランディングパッドを有し、少なくとも１つのアースランディングパッドは対応のビア接続部を介してダイ上の多数のアースボンドパッドに導電結合されている請求項１４の超小型電子デバイス。
  16. メタライゼイション層はパッケージコアの上に位置する少なくとも１つの電源ランディングパッドを有し、少なくとも１つの電源ランディングパッドはダイ上を延びるトレース及び複数のビア接続部を介してダイ上の多数の電源ボンドパッドに導電結合されている請求項１の超小型電子デバイス。
  17. メタライゼイション層はパッケージコアの上に位置する少なくとも１つの信号ランディングパッドを有し、少なくとも１つの信号ランディングパッドは伝送ラインセグメントを含むパスを介してダイ上の信号ボンドパッドに導電結合されている請求項１の超小型電子デバイス。
    の超小型電子デバイス。
  18. ダイとグリッドアレイインターポーザユニットとの間に単一のメタライゼイション層を有する請求項１の超小型電子デバイス。
  19. グリッドアレイインターポーザユニットは少なくとも１つの電源プレーンを有する請求項１の超小型電子デバイス。
  20. 超小型電子デバイスの製造方法であって、
    パッケージコアの開口内にダイを固定してダイ／コア組立体を形成し、
    ダイ／コア組立体の表面に誘電層を形成し、
    第１のメタライゼイション部分がダイの上方に、また第２のメタライゼイション部分がパッケージコアの上方に来るようにメタライゼイション層を誘電層の上方に堆積させ、
    ダイ／コア組立体のメタライゼイション層に接続するためのメタライゼイションパターンを有する第１の表面と、外部回路ボードに接続するための電気接点アレイを有する第２の表面とを備えたグリッドアレイインターポーザユニットを設け、
    第１の表面上のメタライゼイションパターンがダイ／コア組立体上のメタライゼイション層と導電結合するようにグリッドアレイインターポーザユニットをダイ／コア組立体に積層するステップより成る超小型電子デバイスの製造方法。
  21. ダイの内部回路へ減結合するために少なくとも１つのキャパシタをグリッドアレイインターポーザユニットの第２の表面に固着するステップを含む請求項２０の方法。
  22. グリッドアレイインターポーザユニットは、ダイ／コア組立体に積層されるとメタライゼイション層の第１の部分を露出させる開口を有し、さらに、ダイの内部回路へ減結合するためにキャパシタをメタライゼイション層の第１の部分に固着するステップを含む請求項２０の方法。
  23. 電気接点アレイは複数のピンを含み、複数のピンはグリッドアレイインターポーザユニットをダイ／コア組立体に積層する前にグリッドアレイインターポーザユニットに固着される請求項２０の方法。
  24. メタライゼイション層を堆積させるステップは、少なくとも１つの電源ランディングパッド及び少なくとも１つのアースランディングパッドをダイの上に堆積させるステップを含み、少なくとも１つの電源ランディングパッドはダイの複数の電源ボンドパッドに導電結合され、少なくとも１つのアースランディングパッドはダイの上の複数のアースボンドパッドに導電結合される請求項２０の方法。
  25. 超小型電子デバイスを有する電気システムであって、
    超小型電子デバイスは、
    パッケージコア内に固定したダイを有し、第１の表面を備えたダイ／コア組立体と、
    ダイの上方の第１のメタライゼイション部分及びパッケージコアの上方の第２のメタライゼイション部分を有し、ダイ／コア組立体の第１の表面上に積み上げたメタライゼイション層と、
    表面上に電気接点の第１のアレイを有し、メタライゼイション層に積層されたグリッドアレイインターポーザユニットと、
    電気接点の第２のアレイを有する回路ボードとより成り、
    グリッドアレイインターポーザユニットは、電気接点の第１のアレイ内の接点が電気接点の第２のアレイ内の対応する接点と導電結合されるように回路ボードに結合されている電気システム。
  26. 電気接点の第１のアレイは複数のピンを含む請求項２５の電気システム。
  27. 電気接点の第１のアレイは複数の半田ボールを含む請求項２５の電気システム。
  28. パッケージコア内に固定した超小型電子ダイを有し、第１の表面を備えたダイ／コア組立体と、
    ダイの上方の第１のメタライゼイション部分とパッケージコアの上方の第２のメタライゼイション部分とを有し、ダイ／コア組立体の第１の表面上に積み上げたメタライゼイション層と、
    メタライゼイション層に積層したグリッドアレイインターポーザユニットと、
    超小型電子ダイの内部回路へ減結合するためにメタライゼイション層の露出部分に導電結合された少なくとも１つのキャパシタとより成る超小型電子デバイス。
  29. メタライゼイション層は、ダイ上の多数の電源ボンドパッド及びグリッドアレイインターポーザユニット上の対応する電源接点に導電結合された超小型電子ダイ上に位置する少なくとも１つの電源ランディングパッドを有する請求項２８の超小型電子デバイス。
  30. メタライゼイション層は、ダイ上の多数の電源ボンドパッド及びグリッドアレイインターポーザユニット上の対応する電源接点に導電結合されたパッケージコア上の少なくとも１つの電源ランディングパッドを有する請求項２８の超小型電子デバイス。
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