JP2005311037A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 寄生抵抗のさらなる低減を図る半導体装置とその製造方法を提供する。
【解決手段】 ガラス基板１上にシリコン窒化膜２およびシリコン酸化膜３が形成されている。そのシリコン酸化膜３上に、ソース領域４５、ドレイン領域４６、所定のチャネル長を有するチャネル領域４０、ソース領域よりも低い不純物濃度を有するＧＯＬＤ領域４１、ドレイン領域よりも低い不純物濃度を有するＧＯＬＤ領域４２、ゲート絶縁膜５およびゲート電極６ａを含む薄膜トランジスタＴが形成されている。ゲート電極６ａとＧＯＬＤ領域４２とが平面的にオーバラップしている部分のチャネル長方向の長さＧ２は、ゲート電極６ａとＧＯＬＤ領域４１とが平面的にオーバラップしている部分のチャネル長方向の長さＧ１よりも長くなるように設定されている。
【選択図】 図１

Description

本発明は半導体装置およびその製造方法に関し、特に、液晶表示デバイスや有機ＥＬ（Electro Luminescence）表示デバイスなどの表示デバイスに適用される半導体装置と、その製造方法に関するものである。

表示デバイスには薄膜トランジスタが使用されている。そのような薄膜トランジスタの一例として、特許文献１に記載されたＬＤＤ（Lightly Doped Drain）構造のｎ型薄膜トランジスタについて説明する。

ＬＤＤ構造のｎ型薄膜トランジスタは、ソース領域、ドレイン領域、チャネル領域、ＬＤＤ領域、ゲート絶縁膜およびゲート電極等を有してガラス基板上に形成される。そのｎ型薄膜トランジスタにおいては、ゲートに比べてドレインにより高い電圧を印加することによって、ドレイン側の接合部分に比較的大きな電界が生じる。

この電界により加速された電子がインパクトイオン化現象を引き起こして、電子と正孔の対が生成される。この現象が繰り返されて電子と正孔の対が増大しドレイン電流が増加して、アバランシェ破壊に至ることになる。このときのドレイン電圧がソース・ドレイン耐圧となる。

ＬＤＤ構造の薄膜トランジスタでは、ＬＤＤ領域はチャネル領域とソース領域との間の領域と、チャネル領域とドレイン領域との間の領域とにそれぞれ形成されている。また、ＬＤＤ領域の不純物濃度は、チャネル領域の不純物濃度よりも高く、ソース領域およびドレイン領域の不純物濃度よりも低く設定されている。そのＬＤＤ領域によってドレイン領域近傍の電界が緩和されることでインパクトイオン化現象が抑制されて、ソース・ドレイン耐圧を向上することができる。

ところが、ＬＤＤ構造の薄膜トランジスタでは、ＬＤＤ領域の抵抗が寄生抵抗として作用することから、薄膜トランジスタのＯＮ電流が低いという問題があった。

これを解消するために、特許文献２ではＧＯＬＤ（Gate Overlapped Lightly Doped Drain）構造の薄膜トランジスタが提案されている。ＧＯＬＤ構造のｎ型薄膜トランジスタは、ソース領域、ドレイン領域、チャネル領域、ＧＯＬＤ領域、ゲート絶縁膜およびゲート電極等を有してガラス基板上に形成される。

ＧＯＬＤ領域は、チャネル領域とソース領域との間の領域と、チャネル領域とドレイン領域との間の領域とのうち、特に、ゲート電極の直下に位置する領域に形成されて、ゲート電極と平面的にオーバラップしている。そのＧＯＬＤ領域は比較的低い不純物濃度を有してゲートの直下の領域に位置しているので、比較的高いＯＮ電流を得ることができる。また、比較的良好なソース・ドレイン耐圧を確保することができる。
特開２００１−３４５４４８号公報 特開２００２−７６３５１号公報

しかしながら、従来のＧＯＬＤ構造の薄膜トランジスタにおいても、ＧＯＬＤ領域の抵抗が寄生抵抗の要因となる。本願発明の目的は、この寄生抵抗のさらなる低減を図る半導体装置を提供することであり、他の目的はそのような半導体装置の製造方法を提供することである。

本発明に係る半導体装置は、半導体層、絶縁膜および電極を有して所定の基板上に形成された半導体素子を含む半導体装置であって、その半導体素子は、第１不純物領域と第２不純物領域とチャネル領域と第３不純物領域と第４不純物領域とを有する第１素子を備えている。第１不純物領域は、半導体層に形成され、所定の不純物濃度を有する。第２不純物領域は、第１不純物領域と距離を隔てて半導体層に形成され、所定の不純物濃度を有する。チャネル領域は、第１不純物領域と第２不純物領域との間に位置する半導体層の部分に第１不純物領域および第２不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有してチャネルとなる。第３不純物領域は、第１不純物領域とチャネル領域との間に位置する半導体層の部分にチャネル領域と接するように形成され、第１不純物領域よりも低い不純物濃度を有する。第４不純物領域は、第２不純物領域とチャネル領域との間に位置する半導体層の部分にチャネル領域に接するように形成され、第２不純物領域よりも低い不純物濃度を有する。その第１素子では、電極は、対向する一方側部および他方側部を有して、チャネル領域、第３不純物領域の部分および第４不純物領域の部分と対向するようにオーバラップして形成されている。第１絶縁膜は、半導体層と電極とにそれぞれ接するように半導体層と電極との間に形成されている。そして、一方側部を含む平面が半導体層と交わる部分からチャネル領域までの、電極と第３不純物領域とが対向してオーバラップしている部分のチャネル長方向の第１オーバラップ長さよりも、他方側部を含む平面が半導体層と交わる部分からチャネル領域までの、電極と第４不純物領域とが対向してオーバラップしている部分のチャネル長方向の第２オーバラップ長さが長くなるように形成されている。

この構成によれば、第１不純物領域〜第４不純物領域、電極およびチャネル領域を含む薄膜トランジスタが構成され、その薄膜トランジスタにおいて、電極と第３不純物領域とが対向してオーバラップしている部分と、電極と第４不純物領域とが対向してオーバラップしている部分とを有している。しかも、電極と第３不純物領域とが対向してオーバラップしている部分のチャネル長方向の第１オーバラップ長さよりも、電極と第４不純物領域とが対向してオーバラップしている部分のチャネル長方向の第２オーバラップ長さが長くなるように形成されている。これにより、第１オーバラップ長と第２オーバラップ長が同じ薄膜トランジスタの場合と比べると、第１不純物領域と第２不純物領域との間の耐圧を損なうことなく、薄膜トランジスタの寄生容量を低減することができる。

また、本発明に係る他の半導体装置は、半導体層、絶縁膜および電極を有して所定の基板上に形成された半導体素子を含む半導体装置であって、その半導体素子は、第１不純物領域と第２不純物領域とチャネル領域と第３不純物領域とを有する第１素子を備えている。第１不純物領域は、半導体層に形成され、所定の不純物濃度を有する。第２不純物領域は、第１不純物領域と距離を隔てて半導体層に形成され、所定の不純物濃度を有する。チャネル領域は、第１不純物領域と第２不純物領域との間に位置する半導体層の部分に第２不純物領域と距離を隔てて形成され、所定のチャネル長を有してチャネルとなる。第３不純物領域は、第２不純物領域とチャネル領域との間に位置する半導体層の部分にチャネル領域に接するように形成され、第２不純物領域よりも低い不純物濃度を有する。その第１素子では、電極は、対向する一方側部および他方側部を有して、チャネル領域および第３不純物領域の部分と対向するようにオーバラップして形成されている。第１絶縁膜は、半導体層と電極とにそれぞれ接するように半導体層と電極との間に形成されている。第１不純物領域とチャネル領域との接合部および一方側部は略同一平面上に位置するとともに、他方側部を含む面が半導体層と交わる部分までの、電極と第３不純物領域とが対向してオーバラップしている部分のチャネル長方向の長さが所定の長さを有するように形成されている。

この構成によれば、第１不純物領域〜第３不純物領域、電極およびチャネル領域を含む薄膜トランジスタが構成され、その薄膜トランジスタにおいて、電極はチャネル領域の他には第３不純物領域とだけ所定の長さ分だけ対向してオーバラップする。これにより、従来の薄膜トランジスタの場合と比べると、第１不純物領域と第２不純物領域との間の耐圧を損なうことなく、薄膜トランジスタの寄生容量を低減することができる。

本発明に係る半導体装置の製造方法は以下の工程を備えている。主表面を有する基板上に電極を形成する。基板上に所定の半導体層を形成する。電極を形成する工程と半導体層を形成する工程との間に基板上に絶縁膜を形成する。半導体層を横切るように第１のマスク材を形成する。その第１のマスク材をマスクとして半導体層に所定導電型の不純物イオンを導入することにより、マスク材の直下に位置する半導体層の部分をチャネル領域とし、マスク材を挟んで一方と他方とに位置する半導体層の部分に所定の不純物濃度を有する１対の第１不純物領域を形成する。チャネル領域の全体および１対の第１不純物領域のそれぞれの部分を覆う第２のマスク材を半導体層上に形成する。その第２のマスク材をマスクとして、半導体層に所定導電型の不純物イオンを導入することにより、チャネル領域を挟んで一方の側と他方の側とに位置する第１不純物領域の部分に所定の不純物濃度よりも高い不純物濃度を有する１対の第２不純物領域を形成する。その電極を形成する工程では、電極は対向する一方側部と他方側部を有して、チャネル領域の全体および１対の第１不純物領域のそれぞれの部分と電極とがオーバラップして対向するように形成される。また、電極の一方側部を含む平面が１対の第１不純物領域の一方の領域と交わる部分からチャネル領域までの距離よりも、電極の他方側部を含む平面が１対の第１不純物領域の他方の領域と交わる部分からチャネル領域までの距離が長くなるように形成される。

この製造方法によれば、第１不純物領域、第２不純物領域、電極およびチャネル領域を含む薄膜トランジスタが形成される。その薄膜トランジスタでは、電極は、両側部を有して１対の第１不純物領域の部分のそれぞれと対向してオーバラップするように形成され、電極における両側面のうちの一方の側部の直下に位置する一方の第１不純物領域の部分からチャネル領域までの距離よりも、他方の側部の直下に位置する他方の第１不純物領域の部分からチャネル領域までの距離が長くなるように形成される。これにより、従来の薄膜トランジスタの場合と比べると、１対の第２不純物領域の間の耐圧を損なうことなく、薄膜トランジスタの寄生容量を低減することができる。

また、本発明に係る他の半導体装置の製造方法は以下の工程を備えている。主表面を有する基板上に電極を形成する。基板上に所定の半導体層を形成する。電極を形成する工程と半導体層を形成する工程との間に基板上に絶縁膜を形成する。半導体層を横切るように第１のマスク材を形成する。第１のマスク材をマスクとして半導体層に所定導電型の不純物イオンを導入することにより、第１のマスク材の直下に位置する半導体層の部分をチャネル領域とし、第１のマスク材を挟んで一方と他方とに位置する半導体層の部分に所定の不純物濃度を有する１対の第１不純物領域を形成する。チャネル領域の全体を覆うとともに、１対の第１不純物領域のうちの一方の領域を覆わずに他方の領域の部分を覆う第２のマスク材を半導体層上に形成する。第２のマスク材をマスクとして、半導体層に所定導電型の不純物イオンを導入することにより、チャネル領域を挟んで一方の側と他方の側とに位置する第１不純物領域の部分に所定の不純物濃度よりも高い不純物濃度を有する１対の第２不純物領域を形成する。電極を形成する工程では、電極は対向する一方側部と他方側部を有して、チャネル領域の全体と１対の第１不純物領域の他方の領域の部分と電極とがオーバラップして対向するように形成される。電極の一方側部およびチャネル領域と１対の第２不純物領域の一方の領域との接合部が同一平面上に位置し、電極の他方側部を含む平面が第１不純物領域の他の領域と交わる部分からチャネル領域まで所定の距離を有するように形成される。

この製造方法によれば、第１不純物領域、第２不純物領域、電極およびチャネル領域を含む薄膜トランジスタが形成される。その薄膜トランジスタでは、電極は、対向する両側面を有してチャネル領域の直上に形成されるとともに、１対の第１不純物領域の部分のうちの他方の部分のみと対向してオーバラップするように形成される。これにより、従来の薄膜トランジスタの場合と比べると、１対の第２不純物領域の間の耐圧を損なうことなく、薄膜トランジスタの寄生容量を低減することができる。

実施の形態１
本発明の実施の形態１に係る半導体装置について説明する。図１に示すように、ガラス基板１上にシリコン窒化膜２が形成され、そのシリコン窒化膜２上にシリコン酸化膜３が形成されている。そのシリコン酸化膜３上にアイランド状の多結晶シリコン膜が形成されている。その多結晶シリコン膜では、第１不純物濃度を有するソース領域４５と、そのソース領域４５と距離を隔てられた第２不純物濃度を有するドレイン領域４６が形成されている。

ソース領域４５とドレイン領域４６との間に位置する領域には、ソース領域４５およびドレイン領域４５とそれぞれ距離を隔てられて、所定のチャネル長を有するチャネル領域４０が形成されている。

ソース領域４５とチャネル領域４０との間には、ソース領域４５からチャネル領域４０にわたって、第１不純物濃度よりも低い不純物濃度を有するＧＯＬＤ領域４１が形成されている。また、ドレイン領域４６とチャネル領域４０との間には、ドレイン領域４６からチャネル領域４０にわたって、第２不純物濃度よりも低い不純物濃度を有するＧＯＬＤ領域４２が形成されている。

そのアイランド状の多結晶シリコン膜を覆うように、シリコン酸化膜からなるゲート絶縁膜５が形成されている。そのゲート絶縁膜５上にゲート電極６ａが形成されている。ゲート電極６ａを覆うように、たとえばシリコン酸化膜からなる層間絶縁膜７が形成されている。その層間絶縁膜７にソース領域４５の表面を露出するコンタクトホール７ａと、ドレイン領域４６の表面を露出するコンタクトホール７ｂがそれぞれ形成されている。そのコンタクトホール７ａ，７ｂを充填するように、層間絶縁膜７上にソース電極８ａとドレイン電極８ｂとが形成されている。

ゲート電極６ａ、ソース領域４５、ドレイン領域４６、ＧＯＬＤ領域４１，４２、チャネル領域４０を含んで薄膜トランジスタＴが構成される。特に、ゲート電極６ａは、対向する両側部を有してチャネル領域４０の直上に形成されるとともに、ＧＯＬＤ領域４１およびＧＯＬＤ領域４２と平面的にオーバラップするように形成されている。

そのゲート電極６ａとＧＯＬＤ領域４２とが平面的にオーバラップしている部分のチャネル長方向の長さＧ２は、ゲート電極６ａとＧＯＬＤ領域４１とが平面的にオーバラップしている部分のチャネル長方向の長さＧ１よりも長くなるように設定されている。

また、この構造では、図１に示すように、ゲート電極６ａの一方側部を含む平面Ｈ１と他方側部を含む平面Ｈ２を想定すると、平面Ｈ１が半導体層と交わる部分からチャネル領域４０までの、ゲート電極６ａとＧＯＬＤ領域４１とが対向してオーバラップしている部分のチャネル長方向の長さＧ１よりも、平面Ｈ２が半導体層と交わる部分からチャネル領域４０までの、ゲート電極６ａとＧＯＬＤ領域４２とが対向してオーバラップしている部分のチャネル長方向の長さＧ２が長くなるように設定されていることになる。なお、平面Ｈ１，Ｈ２を想定した構造は、本実施の形態に限られず、後述する各実施の形態においても同様に当てはまる。

次に、上述した半導体装置の製造方法の一例について説明する。図２に示すように、まず、基板として、コーニング社製１７３７のガラス基板１の主表面上に、たとえばプラズマＣＶＤ（Chemical Vapor Deposition）法により膜厚約１００ｎｍのシリコン窒化膜２が形成される。そのシリコン窒化膜２上に、膜厚約１００ｎｍのシリコン酸化膜３が形成される。次に、図２に示すように、そのシリコン酸化膜３上に膜厚約５０ｎｍの非晶質シリコン膜４が形成される。

なお、シリコン窒化膜２はガラス基板１に含まれる不純物が上方に拡散するのを阻止するために形成される。この不純物の拡散を阻止するための膜としてはシリコン窒化膜の他に、ＳｉＯＮ、ＳｉＣ、ＡｌＮ、Ａｌ₂Ｏ₃などの材料を適用してもよい。また、非晶質シリコン膜４の下地膜としてシリコン窒化膜２とシリコン酸化膜３との２層構造としたが、２層構造に限られるものではなく、これらの膜を省いたり、あるいはさらに膜を積層してもよい。

次に、非晶質シリコン膜４を所定の真空中にて熱処理を施すことにより、非晶質シリコン膜４中に存在する不要な水素が除去される。次に、非晶質シリコン膜４に、たとえばＸｅＣｌレーザによるレーザ光を照射することにより、非晶質シリコン膜４が多結晶化されて多結晶シリコン膜とされる。多結晶シリコン膜の粒径は約０．５μｍ程度である。

なお、ＸｅＣｌレーザの他に、たとえばＹＡＧレーザ、ＣＷレーザを用いてもよい。また、熱アニールにより非晶質シリコン膜の多結晶化を行なってもよい。特に、熱アニールを施す場合には、ニッケルなどの触媒を用いることで、より粒径の大きい多結晶シリコンが得られる。

次に、多結晶シリコン膜上に所定のレジストパターン６１（図３参照）が形成される。次に、図３に示すように、そのレジストパターン６１をマスクとして多結晶シリコン膜に異方性エッチングを施すことにより、アイランド状の多結晶シリコン膜４ａが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６１が除去される。

次に、図４に示すように、多結晶シリコン膜４ａを覆うように、たとえばプラズマＣＶＤ法により膜厚約１００ｎｍのシリコン酸化膜からなるゲート絶縁膜５が形成される。なお、この場合、シリコン酸化膜の原料として液体原料のＴＥＯＳ（Tetra Ethyl Ortho Silicate）が用いられる。

次に、薄膜トランジスタのしきい値を制御するために、たとえばドーズ量１×１０¹²ａｔｏｍ／ｃｍ²、加速エネルギ６０ＫｅＶにて多結晶シリコン膜４ａにボロンが注入される。なお、この注入工程は必要に応じて行なえばよく省いてもよい。

次に、図５に示すように、所定の写真製版を行なうことによりレジストパターン６２が形成される。次に、図６に示すように、レジストパターン６２をマスクとして、たとえばドーズ量１×１０¹³ａｔｏｍ／ｃｍ²、加速エネルギ８０ＫｅＶにて多結晶シリコン膜４ａにリンが注入されて不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量（不純物濃度）になる。不純物領域４ａｂと不純物領域４ａｃとの間にはチャネルとなる不純物領域４ａａが形成される。その後、アッシングと薬液処理を施すことで、レジストパターン６２が除去される。

次に、図７に示すように、スパッタ法によりゲート絶縁膜５の全面に膜厚約２００ｎｍのクロム膜６が形成される。次に、図８に示すように、所定の写真製版を行なうことによりレジストパターン６３が形成される。そのレジストパターン６３をマスクとしてクロム膜６にウエットエッチングを施すことにより、図９に示すように、ゲート電極６ａが形成される。

ゲート電極６ａは、チャネルとなる不純物領域４ａａを挟んで位置する不純物領域４ａｂと不純物領域４ａｃとに平面的にオーバラップするように形成されている。そして、ゲート電極６ａとソース側に位置する不純物領域４ａｂとがオーバラップする長さＧ１よりも、ゲート電極６ａとドレイン側に位置する不純物領域４ａｃとがオーバラップする長さＧ２の方が長くなるように設定され、たとえば、長さＧ２は１．５μｍとされ、長さＧ１は０．５μｍとされる。その後、アッシングと薬液処理を施すことで、レジストパターンが６３が除去される。

次に、図１０に示すように、ゲート電極６ａをマスクとして、たとえばドーズ量１×１０¹⁴ａｔｏｍ／ｃｍ²、加速エネルギ８０ＫｅＶにて不純物領域４ａｂ，４ａｃにリンが注入されてソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。このようして、不純物領域４ａｄ，４ａｅが形成されることで残された不純物領域４ａｂ，４ａｃが、ソース領域およびドレイン領域の不純物濃度よりも低く、ゲート電極６ａと平面的にオーバラップするＧＯＬＤ領域となる。

次に、図１１に示すように、ゲート電極６ａを覆うように、たとえばプラズマＣＶＤ法により膜厚約４００ｎｍのシリコン酸化膜からなる層間絶縁膜７が形成される。次に、その層間絶縁膜７上に所定の写真製版処理を施すことにより、コンタクトホールを形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、層間絶縁膜７およびゲート絶縁膜５に異方性エッチングを施すことにより、図１２に示すように、不純物領域４ａｄの表面を露出するコンタクトホール７ａと、不純物領域４ａｅの表面を露出するコンタクトホール７ｂが形成される。

次に、コンタクトホール７ａ，７ｂを充填するように、層間絶縁膜７上にクロム膜とアルミニウム膜との積層膜（図示せず）が形成される。その積層膜上に所定の写真製版処理を施すことにより、電極を形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとしてウエットエッチングを施すことにより、図１３に示すように、ソース電極８ａとドレイン電極８ｂが形成される。なお、半導体装置として表示デバイスの場合には、表示部に形成される画素薄膜トランジスタ（図示せず）では、画素電極も同時に形成されることになる。

以上のようにして薄膜トランジスタＴを備えた半導体装置の主要部分が形成される。この薄膜トランジスタＴでは、不純物領域４ａｄがソース領域４５となり、不純物領域４ａｅがドレイン領域４６となり、不純物領域４ａｂ，４ａｃがＧＯＬＤ領域４１，４２となり、不純物領域４ａａがチャネル領域４０となる。

そのＧＯＬＤ領域４１，４２では、図１に示すように、ドレイン側に位置するＧＯＬＤ領域４２のチャネル長方向の長さＧ２は、ソース側に位置するＧＯＬＤ領域４１のチャネル長方向の長さＧ１よりも長くなるように設定されている。

つまり、両側部を有するゲート電極６ａの一方の側部の直下に位置する部分からチャネル領域４０までの、ゲート電極６ａと平面的にオーバラップするＧＯＬＤ領域４１のチャネル長方向のオーバラップ長さＧ１よりも、ゲート電極６ｂの他方の側部の直下に位置する部分からチャネル領域４０までの、ゲート電極６ａと平面的にオーバラップするＧＯＬＤ領域４２のチャネル長方向のオーバラップ長さＧ２が長くなるように形成されている。

次に、上述した薄膜トランジスタＴについて、ソース・ドレイン耐圧を測定した結果について説明する。測定には、ゲート幅を１０μｍ、実効ゲート長を５μｍ、ドレイン側のＧＯＬＤ領域４２のオーバラップ長Ｇ２を１．５μｍ、ソース側のＧＯＬＤ領域４１のオーバラップ長Ｇ１を０．５μｍ、チャネル長方向（紙面に向かって左右方向）のゲート電極６ａの幅を７μｍとした薄膜トランジスタを用いた。

一方、比較のために、ドレイン側のＧＯＬＤ領域のオーバラップ長と、ソース側のＧＯＬＤ領域のオーバラップ長とが同じ長さである従来のＧＯＬＤ構造の薄膜トランジスタを用いて測定した。なお、そのオーバラップ長を１．５μｍとし、また、ゲート幅を１０μｍ、チャネル長方向のゲート電極の幅を８μｍとした。

図１４に、ソース・ドレイン耐圧の測定結果を示す。測定に際してゲート電圧は０Ｖに設定され、ソースは接地されている。そして、ドレイン電流が０．１μＡとなるときのドレイン電圧をソース・ドレイン耐圧と定義した。図１４に示すように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタ（本発明の薄膜トランジスタ）のソース・ドレイン耐圧は、従来のＧＯＬＤ構造の薄膜トランジスタと同レベルのソース・ドレイン耐圧を達成できることが確認された。

次に、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタと従来のＧＯＬＤ構造の薄膜トランジスタのそれぞれの形状を実際に観察して寄生容量を見積もった。その結果、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、ゲート電極６ａとのオーバラップ長が異なるＧＯＬＤ領域４１，４２による寄生容量は、ゲート電極とのオーバラップ長が同じである従来のＧＯＬＤ構造の薄膜トランジスタにおける寄生容量の約６８％であることが見積もられた。

以上説明したように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、従来のＧＯＬＤ構造の薄膜トランジスタと比較して、同レベルのソース・ドレイン耐圧を確保しつつ、ＧＯＬＤ領域による寄生容量を低減することができることが判明した。

なお、上述した半導体装置では、ＧＯＬＤ領域４１，４２は一つの不純物濃度を有する場合を例に挙げて説明したが、これに限られるものではなく、ソース領域４５およびドレイン領域４６の不純物濃度を超えない範囲で、複数の異なる不純物濃度を有するように構成してもよい。複数の不純物濃度を有することで、電界の集中を避けることができ、ソース・ドレイン耐圧を向上することができる。

次に、オーバラップ長に関する変形例について説明する。

変形例１
上述したＧＯＬＤ構造の薄膜トランジスタでは、ドレイン側のＧＯＬＤ領域４２のオーバラップ長が１．５μｍである場合を例に挙げて説明したが、オーバラップ長はこの長さに限られるものではない。オーバラップ長をより長く設定することでソース・ドレイン耐圧を向上することができる。そのため、ソース・ドレイン耐圧の観点からではオーバラップ長は長い方が望ましい。

図１５に、ドレイン側のオーバラップ長とソース・ドレイン耐圧との関係のグラフを示す。通常では、ソース・ドレイン間電圧が１０Ｖ程度で薄膜トランジスタを動作させているため、この電圧とソース・ドレイン耐圧を考慮すると、オーバラップ長は０．５μｍ以上であることが望ましい。

一方、オーバラップ長を長くすると、チャネル長方向のゲート電極の幅もこれに合わせて大きくするする必要があり、薄膜トランジスタのサイズが大きくなる。そのため、占有面積が増加することになり、オーバラップ長を過度に長くすることはできない。

実施の形態に係るＧＯＬＤ構造の薄膜トランジスタのサイズが従来のＧＯＬＤ構造の薄膜トランジスタのサイズと同レベルとなるのは、オーバラップ長が約２．５μｍの場合である。このことから、オーバラップ長を２．５μｍを超えて設定することはサイズ（占有面積）の点で不利になるため、オーバラップ長の上限値は２．５μｍとなる。

変形例２
オーバラップ長は露光プロセス（写真製版処理）の変動によって、基板の面内、あるいは、基板間でばらつきをもつことになる。オーバラップ長のばらつきは、ゲート電極をパターニングするためのレジストパターン６３を形成（図８参照）する際のアライメント精度によって決まる。

そのため、オーバラップ長を設定する際には、露光プロセスにおけるアライメント精度を考慮しておく必要がある。すなわち、目標とするオーバラップ長を確保するためには、オーバラップ長は、目標値とアライメント精度との和よりも大きくする設定する必要がある。現状の露光装置（ステッパー）ではアライメント精度は０．３μｍ（３σ）である。このことから、ドレイン側で目標値０．５μｍのオーバラップ長を確保するためには、ドレイン側のオーバラップ長の設定値を０．８μｍ以上にする必要がある。

一方、アライメント精度を考慮せずにオーバラップ長を設定すると、図１５に示されるグラフによれば、ドレイン側のオーバラップ長の目標値０．５μｍに対して、アライメント精度のばらつきの範囲内ではソース・ドレイン耐圧が１０Ｖよりも低い場合がある。したがって、そのような場合にはソース・ドレイン耐圧を確保することができなくなるという問題が生じる。

アライメント精度は、特に重ね合わせ精度が要求されるパターンでは、十分にそれが考慮されている。一般に、アライメント精度としては、コンタクトホールあるいはパッド開口を形成する際の下地パターンとの重ね合わせに対して最も高い精度が要求される。そのため、下地パターンに対するコンタクトホール等の位置ずれ（設計値との差）がアライメント精度に相当する値となる。

変形例３
上述したＧＯＬＤ構造の薄膜トランジスタでは、ソース側のＧＯＬＤ領域４１のオーバラップ長が０．５μｍである場合を例に挙げて説明したが、オーバラップ長はこの長さに限られるものではない。オーバラップ長をより短く設定することで寄生容量を低減することができる。そのため、寄生容量の観点からではオーバラップ長は短い方が望ましい。

変形例２において説明したように、オーバラップ長は露光プロセス（写真製版処理）の変動によって、基板の面内、あるいは、基板間でばらつきをもつことになる。オーバラップ長のばらつきは、ゲート電極をパターニングするためのレジストパターンを形成する際のアライメント精度によって決まる。

ソース側のオーバラップ長を確保するためには、オーバラップ長の設定値をアライメント精度よりも大きく設定する必要がある。現状の露光装置では、アライメント精度は０．３μｍ（３σ）であることから、ソース側のオーバラップ長の設定値を０．３μｍよりも大きくする必要がある。

一方、アライメント精度を考慮せずにオーバラップ長を設定すると、オーバラップ長のばらつきの範囲内では、ソース側にオーバラップ長を確保することができなくなってＧＯＬＤ領域を形成することができなくなる。

ＧＯＬＤ構造の薄膜トランジスタでは、チャネル長はソース側に位置するＧＯＬＤ領域とドレイン側に位置するＧＯＬＤ領域との長さ（距離）となるが、ソース側にオーバラップ長を確保することができなくなると、このような場合のチャネル長はソース領域とドレイン側に位置するＧＯＬＤ領域との距離で決まることになる。そのため、チャネル長が所定のチャネル長よりも短くなってしまい、ソース・ドレイン間の耐圧が低下したり、しきい値電圧や相互コンダクタンス等の特性が大きくばらつくことになる。

前述したように、一般に、コンタクトホールあるいはパッド開口を形成する際の下地パターンとの重ね合わせに対して最も高いアライメント精度が要求されることから、下地パターンに対するコンタクトホール等の位置ずれ（設計値との差）がアライメント精度に相当する値となる。

変形例４
上述したＧＯＬＤ構造の薄膜トランジスタでは、ソース側のＧＯＬＤ領域４１のオーバラップ長が０．５μｍである場合を例に挙げて説明したが、オーバラップ長はこの長さに限られるものではない。ゲート電極６ａとソース領域４５とはその間の寄生容量により容量結合している。また、同様に、ゲート電極６ａとドレイン領域４６とはその間の寄生容量により容量結合している。

これらの寄生容量には、ゲート電極６ａに正電圧が印加されて薄膜トランジスタがＯＮ動作をする際に充電されることになる。薄膜トランジスタがＯＦＦ動作をする際には、ゲート電極６ａの電圧が負側に変化するため、寄生容量に蓄積された電荷量が変化する。

ソース領域４５またはドレイン領域４６に負荷容量が結合している場合、寄生容量に蓄積される電荷量の変化によって、負荷容量に作用する電圧も変化することになる。このような電圧の変化は、表示デバイスにおいてはコントラストなどの表示特性の劣化につながることになる。

ここで、ソース側に負荷容量を結合させた際のソース側のオーバラップ長と電圧変化の充電時の電圧に対する割合の関係を図１６に示す。なお、負荷容量を３ｐＦとした。図１６に示すように、ソース側のオーバラップ長が長くなると、電圧変化の割合も大きくなることがわかる。特に、電圧変化の割合は、オーバラップ長が１．０μｍを超えない範囲において比較的小さい。このことから、負荷容量に作用する電圧の変化を小さく観点から、ソース側のオーバラップ長は１．０μｍ以下に設定することが有効であることがわかる。

変形例５
上述したＧＯＬＤ構造の薄膜トランジスタでは、ドレイン側のＧＯＬＤ領域４２のオーバラップ長が１．５μｍであり、ソース側のＧＯＬＤ領域４１のオーバラップ長が０．５μｍである場合を例に挙げて説明した。この場合、ドレイン側のＧＯＬＤ領域４２のオーバラップ長と、ソース側のＧＯＬＤ領域４１のオーバラップ長との差は１．０μｍとなるが、オーバラップ長の差はこれに限られるものではない。

すでに説明したように、オーバラップ長のばらつきは、ゲート電極をパターニングするためのレジストパターンを形成する際のアライメント精度によって決まり、そのアライメント精度は０．３μｍ（３σ）である。このことから、ソース側のオーバラップ長をドレイン側のオーバラップ長よりも短くするためには、ソース側のオーバラップ長とドレイン側のオーバラップ長との差を０．６μｍ以上に設定する必要がある。

なお、上述した各変形例におけるオーバラップ長に関しては、以下で説明する各実施の形態においても同様に当てはまる。

実施の形態２
上述した半導体装置の製造方法では、薄膜トランジスタとしてｎチャネル型薄膜トランジスタを例に挙げて説明したが、ガラス基板上では、同時にｐチャネル型薄膜トランジスタも形成されることになる。ここでは、ｐチャネル型薄膜トランジスタの製造方法のうち主な工程を挙げて説明する。

まず、前述した図４に示す工程の後、図１７に示すように、所定の写真製版を行なうことによりレジストパターン６２が形成される。そのレジストパターン６２をマスクとして、たとえばドーズ量５×１０¹³ａｔｏｍ／ｃｍ²、加速エネルギ６０ＫｅＶにて多結晶シリコン膜にボロンが注入されて不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量になる。不純物領域４ａｂと不純物領域４ａｃとの間にはチャネルとなる不純物領域４ａａが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６２が除去される。

その後、前述した図７から図９に示す工程と同様の工程を経て、図１８に示すように、ゲート電極６ａが形成される。次に、ゲート電極６ａをマスクとして、たとえばドーズ量１×１０¹⁵ａｔｏｍ／ｃｍ²、加速エネルギ６０ＫｅＶにて不純物領域４ａｂ，４ａｃにボロンが注入されてソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。

このようして、不純物領域４ａｄ，４ａｅが形成されることで残された不純物領域４ａｂ，４ａｃが、ソース領域およびドレイン領域の不純物濃度よりも低く、ゲート電極６ａと平面的にオーバラップするＧＯＬＤ領域となる。

その後、前述した図１１〜図１３に示す工程と同様の工程を経て、図１９に示すように、ｐチャネル型のＧＯＬＤ構造の薄膜トランジスタが形成される。

次に、上述した薄膜トランジスタについて、ソース・ドレイン耐圧を測定した結果について説明する。測定には、ゲート幅を２０μｍ、実効ゲート長を５μｍ、ドレイン側のＧＯＬＤ領域４２のオーバラップ長Ｇ２を１．５μｍ、ソース側のＧＯＬＤ領域４１のオーバラップ長Ｇ１を０．５μｍ、チャネル長方向のゲート電極６ａの幅を７μｍとした薄膜トランジスタを用いた。

一方、比較のために、ドレイン側のＧＯＬＤ領域のオーバラップ長と、ソース側のＧＯＬＤ領域のオーバラップ長とが同じ長さである従来のＧＯＬＤ構造の薄膜トランジスタを用いて測定した。なお、そのオーバラップ長を１．５μｍとし、また、ゲート幅を２０μｍとした。

図２０に、ソース・ドレイン耐圧の測定結果を示す。なお、測定条件等は前述した条件と同様である。図２０に示すように、実施の形態２に係るＧＯＬＤ構造の薄膜トランジスタ（本発明の薄膜トランジスタ）のソース・ドレイン耐圧は、従来のＧＯＬＤ構造の薄膜トランジスタと同レベルのソース・ドレイン耐圧を達成できることが確認された。

次に、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタと従来のＧＯＬＤ構造の薄膜トランジスタのそれぞれの形状を実際に観察して寄生容量を見積もった。その結果、実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、ゲート電極６ａとのオーバラップ長が異なるＧＯＬＤ領域４１，４２による寄生容量は、ゲート電極とのオーバラップ長が同じである従来のＧＯＬＤ構造の薄膜トランジスタにおける寄生容量の約６８％であることが見積もられた。

このように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、従来のＧＯＬＤ構造の薄膜トランジスタと同レベルの耐圧を確保しながら、寄生容量を大幅に低減できることが確認された。

実施の形態３
ここでは、ドレイン側だけにＧＯＬＤ領域を備えてソース側にはＧＯＬＤ領域を備えない半導体装置を例に挙げる。まず、その製造方法について説明する。図２１に示すゲート絶縁膜５を形成し、薄膜トランジスタのしきい値を制御するための所定の不純物を注入する工程までは、前述した図４に示す工程までと同様である。

次に、図２２に示すように、所定の写真製版を行なうことによりレジストパターン６５が形成される。次に、レジストパターン６５をマスクとして、たとえばドーズ量１×１０¹³ａｔｏｍ／ｃｍ²、加速エネルギ８０ＫｅＶにて多結晶シリコン膜４ａにリンが注入されて不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量になる。不純物領域４ａｂと不純物領域４ａｃとの間にはチャネルとなる不純物領域４ａａが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６５が除去される。

その後、前述した図７〜図９に示す工程と同様の工程を経て、図２３に示すように、ゲート絶縁膜５上にゲート電極６ａが形成される。この場合、ゲート電極６ａは、チャネルとなる不純物領域４ａａを挟んで位置する不純物領域４ａｂ、４ａｃのうち不純物領域４ａｃのみと平面的にオーバラップし、不純物領域４ａｂとはオーバラップしないように形成される。ゲート電極６ａとドレイン側に位置する不純物領域４ａｃとがオーバラップする長さＧ２は１．５μｍとされる。

次に、ゲート電極６ａをマスクとして、たとえばドーズ量１×１０¹⁴ａｔｏｍ／ｃｍ²、加速エネルギ８０ＫｅＶにて不純物領域４ａｂ，４ａｃにリンが注入されてソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。このようして、不純物領域４ａｄ，４ａｅが形成されることで残された不純物領域４ａｃが、ソース領域およびドレイン領域の不純物濃度よりも低く、ゲート電極６ａと平面的にオーバラップするＧＯＬＤ領域となる。

その後、前述した図１１〜図１３に示す工程と同様の工程を経て、図２４に示すように、ＧＯＬＤ構造の薄膜トランジスタが形成される。このようにして形成されたＧＯＬＤ構造の薄膜トランジスタでは、ドレイン側だけにゲート電極６ａと平面的にオーバラップするＧＯＬＤ領域４２を備え、ソース側ではゲート電極６ａと平面的にオーバラップするＧＯＬＤ領域を備えていない。

次に、上述した薄膜トランジスタについて、ソース・ドレイン耐圧を測定した結果について説明する。測定には、ゲート幅を１０μｍ、実効ゲート長を５μｍ、ドレイン側のＧＯＬＤ領域４２のオーバラップ長Ｇ２を１．５μｍ、チャネル長方向のゲート電極６ａの幅を６．５μｍとした薄膜トランジスタを用いた。

一方、比較のために、ドレイン側のＧＯＬＤ領域のオーバラップ長と、ソース側のＧＯＬＤ領域のオーバラップ長とが同じ長さである従来のＧＯＬＤ構造の薄膜トランジスタを用いて測定した。

図２５に、ソース・ドレイン耐圧の測定結果を示す。なお、測定条件等は前述した条件と同様である。図２５に示すように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタのソース・ドレイン耐圧は、実施の形態１に係るＧＯＬＤ構造の薄膜トランジスタの耐圧とほとんど同じであり、従来のＧＯＬＤ構造の薄膜トランジスタと同レベルのソース・ドレイン耐圧を達成できることが確認された。

次に、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタと従来のＧＯＬＤ構造の薄膜トランジスタのそれぞれの形状を実際に観察して寄生容量を見積もった。その結果、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、ゲート電極６ａとオーバラップするＧＯＬＤ領域は、ドレイン側に位置するＧＯＬＤ領域４２だけであり、このＧＯＬＤ領域４２による寄生容量は、従来のＧＯＬＤ構造の薄膜トランジスタにおける寄生容量の約５０％であることが見積もられ、寄生容量がさらに低減することがわかった。

このように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、従来のＧＯＬＤ構造の薄膜トランジスタと同レベルの耐圧を確保しながら、寄生容量をさらに低減できることが確認された。

実施の形態４
実施の形態３では、薄膜トランジスタとしてｎチャネル型薄膜トランジスタを例に挙げて説明したが、ガラス基板上では、同時にｐチャネル型薄膜トランジスタも形成される。ここでは、ｐチャネル型薄膜トランジスタの製造方法のうち主な工程を挙げて説明する。

まず、前述した図４に示す工程の後、図２６に示すように、所定の写真製版を行なうことによりレジストパターン６５が形成される。そのレジストパターン６５をマスクとして、たとえばドーズ量５×１０¹³ａｔｏｍ／ｃｍ²、加速エネルギ６０ＫｅＶにて多結晶シリコン膜にボロンが注入されて不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量になる。不純物領域４ａｂと不純物領域４ａｃとの間にはチャネルとなる不純物領域４ａａが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６５が除去される。

その後、前述した図７から図９に示す工程と同様の工程を経て、図２７に示すように、ゲート電極６ａが形成される。次に、ゲート電極６ａをマスクとして、たとえばドーズ量１×１０¹⁵ａｔｏｍ／ｃｍ²、加速エネルギ６０ＫｅＶにて不純物領域４ａｂ，４ａｃにボロンが注入されてソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。

このようして、不純物領域４ａｄ，４ａｅが形成されることでドレイン側に残された不純物領域４ａｃが、ソース領域およびドレイン領域の不純物濃度よりも低く、ゲート電極６ａと平面的にオーバラップするＧＯＬＤ領域となる。

その後、前述した図１１〜図１３に示す工程と同様の工程を経て、図２８に示すように、ｐチャネル型のＧＯＬＤ構造の薄膜トランジスタが形成される。

次に、上述した薄膜トランジスタについて、ソース・ドレイン耐圧を測定した結果について説明する。測定には、ゲート幅を２０μｍ、実効ゲート長を５μｍ、ドレイン側のＧＯＬＤ領域４２のオーバラップ長Ｇ２を１．５μｍ、チャネル長方向のゲート電極６ａの幅を６．５μｍとした薄膜トランジスタを用いた。

一方、比較のために、ドレイン側のＧＯＬＤ領域のオーバラップ長と、ソース側のＧＯＬＤ領域のオーバラップ長とが同じ長さである従来のＧＯＬＤ構造の薄膜トランジスタを用いて測定した。

図２９に、ソース・ドレイン耐圧の測定結果を示す。なお、測定条件等は前述した条件と同様である。図２９に示すように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタのソース・ドレイン耐圧は、実施の形態２に係るＧＯＬＤ構造の薄膜トランジスタの耐圧とほとんど同じであり、従来のＧＯＬＤ構造の薄膜トランジスタと同レベルのソース・ドレイン耐圧を達成できることが確認された。

次に、実施の形態４に係るＧＯＬＤ構造の薄膜トランジスタと従来のＧＯＬＤ構造の薄膜トランジスタのそれぞれの形状を実際に観察して寄生容量を見積もった。その結果、実施の形態４に係るＧＯＬＤ構造の薄膜トランジスタでは、ゲート電極６ａとオーバラップするＧＯＬＤ領域は、ドレイン側に位置するＧＯＬＤ領域４２だけであり、このＧＯＬＤ領域４２による寄生容量は、従来のＧＯＬＤ構造の薄膜トランジスタにおける寄生容量の約５０％であることが見積もられ、寄生容量がさらに低減することがわかった。

このように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、従来のＧＯＬＤ構造の薄膜トランジスタと同レベルの耐圧を確保しながら、寄生容量をさらに低減できることが確認された。

実施の形態５
ここでは、ＧＯＬＤ領域とＬＤＤ領域の双方を備えた薄膜トランジスタを例に挙げる。まず、その製造方法について説明する。図３０に示すゲート絶縁膜５を形成し、薄膜トランジスタのしきい値を制御するための所定の不純物を注入する工程までは、前述した図４に示す工程までと同様である。

次に、図３１に示すように、所定の写真製版を行なうことによりレジストパターン６２が形成される。次に、レジストパターン６２をマスクとして、たとえばドーズ量１×１０¹³ａｔｏｍ／ｃｍ²、加速エネルギ８０ＫｅＶにて多結晶シリコン膜にリンが注入されて不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量になる。不純物領域４ａｂと不純物領域４ａｃとの間にはチャネルとなる不純物領域４ａａが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６２が除去される。

その後、前述した図７〜図９に示す工程と同様の工程を経て、図３２に示すように、ゲート絶縁膜５上にゲート電極６ａが形成される。このとき、ゲート電極６ａを形成するためのレジストパターン６６は、チャネルとなる不純物領域４ａａを挟んで位置する不純物領域４ａｂ、４ａｃと平面的にオーバラップし、不純物領域４ａｃと平面的にオーバラップする長さが、不純物領域４ａｂと平面的にオーバラップする長さよりも長くなるように形成される。

なお、ウエットエッチングを施すことで、ゲート電極となるクロム膜の側面にはエッチングが施されることになるが、そのエッチングされる量はオーバエッチングを施す時間によって制御することができる。

レジストパターン６６を残した状態で、このレジストパターン６６をマスクとして、たとえばドーズ量１×１０¹⁴ａｔｏｍ／ｃｍ²、加速エネルギ８０ＫｅＶにて不純物領域４ａｂ，４ａｃにリンが注入されてソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６６が除去される。

このようして、不純物領域４ａｄ，４ａｅが形成されることで残された不純物領域４ａｂでは、ゲート電極６ａと平面的にオーバラップする不純物領域の部分（部分Ａ）と、ゲート電極とはオーバラップしない不純物領域の部分（部分Ｂ）がある。

ここで、あらためて部分Ａを不純物領域４ａｂとし、部分Ｂを不純物領域４ａｆとすると、不純物領域４ａｂがＧＯＬＤ領域４１となり、不純物領域４ａｆがＬＤＤ領域４３となる。また、残された不純物領域４ａｃについても、同様にして、不純物領域４ａｃがＧＯＬＤ領域４２となり、不純物領域４ａｇがＬＤＤ領域４４となる。そして、ドレイン側に位置するＧＯＬＤ領域４２のチャネル長方向の長さＧ２は、ソース側に位置するＧＯＬＤ領域４１のチャネル長方向の長さＧ１よりも長く設定されている。

その後、前述した図１１〜図１３に示す工程と同様の工程を経て、図３３に示すように、ＬＤＤ構造を有するＧＯＬＤ構造の薄膜トランジスタが形成される。

このようにして形成されたＧＯＬＤ構造の薄膜トランジスタでは、ドレイン側に位置するＧＯＬＤ領域４２のチャネル長方向の長さＧ２が、ソース側に位置するＧＯＬＤ領域４１のチャネル長方向の長さＧ１よりも長く設定されている。さらに、そのＧＯＬＤ領域４１とソース領域４５との間にＬＤＤ領域４３が形成され、ＧＯＬＤ領域４２とドレイン領域４６との間にＬＤＤ領域４４が形成されている。

次に、上述した薄膜トランジスタについて、ソース・ドレイン耐圧を測定した結果について説明する。測定には、ゲート幅を１０μｍ、実効ゲート長を５μｍ、ドレイン側のＧＯＬＤ領域４２のオーバラップ長Ｇ２を１．５μｍ、ドレイン側のＬＤＤ領域４４のチャネル長方向の長さＬ２を０．３μｍ、ソース側のＧＯＬＤ領域４１のオーバラップ長Ｇ１を０．５μｍ、ソース側のＬＬＤ領域４３のチャネル長方向の長さＬ１を０．３μｍ、チャネル長方向のゲート電極６ａの幅を７μｍとした薄膜トランジスタを用いた。

一方、比較のために、ドレイン側のＧＯＬＤ領域のオーバラップ長と、ソース側のＧＯＬＤ領域のオーバラップ長とが同じ長さである従来のＧＯＬＤ構造の薄膜トランジスタを用いて測定した。また、実施の形態１において説明した薄膜トランジスタについても測定した。

図３４に、ソース・ドレイン耐圧の測定結果を示す。なお、測定条件等は前述した条件と同様である。図３４に示すように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタのソース・ドレイン耐圧は、従来のＧＯＬＤ構造の薄膜トランジスタの耐圧および実施の形態１に係る薄膜トランジスタの耐圧よりも高く、耐圧を向上することができることが確認された。

次に、実施の形態に係るＧＯＬＤ構造の薄膜トランジスタ、従来のＧＯＬＤ構造の薄膜トランジスタおよび実施の形態１に係る薄膜トランジスタのそれぞれの形状を実際に観察して寄生容量を見積もった。その結果、実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、ゲート電極６ａとのオーバラップ長が異なるＧＯＬＤ領域４１，４２による寄生容量は、ゲート電極とのオーバラップ長が同じである従来のＧＯＬＤ構造の薄膜トランジスタにおける寄生容量よりも低く、また、実施の形態１に係る薄膜トランジスタの寄生容量と同レベルであることが見積もられた。

このように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、従来のＧＯＬＤ構造の薄膜トランジスタの耐圧より高い耐圧を確保することができるとともに、寄生容量も大幅に低減できることが確認された。

実施の形態６
実施の形態５では、薄膜トランジスタとしてｎチャネル型薄膜トランジスタを例に挙げて説明したが、ガラス基板上では、同時にｐチャネル型薄膜トランジスタも形成される。ここでは、ｐチャネル型薄膜トランジスタの製造方法のうち主な工程を挙げて説明する。

まず、図４に示す工程の後、図３５に示すように、所定の写真製版を行なうことによりレジストパターン６２が形成される。次に、レジストパターン６２をマスクとして、たとえばドーズ量５×１０¹³ａｔｏｍ／ｃｍ²、加速エネルギ６０ＫｅＶにて多結晶シリコン膜にボロンが注入されて不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量になる。不純物領域４ａｂと不純物領域４ａｃとの間にはチャネルとなる不純物領域４ａａが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６２が除去される。

その後、前述した図７〜図９に示す工程と同様の工程を経て、図３６に示すように、ゲート絶縁膜５上にゲート電極６ａが形成される。このとき、ゲート電極６ａを形成するためのレジストパターン６６は、チャネルとなる不純物領域４ａａを挟んで位置する不純物領域４ａｂ、４ａｃと平面的にオーバラップし、不純物領域４ａｃと平面的にオーバラップする長さが、不純物領域４ａｂと平面的にオーバラップする長さよりも長くなるように形成される。

なお、ウエットエッチングを施すことで、ゲート電極となるクロム膜の側面にはエッチングが施されることになるが、そのエッチングされる量はオーバエッチングを施す時間によって制御することができる。

レジストパターン６６を残した状態で、このレジストパターン６６をマスクとして、たとえばドーズ量１×１０¹⁵ａｔｏｍ／ｃｍ²、加速エネルギ６０ＫｅＶにて不純物領域４ａｂ，４ａｃにボロンが注入されてソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。その後、アッシングと薬液処理を施すことで、レジストパターン６６が除去される。

このようして、不純物領域４ａｄ，４ａｅが形成されることで残された不純物領域４ａｂでは、ゲート電極６ａと平面的にオーバラップする不純物領域の部分（部分Ａ）と、ゲート電極とはオーバラップしない不純物領域の部分（部分Ｂ）がある。

ここで、あらためて部分Ａを不純物領域４ａｂとし、部分Ｂを不純物領域４ａｆとすると、不純物領域４ａｂがＧＯＬＤ領域４１となり、不純物領域４ａｆがＬＤＤ領域４３となる。また、残された不純物領域４ａｃについても、同様にして、不純物領域４ａｃがＧＯＬＤ領域４２となり、不純物領域４ａｇがＬＤＤ領域４４となる。そして、ドレイン側に位置するＧＯＬＤ領域４２のチャネル長方向の長さＧ２は、ソース側に位置するＧＯＬＤ領域４１のチャネル長方向の長さＧ１よりも長く設定されている。

その後、前述した図１１〜図１３に示す工程と同様の工程を経て、図３７に示すように、ＬＤＤ構造を有するＧＯＬＤ構造の薄膜トランジスタが形成される。

このようにして形成されたＧＯＬＤ構造の薄膜トランジスタでは、ドレイン側に位置するＧＯＬＤ領域４２のチャネル長方向の長さＧ２が、ソース側に位置するＧＯＬＤ領域４１のチャネル長方向の長さＧ１よりも長く設定されている。さらに、そのＧＯＬＤ領域４１とソース領域４５との間にＬＤＤ領域４３が形成され、ＧＯＬＤ領域４２とドレイン領域４６との間にＬＤＤ領域４４が形成されている。

次に、上述した薄膜トランジスタについて、ソース・ドレイン耐圧を測定した結果について説明する。測定には、ゲート幅を２０μｍ、実効ゲート長を５μｍ、ドレイン側のＧＯＬＤ領域４２のオーバラップ長Ｇ２を１．５μｍ、ドレイン側のＬＤＤ領域４４のチャネル長方向の長さＬ２を０．３μｍ、ソース側のＧＯＬＤ領域４１のオーバラップ長Ｇ１を０．５μｍ、ソース側のＬＬＤ領域４３のチャネル長方向の長さＬ１を０．３μｍ、チャネル長方向のゲート電極６ａの幅を７μｍとした薄膜トランジスタを用いた。

一方、比較のために、ドレイン側のＧＯＬＤ領域のオーバラップ長と、ソース側のＧＯＬＤ領域のオーバラップ長とが同じ長さである従来のＧＯＬＤ構造の薄膜トランジスタを用いて測定した。また、実施の形態２において説明した薄膜トランジスタについても測定した。

図３８に、ソース・ドレイン耐圧の測定結果を示す。なお、測定条件等は前述した条件と同様である。図３８に示すように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタのソース・ドレイン耐圧は、従来のＧＯＬＤ構造の薄膜トランジスタの耐圧および実施の形態２に係る薄膜トランジスタの耐圧よりも高く、耐圧を向上することができることが確認された。

次に、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタ、従来のＧＯＬＤ構造の薄膜トランジスタおよび実施の形態２に係る薄膜トランジスタのそれぞれの形状を実際に観察して寄生容量を見積もった。その結果、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、ゲート電極６ａとのオーバラップ長が異なるＧＯＬＤ領域４１，４２による寄生容量は、ゲート電極とのオーバラップ長が同じである従来のＧＯＬＤ構造の薄膜トランジスタにおける寄生容量よりも低く、また、実施の形態２に係る薄膜トランジスタの寄生容量と同レベルであることが見積もられた。

このように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、従来のＧＯＬＤ構造の薄膜トランジスタの耐圧よりも高い耐圧を確保することができるとともに、寄生容量も大幅に低減できることが確認された。

実施の形態７
ここでは、ＧＯＬＤ領域とＬＤＤ領域の双方を備えた薄膜トランジスタの他の例を挙げる。まず、その製造方法について説明する。図３９に示すゲート絶縁膜５を形成し、薄膜トランジスタのしきい値を制御するための所定の不純物を注入する工程までは、前述した図４に示す工程までと同様である。

次に、図４０に示すように、所定の写真製版を行なうことによりレジストパターン６２が形成される。次に、レジストパターン６２をマスクとして、たとえばドーズ量１×１０¹³ａｔｏｍ／ｃｍ²、加速エネルギ８０ＫｅＶにて多結晶シリコン膜４ａにリンが注入されて不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量になる。不純物領域４ａｂと不純物領域４ａｃとの間にはチャネルとなる不純物領域４ａａが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６２が除去される。

その後、前述した図７〜図９に示す工程と同様の工程を経て、図４１に示すように、ゲート絶縁膜５上にゲート電極６ａが形成される。このとき、ゲート電極６ａを形成するためのレジストパターン６６は、チャネルとなる不純物領域４ａａを挟んで位置する不純物領域４ａｂ、４ａｃのうち、一方の不純物領域４ａｃと平面的にオーバラップするように形成されている。

なお、ウエットエッチングを施すことで、ゲート電極となるクロム膜の側面にはエッチングが施されることになるが、そのエッチングされる量はオーバエッチングを施す時間によって制御することができる。

レジストパターン６６を残した状態で、このレジストパターン６６をマスクとして、たとえばドーズ量１×１０¹⁴ａｔｏｍ／ｃｍ²、加速エネルギ８０ＫｅＶにて不純物領域４ａｂ，４ａｃにリンが注入されてソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６６が除去される。

このようして、不純物領域４ａｄ，４ａｅが形成されることで残された不純物領域４ａｃでは、ゲート電極６ａと平面的にオーバラップする不純物領域の部分（部分Ａ）と、ゲート電極とはオーバラップしない不純物領域の部分（部分Ｂ）がある。

ここで、あらためて部分Ａを不純物領域４ａｃとし、部分Ｂを不純物領域４ａｇとすると、不純物領域４ａｃがＧＯＬＤ領域４２となり、不純物領域４ａｇがＬＤＤ領域４４となる。ソース側にはＧＯＬＤ領域は形成されない。

その後、前述した図１１〜図１３に示す工程と同様の工程を経て、図４２に示すように、ＧＯＬＤ構造の薄膜トランジスタが形成される。

このようにして形成されたＧＯＬＤ構造の薄膜トランジスタでは、ドレイン側にＧＯＬＤ領域４２とＬＤＤ領域４４が形成され、ソース側には形成されていない。

次に、上述した薄膜トランジスタについて、ソース・ドレイン耐圧を測定した結果について説明する。測定には、ゲート幅を１０μｍ、実効ゲート長を５μｍ、ドレイン側のＧＯＬＤ領域４２のオーバラップ長Ｇ２を１．５μｍ、ドレイン側のＬＤＤ領域４４のチャネル長方向の長さＬ２を０．３μｍ、チャネル長方向のゲート電極６ａの幅を６．５μｍとした薄膜トランジスタを用いた。

一方、比較のために、ドレイン側のＧＯＬＤ領域のオーバラップ長と、ソース側のＧＯＬＤ領域のオーバラップ長とが同じ長さである従来のＧＯＬＤ構造の薄膜トランジスタを用いて測定した。また、実施の形態１において説明した薄膜トランジスタについても測定した。

図４３に、ソース・ドレイン耐圧の測定結果を示す。なお、測定条件等は前述した条件と同様である。図４３に示すように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタのソース・ドレイン耐圧は、従来のＧＯＬＤ構造の薄膜トランジスタの耐圧および実施の形態１に係る薄膜トランジスタの耐圧よりも高く、耐圧を向上することができることが確認された。

次に、実施の形態に係るＧＯＬＤ構造の薄膜トランジスタ、従来のＧＯＬＤ構造の薄膜トランジスタおよび実施の形態１に係る薄膜トランジスタのそれぞれの形状を実際に観察して寄生容量を見積もった。その結果、実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、ゲート電極６ａとオーバラップするＧＯＬＤ領域がドレイン側にだけ形成され、ソース側に形成されていないために、ＧＯＬＤ領域４２による寄生容量は、従来のＧＯＬＤ構造の薄膜トランジスタにおける寄生容量の約５０％にまで低減することが見積もられた。また、実施の形態１に係る薄膜トランジスタと比べると、ソース側にＧＯＬＤ領域が形成されていないことで、寄生容量をさらに低減できることが見積もられた。

このように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、従来のＧＯＬＤ構造の薄膜トランジスタの耐圧よりも高い耐圧を確保することができるとともに、寄生容量もさらに低減できることが確認された。

実施の形態８
実施の形態７では、薄膜トランジスタとしてｎチャネル型薄膜トランジスタを例に挙げて説明したが、ガラス基板上では、同時にｐチャネル型薄膜トランジスタも形成される。ここでは、ｐチャネル型薄膜トランジスタの製造方法のうち主な工程を挙げて説明する。

まず、図４に示す工程の後、図４４に示すように、所定の写真製版を行なうことによりレジストパターン６２が形成される。次に、レジストパターン６２をマスクとして、たとえばドーズ量５×１０¹³ａｔｏｍ／ｃｍ²、加速エネルギ６０ＫｅＶにて多結晶シリコン膜４ａにボロンが注入されて不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量になる。不純物領域４ａｂと不純物領域４ａｃとの間にはチャネルとなる不純物領域４ａａが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６２が除去される。

その後、前述した図７〜図９に示す工程と同様の工程を経て、図４５に示すように、ゲート絶縁膜５上にゲート電極６ａが形成される。このとき、ゲート電極６ａを形成するためのレジストパターン６６は、チャネルとなる不純物領域４ａａを挟んで位置する不純物領域４ａｂ、４ａｃのうち、一方の不純物領域４ａｃと平面的にオーバラップするように形成されている。

なお、ウエットエッチングを施すことで、ゲート電極となるクロム膜の側面にはエッチングが施されることになるが、そのエッチングされる量はオーバエッチングを施す時間によって制御することができる。

レジストパターン６６を残した状態で、このレジストパターン６６をマスクとして、たとえばドーズ量１×１０¹⁵ａｔｏｍ／ｃｍ²、加速エネルギ６０ＫｅＶにて不純物領域４ａｂ，４ａｃにボロンが注入されてソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６６が除去される。

このようして、不純物領域４ａｄ，４ａｅが形成されることで残された不純物領域４ａｃでは、ゲート電極６ａと平面的にオーバラップする不純物領域の部分（部分Ａ）と、ゲート電極とはオーバラップしない不純物領域の部分（部分Ｂ）がある。

ここで、あらためて部分Ａを不純物領域４ａｃとし、部分Ｂを不純物領域４ａｇとすると、不純物領域４ａｃがＧＯＬＤ領域４２となり、不純物領域４ａｇがＬＤＤ領域４４となる。ソース側にはＧＯＬＤ領域は形成されない。

その後、前述した図１１〜図１３に示す工程と同様の工程を経て、図４６に示すように、ＧＯＬＤ構造の薄膜トランジスタが形成される。

次に、上述した薄膜トランジスタについて、ソース・ドレイン耐圧を測定した結果について説明する。測定には、ゲート幅を２０μｍ、実効ゲート長を５μｍ、ドレイン側のＧＯＬＤ領域４２のオーバラップ長Ｇ２を１．５μｍ、ドレイン側のＬＤＤ領域４４のチャネル長方向の長さＬ２を０．３μｍ、チャネル長方向のゲート電極６ａの幅を６．５μｍとした薄膜トランジスタを用いた。

一方、比較のために、ドレイン側のＧＯＬＤ領域のオーバラップ長と、ソース側のＧＯＬＤ領域のオーバラップ長とが同じ長さである従来のＧＯＬＤ構造の薄膜トランジスタを用いて測定した。また、実施の形態２において説明した薄膜トランジスタについても測定した。

図４７に、ソース・ドレイン耐圧の測定結果を示す。なお、測定条件等は前述した条件と同様である。図４７に示すように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタのソース・ドレイン耐圧は、従来のＧＯＬＤ構造の薄膜トランジスタの耐圧および実施の形態２に係る薄膜トランジスタの耐圧よりも高く、耐圧を向上することができることが確認された。

次に、実施の形態に係るＧＯＬＤ構造の薄膜トランジスタ、従来のＧＯＬＤ構造の薄膜トランジスタおよび実施の形態７に係る薄膜トランジスタのそれぞれの形状を実際に観察して寄生容量を見積もった。その結果、実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、ゲート電極６ａとオーバラップするＧＯＬＤ領域がドレイン側にだけ形成され、ソース側に形成されていないために、ＧＯＬＤ領域４２による寄生容量は、従来のＧＯＬＤ構造の薄膜トランジスタにおける寄生容量の約５０％にまで低減することが見積もられた。また、実施の形態２に係る薄膜トランジスタの寄生容量と比べても低減できることが見積もられた。

このように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、従来のＧＯＬＤ構造の薄膜トランジスタの耐圧よりも高い耐圧を確保することができるとともに、寄生容量もさらに低減できることが確認された。

実施の形態９
ここでは、ＧＯＬＤ領域とＬＤＤ領域の双方を備えた薄膜トランジスタの他の例を挙げる。まず、その製造方法について説明する。図４８に示すゲート絶縁膜５を形成し、薄膜トランジスタのしきい値を制御するための所定の不純物を注入する工程までは、前述した図４に示す工程までと同様である。

次に、図４９に示すように、所定の写真製版を行なうことによりレジストパターン６２が形成される。次に、レジストパターン６２をマスクとして、たとえばドーズ量１×１０¹³ａｔｏｍ／ｃｍ²、加速エネルギ８０ＫｅＶにて多結晶シリコン膜にリンが注入されて不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量になる。不純物領域４ａｂと不純物領域４ａｃとの間にはチャネルとなる不純物領域４ａａが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６２が除去される。

その後、前述した図７〜図９に示す工程と同様の工程を経て、図５０に示すように、ゲート絶縁膜５上にゲート電極６ａが形成される。このとき、ゲート電極６ａを形成するためのレジストパターン６６は、不純物領域４ａｂ，４ａｃと平面的にオーバラップするように形成され、特に、レジストパターン６６とドレイン側に位置する不純物領域４ａｃとのチャネル長方向の重なり長さが、レジストパターン６６とソース側に位置する不純物領域４ａｂとのチャネル長方向の重なり長さよりも長くなるように形成される。

なお、ウエットエッチングを施すことで、ゲート電極となるクロム膜の側面にはエッチングが施されることになるが、そのエッチングされる量はオーバエッチングを施す時間によって制御することができる。

レジストパターン６６を残した状態で、このレジストパターン６６をマスクとして、たとえばドーズ量１×１０¹⁴ａｔｏｍ／ｃｍ²、加速エネルギ８０ＫｅＶにて不純物領域４ａｂ，４ａｃにリンが注入されてソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。その後、アッシングと薬液処理を施すことで、レジストパターン６６が除去される。

次に、図５１に示すように、ゲート電極６ａをマスクとして、たとえばドーズ量１×１０¹³ａｔｏｍ／ｃｍ²、加速エネルギ８０ＫｅＶにて不純物領域４ａｂ，４ａｃにリンが注入されてＬＤＤ領域となる不純物領域４ａｆ，４ａｇが形成される。

これにより、ソース側では不純物領域４ａｂがＧＯＬＤ領域４１となり、不純物領域４ａｆがＬＤＤ領域４３となる。また、ドレイン側では不純物領域４ａｃがＧＯＬＤ領域４２となり、不純物領域４ａｇがＬＤＤ領域４４となる。そして、ドレイン側に位置するＧＯＬＤ領域４２のチャネル長方向の長さＧ２は、ソース側に位置するＧＯＬＤ領域４１のチャネル長方向の長さＧ１よりも長く設定されている。

その後、前述した図１１〜図１３に示す工程と同様の工程を経て、図５２に示すように、ＧＯＬＤ構造の薄膜トランジスタが形成される。

このようにして形成されたＧＯＬＤ構造の薄膜トランジスタでは、ドレイン側に位置するＧＯＬＤ領域４２のチャネル長方向の長さＧ２が、ソース側に位置するＧＯＬＤ領域４１のチャネル長方向の長さＧ１よりも長く設定されている。さらに、そのＧＯＬＤ領域４１とソース領域４５との間にＬＤＤ領域４３が形成され、ＧＯＬＤ領域４２とドレイン領域４６との間にＬＤＤ領域４４が形成されている。

次に、上述した薄膜トランジスタについて、ソース・ドレイン耐圧を測定した結果について説明する。測定には、ゲート幅を１０μｍ、実効ゲート長を５μｍ、ドレイン側のＧＯＬＤ領域４２のオーバラップ長Ｇ２を１．５μｍ、ドレイン側のＬＤＤ領域４４のチャネル長方向の長さＬ２を０．３μｍ、ソース側のＧＯＬＤ領域４１のオーバラップ長Ｇ１を０．５μｍ、ソース側のＬＬＤ領域４３のチャネル長方向の長さＬ１を０．３μｍ、チャネル長方向のゲート電極６ａの幅を７μｍとした薄膜トランジスタを用いた。

一方、比較のために、ドレイン側のＧＯＬＤ領域のオーバラップ長と、ソース側のＧＯＬＤ領域のオーバラップ長とが同じ長さである従来のＧＯＬＤ構造の薄膜トランジスタを用いて測定した。また、実施の形態１において説明した薄膜トランジスタについても測定した。

図５３に、ソース・ドレイン耐圧の測定結果を示す。なお、測定条件等は前述した条件と同様である。図５３に示すように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタのソース・ドレイン耐圧は、従来のＧＯＬＤ構造の薄膜トランジスタの耐圧よりも高いことが確認された。

また、実施の形態１に係る薄膜トランジスタとの比較では、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、ＬＤＤ領域４２，４３が形成されていることで、ソース・ドレイン耐圧をより向上できることが確認された。

次に、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタおよび従来のＧＯＬＤ構造の薄膜トランジスタのそれぞれの形状を実際に観察して寄生容量を見積もった。その結果、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、ゲート電極６ａとのオーバラップ長が異なるＧＯＬＤ領域４１，４２による寄生容量は、ゲート電極とのオーバラップ長が同じである従来のＧＯＬＤ構造の薄膜トランジスタにおける寄生容量よりも低いことが見積もられた。

このように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、従来のＧＯＬＤ構造の薄膜トランジスタの耐圧よりも高い耐圧を確保することができるとともに、寄生容量もさらに低減できることが確認された。

実施の形態１０
実施の形態９では、薄膜トランジスタとしてｎチャネル型薄膜トランジスタを例に挙げて説明した。ここでは、ｐチャネル型薄膜トランジスタの製造方法のうち主な工程を挙げて説明する。

まず、図４に示す工程の後、図５４に示すように、所定の写真製版を行なうことによりレジストパターン６２が形成される。

次に、レジストパターン６２をマスクとして、たとえばドーズ量５×１０¹³ａｔｏｍ／ｃｍ²、加速エネルギ６０ＫｅＶにて多結晶シリコン膜にボロンが注入されて不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量になる。不純物領域４ａｂと不純物領域４ａｃとの間にはチャネルとなる不純物領域４ａａが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６２が除去される。

その後、前述した図７〜図９に示す工程と同様の工程を経て、図５５に示すように、ゲート絶縁膜５上にゲート電極６ａが形成される。このとき、レジストパターン６６は不純物領域４ａｂ，４ａｃと平面的にオーバラップするように形成され、特に、レジストパターン６６とドレイン側に位置する不純物領域４ａｃとのチャネル長方向の重なり長さが、レジストパターン６６とソース側に位置する不純物領域４ａｂとのチャネル長方向の重なり長さよりも長くなるように形成される。

なお、ウエットエッチングを施すことで、ゲート電極となるクロム膜の側面にはエッチングが施されることになるが、そのエッチングされる量はオーバエッチングを施す時間によって制御することができる。

レジストパターン６６を残した状態で、このレジストパターン６６をマスクとして、たとえばドーズ量１×１０¹⁵ａｔｏｍ／ｃｍ²、加速エネルギ６０ＫｅＶにて不純物領域４ａｂ，４ａｃにボロンを注入することにより、ソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。その後、アッシングと薬液処理を施すことで、レジストパターン６６が除去される。

次に、図５６に示すように、ゲート電極６ａをマスクとして、たとえばドーズ量５×１０¹³ａｔｏｍ／ｃｍ²、加速エネルギ６０ＫｅＶにて不純物領域４ａｂ，４ａｃにボロンが注入されてＬＤＤ領域となる不純物領域４ａｆ，４ａｇが形成される。

これにより、ソース側では不純物領域４ａｂがＧＯＬＤ領域４１となり、不純物領域４ａｆがＬＤＤ領域４３となる。また、ドレイン側では不純物領域４ａｃがＧＯＬＤ領域４２となり、不純物領域４ａｇがＬＤＤ領域４４となる。そして、ドレイン側に位置するＧＯＬＤ領域４２のチャネル長方向の長さＧ２は、ソース側に位置するＧＯＬＤ領域４１のチャネル長方向の長さＧ１よりも長く設定されている。

その後、前述した図１１〜図１３に示す工程と同様の工程を経て、図５７に示すように、ＧＯＬＤ構造の薄膜トランジスタが形成される。

このようにして形成されたＧＯＬＤ構造の薄膜トランジスタでは、ドレイン側に位置するＧＯＬＤ領域４２のチャネル長方向の長さＧ２が、ソース側に位置するＧＯＬＤ領域４１のチャネル長方向の長さＧ１よりも長く設定されている。さらに、そのＧＯＬＤ領域４１とソース領域４５との間にＬＤＤ領域４３が形成され、ＧＯＬＤ領域４２とドレイン領域４６との間にＬＤＤ領域４４が形成されている。

次に、上述した薄膜トランジスタについて、ソース・ドレイン耐圧を測定した結果について説明する。測定には、ゲート幅を２０μｍ、実効ゲート長を５μｍ、ドレイン側のＧＯＬＤ領域４２のオーバラップ長Ｇ２を１．５μｍ、ドレイン側のＬＤＤ領域４４のチャネル長方向の長さＬ２を０．３μｍ、ソース側のＧＯＬＤ領域４１のオーバラップ長Ｇ１を０．５μｍ、ソース側のＬＬＤ領域４３のチャネル長方向の長さＬ１を０．３μｍ、チャネル長方向のゲート電極６ａの幅を７μｍとした薄膜トランジスタを用いた。

一方、比較のために、ドレイン側のＧＯＬＤ領域のオーバラップ長と、ソース側のＧＯＬＤ領域のオーバラップ長とが同じ長さである従来のＧＯＬＤ構造の薄膜トランジスタを用いて測定した。また、実施の形態２において説明した薄膜トランジスタについても測定した。

図５８に、ソース・ドレイン耐圧の測定結果を示す。なお、測定条件等は前述した条件と同様である。図５８に示すように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタのソース・ドレイン耐圧は、従来のＧＯＬＤ構造の薄膜トランジスタの耐圧よりも高いことが確認された。

また、実施の形態２に係る薄膜トランジスタとの比較では、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、ＬＤＤ領域４２，４３が形成されていることで、ソース・ドレイン耐圧をより向上できることが確認された。

次に、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタおよび従来のＧＯＬＤ構造の薄膜トランジスタのそれぞれの形状を実際に観察して寄生容量を見積もった。その結果、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、ゲート電極６ａとのオーバラップ長が異なるＧＯＬＤ領域４１，４２による寄生容量は、ゲート電極とのオーバラップ長が同じである従来のＧＯＬＤ構造の薄膜トランジスタにおける寄生容量よりも低いことが見積もられた。

このように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、従来のＧＯＬＤ構造の薄膜トランジスタの耐圧よりも高い耐圧を確保することができるとともに、寄生容量もさらに低減できることが確認された。

実施の形態１１
ここでは、ＧＯＬＤ領域とＬＤＤ領域の双方を備えた薄膜トランジスタのさらに他の例を挙げる。まず、その製造方法について説明する。図５９に示すゲート絶縁膜５を形成し、薄膜トランジスタのしきい値を制御するための所定の不純物を注入する工程までは、前述した図４に示す工程までと同様である。

次に、図６０に示すように、所定の写真製版を行なうことによりレジストパターン６２が形成される。次に、レジストパターン６２をマスクとして、たとえばドーズ量１×１０¹³ａｔｏｍ／ｃｍ²、加速エネルギ６０ＫｅＶにて多結晶シリコン膜４ａにリンが注入されて不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量になる。不純物領域４ａｂと不純物領域４ａｃとの間にはチャネルとなる不純物領域４ａａが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６２が除去される。

その後、前述した図７〜図９に示す工程と同様の工程を経て、図６１に示すように、ゲート絶縁膜５上にゲート電極６ａが形成される。このとき、レジストパターン６６は不純物領域４ａｂ，４ａｃのうち、ドレイン側に位置する不純物領域４ａｃと平面的にオーバラップし、不純物領域４ａｂとは平面的にオーバラップしないように形成される。

なお、ウエットエッチングを施すことで、ゲート電極となるクロム膜の側面にはエッチングが施されることになるが、そのエッチングされる量はオーバエッチングを施す時間によって制御することができる。

そのレジストパターン６６を残した状態で、そのレジストパターン６６をマスクとして、たとえばドーズ量１×１０¹⁴ａｔｏｍ／ｃｍ²、加速エネルギ６０ＫｅＶにて不純物領域４ａｂ，４ａｃにリンが注入されてソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。その後、アッシングと薬液処理を施すことで、レジストパターン６６が除去される。

次に、図６２に示すように、ゲート電極６ａをマスクとして、たとえばドーズ量１×１０¹³ａｔｏｍ／ｃｍ²、加速エネルギ６０ＫｅＶにて不純物領域４ａｂ，４ａｃにリンが注入されてＬＤＤ領域となる不純物領域４ａｆ，４ａｇが形成される。

これにより、ソース側では、不純物領域４ａｆがＬＤＤ領域４３となり、ＧＯＬＤ領域は形成されない。また、ドレイン側では不純物領域４ａｃがＧＯＬＤ領域４２となり、不純物領域４ａｇがＬＤＤ領域４４となる。

その後、前述した図１１〜図１３に示す工程と同様の工程を経て、図６３に示すように、ＧＯＬＤ構造の薄膜トランジスタが形成される。

このようにして形成されたＧＯＬＤ構造の薄膜トランジスタでは、ドレイン側にＧＯＬＤ領域４２が形成され、ソース側にはＧＯＬＤ領域は形成されない。ソース領域４５とチャネル領域４０との間にはＬＤＤ領域４３が形成され、ＧＯＬＤ領域４２とドレイン領域４６との間にＬＤＤ領域４４が形成されている。

次に、上述した薄膜トランジスタについて、ソース・ドレイン耐圧を測定した結果について説明する。測定には、ゲート幅を１０μｍ、実効ゲート長を５μｍ、ドレイン側のＧＯＬＤ領域４２のオーバラップ長Ｇ２を１．５μｍ、ドレイン側のＬＤＤ領域４４のチャネル長方向の長さＬ２を０．３μｍ、チャネル長方向のゲート電極６ａの幅を６．５μｍとした薄膜トランジスタを用いた。

一方、比較のために、ドレイン側のＧＯＬＤ領域のオーバラップ長と、ソース側のＧＯＬＤ領域のオーバラップ長とが同じ長さである従来のＧＯＬＤ構造の薄膜トランジスタを用いて測定した。また、実施の形態１において説明した薄膜トランジスタについても測定した。

図６４に、ソース・ドレイン耐圧の測定結果を示す。なお、測定条件等は前述した条件と同様である。図６４に示すように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタのソース・ドレイン耐圧は、従来のＧＯＬＤ構造の薄膜トランジスタの耐圧および実施の形態１において説明した薄膜トランジスタの耐圧よりも高いことが確認された。

次に、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタ、実施の形態１に係る薄膜トランジスタおよび従来のＧＯＬＤ構造の薄膜トランジスタのそれぞれの形状を実際に観察して寄生容量を見積もった。

その結果、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、ＧＯＬＤ領域４２による寄生容量は、ゲート電極とのオーバラップ長が同じである従来のＧＯＬＤ構造の薄膜トランジスタにおける寄生容量の約５０％にまで低減することが見積もられた。また、実施の形態１に係る薄膜トランジスタとの比較では、寄生容量がさらに低くなることが見積もられた。

このように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、従来のＧＯＬＤ構造の薄膜トランジスタの耐圧よりも高い耐圧を確保することができるとともに、寄生容量もさらに低減できることが確認された。

実施の形態１２
実施の形態１１では、薄膜トランジスタとしてｎチャネル型薄膜トランジスタを例に挙げて説明した。ここでは、ｐチャネル型薄膜トランジスタの製造方法のうち主な工程を挙げて説明する。

まず、図４に示す工程の後、図６５に示すように、所定の写真製版を行なうことによりレジストパターン６２が形成される。

次に、レジストパターン６２をマスクとして、たとえばドーズ量５×１０¹³ａｔｏｍ／ｃｍ²、加速エネルギ６０ＫｅＶにて多結晶シリコン膜４ａにボロンが注入されて不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量になる。不純物領域４ａｂと不純物領域４ａｃとの間にはチャネルとなる不純物領域４ａａが形成される。その後、アッシングと薬液処理を施すことで、レジストパターンが６２が除去される。

その後、前述した図７〜図９に示す工程と同様の工程を経て、図６６に示すように、ゲート絶縁膜５上にゲート電極６ａが形成される。このとき、レジストパターン６６は不純物領域４ａｂ，４ａｃのうち、ドレイン側に位置する不純物領域４ａｃと平面的にオーバラップし、不純物領域４ａｂとは平面的にオーバラップしないように形成される。

なお、ウエットエッチングを施すことで、ゲート電極となるクロム膜の側面にはエッチングが施されることになるが、そのエッチングされる量はオーバエッチングを施す時間によって制御することができる。

レジストパターン６６を残した状態で、このレジストパターン６６をマスクとして、たとえばドーズ量１×１０¹⁵ａｔｏｍ／ｃｍ²、加速エネルギ６０ＫｅＶにて不純物領域４ａｂ，４ａｃにボロンが注入されてソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。その後、アッシングと薬液処理を施すことで、レジストパターン６６が除去される。

次に、図６７に示すように、ゲート電極６ａをマスクとして、たとえばドーズ量５×１０¹³ａｔｏｍ／ｃｍ²、加速エネルギ６０ＫｅＶにて不純物領域４ａｂ，４ａｃにボロンが注入されてＬＤＤ領域となる不純物領域４ａｆ，４ａｇが形成される。

これにより、ソース側では、不純物領域４ａｆがＬＤＤ領域４３となり、ＧＯＬＤ領域は形成されない。また、ドレイン側では不純物領域４ａｃがＧＯＬＤ領域４２となり、不純物領域４ａｇがＬＤＤ領域４４となる。

その後、前述した図１１〜図１３に示す工程と同様の工程を経て、図６８に示すように、ＧＯＬＤ構造の薄膜トランジスタが形成される。

このようにして形成されたＧＯＬＤ構造の薄膜トランジスタでは、ドレイン側にＧＯＬＤ領域４２が形成され、ソース側にはＧＯＬＤ領域は形成されない。ソース領域４５とチャネル領域４０との間にはＬＤＤ領域４３が形成され、ＧＯＬＤ領域４２とドレイン領域４６との間にＬＤＤ領域４４が形成されている。

次に、上述した薄膜トランジスタについて、ソース・ドレイン耐圧を測定した結果について説明する。測定には、ゲート幅を２０μｍ、実効ゲート長を５μｍ、ドレイン側のＧＯＬＤ領域４２のオーバラップ長Ｇ２を１．５μｍ、ドレイン側のＬＤＤ領域４４のチャネル長方向の長さＬ２を０．３μｍ、チャネル長方向のゲート電極６ａの幅を６．５μｍとした薄膜トランジスタを用いた。

一方、比較のために、ドレイン側のＧＯＬＤ領域のオーバラップ長と、ソース側のＧＯＬＤ領域のオーバラップ長とが同じ長さである従来のＧＯＬＤ構造の薄膜トランジスタを用いて測定した。また、実施の形態３において説明した薄膜トランジスタについても測定した。

図６９に、ソース・ドレイン耐圧の測定結果を示す。なお、測定条件等は前述した条件と同様である。図６９に示すように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタのソース・ドレイン耐圧は、従来のＧＯＬＤ構造の薄膜トランジスタの耐圧および実施の形態２において説明した薄膜トランジスタの耐圧よりも高いことが確認された。

次に、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタ、従来のＧＯＬＤ構造の薄膜トランジスタおよび実施の形態２に係る薄膜トランジスタのそれぞれの形状を実際に観察して寄生容量を見積もった。

その結果、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、ＧＯＬＤ領域４２による寄生容量は、ゲート電極とのオーバラップ長が同じである従来のＧＯＬＤ構造の薄膜トランジスタにおける寄生容量の約５０％にまで低減することが見積もられた。また、実施の形態２に係る薄膜トランジスタとの比較では、寄生容量がさらに低くなることが見積もられた。

このように、本実施の形態に係るＧＯＬＤ構造の薄膜トランジスタでは、従来のＧＯＬＤ構造の薄膜トランジスタの耐圧よりも高い耐圧を確保することができるとともに、寄生容量もさらに低減できることが確認された。

実施の形態１３
ここでは、薄膜トランジスタを備えた半導体装置として液晶表示装置を例に挙げる。まず、はじめに液晶表示装置の構造について説明する。

図７０に示すように、液晶表示装置は、画像を表示する表示部２１と、その表示部２１を構成する複数の画素２２のそれぞれに設けられる画素部薄膜トランジスタ２３の動作を制御するための走査線駆動回路部２８およびデータ線駆動回路部３０とを備えている。

画素２２は表示部２１にアレイ状に配置されている。画素２２では、画素電極２４と対向電極（図示せず）との間に液晶（図示せず）が充填されて画素容量（図示せず）が形成される。画素電極２４と対向電極との間に印加される電圧によって、液晶に印加される電圧が決まる。この液晶に印加される電圧によって液晶の配列状態が変化して、液晶を透過する光の強度が制御されることになる。また、画素部薄膜トランジスタ２３と共通電極２６との間で保持容量２５が形成される。

アレイ状に配列された画素２２には、データ線駆動回路部３０に繋がるデータ線２９と、走査線駆動回路部２８に繋がる走査線２７がそれぞれ接続されている。データ線駆動回路部３０からは画素信号が出力され、その出力された画素信号はデータ線２９を介して画素２２に入力される。走査線駆動回路部２８からは画素選択信号が出力され、出力された画素選択信号は走査線２７を介して画素２２に入力される。

走査線駆動回路部２８は、主にシフトレジスタと出力回路とを備えて構成され、入力されたクロック信号によってレジスタをシフトさせる。レジスタがハイ（Ｈ）レベルであれば、画素２２のＯＮ電圧に出力回路を切り換える。一方、レジスタがロー（Ｌ）レベルであれば、画素２２のＯＦＦ電圧に出力回路を切り換える。このようにして、走査線駆動回路部２８は、画素２２の走査線に順次ＯＮ電圧とＯＦＦ電圧を印加する。

データ線駆動回路部３０は、入力された画素データの信号（たとえば各６ビットの画素データ）を、クロック信号のタイミングに合わせて順次ラッチして、データ線駆動回路部３０に取り込む。取り込まれた画素データはデータ線駆動回路部３０内のＤＡコンバータによってアナログ信号に変換される。アナログ信号に変換された画素データはデータ線２９へ送られる。

アナログ信号をデータ線２９へ送る場合、それぞれのデータ線に順次送っていく（点順次方式）とアナログ信号の周波数が高くなる。そのため、通常は数本のデータ線２９に並行して画素データを送り込む方式（線順次方式）を採用して、周波数が高くなるのを防いでいる。

画素２２の画素部薄膜トランジスタ２３のゲートは、走査線２７から送られる信号によって制御される。ゲートにＯＮ信号が入力し、画素薄膜トランジスタのゲートがオンになったときに、データ線２９から送られる信号が画素容量と保持容量２５に蓄積される。蓄積された信号は、ゲートをオフして画面が書き換えられるまでの１フレームの間、画素容量と保持容量とに保持されることになる。

このとき、画素薄膜トランジスタにおいてリーク電流が生じると液晶に印加された電圧が保持時間とともに低下して、表示部２１における表示品質を劣化させることになる。このため、表示部２１の画素薄膜トランジスタには、リーク電流をできるだけ少なくすることが要求される。

ゲートに入力される選択信号は走査線駆動回路部２８より出力される。ゲートに選択信号を入力させるために、ゲートに繋がっている画素薄膜トランジスタのゲート容量をすべて充電する必要がある。ゲートには、多くの画素２２が繋がっているので、充電しなければならない容量が極めて大きくなる。したがって、これらの容量を充電するために走査線駆動回路部２８には高い駆動能力が要求されるとともに、高いＯＮ電流が要求されることになる。

データ線駆動回路から出力される画素信号は、ゲートが選択されている間に各データ線に順次出力されるため、画素信号の周波数は選択信号に比べて格段に速くなる。そのため、データ線駆動回路部３０には高い動作速度が要求されることになる。

また、データ線駆動回路部３０から送られる画素信号を画素２２に書き込むためには、画素容量、保持容量に加えて、ゲート線との間の浮遊容量に代表される浮遊容量を充電する必要がある。そのため、データ線駆動回路には高い駆動能力が要求されることになる。このように、データ線駆動回路には、高い動作速度、高い駆動能力および高いオン電流が要求されることになる。

このように、画素２２、走査線駆動回路部２８、データ線駆動回路部３０には要求される特性がそれぞれ異なる。そこで、次に、そのような異なる特性に対応するための、ＧＯＬＤ構造の薄膜トランジスタをはじめとする種類の異なる薄膜トランジスタを備えた液晶表示装置の製造方法について説明する。

まず、実施の形態１において説明したのと同様にして、ガラス基板１上にシリコン窒化膜２およびシリコン酸化膜３が形成される。ガラス基板１において薄膜トランジスタが形成される所定の領域Ｒ１〜Ｒ３に位置するシリコン酸化膜２上に、それぞれアイランド状の多結晶シリコン膜が形成される（図７１参照）。領域Ｒ１〜Ｒ３では、それぞれ種類の異なる薄膜トランジスタが形成されることになる。

その多結晶シリコン膜を覆うように、シリコン酸化膜からなるゲート絶縁膜５が形成される。次に、図７１に示すように、薄膜トランジスタのしきい値を制御するために、たとえばドーズ量１×１０¹²ａｔｏｍ／ｃｍ²、加速エネルギ６０ＫｅＶにて多結晶シリコン膜にボロンが注入されて、アイランド状の不純物領域４ａａが形成される。

次に、図７２に示すように、所定の写真製版を行なうことにより領域Ｒ１ではｎ型ＧＯＬＤ構造の薄膜トランジスタを形成するためのレジストパターン６２ａが形成されるとともに、ｎ型ＬＤＤ構造の薄膜トランジスタが形成される領域Ｒ２および通常のＰ型薄膜トランジスタが形成される領域Ｒ３では、これらの領域Ｒ２，Ｒ３を覆うレジストパターン６２ｂが形成される。

そのレジストパターン６２ａ，６２ｂをマスクとして、たとえばドーズ量１×１０¹³ａｔｏｍ／ｃｍ²、加速エネルギ８０ＫｅＶにて不純物領域４ａａにリンが注入されて不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量になる。その後、アッシングと薬液処理を施すことで、レジストパターン６２ａ，６２ｂが除去される。

次に、スパッタ法によりゲート絶縁膜５の全面に膜厚約２００ｎｍのクロム膜（図示せず）が形成される。次に、所定の写真製版を行なうことにより領域Ｒ３ではゲート電極をパターニングするためのレジストパターン６３ｂが形成されるとともに、領域Ｒ１および領域Ｒ２では、これを覆うレジストパターン６３ａが形成される（図７３参照）。

次に、図７３に示すように、そのレジストパターン６３ａ，６３ｂをマスクとしてクロム膜にウエットエッチングを施すことにより、領域Ｒ３ではゲート電極６ａが形成される。また、領域Ｒ１および領域Ｒ２ではこれを覆うクロム膜６ｂが残される。その後、アッシングと薬液処理を施すことで、レジストパターン６３ａ，６３ｂが除去される。

次に、図７４に示すように、残されたクロム膜６ｂとゲート電極６ａをマスクとして、たとえばドーズ量１×１０¹⁵ａｔｏｍ／ｃｍ²、加速エネルギ６０ＫｅＶにてボロンを注入することにより、領域３に位置する不純物領域４ａａにはｐ型の薄膜トランジスタのソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。このとき、領域Ｒ１および領域Ｒ２はクロム膜６ｂによって覆われているため、これらの領域Ｒ１，Ｒ２にはボロンは注入されない。

次に、図７５に示すように、所定の写真製版を行なうことにより領域Ｒ１、領域Ｒ２ではゲート電極をパターニングするためのレジストパターン６６ａ，６６ｂがそれぞれ形成されるとともに、領域Ｒ３では、この領域Ｒ３を覆うレジストパターン６６ｃが形成される。

このとき、レジストパターン６６ａは不純物領域４ａｂ，４ａｃと平面的にオーバラップするように形成され、特に、レジストパターン６６ａとドレイン側に位置する不純物領域４ａｃとのチャネル長方向の重なり長さが、レジストパターン６６ａとソース側に位置する不純物領域４ａｂとのチャネル長方向の重なり長さよりも長くなるように形成される。このレジストパターン６６ａと不純物領域４ａｂ，４ａｃとが平面的にオーバラップする部分がＧＯＬＤ領域となる。

レジストパターン６６ａ，６６ｂ，６６ｃをマスクとしてクロム膜６ｂにエッチングを施すことにより、領域Ｒ１および領域Ｒ２ではゲート電極６ａがそれぞれ形成される。このとき、領域Ｒ３に形成されたゲート電極６ａは、レジストパターン６６ｃによって覆われているためエッチングが施されることはない。

なお、ウエットエッチングを施すことで、ゲート電極となるクロム膜の側面にはエッチングが施されることになるが、そのエッチングされる量はオーバエッチングを施す時間によって制御することができる。

そのレジストパターン６６ａ，６６ｂ，６６ｃを残した状態で、そのレジストパターン６６ａ，６６ｂ，６６ｃをマスクとして、たとえばドーズ量１×１０¹⁴ａｔｏｍ／ｃｍ²、加速エネルギ８０ＫｅＶにてリンを注入することにより、領域Ｒ１に位置する不純物領域４ａｂ，４ａｃには、ｎ型ＧＯＬＤ構造の薄膜トランジスタのソース領域となる不純物領域４ａｄおよびドレイン領域となる不純物領域４ａｅがそれぞれ形成される。

領域Ｒ２に位置する領域（不純物領域）４ａａには、ｎ型ＬＤＤ構造の薄膜トランジスタのソース領域となる不純物領域４ａｄおよびドレイン領域となる不純物領域４ａｅがそれぞれ形成される。このとき、領域Ｒ３はレジストパターン６６ｃによって覆われているため、領域Ｒ３にはリンは注入されない。その後、アッシングと薬液処理を施すことで、レジストパターン６６ａ，６６ｂ，６６ｃが除去される。

次に、図７６に示すように、ゲート電極６ａをマスクとして、たとえばドーズ量１×１０¹³ａｔｏｍ／ｃｍ²、加速エネルギ８０ＫｅＶにてリンを注入することにより、領域Ｒ１に位置する残された不純物領域４ａｂ，４ａｃの部分には、ｎ型ＧＯＬＤ構造の薄膜トランジスタのソース側のＬＤＤ領域となる不純物領域４ａｆおよびドレイン側のＬＤＤ領域となる不純物領域４ａｇがそれぞれ形成される。

また、領域Ｒ２に位置する残された不純物領域４ａｂ，４ａｃの部分には、ｎ型ＬＤＤ構造の薄膜トランジスタのソース側のＬＤＤ領域となる不純物領域４ａｆおよびドレイン側のＬＤＤ領域となる不純物領域４ａｇがそれぞれ形成される。

なお、このとき、領域３に位置するｐ型の薄膜トランジスタのソース領域およびドレイン領域となるボロンが注入された不純物領域４ａｄ，４ａｅにもリンが注入されることになるが、リンの注入量はボロンの注入量に比べて十分に小さいため、領域３に位置する不純物領域４ａｄ，４ａｅへのリンの注入は問題にならない。

その後、実施の形態１において説明したのと同様にして、図７７に示すように、ガラス基板１上にシリコン酸化膜からなる層間絶縁膜７が形成される。次に、その層間絶縁膜７上に所定の写真製版処理を施すことにより、コンタクトホールを形成するためのレジストパターン（図示せず）が形成される。

そのレジストパターンをマスクとして、層間絶縁膜７およびゲート絶縁膜５に異方性エッチングを施すことにより、領域Ｒ１〜Ｒ３にそれぞれ位置する不純物領域４ａｄの表面を露出するコンタクトホール７ａと、不純物領域４ａｅの表面を露出するコンタクトホール７ｂとがそれぞれ形成される
次に、コンタクトホール７ａ，７ｂを充填するように、層間絶縁膜７上にクロム膜とアルミニウム膜との積層膜（図示せず）が形成される。その積層膜上に所定の写真製版処理を施すことにより、電極を形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとしてウエットエッチングを施すことにより、領域Ｒ１〜Ｒ３のそれぞれにおいてソース電極８ａとドレイン電極８ｂが形成される。

以上のようにして、領域Ｒ１ではｎ型ＧＯＬＤ構造の薄膜トランジスタＴ１が形成され、領域Ｒ２ではｎ型ＬＤＤ構造の薄膜トランジスタＴ２が形成され、領域Ｒ３では通常のｐ型の薄膜トランジスタＴ３が形成される。

ｎ型ＧＯＬＤ構造の薄膜トランジスタＴ１では、不純物領域４ａｄがソース領域４５となり、不純物領域４ａｅがドレイン領域４６となり、不純物領域４ａｂ，４ａｃがＧＯＬＤ領域４１，４２となり、不純物領域４ａｆ，４ａｇがＬＤＤ領域４３，４４となる。特に、ＧＯＬＤ領域４１，４２では、ドレイン側に位置するＧＯＬＤ領域４２のチャネル長方向の長さが、ソース側に位置するＧＯＬＤ領域４１のチャネル長方向の長さよりも長くなるように設定されている。

また、ｎ型ＬＤＤ構造の薄膜トランジスタＴ２では、不純物領域４ａｄがソース領域４５となり、不純物領域４ａｅがドレイン領域４６となり、不純物領域４ａｆ，４ａｇがＬＤＤ領域４３，４４となる。そして、ｐ型の薄膜トランジスタＴ３では、不純物領域４ａｄがソース領域４５となり、不純物領域４ａｅがドレイン領域４６となる。

上述した液晶表示装置では、ＧＯＬＤ構造の薄膜トランジスタとＬＤＤ構造の薄膜トランジスタは、それぞれの特性に合わせて所定のレイアウトに基づいて適切に配置される。たとえば液晶駆動回路のようなＯＮ電流が要求される回路部には、ＧＯＬＤ構造の薄膜トランジスタが採用される。そして、画素薄膜トランジスタのように比較的低いオフ電流が要求される回路部には、ＬＤＤ構造の薄膜トランジスタが採用される。

ＧＯＬＤ構造の薄膜トランジスタに比べてＬＤＤ構造の薄膜トランジスタのサイズは小さい。そのため、ＬＤＤ構造の薄膜トランジスタを適切に配置することにより、液晶表示装置において回路部の占める面積が大きくなるのを抑制することができる。

ここで、そのＧＯＬＤ構造の薄膜トランジスタとＬＤＤ構造の薄膜トランジスタのゲート部分の占有面積の比較を具体的に行なう。まず、ＧＯＬＤ構造の薄膜トランジスタのゲート幅を１０μｍ、実効ゲート長を５μｍ、ドレイン側のＧＯＬＤ領域４２のオーバラップ長を１．５μｍ、ドレイン側のＬＤＤ領域４４のチャネル長方向の長さを０．３μｍ、ソース側のＧＯＬＤ領域４１のオーバラップ長を０．５μｍ、ソース側のＬＤＤ領域４４のチャネル長方向の長さを０．３μｍ、チャネル長方向のゲート電極６ａの幅を７μｍとする。

一方、ＬＤＤ構造の薄膜トランジスタのゲート幅を１０μｍ、実効ゲート長を５μｍ、ドレイン側のＬＤＤ領域４４およびソース側のＬＤＤ領域４４のそれぞれのチャネル長方向の長さを０．３μｍとする。

この場合には、図７８に示すように、本発明に係るＧＯＬＤ構造の薄膜トランジスタのゲート占有面積は約７０μｍ²であるのに対して、従来のＬＤＤ構造の薄膜トランジスタの占有面積は約５０μｍ²であり、ＬＤＤ構造の薄膜トランジスタのゲート占有面積は、ＧＯＬＤ構造の薄膜トランジスタのゲートの占有面積の約７０％であることがわかる。

液晶表示装置においては、特に、論理回路部が占める面積が比較的大きい。そこで、その論理回路の部分にＬＤＤ構造の薄膜トランジスタを採用することで、回路部の占有面積が増大するのを最小限に抑えることができる。

このように液晶表示装置においては、各回路部に要求される電流特性等に見合うように、ＧＯＬＤ構造の薄膜トランジスタあるいはＬＤＤ構造の薄膜トランジスタ等を適切に配設することで、液晶表示装置の能力を最大限に引き出すことができるとともに、回路部の占有面積の増大を最小限に抑えることができる。

また、上述した液晶表示装置の製造方法では、注入用マスクとなるレジストパターン（図７２）を形成するためのマスクを１枚追加するだけで、ＧＯＬＤ構造の薄膜トランジスタを、他の種類の異なるＬＤＤ構造の薄膜トランジスタや通常の薄膜トランジスタとともに同時に形成することができる。

実施の形態１４
ここでは、ＧＯＬＤ構造の薄膜トランジスタをはじめとする種類の異なる薄膜トランジスタを備えた他の液晶表示装置を例に挙げる。まず、その製造方法について説明する。前述した図７１に示す工程と同様の工程を経て、図７９に示すように、領域Ｒ１〜Ｒ３において、それぞれ種類の異なる薄膜トランジスタを形成するためのアイランド状の不純物領域４ａａが形成される。

次に、図８０に示すように、所定の写真製版を行なうことにより領域Ｒ１ではｎ型ＧＯＬＤ構造の薄膜トランジスタを形成するためのレジストパターン６２ａが形成されるとともに、ｎ型ＳＤ（Single Drain）構造の薄膜トランジスタが形成される領域Ｒ２および通常のＰ型薄膜トランジスタが形成される領域Ｒ３では、これらの領域Ｒ２，Ｒ３を覆うレジストパターン６２ｂが形成される。

そのレジストパターン６２ａ，６２ｂをマスクとして、たとえばドーズ量１×１０¹³ａｔｏｍ／ｃｍ²、加速エネルギ８０ＫｅＶにて不純物領域４ａａにリンが注入されて不純物領域４ａｂ，４ａｃが形成される。この注入量がＧＯＬＤ領域における注入量になる。その後、アッシングと薬液処理を施すことで、レジストパターン６２ａ，６２ｂが除去される。

次に、スパッタ法によりゲート絶縁膜５の全面に膜厚約２００ｎｍのクロム膜（図示せず）が形成される。次に、所定の写真製版を行なうことにより領域Ｒ３ではゲート電極をパターニングするためのレジストパターン６３ｂが形成されるとともに、領域Ｒ１および領域Ｒ２では、領域Ｒ２を覆うレジストパターン６３ａが形成される（図８１参照）。

次に、図８１に示すように、そのレジストパターン６３ａ，６３ｂをマスクとしてクロム膜にウエットエッチングを施すことにより、領域Ｒ３ではゲート電極６ａが形成される。また、領域Ｒ１および領域Ｒ２ではこれを覆うクロム膜６ｂが残される。その後、アッシングと薬液処理を施すことで、レジストパターン６３ａ，６３ｂが除去される。

次に、図８２に示すように、残されたクロム膜６ｂとゲート電極６ａをマスクとして、たとえばドーズ量１×１０¹⁵ａｔｏｍ／ｃｍ²、加速エネルギ６０ＫｅＶにてボロンを注入することにより、領域３に位置する不純物領域４ａａにはｐ型の薄膜トランジスタのソース領域およびドレイン領域となる不純物領域４ａｄ，４ａｅが形成される。このとき、領域Ｒ１および領域Ｒ２はクロム膜６ｂによって覆われているため、これらの領域Ｒ１，Ｒ２にはボロンは注入されない。

次に、図８３に示すように、所定の写真製版を行なうことにより領域Ｒ１、領域Ｒ２ではゲート電極をパターニングするためのレジストパターン６６ａ，６６ｂがそれぞれ形成されるとともに、領域Ｒ３では、領域Ｒ３を覆うレジストパターン６６ｃが形成される。

このとき、レジストパターン６６ａは不純物領域４ａｂ，４ａｃと平面的にオーバラップするように形成され、特に、レジストパターン６６ａとドレイン側に位置する不純物領域４ａｃとのチャネル長方向の重なり長さが、レジストパターン６６ａとソース側に位置する不純物領域４ａｂとのチャネル長方向の重なり長さよりも長くなるように形成される。このレジストパターン６６ａと不純物領域４ａｂ，４ａｃとが平面的にオーバラップする部分がＧＯＬＤ領域となる。

レジストパターン６６ａ，６６ｂ，６６ｃをマスクとしてクロム膜６ｂにエッチングを施すことにより、領域Ｒ１および領域Ｒ２ではゲート電極６ａがそれぞれ形成される。このとき、領域Ｒ３に形成されたゲート電極６ａは、レジストパターン６６ｃによって覆われているためエッチングが施されることはない。その後、アッシングと薬液処理を施すことで、レジストパターン６６ａ，６６ｂ，６６ｃが除去される。

次に、図８４に示すように、所定の写真製版処理を施すことによりＲ３領域を覆うレジストパターン６７が形成される。次に、ゲート電極６ａおよびレジストパターン６７をマスクとして、たとえばドーズ量１×１０¹⁴ａｔｏｍ／ｃｍ²、加速エネルギ８０ＫｅＶにてリンを注入することにより、領域Ｒ１に位置する残された不純物領域４ａｂ，４ａｃの部分には、ｎ型ＧＯＬＤ構造の薄膜トランジスタのソース領域となる不純物領域４ａｄおよびドレイン領域となる不純物領域４ａｅがそれぞれ形成される。

また、領域Ｒ２に位置する残された不純物領域４ａｂ，４ａｃには、ｎ型ＳＤ構造の薄膜トランジスタのソース領域となる不純物領域４ａｄおよびドレイン領域となる不純物領域４ａｅがそれぞれ形成される。このとき、領域Ｒ３はレジストパターン６７によって覆われているため、領域Ｒ３にはリンは注入されない。その後、アッシングと薬液処理を施すことで、レジストパターン６７が除去される。

その後、前述した図７７に示す工程と同様の工程を経て、図８５に示すように、ガラス基板１上にシリコン酸化膜からなる層間絶縁膜７が形成され、その層間絶縁膜７に領域Ｒ１〜Ｒ３にそれぞれ位置する不純物領域４ａｄの表面を露出するコンタクトホール７ａと、不純物領域４ａｅの表面を露出するコンタクトホール７ｂとがそれぞれ形成される。そのコンタクトホール７ａ，７ｂを充填するように、領域Ｒ１〜Ｒ３のそれぞれにおいてソース電極８ａとドレイン電極８ｂが形成される。

以上のようにして、領域Ｒ１ではｎ型ＧＯＬＤ構造の薄膜トランジスタＴ４が形成され、領域Ｒ２ではｎ型ＳＤ構造の薄膜トランジスタＴ５が形成され、領域Ｒ３では通常のｐ型の薄膜トランジスタＴ６が形成される。

ｎ型ＧＯＬＤ構造の薄膜トランジスタＴ４では、不純物領域４ａｄがソース領域４５となり、不純物領域４ａｅがドレイン領域４６となり、不純物領域４ａｂ，４ａｃがＧＯＬＤ領域４１，４２となり、不純物領域４ａｆ，４ａｇがＬＤＤ領域４３，４４となる。特に、ＧＯＬＤ領域４１，４２では、ドレイン側に位置するＧＯＬＤ領域４２のチャネル長方向の長さが、ソース側に位置するＧＯＬＤ領域４１のチャネル長方向の長さよりも長くなるように設定されている。

また、ｎ型ＳＤ構造の薄膜トランジスタＴ５では、不純物領域４ａｄがソース領域４５となり、不純物領域４ａｅがドレイン領域４６となる。そして、ｐ型の薄膜トランジスタＴ６では、不純物領域４ａｄがソース領域４５となり、不純物領域４ａｅがドレイン領域４６となる。

上述した液晶表示装置では、ＧＯＬＤ構造の薄膜トランジスタとＳＤ構造の薄膜トランジスタは、それぞれの特性に合わせて所定のレイアウトに基づいて適切に配置される。たとえば論理回路のような耐圧が要求されない回路部には、ＳＤ構造の薄膜トランジスタが採用される。また、液晶駆動回路や画素部（薄膜トランジスタ）のように耐圧が要求される回路部にはＧＯＬＤ構造の薄膜トランジスタが採用される。

しかも、ＧＯＬＤ構造の薄膜トランジスタに比べてＬＤＤ構造の薄膜トランジスタのサイズは小さい。そのため、ＬＤＤ構造の薄膜トランジスタを適切に配置することにより、液晶表示装置において回路部の占める面積が増大するのを最小限に抑えることができる。

ここで、そのＧＯＬＤ構造の薄膜トランジスタとＳＤ構造の薄膜トランジスタのゲート部分の占有面積の比較を具体的に行なう。まず、ＧＯＬＤ構造の薄膜トランジスタのゲート幅を１０μｍ、実効ゲート長を５μｍ、ドレイン側のＧＯＬＤ領域４２のオーバラップ長を１．５μｍ、ソース側のＧＯＬＤ領域４１のオーバラップ長を０．５μｍ、チャネル長方向のゲート電極６ａの幅を７μｍとする。一方、ＳＤ構造の薄膜トランジスタのゲート幅を１０μｍ、実効ゲート長を５μｍとする。

この場合には、図８６に示すように、本発明に係るＧＯＬＤ構造の薄膜トランジスタのゲート占有面積は約７０μｍ²であるのに対して、従来のＳＤ構造の薄膜トランジスタの占有面積は約５０μｍ²であり、ＳＤ構造の薄膜トランジスタのゲート占有面積は、ＧＯＬＤ構造の薄膜トランジスタのゲートの占有面積の約７０％であることがわかる。

液晶表示装置においては、特に、論理回路部が占める面積が比較的大きい。そこで、その論理回路の部分にＳＤ構造の薄膜トランジスタを採用することで、回路部の占有面積が増大するのを最小限に抑えることができる。

このように液晶表示装置においては、各回路部に要求される耐圧特性等に見合うように、ＧＯＬＤ構造の薄膜トランジスタあるいはＳＤ構造の薄膜トランジスタ等を適切に配設することで、液晶表示装置の能力を最大限に引き出すことができるとともに、回路部の占有面積の増大を最小限に抑えることができる。

また、上述した液晶表示装置の製造方法では、注入用マスクとなるレジストパターン（図８０）を形成するためのマスクを１枚追加するだけで、ＧＯＬＤ構造の薄膜トランジスタを、他の種類の異なるＬＤＤ構造の薄膜トランジスタや通常の薄膜トランジスタとともに同時に形成することができる。

なお、実施の形態１３，１４において説明した液晶表示装置では、ＧＯＬＤ構造の薄膜トランジスタとしてソース側とドレイン側の双方にＧＯＬＤ領域を備えた薄膜トランジスタを例に挙げて説明したが、たとえば、ドレイン側にだけＧＯＬＤ領域を備えた薄膜トランジスタを採用してもよい。

また、領域３では通常のｐ型薄膜トランジスタを形成する場合を例に挙げて説明したが、必要に応じてＬＤＤ構造の薄膜トランジスタやＧＯＬＤ構造の薄膜トランジスタ、あるいは、ＬＤＤ構造とＧＯＬＤ構造とを合わせた構造の薄膜トランジスタを形成してもよい。これにより、ｐ型薄膜トランジスタの耐圧を向上することができる。

なお、上述した各実施の形態では、薄膜トランジスタとしてソース領域およびドレイン領域等が形成される半導体層上にゲート絶縁膜を介在させてゲート電極が形成された、いわゆるプレーナ構造の薄膜トランジスタを例に挙げて説明した。

本発明に係るＧＯＬＤ構造の薄膜トランジスタとしては、このようなプレーナ構造の薄膜トランジスタに限られず、ゲート電極上にゲート絶縁膜を介在させてソース領域およびドレイン領域等となる半導体層を形成した、いわゆる逆スタガ構造の薄膜トランジスタであってもよい。

このような逆スタガ構造の薄膜トランジスタにおいても、ゲート電極における一方側部を含む平面が半導体層と交わる部分からチャネル領域までの、ゲート電極と一方のＧＯＬＤ領域とが対向してオーバラップしている部分のチャネル長方向のＧＯＬＤ長（第１オーバラップ長さ）よりも、ゲート電極の他方側部を含む平面が半導体層と交わる部分からチャネル領域までの、ゲート電極と他方のＧＯＬＤ領域とが対向してオーバラップしている部分のチャネル長方向のＧＯＬＤ長（第２オーバラップ長さ）が長くなるように形成されていることで、プレーナ型の薄膜トランジスタの場合と同様に、ソース・ドレイン耐圧を損なうことなく、薄膜トランジスタの寄生容量を低減することができる。

また、このような逆スタガ構造の薄膜トランジスタでは、先にゲート電極が形成され、そのゲート電極上にゲート絶縁膜を介在させて半導体層が形成される。そして、その半導体層に対し、ゲート電極の位置との関係でたとえばレジストパターン等の所定の注入マスクを形成してイオン注入を行なうことによって、プレーナ構造の薄膜トランジスタと同様に、所定のＧＯＬＤ領域、ＬＤＤ領域、ソース領域およびドレイン領域が形成されることになる。

本発明の実施の形態１に係る半導体装置の断面図である。 同実施の形態において、図１に示す半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、薄膜トランジスタのソース・ドレイン耐圧の結果を示す図である。 同実施の形態において、ソース・ドレイン耐圧とドレイン側のオーバラップ長との関係を示すグラフである。 同実施の形態に係る変形例４において、ソース側のオーバラップ長と電圧変化の充電時の電圧に対する割合の関係を示すグラフである。 本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、薄膜トランジスタのソース・ドレイン耐圧の結果を示す図である。 本発明の実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、薄膜トランジスタのソース・ドレイン耐圧の結果を示す図である。 本発明の実施の形態４に係る半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図２６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、薄膜トランジスタのソース・ドレイン耐圧の結果を示す図である。 本発明の実施の形態５に係る半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図３０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、薄膜トランジスタのソース・ドレイン耐圧の結果を示す図である。 本発明の実施の形態６に係る半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図３５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、薄膜トランジスタのソース・ドレイン耐圧の結果を示す図である。 本発明の実施の形態７に係る半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図３９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、薄膜トランジスタのソース・ドレイン耐圧の結果を示す図である。 本発明の実施の形態８に係る半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図４４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、薄膜トランジスタのソース・ドレイン耐圧の結果を示す図である。 本発明の実施の形態９に係る半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図４８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図５０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図５１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、薄膜トランジスタのソース・ドレイン耐圧の結果を示す図である。 本発明の実施の形態１０に係る半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図５４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図５５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図５６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、薄膜トランジスタのソース・ドレイン耐圧の結果を示す図である。 本発明の実施の形態１１に係る半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図５９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図６０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図６１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図６２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、薄膜トランジスタのソース・ドレイン耐圧の結果を示す図である。 本発明の実施の形態１２に係る半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図６５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図６６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図６７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、薄膜トランジスタのソース・ドレイン耐圧の結果を示す図である。 本発明の実施の形態１３に係る液晶表示装置の構成を示すブロック図である。 同実施の形態において、図７０に示す液晶表示装置の製造方法の一工程を示す断面図である。 同実施の形態において、図７１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図７２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図７３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図７４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図７５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図７６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、薄膜トランジスタのゲート占有面積を示す図である。 本発明の実施の形態１４に係る液晶表示装置の製造方法の一工程を示す断面図である。 同実施の形態において、図７９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図８０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図８１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図８２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図８３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図８４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、薄膜トランジスタのゲート占有面積を示す図である。

符号の説明

１ ガラス基板、２ シリコン窒化膜、３ シリコン酸化膜、４ 非晶質シリコン膜、４ａａ，４ａｂ，４ａｃ，４ａｄ，４ａｅ，４ａｆ，４ａｇ 不純物領域、５ ゲート絶縁膜、６ クロム膜、６ａ ゲート電極、７ 層間絶縁膜、７ａ，７ｂ コンタクトホール、８ａ ソース電極、８ｂ ドレイン電極、２１ 表示部、２２ 画素、２３ 画素部薄膜トランジスタ、２４ 画素電極、２５ 保持容量、２６ 共通電極、２７ 走査線、２８ 走査線駆動回路部、２９ データ線、３０ データ線駆動回路部、４０ チャネル領域、４１，４２ ＧＯＬＤ領域、４３，４４ ＬＤＤ領域、４５ ソース領域、４６ ドレイン領域。

Claims (12)

1. 半導体層、絶縁膜および電極を有して所定の基板上に形成された半導体素子を含む半導体装置であって、
   前記半導体素子は、
   前記半導体層に形成され、所定の不純物濃度を有する第１不純物領域と、
   前記第１不純物領域と距離を隔てて前記半導体層に形成され、所定の不純物濃度を有する第２不純物領域と、
   前記第１不純物領域と前記第２不純物領域との間に位置する前記半導体層の部分に前記第１不純物領域および前記第２不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有するチャネルとなるチャネル領域と、
   前記第１不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域と接するように形成され、前記第１不純物領域よりも低い不純物濃度を有する第３不純物領域と、
   前記第２不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域に接するように形成され、前記第２不純物領域よりも低い不純物濃度を有する第４不純物領域と
   を有する第１素子を備え、
   前記第１素子では、
   前記電極は、対向する一方側部および他方側部を有して、前記チャネル領域、前記第３不純物領域の部分および前記第４不純物領域の部分と対向するようにオーバラップして形成され、
   前記第１絶縁膜は前記半導体層と前記電極とにそれぞれ接するように前記半導体層と前記電極との間に形成され、
   前記一方側部を含む平面が前記半導体層と交わる部分から前記チャネル領域までの、前記電極と前記第３不純物領域とが対向してオーバラップしている部分のチャネル長方向の第１オーバラップ長さよりも、前記他方側部を含む平面が前記半導体層と交わる部分から前記チャネル領域までの、前記電極と前記第４不純物領域とが対向してオーバラップしている部分のチャネル長方向の第２オーバラップ長さが長くなるように形成された、半導体装置。
2. 前記第２オーバラップ長の長さは、０．５μｍ以上２．５μｍ以下である、請求項１記載の半導体装置。
3. 前記第１オーバラップ長の長さは、１．０μｍ以下である、請求項１または２に記載の半導体装置。
4. 前記第１オーバラップ長の長さと前記第２オーバラップ長の長さとの差は０．６μｍ以上である、請求項１〜３のいずれかに記載の半導体装置。
5. 半導体層、絶縁膜および電極を有して所定の基板上に形成された半導体素子を含む半導体装置であって、
   前記半導体素子は、
   前記半導体層に形成され、所定の不純物濃度を有する第１不純物領域と、
   前記第１不純物領域と距離を隔てて前記半導体層に形成され、所定の不純物濃度を有する第２不純物領域と、
   前記第１不純物領域と前記第２不純物領域との間に位置する前記半導体層の部分に前記第２不純物領域と距離を隔てて形成され、所定のチャネル長を有するチャネルとなるチャネル領域と、
   前記第２不純物領域と前記チャネル領域との間に位置する前記半導体層の部分に前記チャネル領域に接するように形成され、前記第２不純物領域よりも低い不純物濃度を有する第３不純物領域と
   を有する第１素子を備え、
   前記第１素子では、
   前記電極は、対向する一方側部および他方側部を有して、前記チャネル領域および前記第３不純物領域の部分と対向するようにオーバラップして形成され、
   前記第１絶縁膜は、前記半導体層と前記電極とにそれぞれ接するように前記半導体層と前記電極との間に形成され、
   前記第１不純物領域と前記チャネル領域との接合部および前記一方側部は略同一平面上に位置するとともに、前記他方側部を含む面が前記半導体層と交わる部分までの、前記電極と前記第３不純物領域とが対向してオーバラップしている部分のチャネル長方向の長さが所定の長さを有するように形成された、半導体装置。
6. 前記オーバラップ長さは、０．５μｍ以上２．５μｍ以下である、請求項５記載の半導体装置。
7. 前記基板上に形成された第２絶縁膜を備え、
   前記半導体層は前記第２絶縁膜上に形成された、請求項１〜６のいずれかに記載の半導体装置。
8. 前記半導体層は、多結晶シリコンおよびアモルファスシリコンのいずれかである、請求項１〜７のいずれかに記載の半導体装置。
9. 前記基板はガラス基板を含む、請求項１〜８のいずれかに記載の半導体装置。
10. 前記半導体素子は複数形成されて、
    前記半導体素子は、
    前記半導体層に形成され、所定の不純物濃度を有する第５不純物領域、
    前記第５不純物領域と距離を隔てて前記半導体層に形成され、所定の不純物濃度を有する第６不純物領域、
    前記第５不純物領域と前記第６不純物領域との間に位置する前記半導体層の部分に前記第５不純物領域および前記第６不純物領域とそれぞれ距離を隔てて形成され、所定のチャネル長を有するチャネル領域となるチャネル領域、
    前記第５不純物領域から前記チャネル領域にわたって形成され、前記第５不純物領域よりも低い不純物濃度を有する第７不純物領域および
    前記第６不純物領域から前記チャネル領域にわたって形成され、前記第６不純物領域よりも低い不純物濃度を有する第８不純物領域
    を有する第２素子と、
    前記半導体層に形成され、所定の不純物濃度を有する第９不純物領域、
    前記第９不純物領域と距離を隔てて前記半導体層に形成され、所定の不純物濃度を有する第１０不純物領域および
    前記第９不純物領域と前記第１０不純物領域との間に位置する前記半導体層の部分に形成され所定のチャネル長を有するチャネル領域となるチャネル領域
    を有する第３素子と
    の少なくともいずれかをさらに含み、
    前記第２素子では、
    前記電極は、対向する一方側部および他方側部を有して、前記チャネル領域の全体と対向するようにオーバラップして形成され、
    前記第７不純物領域と前記チャネル領域との接合部および前記一方側部は略同一平面上に位置するとともに、前記第８不純物領域と前記チャネル領域との接合部および前記他方側部は略同一平面上に位置するように形成され、
    前記第３素子では、
    前記電極は、対向する一方側部および他方側部を有して、前記チャネル領域の全体と対向するようにオーバラップして形成され、
    前記第９不純物領域と前記チャネル領域との接合部および前記一方側部は略同一平面上に位置するとともに、前記第１０不純物領域と前記チャネル領域との接合部および前記他方側部は略同一平面上に位置するように形成された、請求項１〜９のいずれかに記載の半導体装置。
11. 主表面を有する基板上に電極を形成する工程と、
    前記基板上に所定の半導体層を形成する工程と、
    前記電極を形成する工程と前記半導体層を形成する工程との間に前記基板上に絶縁膜を形成する工程と、
    前記半導体層を横切るように第１のマスク材を形成する工程と、
    前記第１のマスク材をマスクとして前記半導体層に所定導電型の不純物イオンを導入することにより、前記マスク材の直下に位置する前記半導体層の部分をチャネル領域とし、前記マスク材を挟んで一方と他方とに位置する前記半導体層の部分に所定の不純物濃度を有する１対の第１不純物領域を形成する工程と、
    前記チャネル領域の全体および１対の前記第１不純物領域のそれぞれの部分を覆う第２のマスク材を前記半導体層上に形成する工程と、
    前記第２のマスク材をマスクとして、前記半導体層に所定導電型の不純物イオンを導入することにより、前記チャネル領域を挟んで一方の側と他方の側とに位置する前記第１不純物領域の部分に所定の前記不純物濃度よりも高い不純物濃度を有する１対の第２不純物領域を形成する工程と
    を備え、
    前記電極を形成する工程では、前記電極は対向する一方側部と他方側部を有して、前記チャネル領域の全体および１対の前記第１不純物領域のそれぞれの部分と前記電極とがオーバラップして対向するように形成され、
    前記電極の前記一方側部を含む平面が１対の前記第１不純物領域の一方の領域と交わる部分から前記チャネル領域までの距離よりも、前記電極の前記他方側部を含む平面が１対の前記第１不純物領域の他方の領域と交わる部分から前記チャネル領域までの距離が長くなるように形成される、半導体装置の製造方法。
12. 主表面を有する基板上に電極を形成する工程と、
    前記基板上に所定の半導体層を形成する工程と、
    前記電極を形成する工程と前記半導体層を形成する工程との間に前記基板上に絶縁膜を形成する工程と、
    前記半導体層を横切るように第１のマスク材を形成する工程と、
    前記第１のマスク材をマスクとして前記半導体層に所定導電型の不純物イオンを導入することにより、前記マスク材の直下に位置する前記半導体層の部分をチャネル領域とし、前記マスク材を挟んで一方と他方とに位置する前記半導体層の部分に所定の不純物濃度を有する１対の第１不純物領域を形成する工程と、
    前記チャネル領域の全体を覆うとともに、１対の前記第１不純物領域のうちの一方の領域を覆わずに他方の領域の部分を覆う第２のマスク材を前記半導体層上に形成する工程と、
    前記第２のマスク材をマスクとして、前記半導体層に所定導電型の不純物イオンを導入することにより、前記チャネル領域を挟んで一方の側と他方の側とに位置する前記第１不純物領域の部分に所定の前記不純物濃度よりも高い不純物濃度を有する１対の第２不純物領域を形成する工程と
    を備え、
    前記電極を形成する工程では、前記電極は対向する一方側部と他方側部を有して、前記チャネル領域の全体と１対の前記第１不純物領域の他方の領域の部分と前記電極とがオーバラップして対向するように形成され、
    前記電極の前記一方側部および前記チャネル領域と１対の前記第２不純物領域の一方の領域との接合部が同一平面上に位置し、前記電極の前記他方側部を含む平面が前記第１不純物領域の他の領域と交わる部分から前記チャネル領域まで所定の距離を有するように形成される、半導体装置の製造方法。

Images