JP2005223308A

JP2005223308A - 半導体装置および半導体装置モジュール

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Publication number: JP2005223308A
Application number: JP2004262033A
Authority: JP
Inventors: Koji Sakata; 浩司坂田; Tomonori Tanaka; 智典田中
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2004-01-06
Filing date: 2004-09-09
Publication date: 2005-08-18
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Abstract

【課題】シャント抵抗を使用せずに短絡保護機能を実現した半導体装置および当該半導体装置を内蔵したＩＰＭを提供する。
【解決手段】絶縁ゲート型トランジスタであるトランジスタ１２のゲート電極には、制御装置ＬＩＣの制御信号出力端子Ｕ_OUTから制御出力信号が与えられるが、絶縁ゲート型トランジスタでは、当該トランジスタが短絡状態になると制御出力信号にも影響が及び、正常動作状態とは異なった信号波形となる。これを利用し、絶縁ゲート型トランジスタの制御出力信号をモニターすることで短絡状態を検知し、短絡状態になった場合には、強制的に当該制御出力信号を停止することで、絶縁ゲート型トランジスタの短絡保護を行う。
【選択図】図２

Description

本発明は半導体装置および半導体装置モジュールに関し、特にＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの絶縁ゲート型のスイッチングデバイスの短絡保護機能を備えた半導体装置および半導体装置モジュールに関する。

ＩＧＢＴなどの絶縁ゲート型のスイッチングデバイスと、当該スイッチングデバイスの駆動制御を行う制御回路とがパッケージングされた半導体装置は、ＩＰＭ（Intelligent Power Module）と呼称されるが、従来のＩＰＭではパッケージの外部に、スイッチングデバイスの主電源端子間に流れる主電流を検出するシャント抵抗を接続し、主電流をモニターすることで短絡保護を行っていた。

例えば、特許文献１においては、パッケージの外部において、主電源端子間に流れる直流電流を検出するシャント抵抗が接続された構成が開示されており、パッケージにはシャント抵抗にかかる電圧を検出するための電流検出端子が設けられていた。

特開2002-247857号公報（図１）

上述のように従来のＩＰＭでは、パッケージの外部に設けたシャント抵抗によってスイッチングデバイスの主電流を検出することで短絡保護を行っていたので、シャント抵抗にかかる電圧を検出するための電流検出端子が必要であった。

また、シャント抵抗および電流検出端子に入るノイズを除去するために、ＣＲフィルターなどのフィルター回路をパッケージの外部に設ける必要があり、装置が大型化する可能性があった。

また、シャント抵抗を設けることで、スイッチングデバイスの接地側主電極から接地端子までの配線長が長くなると、スイッチングデバイスのスイッチングに伴う電圧サージが大きくなり、誤動作を起こす可能性もあった。

本発明は上記のような問題点を解消するためになされたもので、シャント抵抗を使用せずに短絡保護機能を実現した半導体装置および当該半導体装置を内蔵したＩＰＭを提供することを目的とする。

本発明に係る請求項１記載半導体装置は、制御入力信号に基づいて制御出力信号を生成して絶縁ゲート型トランジスタの駆動制御を行う半導体装置であって、前記制御出力信号を出力するドライバと、前記制御出力信号を検出し、前記制御出力信号が前記絶縁ゲート型トランジスタの導通を指示してから所定期間経過するまでの間に、前記制御出力信号の検出電圧が所定の基準電圧を越える場合には、前記制御出力信号を強制的に停止するように前記ドライバを制御する短絡保護回路とを備えている。

本発明に係る請求項６記載の半導体装置モジュールは、高電位の第１の主電源端子と低電位の第２の主電源端子との間に直列に介挿され、相補的に動作する少なくとも１組の第１および第２の絶縁ゲート型トランジスタと、高電位側の前記第１の絶縁ゲート型トランジスタの駆動制御を行う第１の制御装置と、低電位側の前記第２の絶縁ゲート型トランジスタの駆動制御を行う第２の制御装置とを備え、前記少なくとも１組の第１および第２の絶縁ゲート型トランジスタ、前記第１および第２の制御装置がパッケージに樹脂封止され、前記第２の制御装置として、請求項２または請求項３記載の前記半導体装置を使用する。

本発明に係る請求項７記載の半導体装置モジュールは、高電位の第１の主電源端子と低電位の第２の主電源端子との間に直列に介挿され、相補的に動作する少なくとも１組の第１および第２の絶縁ゲート型トランジスタと、高電位側の前記第１の絶縁ゲート型トランジスタの駆動制御を行う第１の制御装置と、低電位側の前記第２の絶縁ゲート型トランジスタの駆動制御を行う第２の制御装置とを備え、前記少なくとも１組の第１および第２の絶縁ゲート型トランジスタ、前記第１および第２の制御装置がパッケージに樹脂封止され、前記第１の制御装置として、請求項４記載の前記半導体装置を使用する。

本発明に係る請求項１記載の半導体装置によれば、絶縁ゲート型トランジスタの制御出力信号を検出し、制御出力信号が絶縁ゲート型トランジスタの導通を指示してから所定期間経過するまでの間に、制御出力信号の検出電圧が所定の基準電圧を越える場合には、制御出力信号を強制的に停止するようにドライバを制御する短絡保護回路を備えるので、短絡保護のための構成を簡単化できる。

本発明に係る請求項６記載の半導体装置モジュールによれば、低電位側の絶縁ゲート型トランジスタの制御出力信号をモニターすることで短絡状態を検知し、絶縁ゲート型トランジスタが短絡状態になった場合には、強制的に制御出力信号を停止する第２の制御装置を内蔵するので、パッケージの外部にシャント抵抗を設けることが不要となる。このため、パッケージにも第２の制御装置にもシャント抵抗の電圧を測定するための電流検出端子が不要となり、モジュールを小型化することができるとともに、シャント抵抗および電流検出端子に入るノイズを除去するためのフィルター回路も不要となって、装置を全体的に小型化することができる。また、シャント抵抗が不要となるので、絶縁ゲート型トランジスタの接地側主電極から接地端子までの配線長さを短くでき、スイッチングに伴う電圧サージを低減できる。

本発明に係る請求項７記載の半導体装置モジュールによれば、高電位側の絶縁ゲート型トランジスタの制御出力信号をモニターすることで短絡状態を検知し、絶縁ゲート型トランジスタが短絡状態になった場合には、強制的に制御出力信号を停止する第２の制御装置を内蔵するので、パッケージの外部にシャント抵抗を設けることが不要となる。このため、パッケージにシャント抵抗の電圧を測定するための電流検出端子が不要となり、モジュールを小型化することができるとともに、シャント抵抗および電流検出端子に入るノイズを除去するためのフィルター回路も不要となって、装置を全体的に小型化することができる。また、シャント抵抗が不要となるので、絶縁ゲート型トランジスタの接地側主電極から接地端子までの配線長さを短くでき、スイッチングに伴う電圧サージを低減できる。

＜本発明を適用したＩＰＭの構成例＞
図１に本発明を適用したＩＰＭ（Intelligent Power Module）の一例として、インバータモジュール１００の内部構成を説明する。なお、インバータモジュール１００は、パッケージＰＧの２つの長手側面に、それぞれ１列に端子列が設けられたＤＩＰ（Dual-In-line Package）構造となっている。

図１に示すように、電源ＰＳに接続され、主電源端子となるＰ−Ｎ端子間（高電位の主電源端子Ｐと低電位の主電源端子Ｎとの間）に、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの絶縁ゲート型スイッチングデバイスであるトランジスタ１１および１２、２１および２２、３１および３２（何れもＮチャネル型）の組がトーテムポール接続され、それぞれの接続ノードがパッケージＰＧのＵ相、Ｖ相、Ｗ相の出力端子Ｕ、Ｖ、Ｗに接続されている。なお、出力端子Ｕ、Ｖ、Ｗには、例えば３相モータＭの各相が接続される。

また、トランジスタ１１、１２、２１、２２、３１および３２には、それぞれフリーホイールダイオード１１１、１２１、２１１、２２１、３１１および３２１が逆並列接続されている。

そして、高電位側デバイスであるトランジスタ１１、２１および３１をそれぞれ制御するため、制御装置ＨＩＣ１、ＨＩＣ２およびＨＩＣ３が配設されている。なお、制御装置ＨＩＣ１〜ＨＩＣ３は、いわゆるＨＶＩＣ（高電圧集積回路：High Voltage Integrated Circuit）であり、機能的に同じものであるので、端子符号は同じものとする。

トランジスタ１１、２１および３１の各々のゲート電極には、制御装置ＨＩＣ１、ＨＩＣ２およびＨＩＣ３のそれぞれの制御信号出力端子ＨＯから制御出力信号が与えられる構成となっている。

また、制御装置ＨＩＣ１〜ＨＩＣ３の各基準電位端子Ｖ_Sは、それぞれ出力端子Ｕ、Ｖ、Ｗに接続されるとともに、パッケージＰＧの基準電位端子Ｖ_UFS、Ｖ_VFS、Ｖ_WFSに接続されている。また、制御装置ＨＩＣ１〜ＨＩＣ３の各駆動電圧端子Ｖ_Bは、それぞれパッケージＰＧの駆動電圧端子Ｖ_UFB、Ｖ_VFB、Ｖ_WFBに接続されている。なお、駆動電圧端子Ｖ_Bは、高電位側の駆動電圧ＶＢを各ＨＶＩＣ内に供給する端子であり、基準電位端子Ｖ_Sは、高電位側の基準電位ＶＳを各ＨＶＩＣ内に供給する端子である。

また、制御装置ＨＩＣ１〜ＨＩＣ３は、何れも駆動電圧端子Ｖ_CC、接地端子ＣＯＭ、制御信号入力端子ＩＮを有している。

そして、制御装置ＨＩＣ１〜ＨＩＣ３の各駆動電圧端子Ｖ_CCは、それぞれパッケージＰＧの駆動電圧端子Ｖ_P1、Ｖ_P2およびＶ_P3に接続され、各接地端子ＣＯＭはパッケージＰＧの接地端子Ｖ_NCに共通に接続されている。

また、制御装置ＨＩＣ１〜ＨＩＣ３の各制御信号入力端子ＩＮは、それぞれパッケージＰＧの制御信号入力端子Ｕ_P、Ｖ_PおよびＷ_Pに接続されている。

また、インバータモジュール１００内には、低電位側デバイスであるトランジスタ１２、２２および３２を制御するため、制御装置ＬＩＣが配設されている。なお、制御装置ＬＩＣは、いわゆるＬＶＩＣ（低電圧集積回路：Low Voltage Integrated Circuit）である。

トランジスタ１２、２２および３２の各ゲート電極には、それぞれ制御装置ＬＩＣの制御信号出力端子Ｕ_OUT、Ｖ_OUTおよびＷ_OUTから制御出力信号が与えられる構成となっている。

また、制御装置ＬＩＣの基準電位端子Ｖ_NOは、パッケージＰＧの低電位側の主電源端子Ｎに接続されている。なお、基準電位端子Ｖ_NOは低電位側の基準電位（接地電位）を制御装置ＬＩＣ内に供給する端子である。

また、制御装置ＬＩＣは、トランジスタ１２、２２および３２のそれぞれを制御するための制御出力信号が与えられる制御信号入力端子Ｕ_IN、Ｖ_INおよびＷ_INを有するとともに、駆動電圧端子Ｖ_CC、フォールト端子Ｆ_O、短絡等の異常事態が発生してから、保護動作を解除するまでの時間を設定するエラー出力時間設定端子ＣＦ_O、接地端子ＧＮＤを有している。

そして、制御装置ＬＩＣの駆動電圧端子Ｖ_CC、フォールト端子Ｆ_O、エラー出力時間設定端子ＣＦ_Oおよび接地端子ＧＮＤは、それぞれパッケージＰＧの駆動電圧端子Ｖ_N1、フォールト端子ＦＯ、エラー出力時間設定端子ＣＦＯおよび接地端子Ｖ_NCに接続されている。

また、制御装置ＬＩＣの制御信号入力端子Ｕ_IN、Ｖ_INおよびＷ_INは、それぞれパッケージＰＧの制御信号入力端子Ｕ_N、Ｖ_NおよびＷ_Nに接続されている。

以上説明したインバータモジュール１００は、従来は必要であったシャント抵抗およびシャント抵抗を接続する電流検出端子を有さず、短絡保護機能は、モジュール内のＬＶＩＣあるいはＨＶＩＣが備える構成となっている。

以下、本発明に係る実施の形態１および２のそれぞれにおいて、短絡保護機能をＬＶＩＣおよびＨＶＩＣが備える場合について説明する。

＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
本発明に係る実施の形態１として、図２に短絡保護機能を備える制御装置ＬＩＣの構成を示す。なお、図２においては制御装置ＬＩＣのうち、トランジスタ１２のスイッチング制御を行う回路を例に採って説明する。

図２に示すように、トランジスタ１２のゲート電極には、制御装置ＬＩＣの制御信号出力端子Ｕ_OUTから制御出力信号が与えられるが、絶縁ゲート型トランジスタでは、当該トランジスタが短絡状態になると制御出力信号にも影響が及び、正常動作状態とは異なった信号波形となる。本発明はこの現象に着目したものであり、絶縁ゲート型トランジスタの制御出力信号をモニターすることで短絡状態を検知し、短絡状態になった場合には、強制的に当該制御出力信号を停止することで、絶縁ゲート型トランジスタの短絡保護を行うものである。

具体的には、絶縁ゲート型トランジスタの制御出力信号、すなわち駆動電圧ＶＣＣと接地電位ＧＮＤとの間に直列に接続されたＰチャネルＭＯＳトランジスタ４およびＮチャネルＭＯＳトランジスタ５で構成されるゲートドライバＧＤの出力信号を、制御出力信号Ｓ３としてトランジスタ１２のゲート電極に与えるとともに、制御出力信号Ｓ３の検出電圧としてコンパレータ２の＋側入力端子にも入力し、コンパレータ２において、−側入力端子に与えられる基準電圧Ｖ１との比較を行って比較結果を比較結果信号Ｓ４として出力する。なお、コンパレータ２の＋側入力ラインに介挿された抵抗Ｒ１および、当該＋側入力ラインと接地電位ＧＮＤとの間に介挿されたキャパシタＣ１はノイズフィルターを構成する。

ここで、基準電圧Ｖ１供給のための構成としては、例えば図２に示すように、定電流源ＣＳとツェナーダイオードＺＤとを用いた簡単な構成を採ることができ、ツェナーダイオードＺＤのツェナー電圧特性を用いて駆動電圧ＶＣＣを所望の電圧にクランプすることで基準電圧Ｖ１を得ることができる。

一方、トランジスタ１２の制御のために、制御信号入力端子Ｕ_INを介して外部から与えられる制御入力信号Ｓ１は、インバータ回路Ｇ３、ＮＯＲ回路Ｇ４およびインバータ回路Ｇ５を経由してゲートドライバＧＤに与えられるとともに、ワンショットパルス発生回路１にも与えられる。

ワンショットパルス発生回路１は、制御入力信号Ｓ１の立ち上がりのタイミングに合わせて立ち上がり、予め定めた所定期間だけ高電位（「Ｈ」）状態を維持するパルス信号Ｓ２を単発的に出力する回路である。

ここで、ワンショットパルス発生回路１の構成例および動作について、図３および図４を用いて説明する。

図３に示すように、ワンショットパルス発生回路１は、直列に接続された４個のインバータ回路Ｇ１１、Ｇ１２、Ｇ１３およびＧ１４と、インバータ回路Ｇ１１〜Ｇ１４とは並列に配設されたインバータ回路Ｇ１５と、インバータ回路Ｇ１４およびＧ１５の出力を受けるＯＲ回路Ｇ１６と、ＯＲ回路Ｇ１６の出力を受けるインバータ回路Ｇ１７と、インバータ回路Ｇ１１とＧ１２との接続点と接地電位ＧＮＤとの間および、インバータ回路Ｇ１２とＧ１３との接続点と接地電位ＧＮＤとの間にそれぞれ配設されたキャパシタＣ１１およびＣ１２を有している。

図３においては、インバータ回路Ｇ１１およびＧ１５の信号入力部をＡ点、インバータ回路Ｇ１４の出力点をＢ点、インバータ回路Ｇ１５の出力点をＣ点、インバータ回路Ｇ１７の出力点をＤ点とし、各点での信号状態を図４に示している。

なお、図４に示すＡ点におけるパルス信号は、ワンショットパルス発生回路１に与えられる制御入力信号Ｓ１に相当する。

インバータ回路Ｇ１１に入力されたパルス信号は、インバータ回路Ｇ１２およびＧ１３を経るうちに、キャパシタＣ１１の存在により遅延が発生し、図４に示すようにＢ点では大幅に遅延した信号となる。

一方、インバータ回路Ｇ１５に入力されたパルスは、Ｃ点において反転されて出力されるが遅延は発生していない。従って、Ｂ点およびＣ点での信号をＯＲ回路Ｇ１６に入力し、ＯＲ回路Ｇ１６の出力をインバータ回路Ｇ１７に入力すると、Ｄ点では信号遅延幅に相当するパルス幅を有するワンショットパルスが得られることになる。

このように、ワンショットパルス発生回路１に、パルス信号を入力することで、入力されたパルス信号の立ち上がりに同期し、回路内部の構成で設定される所定期間だけ「Ｈ」状態を維持するパルスを得ることができる。

ここで、図２の説明に戻る。ワンショットパルス発生回路１の出力するパルス信号Ｓ２は、コンパレータ２の出力する比較結果信号Ｓ４とともにＮＡＮＤ回路Ｇ１に与えられ、ＮＡＮＤ回路Ｇ１の出力はインバータ回路Ｇ２を経由して信号Ｓ５としてＲＳフリップフロップ回路３のセット入力（Ｓ）に与えられる。

また、ＲＳフリップフロップ回路３のリセット入力（Ｒ）には、インバータ回路Ｇ３を経由して反転した制御入力信号Ｓ１が与えられ、ＲＳフリップフロップ回路３のＱ出力はＮＯＲ回路Ｇ４の一方の入力に与えられる。

ＮＯＲ回路Ｇ４の他方の入力には、インバータ回路Ｇ３を経由して反転した制御入力信号Ｓ１が与えられ、ＮＯＲ回路Ｇ４の出力はインバータ回路Ｇ５を経由して、反転されてＰチャネルＭＯＳトランジスタ４およびＮチャネルＭＯＳトランジスタ５のゲート電極に与えられる。なお、図２においてゲートドライバＧＤ以外の要素は短絡保護回路ＳＰを構成する。

＜Ａ−２．装置動作＞
次に、図２を参照しつつ、図５に示すタイミングチャートを用いて、制御装置ＬＩＣの動作について説明する。

制御信号入力端子Ｕ_INを介して外部から与えられる制御入力信号Ｓ１は、その立ち上がりに合わせてトランジスタ１２をオンし、当該制御入力信号Ｓ１が高電位状態にある期間はトランジスタ１２はオン状態を保つ。

従って、図５に示されるように、ゲートドライバＧＤから出力される制御出力信号Ｓ３は、制御入力信号Ｓ１の立ち上がりに合わせて立ち上がる。そして、制御出力信号Ｓ３の電圧がトランジスタ１２のしきい値を越えるとトランジスタ１２がオン状態となり、トランジスタ１２のコレクタ−エミッタ間電圧が低下するので、ミラー効果により制御出力信号Ｓ３の電圧が、所定期間、一定の電圧にクランプされるが、その後は制御出力信号Ｓ３の電圧はゲートドライバＧＤの駆動電圧ＶＣＣにほぼ等しい値まで上昇する。そして、制御入力信号Ｓ１の立ち下がりに合わせて立ち下がり、トランジスタ１２をオフする。

このように、ＩＧＢＴ等の絶縁ゲート型スイッチングデバイスであるトランジスタ１２は、正常に動作している場合は、その制御出力信号Ｓ３が立ち上がりから所定期間は一定の電圧にクランプされるという特性を有している。

ここで、制御出力信号Ｓ３はコンパレータ２にも与えられて基準電圧Ｖ１と比較され、制御出力信号Ｓ３の電圧が基準電圧Ｖ１を越えると、コンパレータ２はその出力である比較結果信号Ｓ４を有意状態、この場合は高電位「Ｈ」状態とする。その状態は制御出力信号Ｓ３の電圧が基準電圧Ｖ１を越えている間は維持される。従って、図２に示されるトランジスタ１２が正常に動作している場合（正常時）においては、制御出力信号Ｓ３が、クランプ期間が過ぎて電圧が増加を始め、基準電圧Ｖ１を越えるとコンパレータ２が比較結果信号Ｓ４を出力する。そして、制御出力信号Ｓ３が立ち下がり始めて基準電圧Ｖ１を下回ると比較結果信号Ｓ４も立ち下がる。

このように、トランジスタ１２が正常に動作している場合には、制御出力信号Ｓ３の電圧がクランプ期間を過ぎた後にコンパレータ２から出力される比較結果信号Ｓ４が有意状態となる。なお、基準電圧Ｖ１は駆動電圧ＶＣＣよりも低く、クランプ電圧よりも高い値に設定される。一例としては、クランプ電圧の５０％増し程度の値を採用する。

ここで、ワンショットパルス発生回路１は、制御入力信号Ｓ１の立ち上がりに合わせて有意状態となるパルス信号Ｓ２を出力するが、有意状態、この場合は「Ｈ」状態にある期間ｔ１は、制御出力信号Ｓ３が一定の電圧にクランプされている期間にほぼ等しくなるように設定されている。従って、トランジスタ１２の正常時にはパルス信号Ｓ２とコンパレータ２が出力する比較結果信号Ｓ４とが同時に有意状態となることはないので、ＲＳフリップフロップ回路３のセット入力に与えられる信号Ｓ５は低電位（「Ｌ」）状態を維持し、ＲＳフリップフロップ回路３のＱ出力も「Ｌ」状態を維持する。従って、制御出力信号Ｓ３も維持され、トランジスタ１２のオン状態が維持される。

このように期間ｔ１を設定することで、トランジスタ１２の正常時に制御出力信号Ｓ３が基準電圧Ｖ１を越えることがあっても、トランジスタ１２が強制的にオフされることを防止できる。

一方、トランジスタ１２のソース−ドレイン間が短絡した状態でトランジスタ１２がオンした場合や、トランジスタ１２にトーテムポール接続されるトランジスタ１１（図１）がオンしている状態でトランジスタ１２がオンした場合（アーム短絡）には、制御出力信号Ｓ３には電圧のクランプ期間が存在せず、制御出力信号Ｓ３の電圧が急速に駆動電圧ＶＣＣにほぼ等しい値まで上昇することになる。この状態を、図５において短絡時の制御出力信号Ｓ３の波形として示す。

図５に示すように、トランジスタ１２の短絡時には、制御出力信号Ｓ３の電圧が急速に上昇してコンパレータ２の基準電圧Ｖ１を越え、コンパレータ２から出力される比較結果信号Ｓ４が有意状態となる。

このとき、ワンショットパルス発生回路１からは、制御入力信号Ｓ１の立ち上がりに合わせてパルス信号Ｓ２が出力されるが、パルス信号Ｓ２が有意状態にある期間に比較結果信号Ｓ４も有意となるので、パルス信号Ｓ２と比較結果信号Ｓ４とが同時に有意状態となる期間が存在し、その期間はＲＳフリップフロップ回路３のセット入力に与えられる信号Ｓ５は「Ｈ」状態となる。その結果、ＲＳフリップフロップ回路３のＱ出力は「Ｈ」状態に変わり、ゲートドライバＧＤのＰチャネルＭＯＳトランジスタ４がオフして、ＮチャネルＭＯＳトランジスタ５がオン状態となり、制御出力信号Ｓ３が「Ｌ」状態となってトランジスタ１２が強制的にオフされる。なお、信号Ｓ５はゲートドライバＧＤの制御出力信号Ｓ３の有意出力を停止するので停止信号と呼称する場合もある。

＜Ａ−３．効果＞
以上説明したように、短絡保護機能を備える制御装置ＬＩＣにおいては、主回路を構成するトランジスタ１２の制御出力信号Ｓ３をモニターすることで短絡状態を検知し、トランジスタ１２が短絡状態になった場合には、強制的に制御出力信号Ｓ３を停止するようにしたので、インバータモジュール１００においては、従来のＩＰＭのように、パッケージＰＧ（図１）の外部にシャント抵抗を設けることが不要となる。このため、パッケージＰＧにも制御装置ＬＩＣにもシャント抵抗の電圧を測定するための電流検出端子が不要となり、モジュールを小型化することができるとともに、シャント抵抗および電流検出端子に入るノイズを除去するためのフィルター回路も不要となって、装置を全体的に小型化することができる。

また、シャント抵抗が不要となるので、スイッチングデバイスの接地側主電極から接地端子までの配線長さを短くでき、スイッチングデバイスのスイッチングに伴う電圧サージを低減できる。

＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
本発明に係る実施の形態２として、図６に短絡保護機能を備える制御装置ＨＩＣ１の構成を示す。なお、図６に示す制御装置ＨＩＣ１は、トランジスタ１１のスイッチング制御を行う回路であり、図１に示した制御装置ＨＩＣ２およびＨＩＣ３も同様の機能を有している。

図６に示すように、トランジスタ１１のゲート電極には、駆動電圧ＶＢと基準電位ＶＳとの間に直列に接続されたＰチャネルＭＯＳトランジスタ１７およびＮチャネルＭＯＳトランジスタ１８で構成されるゲートドライバＧＤ１の出力信号が制御出力信号Ｓ１３として制御信号出力端子ＨＯから与えられるとともに、制御出力信号Ｓ１３は抵抗Ｒ１１および抵抗Ｒ１２で抵抗分割されて制御出力信号Ｓ１３の検出電圧としてコンパレータ１３の＋側入力端子にも入力される。

コンパレータ１３においては、−側入力端子に与えられる基準電圧Ｖ１との比較を行って比較結果が比較結果信号Ｓ１４として出力される。なお、基準電圧Ｖ１供給のための構成としては、図２に示した構成を採用すれば良い。

ここで、制御出力信号Ｓ１３を抵抗分割するために、制御信号出力端子ＨＯと基準電位ＶＳとの間に、抵抗Ｒ１１および抵抗Ｒ１２が直列をなすように設けられ、抵抗Ｒ１１および抵抗Ｒ１２の接続点は、トランスミッションゲート１５の入力端に接続されている。また、抵抗Ｒ１２の基準電位側端部はトランスミッションゲート１６の入力端に接続され、トランスミッションゲート１５および１６の出力端は、コンパレータ１３の＋側入力端子に接続されている。

このように、制御出力信号Ｓ１３を抵抗分割する構成を備えることで、いわゆる高電位側のデバイスであるトランジスタ１１の制御出力信号Ｓ１３を検出することができる。

なお、トランスミッションゲート１５および１６は、フィルター回路１９が出力するパルス信号Ｓ１２に基づいて、制御出力信号Ｓ１３を抵抗分割した電圧および接地電位を選択して出力するので、信号選択部ＳＬと呼称する。

また、フィルター回路１９が出力するパルス信号Ｓ１２をインバータ回路Ｇ２４で反転することで、トランスミッションゲート１５および１６の制御信号Ｓ１２２を得ることができ、トランスミッションゲート１５の反転ゲートおよびトランスミッションゲート１６のゲートには制御信号Ｓ１２２を与え、トランスミッションゲート１５のゲートおよびトランスミッションゲート１６の反転ゲートには制御信号Ｓ１２２をインバータ回路Ｇ２５でさらに反転して与える構成となっている。

トランジスタ１１の制御のために、制御信号入力端子ＩＮを介して外部から与えられる制御入力信号Ｓ１０は、レベルシフトのためのレベルシフト装置１１に与えられる。

すなわち、トランジスタ１１は高電位側のデバイスであり、その基準電位は基準電位端子Ｖ_Sから供給される。従って、接地電位を基準として生成された制御入力信号Ｓ１０は、レベルシフト装置１１を介して高電位側にレベルシフトする必要がある。

レベルシフト装置１１は、与えられた制御入力信号Ｓ１０に基づいて、トランジスタ１１のオンおよびオフのタイミングを指示するワンショットパルス信号を生成する。なお、当該ワンショットパルス信号は、レベルシフト装置１１内の高耐圧トランジスタを介して高電位を基準とする信号にレベルシフトされ、ワンショットパルス信号Ｓ２１およびＳ２２として出力される。

そして、ワンショットパルス信号Ｓ２１およびＳ２２は、ＲＳフリップフロップ回路１２のセット入力（Ｓ）およびリセット入力（Ｒ）にそれぞれ与えられ、ＲＳフリップフロップ回路１２のＱ出力からは、制御入力信号Ｓ１０と同等のレベルシフト済み信号Ｓ１１として出力される。

レベルシフト済み信号Ｓ１１は、インバータ回路Ｇ２１、ＮＯＲ回路Ｇ２２およびインバータ回路Ｇ２３を経由してゲートドライバＧＤ１に与えられるとともに、ＲＳフリップフロップ回路１４のリセット入力にも与えられる。

一方、ＲＳフリップフロップ回路１４のセット入力には、比較結果信号Ｓ１４が与えられ、ＲＳフリップフロップ回路１４のＱ出力はＮＯＲ回路Ｇ２２の一方の入力に与えられる。

ＮＯＲ回路Ｇ２２の他方の入力には、インバータ回路Ｇ２１を経由して反転したレベルシフト済み信号Ｓ１１が与えられ、ＮＯＲ回路Ｇ２２の出力はインバータ回路Ｇ２３を経由して反転されて、ＰチャネルＭＯＳトランジスタ１７およびＮチャネルＭＯＳトランジスタ１８のゲート電極に与えられる。

ここで、パルス発生回路として動作するフィルター回路１９の構成例および動作について、図７および図８を用いて説明する。

図７に示すようにフィルター回路１９は、定電流源ＣＳ１と、定電流源ＣＳ１にドレインが接続され、ソースが基準電位ＶＳに接続されたＮチャネルＭＯＳトランジスタＱ１と、ＲＳフリップフロップ回路１２から出力されるレベルシフト済み信号Ｓ１１を受け、当該信号Ｓ１１を反転してトランジスタＱ１のゲート電極に与えるインバータ回路Ｇ３１と、トランジスタＱ１のドレインが＋側入力端子に接続されるコンパレータ１９１と、トランジスタＱ１のドレインと基準電位ＶＳとの間に介挿されたキャパシタＣ２１と、コンパレータ１９１の出力信号Ｓ１２１を受けるインバータ回路Ｇ３２と、インバータ回路Ｇ３２の出力およびＲＳフリップフロップ回路１２の出力するレベルシフト済み信号Ｓ１１を受けるＮＡＮＤ回路Ｇ３３と、ＮＡＮＤ回路Ｇ３３の出力を反転してパルス信号Ｓ１２として出力するインバータ回路Ｇ３４とを備えている。

次に、動作について説明する。レベルシフト済み信号Ｓ１１が「Ｈ」状態になってトランジスタＱ１がオフすると、キャパシタＣ２１を充電するように定電流源ＣＳから電流が流れる。そして、キャパシタＣ２１の電圧がコンパレータ１９１に与えられる基準電圧Ｖ_REFの値を越えるとコンパレータ１９１の出力信号Ｓ１２１が「Ｈ」状態となる。なお、信号Ｓ１２１の立ち上がりまでの時間は、キャパシタＣ２１の容量と、基準電圧Ｖ_REFの値によって設定される。

図８に示すように、レベルシフト済み信号Ｓ１１が「Ｈ」状態であって、信号Ｓ１２１が「Ｌ」状態である期間は、パルス信号Ｓ１２は「Ｈ」状態（有意状態）となり、この期間ｔ１が短絡保護機能を働かせる期間であり、制御出力信号Ｓ１３が一定の電圧にクランプされている期間にほぼ等しくなるように設定されている。

また、図６において、ゲートドライバＧＤ１、レベルシフト装置１１およびＲＳフリップフロップ１２以外の要素は短絡保護回路ＳＰ１を構成する。

＜Ｂ−２．装置動作＞
次に、図６を参照しつつ、図９に示すタイミングチャートを用いて、制御装置ＨＩＣ１の動作について説明する。

制御信号入力端子ＩＮを介して外部から与えられる制御入力信号Ｓ１０は、レベルシフト装置１１によって、その立ち上がりに合わせて立ち上がるワンショットパルス信号Ｓ２１と、その立ち下がりに合わせて立ち上がるワンショットパルス信号Ｓ２２とに変換される。

そして、ワンショットパルス信号Ｓ２１およびＳ２２は、ＲＳフリップフロップ回路１２に与えられて、レベルシフト済み信号Ｓ１１となる。

レベルシフト済み信号Ｓ１１は、その立ち上がりに合わせてトランジスタ１１をオンし、当該信号Ｓ１１が高電位状態にある期間はトランジスタ１１はオン状態を保つ。

図９に示されるように、ゲートドライバＧＤ１から出力される制御出力信号Ｓ１３は、レベルシフト済み信号Ｓ１１の立ち上がりに合わせて立ち上がり、レベルシフト済み信号Ｓ１１は実質的に制御入力信号１０と同じであるので、レベルシフト済み信号Ｓ１１を制御入力信号と呼称する場合もある。

なお、トランジスタ１１の正常動作時および短絡時の制御出力信号Ｓ１３の波形については、実施の形態１において説明した制御出力信号Ｓ３と同じであるので、説明は省略する。なお、図９においては、制御出力信号Ｓ１３と基準電圧Ｖ１を比較するように示しているが、これは便宜的な記載であり、実際には制御出力信号Ｓ１３の分圧電圧と基準電圧Ｖ１とを比較する。

制御出力信号Ｓ１３は、抵抗Ｒ１１およびＲ１２によって分圧されてコンパレータ１３に与えられて基準電圧Ｖ１と比較されるが、フィルター回路１９が出力するパルス信号Ｓ１２が「Ｌ」の期間は、トランスミッションゲート１６がオンするので、コンパレータ１３には基準電位ＶＳが与えられ、コンパレータ１３が出力する比較結果信号Ｓ１４は常に「Ｌ」状態となる。

一方、パルス信号Ｓ１２が「Ｈ」の期間は、トランスミッションゲート１５がオンするので、コンパレータ１３には制御出力信号Ｓ１３の分圧電圧が与えられ、コンパレータ１３が出力する比較結果信号Ｓ１４は、当該分圧電圧と基準電圧Ｖ１との比較結果に基づいて「Ｈ」または「Ｌ」状態となる。

すなわち、制御出力信号Ｓ１３の分圧電圧が基準電圧Ｖ１を越えると、コンパレータ１３はその出力である比較結果信号Ｓ１４を有意状態、この場合は「Ｈ」状態とする。

トランジスタ１１の短絡時には、制御出力信号Ｓ１３の電圧が急速に上昇し、その分圧電圧がコンパレータ１３の基準電圧Ｖ１を越えるが、このときはパルス信号Ｓ１２が「Ｈ」状態であるので、コンパレータ１３はその出力である比較結果信号Ｓ１４を「Ｈ」状態（有意状態）とする。この状態は制御出力信号Ｓ１３の分圧電圧が基準電圧Ｖ１を越えている間は維持される。その結果、ＲＳフリップフロップ回路１４のＱ出力は「Ｈ」状態に変わり、ゲートドライバＧＤ１のＰチャネルＭＯＳトランジスタ１７がオフして、ＮチャネルＭＯＳトランジスタ１８がオン状態となり、制御出力信号Ｓ１３が「Ｌ」状態となってトランジスタ１１が強制的にオフされる。なお、信号Ｓ１３はゲートドライバＧＤ１の制御出力信号Ｓ１３の有意出力を停止するので停止信号と呼称する場合もある。

なお、トランジスタ１１が正常に動作している場合（正常時）においては、制御出力信号Ｓ１３のクランプ期間が過ぎると電圧が増加を始め、基準電圧Ｖ１を越えるが、この時点ではパルス信号Ｓ１２が「Ｌ」状態であるので、比較結果信号Ｓ１４は「Ｌ」状態である。その結果、ＲＳフリップフロップ回路１４のＱ出力は「Ｌ」状態を維持し、制御出力信号Ｓ１３が「Ｈ」状態を維持するので、トランジスタ１１はオン状態を維持する。

＜Ｂ−３．効果＞
以上説明したように、短絡保護機能を備える制御装置ＨＩＣ１においては、主回路を構成するトランジスタ１１の制御出力信号Ｓ１３をモニターすることで短絡状態を検知し、トランジスタ１１が短絡状態になった場合には、強制的に制御出力信号Ｓ１３を停止するようにしたので、インバータモジュール１００においては、従来のＩＰＭのように、パッケージＰＧ（図１）の外部にシャント抵抗を設けることが不要となる。このため、パッケージＰＧにシャント抵抗の電圧を測定するための電流検出端子が不要となり、モジュールを小型化することができるとともに、シャント抵抗および電流検出端子に入るノイズを除去するためのフィルター回路も不要となって、装置を全体的に小型化することができる。

また、フィルター回路１９により、短絡保護機能を働かせる期間ｔ１を設定し、当該期間ｔ１のみ制御出力信号Ｓ１３をモニターするので、モニターシステムにかかる負担を軽減できる。

＜Ｂ−４．変形例＞
以上説明した実施の形態２は、ＨＶＩＣへの適用を前提としたが、ＬＶＩＣに適用することもできる。

その場合には、レベルシフト装置１１およびＲＳフリップフロップ１２は不要となり、レベルシフト済み信号Ｓ１１の代わりに制御入力信号Ｓ１をインバータ回路Ｇ２１およびフィルター回路１９に与える。そして、基準電位ＶＳの代わりに、接地電位ＧＮＤを使用する。

また、以上説明した実施の形態１および２においては、各種の信号は制御入力信号に対して遅延を有さないものとして扱ったが、例えば、パルス信号Ｓ２は制御入力信号Ｓ１に対して多少の遅延が生ずる場合もあるが、その場合でも本発明の動作に支障は生じない。

また、以上説明した実施の形態１および２においては、絶縁ゲート型トランジスタ１１および１２、２１および２２、３１および３２は、何れもＮチャネル型として説明したが、これらをＰチャネル型で構成することもできる。

本発明に係るインバータモジュールの構成を示す図である。本発明に係る実施の形態１の制御装置の構成を示す図である。ワンショットパルス発生回路の構成を示す図である。ワンショットパルス発生回路の動作を説明するタイミングチャートである。本発明に係る実施の形態１の制御装置の動作を説明するタイミングチャートである。本発明に係る実施の形態２の制御装置の構成を示す図である。フィルター回路の構成を示す図である。フィルター回路の動作を説明するタイミングチャートである。本発明に係る実施の形態２の制御装置の動作を説明するタイミングチャートである。

符号の説明

ＬＩＣ，ＨＩＣ１〜ＨＩＣ３制御装置、ＧＤ，ＧＤ１ゲートドライバ、ＳＰ，ＳＰ１短絡保護回路、ＳＬ信号選択部。

Claims

制御入力信号に基づいて制御出力信号を生成して絶縁ゲート型トランジスタの駆動制御を行う半導体装置であって、
前記制御出力信号を出力するドライバと、
前記制御出力信号を検出し、前記制御出力信号が前記絶縁ゲート型トランジスタの導通を指示してから所定期間経過するまでの間に、前記制御出力信号の検出電圧が所定の基準電圧を越える場合には、前記制御出力信号を強制的に停止するように前記ドライバを制御する短絡保護回路と、を備える半導体装置。
前記短絡保護回路は、
前記制御入力信号を受け、前記制御入力信号が前記絶縁ゲート型トランジスタの導通を指示するタイミングに合わせて前記所定期間だけ有意となる第１のパルス信号を出力するパルス発生回路と、
前記制御出力信号の検出電圧を受け、前記基準電圧との比較を行って、前記制御出力信号の検出電圧が前記基準電圧を越えている期間に有意となる第２のパルス信号を出力するコンパレータと、
前記第１および第２のパルス信号を受け、前記第１のパルス信号が有意である期間に前記第２のパルス信号が有意となった場合には、前記制御出力信号の出力を強制的に停止する停止信号を出力する論理回路とを、備える請求項１記載の半導体装置。
前記短絡保護回路は、
前記制御入力信号を受け、前記制御入力信号が前記絶縁ゲート型トランジスタの導通を指示するタイミングに合わせて前記所定期間だけ有意となる第１のパルス信号を出力するパルス発生回路と、
前記制御出力信号の検出電圧および前記基準電圧よりも低い所定電圧を受け、前記第１のパルス信号に基づいて一方を選択して出力する信号選択部と、
前記信号選択部の前記出力を受け、前記基準電圧との比較を行って、前記出力が前記基準電圧を越えている期間に有意となる第２のパルス信号を出力するコンパレータと、を備え、
前記信号選択部は、
前記第１のパルス信号を受け、前記第１のパルス信号が有意の期間には、前記制御出力信号の検出電圧を選択し、それ以外の期間には前記基準電圧よりも低い所定電圧を選択して出力し、
前記コンパレータは、前記第１のパルス信号が有意である期間にのみ前記制御出力信号の検出電圧を受け、前記制御出力信号の検出電圧が前記基準電圧を越えた場合に前記第２のパルス信号を有意とし、
前記第２のパルス信号は、それが有意となった場合には、前記制御出力信号の出力を強制的に停止する停止信号として機能する、請求項１記載の半導体装置。
前記制御出力信号の検出電圧は、前記ドライバの出力端と基準電位との間に直列に接続された分割抵抗によって検出される、請求項３記載の半導体装置。
前記第１のパルス信号が有意となる前記所定期間は、前記絶縁ゲート型トランジスタの正常に動作時に、前記制御出力信号の電圧が一定にクランプされている期間に基づいて設定される、請求項２または請求項３記載の半導体装置。
高電位の第１の主電源端子と低電位の第２の主電源端子との間に直列に介挿され、相補的に動作する少なくとも１組の第１および第２の絶縁ゲート型トランジスタと、
高電位側の前記第１の絶縁ゲート型トランジスタの駆動制御を行う第１の制御装置と、
低電位側の前記第２の絶縁ゲート型トランジスタの駆動制御を行う第２の制御装置と、を備え、
前記少なくとも１組の第１および第２の絶縁ゲート型トランジスタ、前記第１および第２の制御装置がパッケージに樹脂封止され、
前記第２の制御装置として、請求項２または請求項３記載の前記半導体装置を使用する、半導体装置モジュール。
高電位の第１の主電源端子と低電位の第２の主電源端子との間に直列に介挿され、相補的に動作する少なくとも１組の第１および第２の絶縁ゲート型トランジスタと、
高電位側の前記第１の絶縁ゲート型トランジスタの駆動制御を行う第１の制御装置と、
低電位側の前記第２の絶縁ゲート型トランジスタの駆動制御を行う第２の制御装置と、を備え、
前記少なくとも１組の第１および第２の絶縁ゲート型トランジスタ、前記第１および第２の制御装置がパッケージに樹脂封止され、
前記第１の制御装置として、請求項４記載の前記半導体装置を使用する、半導体装置モジュール。