JP2005217860A - 遅延回路 - Google Patents

Abstract

【課題】 簡易な構成で遅延時間が長く、かつ低消費電力の遅延回路を提供する。
【解決手段】 サイリスタ７は、立上がり動作部１３および立下がり動作部１４を含む。ＰチャネルＭＯＳトランジスタ２２およびＮチャネルＭＯＳトランジスタ２３は、立上がり動作部１３の活性化／非活性化を切換えるスイッチ素子として機能する。ＰチャネルＭＯＳトランジスタ３２およびＮチャネルＭＯＳトランジスタ３３は、立下がり動作部１４の活性化／非活性化を切換えるスイッチ素子として機能する。したがって、サイリスタ７にはほとんど貫通電流が流れない。
【選択図】 図２

Description

この発明は、遅延回路に関し、特に、半導体集積回路に内蔵される遅延回路に関する。

半導体集積回路のロジック回路内部のタイミング調整用の遅延素子として、一般にバッファ回路が用いられる。２つのインバータを直列接続してバッファ回路を構成する場合、前段のインバータの電流駆動能力を小さくすることによって、バッファ回路の遅延時間を長くする方法が一般的である。しかし、この場合、前段のインバータの出力信号波形がなまるため、後段のインバータに流れる貫通電流が増大し、消費電流が大きくなってしまう。このため、１つのバッファ回路で実現できる遅延時間には限界がある。

また、ロジック回路素子は高速動作を前提に設計されるため、一般的に１つのバッファ回路の遅延時間はできるだけ短くなるように設計される。このため、バッファ回路を用いて遅延時間の長い遅延素子を構成する場合、複数のバッファ回路を直列接続する必要があり、ときには数十段にも及ぶこともある。しかし、バッファ回路の段数が多いほど消費電力が増大してしまう。ＬＳＩ設計において低消費電力化が注目される中、低消費電力の遅延回路を実現することが要望されている。

下記の特許文献１には、入力インバータと、遅延生成用インバータ部と、波形整形用インバータ部とで構成される遅延回路において、電源端子と波形整形用インバータ部との間、および波形整形用インバータ部と接地端子との間にスイッチ回路を設けることによって、波形整形用インバータ部内に貫通電流が流れないようにする方法が開示されている。この場合、遅延生成用インバータ部で信号波形をなまらせる度合いに制限がなくなり、インバータの接続段数が少なくてすむため、セルサイズを削減することができる。

また、下記の特許文献２には、低しきい電圧を有するＣＭＯＳインバータの電源側または接地側に、スイッチング用トランジスタ回路を設けた遅延回路が開示されている。この場合、電源電圧の変動による遅延時間の変動が小さく、かつトランジスタの非動作時のオフリーク電流が流れず消費電力の小さい遅延回路が実現できる。
特開平１１−２０５１０３号公報 特開２００２−３６８５８９号公報

以上のように、従来の遅延回路では、少ない段数のバッファ回路で長い遅延時間を実現する場合、大きな貫通電流が流れるため消費電力が増大していた。また、多段のバッファ回路で長い遅延時間を実現する場合も、消費電力が増大するという問題があった。

それゆえに、この発明の主たる目的は、簡易な構成で遅延時間が長く、かつ低消費電力の遅延回路を提供することである。

この発明に係る遅延回路は、直列接続された複数の反転回路を備えた遅延回路であって、複数の反転回路のうちのある反転回路は、第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタからなり、入力ノードが高レベルから低レベルに変化したことに応じて出力ノードを低レベルから高レベルに立上げる第１のＣＭＯＳサイリスタと、第２のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタからなり、入力ノードが低レベルから高レベルに変化したことに応じて出力ノードを高レベルから低レベルに立下げる第２のＣＭＯＳサイリスタとを含む。ここで、第１のＰチャネルＭＯＳトランジスタのゲートは入力ノードに接続され、そのソースは電源電位を受け、そのドレインは出力ノードに接続され、第１のＮチャネルＭＯＳトランジスタのゲートは出力ノードに接続され、そのソースは基準電位を受け、そのドレインは入力ノードに接続され、第２のＰチャネルＭＯＳトランジスタのゲートは出力ノードに接続され、そのソースは電源電位を受け、そのドレインは入力ノードに接続され、第２のＮチャネルＭＯＳトランジスタのゲートは入力ノードに接続され、そのソースは基準電位を受け、そのドレインは出力ノードに接続される。

この発明に係る遅延回路では、複数の反転回路のうちのある反転回路は、第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタからなり、入力ノードが高レベルから低レベルに変化したことに応じて出力ノードを低レベルから高レベルに立上げる第１のＣＭＯＳサイリスタと、第２のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタからなり、入力ノードが低レベルから高レベルに変化したことに応じて出力ノードを高レベルから低レベルに立下げる第２のＣＭＯＳサイリスタとを含む。第１のＰチャネルＭＯＳトランジスタのゲートは入力ノードに接続され、そのソースは電源電位を受け、そのドレインは出力ノードに接続され、第１のＮチャネルＭＯＳトランジスタのゲートは出力ノードに接続され、そのソースは基準電位を受け、そのドレインは入力ノードに接続され、第２のＰチャネルＭＯＳトランジスタのゲートは出力ノードに接続され、そのソースは電源電位を受け、そのドレインは入力ノードに接続され、第２のＮチャネルＭＯＳトランジスタのゲートは入力ノードに接続され、そのソースは基準電位を受け、そのドレインは出力ノードに接続される。したがって、第１および第２のＣＭＯＳサイリスタにはほとんど貫通電流が流れない。このため、簡易な構成で遅延時間が長く、かつ低消費電力の遅延回路が実現できる。

実施の形態１．
図１は、この発明の実施の形態１による遅延回路の構成を示す回路図である。図１において、この遅延回路は、入力端子１、出力端子２、インバータ３〜５、コンデンサ６およびサイリスタ７を備える。

インバータ３，４は、入力端子１とノードＮ２との間に直列接続される。コンデンサ６は、ノードＮ２と接地電位ＧＮＤのラインとの間に接続される。サイリスタ７およびインバータ５は、ノードＮ２と出力端子２との間に直列接続される。サイリスタ７からの信号線／ＥＮＬは入力端子１に接続され、信号線ＥＮＬはノードＮ１に接続される。

入力端子１に入力された信号は、インバータ３によって論理レベルが反転され、インバータ４によって論理レベルがさらに反転される。インバータ４の出力信号は、インバータ４の内部のトランジスタのオン抵抗とコンデンサ６の容量とで定められるＲＣ時定数に応じた時間だけ遅延され、ノードＮ１２に伝達される。ノードＮ２に伝達された信号は、サイリスタ７によって論理レベルが反転され、インバータ５によって論理レベルがさらに反転される。

なお、インバータ４を構成するトランジスタは、通常のサイズに比べてゲート長が長く、かつゲート幅が短くなるように形成される。すなわち、インバータ４の電流駆動能力は小さくされる。したがって、インバータ４およびコンデンサ６によって信号を十分に遅延させることができる。

図２は、図１に示したインバータ４およびサイリスタ７の構成を詳細に示す回路図である。図２において、インバータ４は、ＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１２を含む。ＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１２は、電源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１２のゲートは、ともにノードＮ１に接続される。

サイリスタ７は、立上がり動作部１３および立下がり動作部１４を含む。立上がり動作部１３は、ＰチャネルＭＯＳトランジスタ２１，２２およびＮチャネルＭＯＳトランジスタ２３，２４を含む。立下がり動作部１４は、ＰチャネルＭＯＳトランジスタ３１，３２およびＮチャネルＭＯＳトランジスタ３３，３４を含む。

立上がり動作部１３において、ＰチャネルＭＯＳトランジスタ２１，２２は、電源電位ＶＣＣのラインとノードＮ３との間に直列接続される。ＰチャネルＭＯＳトランジスタ２１のゲートはノードＮ２に接続され、ＰチャネルＭＯＳトランジスタ２２のゲートは信号線／ＥＮＬを介して入力端子１に接続される。ＮチャネルＭＯＳトランジスタ２３，２４は、ノードＮ２と接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ２３のゲートは信号線ＥＮＬを介してノードＮ１に接続され、ＮチャネルＭＯＳトランジスタ２４のゲートはノードＮ３に接続される。

ＰチャネルＭＯＳトランジスタ２１，２２およびＮチャネルＭＯＳトランジスタ２３，２４は、ＣＭＯＳ構造のサイリスタを構成する。ＰチャネルＭＯＳトランジスタ２２およびＮチャネルＭＯＳトランジスタ２３は、立上がり動作部１３の活性化／非活性化を切換えるスイッチ素子として機能する。

立下がり動作部１４において、ＰチャネルＭＯＳトランジスタ３１，３２は、電源電位ＶＣＣのラインとノードＮ２との間に直列接続される。ＰチャネルＭＯＳトランジスタ３１のゲートはノードＮ３に接続され、ＰチャネルＭＯＳトランジスタ３２のゲートは信号線ＥＮＬを介してノードＮ１に接続される。ＮチャネルＭＯＳトランジスタ３３，３４は、ノードＮ３と接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ３３のゲートは信号線／ＥＮＬを介して入力端子１に接続され、ＮチャネルＭＯＳトランジスタ３４のゲートはノードＮ２に接続される。

ＰチャネルＭＯＳトランジスタ３１，３２およびＮチャネルＭＯＳトランジスタ３３，３４は、ＣＭＯＳ構造のサイリスタを構成する。ＰチャネルＭＯＳトランジスタ３２およびＮチャネルＭＯＳトランジスタ３３は、立下がり動作部１４の活性化／非活性化を切換えるスイッチ素子として機能する。

ここで、ＣＭＯＳ構造のサイリスタの動作原理について説明する。図３は、ＣＭＯＳ構造のサイリスタの動作原理を説明するための回路図である。図３において、このサイリスタは、端子４１，４２、ＰチャネルＭＯＳトランジスタ４３、ＮチャネルＭＯＳトランジスタ４４を含む。ＰチャネルＭＯＳトランジスタ４３は、電源電位ＶＣＣのラインと端子４２との間に接続され、そのゲートは端子４１に接続される。ＮチャネルＭＯＳトランジスタ４４は、端子４１と接地電位ＧＮＤのラインとの間に接続され、そのゲートは端子４２に接続される。

初期状態において、端子４１の電位が「Ｈ」レベル（ＶＣＣ）、端子４２の電位が「Ｌ」レベル（ＧＮＤ）にされる。ここで、端子４１を入力端子とし、端子４２を出力端子として、初期状態から端子４１の電位がゆっくり下降していく場合について考える。

初期状態において、ＰチャネルＭＯＳトランジスタ４３は端子４１が「Ｈ」レベルであることに応じて非導通になっており、ＮチャネルＭＯＳトランジスタ４４は端子４２が「Ｌ」レベルであることに応じて非導通になっている。

端子４１の電位がゆっくり下降していき、電源電位ＶＣＣと端子４１の電位との電位差がＰチャネルＭＯＳトランジスタ４３のしきい値電圧よりも大きくなると、ＰチャネルＭＯＳトランジスタ４３が導通する。これに応じて、端子４２の電位は「Ｌ」レベルから急激に上昇し始める。

端子４２の電位が上昇し、端子４２の電位と接地電位ＧＮＤとの電位差がＮチャネルＭＯＳトランジスタ４４のしきい値電圧よりも大きくなると、ＮチャネルＭＯＳトランジスタ４４が導通する。これに応じて、端子４１の電位は急激に下降する。この結果、端子４２の電位が「Ｈ」レベルまで上昇し、端子４１の電位が「Ｌ」レベルまで下降した状態で安定する。

このように、入力側の端子４１の電位がゆっくり下降していくと、フィードバック動作によって出力側の端子４２の電位が「Ｈ」レベルに急激に立上がり、入力側の端子４１の電位が「Ｌ」レベルに急激に立下がる。以後、この動作を“立上がり動作”と称する。この場合、端子４１，４２の電位は中間電位に相当する電圧帯を瞬時に通過するため、入力信号が緩やかに電位変化しても貫通電流がほとんど流れない。したがって、消費電力が少なくてすむ。ただし、初期状態から１回しか“立上がり動作”を行なうことができず、連続動作させるためには再度初期状態に戻す必要がある。

次に、端子４１を出力端子とし、端子４２を入力端子として、初期状態（端子４１の電位が「Ｈ」レベル、端子４２の電位が「Ｌ」レベルの状態）から端子４２の電位がゆっくり上昇していく場合について考える。

端子４２の電位がゆっくり上昇していき、端子４２の電位と接地電位ＧＮＤとの電位差がＮチャネルＭＯＳトランジスタ４４のしきい値電圧よりも大きくなると、ＮチャネルＭＯＳトランジスタ４４が導通する。これに応じて、端子４１の電位は「Ｈ」レベルから急激に下降し始める。

端子４１の電位が下降し、電源電位ＶＣＣと端子４１の電位との電位差がＰチャネルＭＯＳトランジスタ４３のしきい値電圧よりも大きくなると、ＰチャネルＭＯＳトランジスタ４３が導通する。これに応じて、端子４２の電位は急激に上昇する。この結果、端子４１の電位は「Ｌ」レベルまで下降し、端子４２の電位は「Ｈ」レベルまで上昇した状態で安定する。

このように、入力側の端子４２の電位がゆっくり上昇していくと、フィードバック動作によって出力側の端子４１の電位が「Ｌ」レベルに急激に立下がり、入力側の端子４２の電位が「Ｈ」レベルに急激に立上がる。以後、この動作を“立下がり動作”と称する。この場合、端子４１，４２の電位は中間電位に相当する電圧帯を瞬時に通過するため、入力信号が緩やかに電位変化しても貫通電流がほとんど流れない。したがって、消費電力が少なくてすむ。ただし、初期状態から１回しか“立下がり動作”を行なうことができず、連続動作させるためには再度初期状態に戻す必要がある。

図２に戻って、立上がり動作部１３は“立上がり動作”を行ない、立下がり動作部１４は“立下がり動作”を行なう。このサイリスタ７が“立上がり動作”を行なう場合は信号線／ＥＮＬが「Ｌ」レベルにされ、信号線ＥＮＬが「Ｈ」レベルにされる。一方、“立下がり動作”を行なう場合は信号線／ＥＮＬが「Ｈ」レベルにされ、信号線ＥＮＬが「Ｌ」レベルにされる。

まず、サイリスタ７が“立上がり動作”を行なう場合について説明する。“立上がり動作”の初期状態において、ノードＮ２が「Ｈ」レベルにされ、ノードＮ３が「Ｌ」レベルにされる。また、信号線／ＥＮＬが「Ｌ」レベルにされ、信号線ＥＮＬが「Ｈ」レベルにされる。このとき、ＰチャネルＭＯＳトランジスタ２１，３２およびＮチャネルＭＯＳトランジスタ２４，３３が非導通になっており、ＰチャネルＭＯＳトランジスタ２２，３１およびＮチャネルＭＯＳトランジスタ２３，３４が導通している。

この状態から、ノードＮ２の電位がゆっくり下降していき、電源電位ＶＣＣとノードＮ２の電位との電位差がＰチャネルＭＯＳトランジスタ２１のしきい値電圧よりも大きくなると、ＰチャネルＭＯＳトランジスタ２１が導通する。これに応じて、ノードＮ３の電位は「Ｌ」レベルから急激に上昇し始める。

ノードＮ３の電位が上昇し、ノードＮ３の電位と接地電位ＧＮＤとの電位差がＮチャネルＭＯＳトランジスタ２４のしきい値電圧よりも大きくなると、ＮチャネルＭＯＳトランジスタ２４が導通する。これに応じて、ノードＮ２の電位は急激に下降する。このように、立上がり動作部１３はフィードバック動作を行なう。この結果、ノードＮ２の電位は「Ｌ」レベルまで下降し、ノードＮ３の電位は「Ｈ」レベルまで上昇した状態で安定する。

このとき、立下がり動作部１４に注目すると、ＰチャネルＭＯＳトランジスタ３２およびＮチャネルＭＯＳトランジスタ３３が非導通になっているため、立下がり動作部１４はフィードバック動作を行なわない。ノードＮ２の電位が「Ｌ」レベルに立下げられたことに応じて、ＮチャネルＭＯＳトランジスタ３４は非導通になり、ノードＮ３の電位が「Ｈ」レベルに立上げられたことに応じて、ＰチャネルＭＯＳトランジスタ３１は非導通になる。

次いで、信号線／ＥＮＬが「Ｈ」レベルにされ、信号線ＥＮＬが「Ｌ」レベルにされる。これに応じて、ＰチャネルＭＯＳトランジスタ２２およびＮチャネルＭＯＳトランジスタ２３が非導通になり、ＰチャネルＭＯＳトランジスタ３２およびＮチャネルＭＯＳトランジスタ３３が導通する。すなわち、立下がり動作１４が“立下がり動作”を行なうための初期状態にされる。

次に、サイリスタ７が“立下がり動作”を行なう場合について説明する。“立下がり動作”の初期状態において、ノードＮ２が「Ｌ」レベルにされ、ノードＮ３が「Ｈ」レベルにされる。また、信号線／ＥＮＬが「Ｈ」レベルにされ、信号線ＥＮＬが「Ｌ」レベルにされる。このとき、ＰチャネルＭＯＳトランジスタ２１，３２およびＮチャネルＭＯＳトランジスタ２４，３３が導通しており、ＰチャネルＭＯＳトランジスタ２２，３１およびＮチャネルＭＯＳトランジスタ２３，３４が非導通になっている。

この状態から、ノードＮ２の電位がゆっくり上昇していき、ノードＮ２の電位と接地電位ＧＮＤとの電位差がＮチャネルＭＯＳトランジスタ３４のしきい値電圧よりも大きくなると、ＮチャネルＭＯＳトランジスタ３４が導通する。これに応じて、ノードＮ３の電位は「Ｈ」レベルから急激に下降し始める。

ノードＮ３の電位が下降し、電源電位ＶＣＣとノードＮ３の電位との電位差がＰチャネルＭＯＳトランジスタ３１のしきい値電圧よりも大きくなると、ＰチャネルＭＯＳトランジスタ３１が導通する。これに応じて、ノードＮ２の電位は急激に上昇する。このように、立下がり動作部１４はフィードバック動作を行なう。この結果、ノードＮ２の電位は「Ｈ」レベルまで上昇し、ノードＮ３の電位は「Ｌ」レベルまで下降した状態で安定する。

このとき、立上がり動作部１３に注目すると、ＰチャネルＭＯＳトランジスタ２２およびＮチャネルＭＯＳトランジスタ２３が非導通になっているため、立上がり動作部１３はフィードバック動作を行なわない。ノードＮ２の電位が「Ｈ」レベルに立上げられたことに応じて、ＰチャネルＭＯＳトランジスタ２１は非導通になり、ノードＮ３の電位が「Ｌ」レベルに立下げられたことに応じて、ＮチャネルＭＯＳトランジスタ２４は非導通になる。

次いで、信号線／ＥＮＬが「Ｌ」レベルにされ、信号線ＥＮＬが「Ｈ」レベルにされる。これに応じて、ＰチャネルＭＯＳトランジスタ２２およびＮチャネルＭＯＳトランジスタ２３が導通し、ＰチャネルＭＯＳトランジスタ３２およびＮチャネルＭＯＳトランジスタ３３が非導通になる。すなわち、立上がり動作１３が“立上がり動作”を行なうための初期状態にされる。

このように、信号線ＥＮＬ，／ＥＮＬの論理レベルが順次切換えられることによって、サイリスタ７が通常のインバータと同様に“立上がり動作”および“立下がり動作”を交互に行なうように制御される。

図１に戻って、入力端子１の電位が「Ｈ」レベルから「Ｌ」レベルに立下げられた場合、インバータ３によってノードＮ１の電位が「Ｌ」レベルから「Ｈ」レベルに立上げられる。次いで、インバータ４によってノードＮ２の電位が「Ｈ」レベルから「Ｌ」レベルに立下げられる。このとき、信号線／ＥＮＬの電位は入力端子１と同じ「Ｌ」レベルにされ、信号線ＥＮＬの電位はノードＮ１と同じ「Ｈ」レベルにされる。このため、サイリスタ７は、ノードＮ２の電位が「Ｌ」レベルに立下げられたことに応じて、ノードＮ３の電位を「Ｌ」レベルから「Ｈ」レベルに立上げる“立上がり動作”を行なう。出力端子２の電位は、インバータ５によって「Ｈ」レベルから「Ｌ」レベルに立下げられる。

一方、入力端子１の電位が「Ｌ」レベルから「Ｈ」レベルに立上げられた場合、インバータ３によってノードＮ１の電位が「Ｈ」レベルから「Ｌ」レベルに立下げられる。次いで、インバータ４によってノードＮ２の電位が「Ｌ」レベルから「Ｈ」レベルに立上げられる。このとき、信号線／ＥＮＬの電位は入力端子１と同じ「Ｈ」レベルにされ、信号線ＥＮＬの電位はノードＮ１と同じ「Ｌ」レベルにされる。このため、サイリスタ７は、ノードＮ２の電位が「Ｈ」レベルに立上げられたことに応じて、ノードＮ３の電位を「Ｈ」レベルから「Ｌ」レベルに立下げる“立下がり動作”を行なう。出力端子２の電位は、インバータ５によって「Ｌ」レベルから「Ｈ」レベルに立上げられる。

このように、サイリスタ７が“立上がり動作”を行なう場合は、信号線／ＥＮＬの電位が「Ｌ」レベルにされ、かつ信号線ＥＮＬの電位が「Ｈ」レベルにされるような構成にする。また、サイリスタ７が“立下がり動作”を行なう場合は、信号線／ＥＮＬの電位が「Ｈ」レベルにされ、かつ信号線ＥＮＬの電位が「Ｌ」レベルにされるような構成にする。さらに、サイリスタ７の“立上がり動作”および“立下がり動作”が終了してから信号線／ＥＮＬ，ＥＮＬの電位が切換えられるような構成にする。これにより、入力端子１に入力された信号は、所定の時間だけ遅延されて出力端子２に伝達される。

図４は、図２に示したノードＮ１，Ｎ２，Ｎ３の電位変化を示すタイムチャートである。図４において、サイリスタ７が“立上がり動作”を行なう場合を示す。時刻ｔ１にノードＮ１の電位が「Ｈ」レベルに立上げられたことに応じて、ノードＮ２の電位が緩やかに下降する。これに応じて、ノードＮ３の電位が緩やかに上昇する。時刻ｔ２において、ノードＮ２，Ｎ３の電位が等しくなり、サイリスタ７のフィードバック動作によってノードＮ２の電位が急激に下降して「Ｌ」レベル（ＧＮＤ）にされるとともに、ノードＮ３の電位が急激に上昇して「Ｈ」レベル（ＶＣＣ）にされる。

図５は、図２に示したサイリスタ７の消費電流を示すタイムチャートである。図５を参照して、図４に示した時刻ｔ２において、立上がり動作部１３がフィードバック動作を行なうために消費電流が瞬間的に上昇する。この消費電流を積分した値が消費電流量である。

図２に戻って、従来の遅延回路では、サイリスタ７の代わりに、インバータ４と同様のＣＭＯＳ構造のインバータが用いられていた。図６は、従来の遅延回路におけるノードＮ１，Ｎ２，Ｎ３の電位変化を示すタイムチャートであって、図４と対比される図である。図６のタイムチャートを参照して、図４のタイムチャートと異なる点は、ノードＮ２，Ｎ３の電位変化がより緩やかになっている点である。この場合、ノードＮ２，Ｎ３の電位が等しくなる時刻ｔ１１は、図４に示した時刻ｔ２よりも遅い。

図７は、図２に示したサイリスタ７の代わりに用いていた従来のインバータの消費電流を示すタイムチャートである。図７を参照して、図６に示した時刻ｔ１１を含む長い期間において、大きな消費電流が流れる。これは、サイリスタ７を用いないためフィードバック動作が行なわれず、ノードＮ２の電位変化がより緩やかになることに起因する。このため、このインバータ内部のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの両方が導通状態となる期間が長くなり、貫通電流が流れる期間が長くなる。したがって、従来の遅延回路では、インバータの消費電流量が大きかった。

しかし、この実施の形態１では、従来のインバータに代わってサイリスタ７が設けられる。このサイリスタ７にはほとんど貫通電流が流れないため、遅延回路の消費電力が低減される。

なお、ここでは、サイリスタ７が“立上がり動作”を行なう場合について説明したが、サイリスタ７が“立下がり動作”を行なう場合も同様の効果が得られる。

また、この実施の形態１では、サイリスタ７の代わりにインバータを用いていた従来の遅延回路に比べると、少ない段数のインバータで大きな遅延時間が実現できる。このため、サイリスタ７はインバータに比べて多くのトランジスタを必要とするが、遅延回路に用いるトランジスタの総数は少なくてすむ。したがって、この実施の形態１では、簡易な構成で遅延時間が長く、かつ低消費電力の遅延回路が実現できる。

なお、ここでは、スイッチ素子としてのトランジスタがＰチャネルＭＯＳトランジスタ２２，３２およびＮチャネルＭＯＳトランジスタ２３，３３の４つ設けられた場合について説明したが、スイッチ素子としてのトランジスタは必ずしも４つ設けられる必要はない。たとえば、ＰチャネルＭＯＳトランジスタ２２，３２の組合せ、ＰチャネルＭＯＳトランジスタ２２とＮチャネルＭＯＳトランジスタ３３の組合せ、ＮチャネルＭＯＳトランジスタ２３とＰチャネルＭＯＳトランジスタ３２の組合せ、ＮチャネルＭＯＳトランジスタ２３，３３の組合せなど、スイッチ素子としてのトランジスタを２つだけ設けてもよい。

図８は、スイッチ素子としてのトランジスタがＰチャネルＭＯＳトランジスタ２２，３２の組合せの場合のサイリスタ５１の構成を示す回路図であって、図２のサイリスタ７と対比される図である。図８のサイリスタ５１を参照して、図２のサイリスタ７と異なる点は、ＮチャネルＭＯＳトランジスタ２３，３３が削除されている点である。なお、図８において、図２と対応する部分においては同一符号を付し、その詳細説明を省略する。

サイリスタ５１は、立上がり動作部５２および立下がり動作部５３を含む。立上がり動作部５２において、ＮチャネルＭＯＳトランジスタ２４のドレインはノードＮ２に接続される。また、立下がり動作部５３において、ＮチャネルＭＯＳトランジスタ３４のドレインはノードＮ３に接続される。

サイリスタ７の“立上がり動作”の初期状態において、ノードＮ２が「Ｈ」レベルにされ、ノードＮ３が「Ｌ」レベルにされる。また、信号線／ＥＮＬが「Ｌ」レベルにされ、信号線ＥＮＬが「Ｈ」レベルにされる。このとき、ＰチャネルＭＯＳトランジスタ２１，３２およびＮチャネルＭＯＳトランジスタ２４が非導通になっており、ＰチャネルＭＯＳトランジスタ２２，３１およびＮチャネルＭＯＳトランジスタ３４が導通している。

この状態から、ノードＮ２の電位がゆっくり下降していき、電源電位ＶＣＣとノードＮ２の電位との電位差がＰチャネルＭＯＳトランジスタ２１のしきい値電圧よりも大きくなると、ＰチャネルＭＯＳトランジスタ２１が導通する。これに応じて、ノードＮ３の電位は「Ｌ」レベルから上昇し始める。その後、ノードＮ２の電位がさらに下降すると、ＮチャネルＭＯＳトランジスタ３４が非導通になり、ノードＮ３の電位がさらに上昇する。

ノードＮ３の電位が上昇し、ノードＮ３の電位と接地電位ＧＮＤとの電位差がＮチャネルＭＯＳトランジスタ２４のしきい値電圧よりも大きくなると、ＮチャネルＭＯＳトランジスタ２４が導通する。これに応じて、ノードＮ２の電位は急激に下降する。このように、立上がり動作部５２はフィードバック動作を行なう。この結果、ノードＮ２の電位は「Ｌ」レベルまで下降し、ノードＮ３の電位は「Ｈ」レベルまで上昇した状態で安定する。

このとき、立下がり動作部１４に注目すると、ＰチャネルＭＯＳトランジスタ３２が非導通になっているため、立下がり動作部５２はフィードバック動作を行なわない。ただし、このように、ＮチャネルＭＯＳトランジスタ３３が設けられない場合、ＮチャネルＭＯＳトランジスタ３４を流れる保持電流に打ち勝ってノードＮ３の電位が上昇するように、ＰチャネルＭＯＳトランジスタ２１，２２の電流駆動能力を大きくするなどの工夫をする必要がある。

また、同様に、サイリスタ５１の“立下がり動作”についても、ＮチャネルＭＯＳトランジスタ２３が設けられないため、ＮチャネルＭＯＳトランジスタ２４を流れる保持電流に打ち勝ってノードＮ２の電位が上昇するように、ＰチャネルＭＯＳトランジスタ３１，３２の電流駆動能力を大きくするなどの工夫をする必要がある。

また、図示しないが、ＰチャネルＭＯＳトランジスタ２２とＮチャネルＭＯＳトランジスタ３３の組合せ、ＮチャネルＭＯＳトランジスタ２３とＰチャネルＭＯＳトランジスタ３２の組合せ、ＮチャネルＭＯＳトランジスタ２３，３３の組合せについても、同様にトランジスタの電流駆動能力を調整するなどの工夫をすることによって、同様の効果が得られる。

実施の形態２．
図９は、この発明の実施の形態２によるサイリスタ６１の構成を示す回路図であって、図２のサイリスタ７と対比される図である。図９のサイリスタ６１を参照して、図２のサイリスタ７と異なる点は、スイッチ素子として機能するＰチャネルＭＯＳトランジスタ２２，３２およびＮチャネルＭＯＳトランジスタ２３，３３の配置である。なお、図９において、図２と対応する部分においては同一符号を付し、その詳細説明を省略する。

サイリスタ６１は、立上がり動作部６２および立下がり動作部６３を含む。立上がり動作部６２において、ＰチャネルＭＯＳトランジスタ２２は電源電位ＶＣＣのラインとＰチャネルＭＯＳトランジスタ２１のソースとの間に接続され、ＮチャネルＭＯＳトランジスタ２３はＰチャネルＭＯＳトランジスタ２４のソースと接地電位ＧＮＤのラインとの間に接続される。ＰチャネルＭＯＳトランジスタ２２のゲートは信号線／ＥＮＬを介して入力端子１に接続され、ＮチャネルＭＯＳトランジスタ２３のゲートは信号線ＥＮＬを介してノードＮ１に接続される。ＰチャネルＭＯＳトランジスタ２２およびＮチャネルＭＯＳトランジスタ２３は、立上がり動作部６２の活性化／非活性化を切換えるスイッチ素子として機能する。

立下がり動作部６３において、ＰチャネルＭＯＳトランジスタ３２は電源電位ＶＣＣのラインとＰチャネルＭＯＳトランジスタ３１のソースとの間に接続され、ＮチャネルＭＯＳトランジスタ３３はＰチャネルＭＯＳトランジスタ３４のソースと接地電位ＧＮＤのラインとの間に接続される。ＰチャネルＭＯＳトランジスタ３２のゲートは信号線ＥＮＬを介してノードＮ１に接続され、ＮチャネルＭＯＳトランジスタ３３のゲートは信号線／ＥＮＬを介して入力端子１に接続される。ＰチャネルＭＯＳトランジスタ３２およびＮチャネルＭＯＳトランジスタ３３は、立下がり動作部６３の活性化／非活性化を切換えるスイッチ素子として機能する。

この場合も、実施の形態１と同様に、信号線ＥＮＬ，／ＥＮＬの論理レベルが順次切換えられることによって、サイリスタ６１が通常のインバータと同様に“立上がり動作”および“立下がり動作”を交互に行なうように制御される。したがって、この実施の形態２では、実施の形態１と同様に、サイリスタ６１にはほとんど貫通電流が流れない。このため、簡易な構成で遅延時間が長く、かつ低消費電力の遅延回路が実現できる。

なお、スイッチ素子としてのトランジスタは、必ずしも４つ設けられる必要はない。図示しないが、たとえば、ＰチャネルＭＯＳトランジスタ２２，３２の組合せ、ＰチャネルＭＯＳトランジスタ２２とＮチャネルＭＯＳトランジスタ３３の組合せ、ＮチャネルＭＯＳトランジスタ２３とＰチャネルＭＯＳトランジスタ３２の組合せ、ＮチャネルＭＯＳトランジスタ２３，３３の組合せなど、スイッチ素子としてのトランジスタを２つだけ設けてもよい。ただし、その場合はトランジスタの電流駆動能力を調整するなどの工夫をする必要がある。

実施の形態３．
図１０は、この発明の実施の形態３による遅延回路の構成を示す回路図であって、図１と対比される図である。図１０の遅延回路を参照して、図１の遅延回路と異なる点は、インバータ３，４およびサイリスタ７の配置と、サイリスタ７からの信号線／ＥＮＬ，ＥＮＬが接続されるノードである。なお、図１０において、図１と対応する部分においては同一符号を付し、その詳細説明を省略する。

図１０において、インバータ４は、入力端子１とノードＮ１１との間に接続される。コンデンサ６は、ノードＮ１１と接地電位ＧＮＤのラインとの間に接続される。サイリスタ７は、ノードＮ１１とノードＮ１２との間に接続される。インバータ３はノードＮ１２とノードＮ１３との間に接続され、インバータ５はノードＮ１３と出力端子２との間に接続される。サイリスタ７からの信号線／ＥＮＬは出力端子２に接続され、信号線ＥＮＬはノードＮ１３に接続される。

入力端子１に入力された信号は、インバータ４によって論理レベルが反転される。インバータ４の出力信号は、インバータ４の内部のトランジスタのオン抵抗とコンデンサ６の容量とで定められるＲＣ時定数に応じた時間だけ遅延され、ノードＮ１１に伝達される。ノードＮ１１に伝達された信号は、サイリスタ７によって論理レベルが反転される。サイリスタ７の出力信号は、インバータ３によって論理レベルが反転され、インバータ５によって論理レベルがさらに反転される。

なお、インバータ４を構成するトランジスタは、通常のサイズに比べてゲート長が長く、かつゲート幅が短くなるように形成される。すなわちインバータ４の電流駆動能力は小さくされる。したがって、インバータ４およびコンデンサ６によって信号を十分に遅延させることができる。

入力端子１の電位が「Ｈ」レベルから「Ｌ」レベルに立下げられた場合、インバータ４によってノードＮ１１の電位が「Ｌ」レベルから「Ｈ」レベルに立上げられる。サイリスタ７は、ノードＮ１１の電位が「Ｈ」レベルに立上げられたことに応じて、ノードＮ１２の電位を「Ｈ」レベルから「Ｌ」レベルに立下げる“立下がり動作”を行なう。次いで、インバータ３によってノードＮ１３の電位が「Ｌ」レベルから「Ｈ」レベルに立上げられる。出力端子２の電位は、インバータ５によって「Ｈ」レベルから「Ｌ」レベルに立下げられる。

なお、サイリスタ７の“立下がり動作”の初期状態において、信号線／ＥＮＬの電位は出力端子２と同じ「Ｈ」レベルにされ、信号線ＥＮＬの電位はノードＮ１３と同じ「Ｌ」レベルにされる必要がある。ここで、仮に出力端子２が「Ｌ」レベル、ノードＮ１３が「Ｈ」レベルであったとすれば、サイリスタ７は“立下がり動作”を行なわない。しかし、次いで、入力端子１の電位が「Ｌ」レベルから「Ｈ」レベルに立上げられると、サイリスタ７は以下に示す“立上がり動作”を行なう。

入力端子１の電位が「Ｌ」レベルから「Ｈ」レベルに立上げられた場合、インバータ４によってノードＮ１１の電位が「Ｈ」レベルから「Ｌ」レベルに立下げられる。サイリスタ７は、ノードＮ１１の電位が「Ｌ」レベルに立下げられたことに応じて、ノードＮ１２の電位を「Ｌ」レベルから「Ｈ」レベルに立上げる“立上がり動作”を行なう。次いで、インバータ３によってノードＮ１３の電位が「Ｈ」レベルから「Ｌ」レベルに立下げられる。出力端子２の電位は、インバータ５によって「Ｌ」レベルから「Ｈ」レベルに立上げられる。

なお、サイリスタ７の“立上がり動作”の初期状態において、信号線／ＥＮＬの電位は出力端子２と同じ「Ｌ」レベルにされ、信号線ＥＮＬの電位はノードＮ１３と同じ「Ｈ」レベルにされる必要がある。ここで、仮に出力端子２が「Ｈ」レベル、ノードＮ１３が「Ｌ」レベルであったとすれば、サイリスタ７は“立上がり動作”を行なわない。しかし、次いで、入力端子１の電位が「Ｈ」レベルから「Ｌ」レベルに立下げられると、サイリスタ７は“立上がり動作”を行なう。

このように、サイリスタ７が“立上がり動作”を行なう場合は、信号線／ＥＮＬの電位が「Ｌ」レベルにされ、かつ信号線ＥＮＬの電位が「Ｈ」レベルにされるような構成にする。また、サイリスタ７が“立下がり動作”を行なう場合は、信号線／ＥＮＬの電位が「Ｈ」レベルにされ、かつ信号線ＥＮＬの電位が「Ｌ」レベルにされるような構成にする。さらに、サイリスタ７の“立上がり動作”および“立下がり動作”が終了してから信号線／ＥＮＬ，ＥＮＬの電位が切換えられるような構成にする。信号線ＥＮＬ，／ＥＮＬの論理レベルが順次切換えられることによって、サイリスタ７が通常のインバータと同様に“立上がり動作”および“立下がり動作”を交互に行なうように制御される。これにより、入力端子１に入力された信号は、所定の時間だけ遅延されて出力端子２に伝達される。

以上のように、サイリスタ７からの信号線／ＥＮＬ，ＥＮＬを、サイリスタ７よりも後段のノードに接続してもよい。ただし、この場合、サイリスタ７の“立上がり動作”および“立下がり動作”が終了してから信号線／ＥＮＬ，ＥＮＬの論理レベルが切換えられるように特に注意する。サイリスタ７の“立上がり動作”および“立下がり動作”の途中に信号線／ＥＮＬ，ＥＮＬの論理レベルが切換えられた場合、回路が発振してしまうことがある。

したがって、この実施の形態３では、実施の形態１と同様に、サイリスタ７にはほとんど貫通電流が流れない。このため、簡易な構成で遅延時間が長く、かつ低消費電力の遅延回路が実現できる。

なお、サイリスタ７に代わって、図９に示したサイリスタ６１を用いても同様の効果が得られる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１による遅延回路の構成を示す回路図である。 図１に示したインバータ４およびサイリスタ７の構成を詳細に示す回路図である。 ＣＭＯＳ構造のサイリスタの動作原理を説明するための回路図である。 図２に示したノードＮ１，Ｎ２，Ｎ３の電位変化を示すタイムチャートである。 図２に示したサイリスタ７の消費電流を示すタイムチャートである。 従来の遅延回路におけるノードＮ１，Ｎ２，Ｎ３の電位変化を示すタイムチャートである。 図２に示したサイリスタ７の代わりに用いていた従来のインバータの消費電流を示すタイムチャートである。 スイッチ素子としてのトランジスタがＰチャネルＭＯＳトランジスタ２２，３２の組合せの場合のサイリスタ５１の構成を示す回路図である。 この発明の実施の形態２によるサイリスタ６１の構成を示す回路図である。 この発明の実施の形態３による遅延回路の構成を示す回路図である。

符号の説明

１，４１ 入力端子、２，４２ 出力端子、３〜５ インバータ、６ コンデンサ、７，５１，６１ サイリスタ、１１，２１，２２，３１，３２，４３ ＰチャネルＭＯＳトランジスタ、１２，２３，２４，３３，３４，４４ ＮチャネルＭＯＳトランジスタ、１３，５２，６２ 立上がり動作部、１４，５３，６３ 立下がり動作部。

Claims (6)

1. 直列接続された複数の反転回路を備えた遅延回路であって、
   前記複数の反転回路のうちのある反転回路は、
   第１のＰチャネルＭＯＳトランジスタおよび第１のＮチャネルＭＯＳトランジスタからなり、入力ノードが高レベルから低レベルに変化したことに応じて出力ノードを低レベルから高レベルに立上げる第１のＣＭＯＳサイリスタ、および
   第２のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタからなり、前記入力ノードが低レベルから高レベルに変化したことに応じて前記出力ノードを高レベルから低レベルに立下げる第２のＣＭＯＳサイリスタを含み、
   前記第１のＰチャネルＭＯＳトランジスタのゲートは前記入力ノードに接続され、そのソースは電源電位を受け、そのドレインは前記出力ノードに接続され、
   前記第１のＮチャネルＭＯＳトランジスタのゲートは前記出力ノードに接続され、そのソースは基準電位を受け、そのドレインは前記入力ノードに接続され、
   前記第２のＰチャネルＭＯＳトランジスタのゲートは前記出力ノードに接続され、そのソースは前記電源電位を受け、そのドレインは前記入力ノードに接続され、
   前記第２のＮチャネルＭＯＳトランジスタのゲートは前記入力ノードに接続され、そのソースは前記基準電位を受け、そのドレインは前記出力ノードに接続される、遅延回路。
2. さらに、活性化信号に応答して、前記第１および第２のＣＭＯＳサイリスタのうちのいずれか一方を選択的に活性化させる切換回路を含む、請求項１に記載の遅延回路。
3. 前記切換回路は、
   前記第１のＰチャネルＭＯＳトランジスタのドレインと前記出力ノードとの間に介挿され、前記活性化信号に応答して導通する第３のＰチャネルＭＯＳトランジスタ、および前記第１のＮチャネルＭＯＳトランジスタのドレインと前記入力ノードとの間に介挿され、前記活性化信号に応答して導通する第３のＮチャネルＭＯＳトランジスタのうちの少なくとも一方、および
   前記第２のＰチャネルＭＯＳトランジスタのドレインと前記入力ノードとの間に介挿され、前記活性化信号に応答して導通する第４のＰチャネルＭＯＳトランジスタ、および前記第２のＮチャネルＭＯＳトランジスタのドレインと前記出力ノードとの間に介挿され、前記活性化信号に応答して導通する第４のＮチャネルＭＯＳトランジスタのうちの少なくとも一方を含む、請求項２に記載の遅延回路。
4. 前記切換回路は、
   前記第１のＰチャネルＭＯＳトランジスタのソースと前記電源電位のラインとの間に介挿され、前記活性化信号に応答して導通する第３のＰチャネルＭＯＳトランジスタ、および前記第１のＮチャネルＭＯＳトランジスタのソースと前記基準電位のラインとの間に介挿され、前記活性化信号に応答して導通する第３のＮチャネルＭＯＳトランジスタのうちの少なくとも一方、および
   前記第２のＰチャネルＭＯＳトランジスタのソースと前記電源電位のラインとの間に介挿され、前記活性化信号に応答して導通する第４のＰチャネルＭＯＳトランジスタ、および前記第２のＮチャネルＭＯＳトランジスタのソースと前記基準電位のラインとの間に介挿され、前記活性化信号に応答して導通する第４のＮチャネルＭＯＳトランジスタのうちの少なくとも一方を含む、請求項２に記載の遅延回路。
5. 前記活性化信号は、前記複数の反転回路のうちの前記ある反転回路よりも奇数段前の反転回路の入力信号、および前記ある反転回路よりも偶数段前の反転回路の入力信号のうちのうちの少なくとも一方を含む、請求項２から請求項４までのいずれかに記載の遅延回路。
6. 前記活性化信号は、前記複数の反転回路のうちの前記ある反転回路よりも奇数段後の反転回路の出力信号、および前記ある反転回路よりも偶数段後の反転回路の出力信号のうちのうちの少なくとも一方を含む、請求項２から請求項４までのいずれかに記載の遅延回路。

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