CN110838316A - 芯片外驱动器 - Google Patents

Abstract

本发明提供一种芯片外驱动器，包括第一驱动电路，第一驱动电路用以调整芯片外驱动器的回转率。第一驱动电路包括第一预驱动器、开关串与第一输出级。第一预驱动器接收读取信号与第一预驱动器控制信号。开关串被配置为依据读取信号以结合第一预驱动器对电源电压进行分压操作，以产生第一输出级控制信号。第一输出级依据第一输出级控制信号产生数据信号。

Description

芯片外驱动器

技术领域

本发明涉及一种芯片外驱动器，尤其涉及一种可调整回转率的芯片外驱动器。

背景技术

芯片外驱动器应用在动态随机存取存储器(DRAM)，用以将存储器上的数据传送到主机上。其中，芯片外驱动器的回转率(Slew Rate)与驱动力由联合电子装置工程委员会(JEDEC)标准所规范。这些参数受到工艺、电压与温度影响。

一般来说，芯片外驱动器的回转率是经由控制芯片外驱动器中输出级的栅极信号来调整，然而，工艺变异(process variation)导致芯片外驱动器的实际输出产生漂移。另一种方式是控制芯片外驱动器的致能时间，但此方式需要额外设计致能时间调整电路，并且考虑工艺变异下难以调整致能时间调整电路的时序。

再者，基于电流时变率dI/dt对信号完整性(Signal Integrity，SI)的重要性，仅仅保持JEDEC规范对于高速输出入电路(Input/output circuit，IO circuit)来说是不够的。因此，高速输出入电路还需要设计精密的回转率调整电路。

发明内容

本发明提供一种芯片外驱动器，利用回转率调整电路，不须提高功率消耗与布局面积即可调整回转率。

本发明提供一种芯片外驱动器，适用于存储器，包括第一驱动电路，第一驱动电路用以调整芯片外驱动器的回转率。第一驱动电路包括：第一预驱动器、开关串与第一输出级。第一预驱动器接收读取信号与第一预驱动器控制信号。开关串耦接第一预驱动器，开关串被配置为依据读取信号以结合第一预驱动器对电源电压进行分压操作，以产生第一输出级控制信号。第一输出级耦接第一预驱动器与开关串，第一输出级依据第一输出级控制信号产生数据信号。

基于上述，在本发明中，所述芯片外驱动器可以运用第一预驱动器与开关串的分压操作来调整回转率，并且不会提高功率消耗与布局面积。由于电路结构对称，可以在工艺变异下保持对回转率的控制。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1示出本发明一实施例中的芯片外驱动器示意图。

图2示出本发明一实施例中的第一驱动电路方块图。

图3示出本发明一实施例中的第一驱动电路示意图。

图4示出本发明一实施例中的第二驱动电路方块图。

图5示出本发明一实施例中的第二驱动电路示意图。

图6示出本发明一实施例中的芯片外驱动器时序图。

图7示出本发明另一实施例中的第一驱动电路示意图。

【符号说明】

100：芯片外驱动器

110：第一驱动电路

120、120_1～120_n：第二驱动电路

210、210_1、210_2：第一预驱动器

220、220_1、220_2：开关串

230：第一输出级

410、410_1、410_2：第二预驱动器

430：第二输出级

710_1、710_2：第一预驱动器

730：第一输出级

DataP、DataN：读取信号

TmSRt、TmSRc：第一预驱动器控制信号

ZqNEnt、ZqPEnc、ZqNEnt<1>、ZqPEnc<1>……ZqNEnt<n>、ZqPEnc<n>：第二预驱动器控制信号

DQ：数据信号

VDD、VSS：电源电压

DP1、DN1：第一输出级控制信号

DP2、DN2：第二输出级控制信号

mp1、mp2、mp3、mp4、mp5、mp6、mp7、mp8、mp9、mn1、mn2、mn3、mn4、mn5、mn6、mn7、mn8、mn9：晶体管

V(DQ@110)：非测试模式下第一驱动电路输出的数据信号

V(DQ@120)：非测试模式下第二驱动电路输出的数据信号

V(DQ)：非测试模式下芯片外驱动器的数据信号

V(DQ@110)_T：测试模式下第一驱动电路输出的数据信号

V(DQ@120_1)_T：测试模式下第二驱动电路输出的数据信号

V(DQ)_T：测试模式下芯片外驱动器的数据信号

T1、T2、T3、T4：时间

具体实施方式

请参照图1，芯片外驱动器100包括第一驱动电路110、多个第二驱动电路120_1～120_n。第一驱动电路110用以调整芯片外驱动器100的回转率，多个第二驱动电路120_1～120_n用以调整芯片外驱动器100的驱动力。

在本实施例中，多个第二驱动电路120_1～120_n彼此并联，且多个第二驱动电路120_1～120_n与第一驱动电路110彼此并联。

第一驱动电路110接收读取信号DataP/DataN、第一预驱动器控制信号TmSRt与第一预驱动器控制信号TmSRc，以产生数据信号DQ。第二驱动电路120_1接收读取信号DataP/DataN、第二预驱动器控制信号ZqNEnt<1>与第二预驱动器控制信号ZqPEnc<1>，以产生数据信号DQ。第二驱动电路120_n接收读取信号DataP/DataN、第二预驱动器控制信号ZqNEnt<n>与第二预驱动器控制信号ZqPEnc<n>，以产生数据信号DQ。第二驱动电路120_2～120_n-1(未示出)可依此类推，不再赘述。第二驱动电路的数量n可以依据实际需求来设置，没有特别的限制。

同时参照图2与图3，在本范例实施例中，第一驱动电路110包括第一预驱动器210、开关串220与第一输出级230。第一预驱动器210接收读取信号DataP/DataN与第一预驱动器控制信号TmSRt/TmSRc。开关串220耦接第一预驱动器210，被配置为依据读取信号DataP/DataN结合第一预驱动器210对电源电压VDD进行分压操作，以产生第一输出级控制信号DP1/DN1。第一输出级230耦接第一预驱动器210与开关串220，第一输出级230依据第一输出级控制信号DP1/DN1产生数据信号DQ。

同时参照图2与图3，图2可以表示图3中第一输出级230及其耦接的第一预驱动器210_1、开关串220_1，也可以表示第一输出级230及其耦接的第一预驱动器210_2、开关串220_2。在一实施例中，第一输出级230依据第一输出级控制信号DP1和第一输出级控制信号DN1以产生数据信号DQ。

参照图3，第一驱动电路110包括第一预驱动器210_1、第一预驱动器210_2、开关串220_1、开关串220_2、第一输出级230。其中，第一预驱动器210_1与开关串220_1耦接至第一输出级230的晶体管mp9，第一预驱动器210_2与开关串220_2耦接至第一输出级230的晶体管mn9。

第一预驱动器210_1包括反相器、第一开关与第二开关。

第一预驱动器210_1的反相器由晶体管mp1与晶体管mn2耦接构成，其中晶体管mp1的栅极与晶体管mn2的栅极互相耦接，用以接收读取信号DataP，晶体管mp1的源极耦接至电源电压VDD，晶体管mp1的漏极与晶体管mn2的漏极彼此耦接。

第一预驱动器210_1的第一开关即晶体管mn3，晶体管mn3的漏极耦接晶体管mn2的源极，晶体管mn3的栅极接收第一预驱动器控制信号TmSRt以开启或关闭晶体管mn3，晶体管mn3的源极耦接至电源电压VSS。

第一预驱动器210_1的第二开关即晶体管mp6，晶体管mp6的栅极耦接至晶体管mn3的栅极，以接收第一预驱动器控制信号TmSRt而开启或关闭晶体管mp6，晶体管mp6的源极耦接至电源电压VDD，晶体管mp6的漏极耦接至晶体管mp1的漏极与晶体管mn2的漏极。

开关串220_1包括第三开关与第四开关。

开关串220_1的第三开关即晶体管mn4，晶体管mn4的漏极耦接至晶体管mp6的漏极、晶体管mp1的漏极与晶体管mn2的漏极，晶体管mn4的栅极接收读取信号DataP以开启或关闭晶体管mn4。

开关串220_1的第四开关即晶体管mn5，晶体管mn5的漏极耦接至开关串220_1中晶体管mn4的源极，晶体管mn5的栅极接收电源电压VDD以开启晶体管mn5，晶体管mn5的源极耦接至电源电压VSS。

在本实施例中，开关串220_1结合第一预驱动器210_1的反相器、第一开关与第二开关以产生第一输出级控制信号DP1。

第一预驱动器210_2包括反相器、第一开关与第二开关。其中第一预驱动器210_2为第一预驱动器210_1的互补型态，不再赘述。

开关串220_2包括第三开关(晶体管mp4)与第四开关(晶体管mp5)。其中开关串220_2为开关串220_1的互补型态，不再赘述。

在本实施例中，开关串220_2(晶体管mp4与晶体管mp5)结合第一预驱动器210_2的反相器(晶体管mn1与mp3)、第一开关(晶体管mp2)与第二开关(晶体管mn6)以产生第一输出级控制信号DN1。

第一输出级230包括晶体管mp9与晶体管mn9，其中晶体管mp9为P型晶体管，晶体管mn9为N型晶体管，晶体管mp9的漏极耦接至晶体管mn9的漏极。

在本实施例中，第一输出级230接收第一输出级控制信号DP1与第一输出级控制信号DN1，经过晶体管mp9与mn9以推挽(push-pull)方式输出数据信号DQ。关于第一预驱动器控制信号TmSRt与第一预驱动器控制信号TmSRc在不同逻辑电平时第一驱动电路110的操作方式，将于图3与图5的比较中详细描述。

参照图4，第二驱动电路120包括第二预驱动器410与第二输出级430。

第二预驱动器410接收读取信号DataP/DataN与第二预驱动器控制信号ZqNEnt/ZqPEnc，以开启或关闭第二预驱动器410。当第二预驱动器410开启时，产生第二输出级控制信号DP2/DN2。

第二输出级430耦接第二预驱动器410，第二输出级430依据第二输出级控制信号DP2/DN2以产生数据信号DQ。

同时参照图4与图5，必须注意的是，在本范例实施例中，图4可以表示图5中第二输出级430及其耦接的第二预驱动器410_1，也可以表示第二输出级430及其耦接的第二预驱动器410_2。在一实施例中，第二输出级430依据第二输出级控制信号DP2与第二输出级控制信号DN2以产生数据信号DQ。

参照图5，第二驱动电路120包括第二预驱动器410_1、第二预驱动器410_2与第二输出级430。其中，第二预驱动器410_1耦接至第二输出级430的晶体管mp9，第二预驱动器410_2耦接至第二输出级430的晶体管mn9。

第二预驱动器410_1包括第二预驱动器410_1的反相器、第一开关与第二开关(晶体管mp6)。

第二预驱动器410_1的反相器由晶体管mp1与晶体管mn7耦接构成，其中晶体管mp1的栅极与晶体管mn7的栅极互相耦接，用以接收读取信号DataP，晶体管mp1的源极耦接至电源电压VDD，晶体管mp1的漏极与晶体管mn7的漏极彼此耦接。

第二预驱动器410_1的第一开关即晶体管mn8，晶体管mn8的漏极耦接晶体管mn7的源极，晶体管mn8的栅极接收第二预驱动器控制信号ZqNEnt以开启或关闭晶体管mn8，晶体管mn8的源极耦接至电源电压VSS。

第二预驱动器410_1的第二开关即晶体管mp6，晶体管mp6的栅极耦接至晶体管mn8的栅极，用以接收第二预驱动器控制信号ZqNEnt而开启或关闭晶体管mp6，晶体管mp6的源极耦接至电源电压VDD，晶体管mp6的漏极耦接至晶体管mp1的漏极与晶体管mn7的漏极。

在本范例实施例中，当第二预驱动器410_1通过读取信号DataP/DataN与第二预驱动器控制信号ZqNEnt而被开启时，产生第二输出级控制信号DP2。

第二预驱动器410_2包括反相器(晶体管mp8与晶体管mn1)、第一开关(晶体管mp7)与第二开关(晶体管mn6)。其中第二预驱动器410_2为第二预驱动器410_1的互补型态，不再赘述。

在本范例实施例中，第二预驱动器410_2结合反相器(晶体管mp8与mn1)、第一开关(晶体管mp7)与第二开关(晶体管mn6)以产生第二输出级控制信号DN2。

第二输出级430包括晶体管mp9与晶体管mn9，其中晶体管mp9为P型晶体管，晶体管mn9为N型晶体管，晶体管mp9的漏极耦接至晶体管mn9的漏极。

在本范例实施例中，第二输出级430接收第二输出级控制信号DP2与第二输出级控制信号DN2，通过晶体管mp9与mn9以推挽(push-pull)方式输出数据信号DQ。

参照图5，在本范例实施例中，当第二预驱动器控制信号ZqNEnt为高逻辑电平而第二预驱动器控制信号ZqPEnc为低逻辑电平时，晶体管mn8开启而晶体管mp6关闭，晶体管mp7开启而晶体管mn6关闭。此时，第二预驱动器410_1以及第二预驱动器410_2开启，第二预驱动器410_1等效为一由晶体管mp1与晶体管mn7构成的反相器，第二预驱动器410_2等效为一由晶体管mp8与晶体管mn1构成的反相器。第二预驱动器410_1产生第二输出级控制信号DP2且第二预驱动器410_2产生第二输出级控制信号DN2，以供第二输出级430以推挽方式输出数据信号DQ。此时第二驱动电路120处于致能状态，可提供芯片外驱动器100驱动力。

相反地，当第二预驱动器控制信号ZqNEnt为低逻辑电平而第二预驱动器控制信号ZqPEnc为高逻辑电平时，晶体管mn8关闭而晶体管mp6开启，晶体管mp7关闭而晶体管mn6开启。此时，反相器(晶体管mp1与晶体管mn7)因晶体管mn8关闭而断路，且晶体管mp6开启使得第二输出级控制信号DP2为高逻辑电平。反相器(晶体管mp8与晶体管mn1)因晶体管mp7关闭而断路，且晶体管mn6开启使得第二输出级控制信号DN2为低逻辑电平。第二输出级控制信号DP2为高逻辑电平以及第二输出级控制信号DN2为低逻辑电平导致晶体管mp9与晶体管mn9皆为关闭状态，因此第二输出级430无法输出数据信号DQ。此时，第二驱动电路120为禁能状态，无法提供芯片外驱动器100驱动力。

同时参照图1与图5，当多个第二驱动电路120_1-120_n中开启的数目越多，则芯片外驱动器100所提供的驱动力越高。相反地，当多个第二驱动电路120_1-120_n中开启的数目越少，则芯片外驱动器100所提供的驱动力越低。

参照图3，在一实施例中，第一驱动电路110可以依据第一预驱动器控制信号TmSRt与第一预驱动器控制信号TmSRc而处于驱动力调整模式或回转率调整模式。

参照图3，在本范例实施例中，当第一预驱动器控制信号TmSRt为高逻辑电平而第一预驱动器控制信号TmSRc为低逻辑电平时，第一驱动电路110处于驱动力调整模式。此时，第一预驱动器210_1的晶体管mn3开启而晶体管mp6关闭，晶体管mp2开启而晶体管mn6关闭。在一实施例中，第一驱动电路110中晶体管mn2与晶体管mn4的布局宽度(width size)总和可以等同于第二驱动电路120中晶体管mn7的布局宽度，第一驱动电路110中晶体管mn3与晶体管mn5的布局宽度总和可以等同于晶体管mn8的布局宽度。此外，第一预驱动器210_2的操作如第一预驱动器210_1，第一驱动电路110中第一预驱动器210_2与开关串220_2的布局宽度配置同上述，不再赘述。因此，处于驱动力调整模式下的第一驱动电路110，其等效电路相同于第二驱动电路120。因而处于驱动力调整模式下的第一驱动电路110其时序等同于第二驱动电路120，可用以调整芯片外驱动器100的驱动力。

相反地，当第一预驱动器控制信号TmSRt为低逻辑电平而第一预驱动器控制信号TmSRc为高逻辑电平时，第一驱动电路110处于回转率调整模式。此时，第一预驱动器210_1的晶体管mn3关闭而晶体管mp6开启，晶体管mp2关闭而晶体管mn6开启。在一实施例中，晶体管mn2与晶体管mn4的布局宽度(width size)的总和可以等同于晶体管mn7，晶体管mn3与晶体管mn5的布局宽度的总和可以等同于晶体管mn8。此时，第一预驱动器210_1与开关串220_1等效为一由晶体管mp6、晶体管mn4与晶体管mn5组成的分压结构，该分压结构对电源电压VDD进行一分压操作。由于晶体管mn4的布局宽度小于晶体管mn7，且晶体管mn5的布局宽度小于晶体管mn8，因此晶体管mn4与晶体管mn5的导通电阻相较于晶体管mn7与晶体管mn8的导通电阻较大，这使得第一输出级控制信号DP1的电压上升。第一预驱动器210_2与开关串220_2的操作如上述第一预驱动器210_1与开关串220_1，不再赘述。由于晶体管mp4的布局宽度小于晶体管mp7，晶体管mp5的布局宽度小于晶体管mp8，晶体管mp4与晶体管mp5的导通电阻相较于晶体管mp7与晶体管mp8的导通电阻较大，将使得第一输出级控制信号DN1的电压下降。

因此，第一输出级控制信号DP1的电压上升与第一输出级控制信号DN1的电压下降，导致第一输出级230的导通电流下降，以降低回转率并增加转态时间。因此，处于回转率调整模式第一驱动电路110可用以调整芯片外驱动器100的回转率。

值得一提的是，无论第一驱动电路110处于驱动力调整模式或回转率调整模式，第一驱动电路总是被致能的。

参照图6，在一实施例中，芯片外驱动器100包括非测试模式与测试模式。在非测试模式下，第一驱动电路110处于驱动力调整模式。在测试模式下，第一驱动电路110则处于回转率调整模式。非测试模式的时序包括非测试模式下第一驱动电路输出的数据信号V(DQ@110)、非测试模式下第二驱动电路输出的数据信号V(DQ@120)与非测试模式下芯片外驱动器的数据信号V(DQ)。测试模式的时序包括测试模式下第一驱动电路输出的数据信号V(DQ@110)_T、测试模式下第二驱动电路输出的数据信号V(DQ@120_1)_T与测试模式下芯片外驱动器的数据信号V(DQ)_T。其中，非测试模式下第二驱动电路输出的数据信号V(DQ@120)为非测试模式下第一驱动电路110以外的其他驱动电路所输出的数据信号DQ。而测试模式下第二驱动电路输出的数据信号V(DQ@120_1)_T为测试模式下第二驱动电路120_1所输出的数据信号DQ。

非测试模式下，第一驱动电路110处于驱动力调整模式，转态时间为时间T1与时间T3间的时间段。测试模式下，由于第一驱动电路110处于回转率调整模式，测试模式下第一驱动电路输出的数据信号V(DQ@110)_T与测试模式下芯片外驱动器的数据信号V(DQ)_T的转态时间较长，为时间T1与时间T4间的时间段。因此，当第一驱动电路110处于回转率调整模式时，将降低第一驱动电路110以及芯片外驱动器100的回转率。其中，时间T2介于时间T1与时间T3之间，为转态过程的时间点。

参照图7，在另一实施例中，为了减少晶体管数量以及布局面积，第一驱动电路110也可以配置为不具有回转率调整模式。在另一实施例中，第一驱动电路110仅具有第一预驱动器710_1、第一预驱动器710_2与第一输出级730。并且，第一驱动电路110中的第一预驱动器710_1仅具有反相器(由晶体管mp1与晶体管mn7构成)而不具有第一开关与第二开关。第一驱动电路110中的第一预驱动器710_2亦同，不再赘述。

综上所述，在本发明中，芯片外驱动器包括调整回转率的第一驱动电路，用以改善信号完整性。第一驱动电路运用分压结构而不需要额外增加延迟电路，可以节省功率消耗与布局面积。由于本发明在高阈值电压工艺与低阈值电压工艺下的回转率调节效果对称，因此可以在工艺变异下保持对回转率的控制。更进一步地，本发明还可包括第二驱动电路来调整芯片外驱动器的驱动力。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (11)

1.一种芯片外驱动器，适用于存储器，包括：

第一驱动电路，用以调整所述芯片外驱动器的回转率，包括：

第一预驱动器，接收读取信号与第一预驱动器控制信号；

开关串，耦接所述第一预驱动器，被配置为接收所述读取信号，并依据所述读取信号结合被所述第一预驱动器对电源电压进行分压操作，以产生第一输出级控制信号；以及

第一输出级，耦接所述第一预驱动器与所述开关串，依据所述第一输出级控制信号产生数据信号。

2.根据权利要求1所述的芯片外驱动器，其中所述第一预驱动器包括：

反相器，接收所述读取信号；

第一开关，耦接至所述反相器，依据所述第一预驱动器控制信号而开启或关闭；以及

第二开关，耦接至所述反相器与第一开关，依据所述第一预驱动器控制信号而开启或关闭。

3.根据权利要求2所述的芯片外驱动器，其中所述开关串包括：

第三开关，耦接所述第一预驱动器，依据所述读取信号而开启或关闭；

第四开关，耦接所述第三开关，依据所述电源电压而开启。

4.根据权利要求1所述的芯片外驱动器，其中所述第一驱动电路依据所述第一预驱动器控制信号而处于驱动力调整模式或回转率调整模式。

5.根据权利要求1所述的芯片外驱动器，其中所述第一输出级包括P型晶体管与N型晶体管，其中所述P型晶体管的漏极耦接至所述N型晶体管的漏极。

6.根据权利要求1所述的芯片外驱动器，其中所述第一驱动电路总是被致能的。

7.根据权利要求6所述的芯片外驱动器，还包括：

多个第二驱动电路，彼此并联且用以调整所述芯片外驱动器的驱动力，所述多个第二驱动电路的每一者包括：

第二预驱动器，接收所述读取信号与第二预驱动器控制信号以开启或关闭，当所述第二预驱动器开启时，产生第二输出级控制信号；以及

第二输出级，耦接所述第二预驱动器，依据所述第二输出级控制信号而产生所述数据信号。

8.根据权利要求7所述的芯片外驱动器，其中所述第二预驱动器包括：

反相器，接收所述读取信号；

第一开关，耦接至所述反相器，依据所述第二预驱动器控制信号而开启或关闭所述第一开关；以及

第二开关，耦接至所述反相器与所述第一开关，依据所述第二预驱动器控制信号而开启或关闭所述第二开关。

9.根据权利要求7所述的芯片外驱动器，其中所述多个第二驱动电路与所述第一驱动电路彼此并联。

10.根据权利要求7所述的芯片外驱动器，其中所述第二输出级包括P型晶体管与N型晶体管，其中所述P型晶体管的漏极耦接至所述N型晶体管的漏极。

11.根据权利要求7所述的芯片外驱动器，其中当所述多个第二驱动电路的一者由所述第二预驱动器控制信号致能且所述第一预驱动器控制信号与所述第二预驱动器控制信号为相同逻辑电平时，所述第二驱动电路与所述第一驱动电路的时序相同。

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