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JP2005285225A - 不揮発性メモリ回路及び半導体装置 - Google Patents

不揮発性メモリ回路及び半導体装置 Download PDF

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Abstract

【課題】 ＥＰＲＯＭを有するトリミング回路において、ＥＰＲＯＭ書込み電圧を抵抗により生成することによって信号端子を追加することなくＥＰＲＯＭの書込み・読出しをおこなうことを可能とする。
【解決手段】 外部において書込み時、読出し時のそれぞれの電源電圧値の切り替えを可能にし、ＥＰＲＯＭへの書込みをおこなう場合は、電源電圧端子より抵抗によるドロップ電圧を書込み電圧とすることによって、書込み端子を設けることなくＥＰＲＯＭの書込みと読出しを可能とした。
【選択図】 図１

Description

本発明は、電気的に書込み可能な不揮発性メモリ回路、及び、これを用いたトリミング手段を有する半導体装置に関するものである。EPROM書込みをおこなうための端子を追加することなく、また、チップサイズも最小限に抑えることができる。
図２,図３及び図４を用いて,従来のEPROM書込み読出し回路について説明する。
図２は、EPROMを用いた従来のEPROM書込み読出し回路であり、抵抗20と24、PMOSトランジスタ21、NMOSトランジスタ23と25、EPROM22から構成されている。また、通常動作時のための電源電圧端子1とEPROM書込みのための書込み電圧端子1と書込み電圧端子2を有している。
図３は、一般的なEPROMの断面構造を表し、図４は、図３のEPROMの書込み有無による閾値変化を表している。
EPROMへ書き込むには、書込み電圧端子1に10Vを与え、書込み電圧端子2に19Vを与える。また、読出し制御端子5から入力される読出し指令信号よりNMOSトランジスタ25を非導通に設定する。書込み制御端子4から入力される書込み指令信号によりNMOSトランジスタ23が導通すると、PMOSトランジスタ21のゲート端子にGND電位が印加されるためMOSトランジスタ21が導通になる。よって、EPROM22のソース・ドレイン間に電流が流れ、フローティングゲートにキャリアが注入されるためEPROM22のしきい値は高閾値Vth_hとなり、書込み状態となる。
一方、書込みを行わないでEPROMを初期状態（以下、これを消去状態と言う。）を維持するには、書込み制御端子4から入力される書込み指令信号によりNMOSトランジスタ23が非導通になると、PMOSトランジスタ21のゲート端子に書込み電圧端子1の電圧が印加されるためPMOSトランジスタ21が非導通になる。よって、EPROM22のソース・ドレイン間に電流は流れず、フローティングゲートにはキャリアが注入されないためEPROM22のしきい値は初期閾値Vth_lのままとなり、消去状態となる。
EPROMからの読出しは、書込み電圧端子2を5V、PMOSトランジスタ21を非導通状態に、NMOSトランジスタ25を導通状態に設定する。
EPROM22が書込み状態のとき、EPROM22のゲート端子にしきい値Vth_hよりも低い電圧Vlを印加するのでEPROM22は非道通となり出力電圧端子6は高電位になる。消去状態のとき、EPROM22のゲート端子にしきい値Vth_lよりも高い電圧Vhを印加するのでEPROM22は道通となり出力電圧端子6は低電位となる。実際に読出し状態のEPROM22のゲート電圧Vrは、Vth_h<Vh<Vr<Vl<Vth_hの様に設定する。（例えば、特許文献１を参照）
特開２００３−１１００２９号公報
電源制御ＩＣなどは、多種多様な電子製品に組込まれて大量に利用されている。しかし、前記電源制御ＩＣの設定電圧は、製造工場でパッケージ前に、その用途に応じて多種多様にしかも精密に設定されている。そのために、電子機器業界では電源制御ＩＣの製造コスト高の他に在庫の問題を抱えている。
近年、パッケージ後に所望の電圧に設定でき、製造コスト高や在庫問題に対応できる電源制御ＩＣが要求されている。そのために、前記従来技術が提案されている。
しかし、従来のEPROM書込み読出し回路では、書込み電圧端子を別途必要とした為、端子数が増加してしまう。端子数が増加すると、現パッケージで大量に利用している電子製品の設計変更等の理由で前記電子製品のコストアップになってしまう。また、端子の増加を防ぐため集積回路内部に設けた昇圧回路により、書込み電圧を得る手段もあるが、回路規模の増加からチップサイズの拡大をまねき、製造コストの増加や本集積回路搭載可能なパッケージに制限をきたす問題がある。
本発明では、外部において書込み時及び読出し時に電源電圧値の切り替えを行う。EPROMへの書込みをおこなう場合は、電源電圧端子に印加された電圧を抵抗によってドロップさせて、この電圧を書込み電圧とする。よって、書込み端子を設けることなくEPROMの書込みと読出しを可能とした。
より具体的には、電源端子、制御端子、制御トランジスタ、EPROM、出力端子を含む電気的に書込み可能な不揮発性メモリ回路において、前記電源端子と前記制御トランジスタとの間に抵抗を設け、前記制御トランジスタと前記EPROMとを接続し、その接続点を前記出力端子に接続し、前記電源端子を前記EPROMのゲートに接続し、前記制御端子を前記制御トランジスタに接続した。
また、書込み時に、前記制御端子に信号を与えて前記制御トランジスタをONし、前記電源端子に書込み電圧を与えて前記EPROMの書込み動作を行うとともに、読出し時に、前記制御端子に信号を与えて前記制御トランジスタをONし、前記電源端子に読出し電圧を与えて前記EPROMに書き込まれた情報を前記出力端子へ出力するようにした。
さらに、電気的に書込み可能な不揮発性メモリによるトリミング手段を有する半導体装置であって、前記トリミング手段は、複数の抵抗が直列接続し、前記各抵抗の両端にスイッチングトランジスタを並列接続し、前記各スイッチングトランジスタを上記不揮発性メモリ回路により制御するようにした。
本発明による電気的に書込み可能な不揮発性メモリ回路によれば、従前のパッケージをそのまま利用することができるので、コスト低減、チップサイズ・端子を最小限におさえることができる。また、本発明のEPROM書込み読出し回路をトリミング回路のMOSスイッチの制御装置に利用することにより、パッケージ後であってもトリミング回路からの出力を所望の電圧に設定できる。よって、製造コストを削減し在庫問題を解決する可能である。
図１、図３、図４を用いて本発明の第1の実施例を説明する。
図１は、本発明の1bit分のEPROM書込読出回路である。1bit分のEP ROM書込み読出し回路は、情報を不揮発に記憶保存するプログラマブルメモリのEPROM12、EPROM12に書込み時の最良な書込み電圧Ｖｘを生成する電圧設定用の抵抗１０、書込み制御端子1から入力される導通・非導通制御信号により前記ＥＰＲＯＭを書込み状態にするか消去状態にするかを決定する制御トランジスタであるPMOSトランジスタ11により構成されている。
EPROM12に書込みをおこなうには、EPROM12のゲート端子にある一定の高電位を与え、EPROM12のゲート端子とドレイン端子には書込みに最適な電圧差が必要である。電源電圧端子2は、EPROM12のゲート端子に接続されている。よって、書込みにはEPROM12の特性から書込みに最適な電圧Vwを電源電圧端子2に印加する。また、PMOSトランジスタ11が導通状態のときEPROM12のソース・ドレイン間に電流I[A]が流れる。抵抗１０は、EPROM12のフローティングゲートにキャリアが注入される最良の電圧値を設定するものである。抵抗１０の抵抗値をRw[Ω]とすると、抵抗１０に発生する電圧Vrwは、Vrw＝I*Rwで求めることができる。電源電圧端子2より抵抗１０を介して発生するノードXの電圧Vxは、PMOSトランジスタ11が導通の場合にEPROM12のドレイン電圧に印加されEPROM書込み電圧となる。ノードXの電圧は、前記手段より求めた抵抗１０に発生する電圧Vrwと電源電圧端子2の電圧Vwより、Vx＝Vw−Vrwで求めることができる。
図３は、EPROMの断面構造図である。EPROMへの書込みをおこなうには、EPROM12のゲート端子に書込みに最適な電圧Vwを与え、ドレイン端子電圧は前記手段により求めたノードXの電圧Vxを与える。また、書込み制御端子1から入力される書込み指令信号によりPMOSトランジスタ11を導通状態に設定する。この時、PMOSトランジスタ11は、オン抵抗が小さい非飽和動作する様に設計する。また、NMOSトランジスタ13は定電流源となる飽和領域動作する様に設計する。
EPROM12のソース・ドレイン間に電流I[A]が流れると、EPROM12のソース領域から流れ出た電子は、EPROM12のドレイン領域近傍に形成する高電界領域で、高エネルギーをもった電子となり近傍のシリコン格子と衝突電離を起し電子正孔対を発生させる。EPROM12のゲート端子に高電位が印加されているためEPROM12のドレイン領域近傍に発生した電子は、フローティングゲートに注入され、フローティングゲートは周囲と隔絶されているため、注入された電子は隔離された状態となる。この電子が注入されるとしきい値電圧は上昇しEPROM12は、書込み状態となる。一方、書込み制御端子1から入力される書込み指令信号によりPMOSトランジスタ11が非導通の場合、EPROM12のソース・ドレイン間には電流は流れず、フローティングゲートにはキャリアが注入されずしきい値電圧は初期のままとなり消去状態となる。前記より書込み状態のしきい値電圧をVth_h、消去状態のしきい値電圧をVth_lとする。
EPROM12からの読出しは、PMOSトランジスタ11を導通状態に設定する。読出し時のEPROM12のゲート端子電圧Vrは、消去状態のしきい値電圧Vth_lから書込み状態のしきい値電圧Vth_hの範囲内（Vth_l＜Vr＜Vth_h）で、最良な電圧値を設定する。前記より電源電圧端子2の電圧値は、EPROM12のゲート端子と接続されているためVrとなる。EPROM12が書込み状態のとき、EPROM12のゲート端子電圧はしきい値電圧Vth_hよりも低いため出力電圧端子3は、高電位となり、EPROM12が消去状態のとき、EPROM12のゲート端子電圧はしきい値電圧Vth_lより高いため出力電圧端子3は、低電位となる。
図５を用いて本発明のEPROM書込み読出し回路をトリミング回路に適用した実施例を説明する。
メモリ回路は、図2の1bit分のEPROM書込み読出し回路が、分圧抵抗回路網を形成している抵抗の個数分含まれている回路である。図5のトリミング回路は、前記メモリ回路と分圧抵抗回路網を形成しているTR_10、TR_20、TR_30・・・TR_N、TR_α、分圧抵抗回路網の各抵抗の両端に接続されているMOSスイッチのMSW_10、MSW_20、MSW_30・・・MSW_Nで構成されている。前記各MOSスイッチのゲート端子は、図１に示した各EPROM書込み読出し回路の出力電圧端子３に接続されている。電源電圧端子2には、EPROM読出し時と同電位の電圧Vrが与えられている。
EPROMを有するメモリ回路から出力されたデータは各MOSスイッチのゲートに与えられ、分圧抵抗回路網の抵抗値を設定するための各抵抗の両端に接続してあるMOSスイッチを制御する。EPROMの記憶状態に応じて前記MOSスイッチが非導通となる場合に、前記MOSスイッチが接続されている抵抗が選択される。よって、出力電圧端子7に出力される電圧は、Vr*(TR_α/(選択された抵抗の合計+TR_α))より求めることができる。
以上、本実施例では、EPROMを利用したEPROM書込み読出し回路の動作を説明したが、EEPROM等の他のEPROMを利用することが出来る。
本発明の1bit分のEPROM書込み読出し回路図である。 従来のE PROM書込み回路図である。 EPROMの断面構造 EPROMのしきい値変化 本発明のEPROM書込み読出し回路を有する、トリミング回路である。
符号の説明
10、20、24 ：抵抗
11、21 ：PMOSトランジスタ
23、25 ：NMOSトランジスタ
12、22 ：EPROM
TR_10、TR_20、TR_30・・・TR_N、TR_α ：分圧用抵抗
MSW_10、MSW_20、MSW_30・・・MSW_N ：MOSスイッチ

Claims (5)

  1. 電源端子、制御端子、制御トランジスタ、EPROM、出力端子を含む電気的に書込み可能な不揮発性メモリ回路において、前記電源端子と前記制御トランジスタとの間に抵抗を設け、前記制御トランジスタと前記EPROMとを接続し、その接続点を前記出力端子に接続し、前記電源端子を前記EPROMのゲートに接続し、前記制御端子を前記制御トランジスタのゲートに接続したことを特徴とする不揮発性メモリ回路。
  2. 書込み時に、前記制御端子に信号を与えて前記制御トランジスタをONし、前記電源端子に書込み電圧を与えて前記EPROMの書込み動作を行うとともに、読出し時に、前記制御端子に信号を与えて前記制御トランジスタをONし、前記電源端子に読出し電圧を与えて前記EPROMに書き込まれた情報を前記出力端子へ出力することを特徴とする請求項１に記載の不揮発性メモリ回路。
  3. 前記制御トランジスタは、書込み時において非飽和領域で動作することを特徴とする請求項１又は２に記載の不揮発性メモリ回路。
  4. 前記抵抗は、読出し時の負荷抵抗を兼ねることを特徴とする請求項２又は３に記載の不揮発性メモリ回路。
  5. 電気的に書込み可能な不揮発性メモリによるトリミング手段を有する半導体装置であって、前記トリミング手段は、複数の抵抗が直列接続し、前記各抵抗の両端にスイッチングトランジスタを並列接続し、前記各スイッチングトランジスタを請求項１から４のいずれかに記載の不揮発性メモリ回路により制御することを特徴とするトリミング手段を有する半導体装置。
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