JP2005175132A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 素子特性への悪影響を抑制し、かつ、接合深さが比較的浅いエクステンション領域を形成できる半導体装置の製造方法を提供することを課題とする。
【解決手段】 ゲート電極１７ａの側周壁及びゲート絶縁膜端部をライナ絶縁膜１８で覆うことによって、製造工程において受けるゲート絶縁膜及び半導体基体の損傷を抑制し、かつ、ソース及びドレイン領域２０を形成した後、エクステンション領域２１を形成することによって、エクステンション領域２１の接合深さを比較的浅くする。
【選択図】 図３
【解決手段】 ゲート電極１７ａの側周壁及びゲート絶縁膜端部をライナ絶縁膜１８で覆うことによって、製造工程において受けるゲート絶縁膜及び半導体基体の損傷を抑制し、かつ、ソース及びドレイン領域２０を形成した後、エクステンション領域２１を形成することによって、エクステンション領域２１の接合深さを比較的浅くする。
【選択図】 図３
Description
本発明は、絶縁ゲート型電界効果トランジスタ（以下、ＭＩＳＦＥＴと称す。）を含む半導体装置の製造方法に関する。
近年、ＭＩＳＦＥＴを用いたＬＳＩ等の半導体装置の高性能化及び高集積化が進んでいる。これに伴い、ＭＩＳＦＥＴのゲート寸法、素子分離領域の幅、配線の幅等、半導体基体における面方向の寸法の縮小だけでなく、ソース及びドレイン領域、或いはソース及びドレイン領域に使用されるコンタクト領域の接合深さ等、半導体基板における深さ方向の寸法も縮小することが必要となる。
このため、比較的接合深さの浅いエクステンション領域をゲート絶縁膜直下のチャネル領域に隣接するように形成し、チャネル間の電気伝導に用いる。一方、ソース及びドレイン領域は、ゲート電極に側壁を形成した領域をマスクにし、エクステンション領域の一部に重ねるように半導体基板に形成される。また、ソース及びドレイン領域はコンタクト領域を介して配線と接続される。更に、エクステンション領域を形成する工程は通常、ソース及びドレイン領域を形成する工程よりも前に実施される（例えば、特許文献１参照。）。
従来のＭＩＳＦＥＴを用いたＬＳＩ等の半導体装置は、上述の方法によって高性能化及び高集積化が得られた。しかし、更なる高性能化及び高集積化のため、素子の微細化を進めていく上で、以下のような問題がある。
即ち、従来のＭＩＳＦＥＴ製造工程では、エクステンション領域を形成後、ソース及びドレイン領域を形成する。従って、ソース及びドレイン領域を形成する熱処理工程において、エクステンション領域も同じ条件によって熱処理される。
高濃度の不純物注入を行ったソース及びドレイン領域は、配線と接続するコンタクト部での寄生抵抗（コンタクト抵抗）低減化、或いはゲート電極での空乏化を抑制するため、不純物拡散層における結晶回復及び導入された不純物の活性化率向上が必須である。従って、例えば、１０００℃以上の比較的高温の熱工程が必要である。
例えば、低加速エネルギーによって、導電型を与える不純物である砒素或いは硼素をイオン注入し、比較的浅く形成されたエクステンション領域においても、前述の比較的高温の熱工程により不純物拡散層が深さ方向に広がる。このため、素子の微細化は妨げられ、その素子特性も劣化する。
また、比較的高温での熱処理工程も含めてソース及びドレイン領域形成後、エクステンション領域の形成を行う方法についても検討されている。しかし、工程が複雑化し、また、ゲート電極の側壁形成加工の際に生じる基板表面のエッチング、ゲート絶縁膜の端部へのダメージ導入等の問題が発生する。
特開２０００−１５０８８２号公報 （第１２ページ、第１図）
本発明は上記問題を解決するためになされたもので、基板表面のエッチング、ゲート絶縁膜の端部へのダメージ導入等の素子特性への悪影響を抑制し、かつ、接合深さが比較的浅いエクステンション領域を形成できる半導体装置の製造方法を提供することを目的とする。
上記の課題を解決するため、本発明の第１の態様は、半導体装置の製造方法として、半導体基体に素子分離領域を形成する工程と、前記素子分離領域に囲まれた素子領域にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極膜を形成する工程と、前記ゲート電極膜を選択的に加工してゲート電極を形成する工程と、前記ゲート電極及び前記半導体基体上にライナ絶縁膜及び第１の側壁絶縁膜を積層して形成する工程と、前記ゲート電極の側周壁に形成された前記ライナ絶縁膜及び第１の側壁絶縁膜を残存させるように前記ライナ絶縁膜及び第１の側壁絶縁膜を選択的に加工する工程と、前記ゲート電極、ライナ絶縁膜及び第１の側壁絶縁膜をマスクにして、前記ゲート電極、ライナ絶縁膜及び第１の側壁絶縁膜直下の素子領域を挟むように前記素子領域の一領域に導電型を与える第１の不純物を導入し、ソース及びドレイン領域を形成する工程と、前記第１の側壁絶縁膜、及び前記第１の側壁絶縁膜と前記半導体基体との間に存在する前記ライナ絶縁膜を選択的に除去する工程と、前記ゲート電極膜及びライナ絶縁膜をマスクに、前記ゲート電極及びライナ絶縁膜直下の素子領域を挟むように前記素子領域の一領域に前記第１の不純物と同じ導電型を与える第２の不純物を導入し、エクステンション領域を形成する工程とを有することを特徴とする。
また、本発明の第２の態様は、半導体装置の製造方法として、半導体基体に素子分離領域を形成する工程と、前記素子分離領域に囲まれた素子領域にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極膜を形成する工程と、前記ゲート電極膜上にマスク絶縁膜を形成する工程と、前記マスク絶縁膜及びゲート電極膜を選択的に加工してゲート電極を形成する工程と、前記マスク絶縁膜及び前記半導体基体上にライナ絶縁膜及び第１の側壁絶縁膜を積層して形成する工程と、前記ゲート電極の側周壁に形成されたライナ絶縁膜及び第１の側壁絶縁膜を残存させるように前記ライナ絶縁膜及び第１の側壁絶縁膜を選択的に加工する工程と、前記ゲート電極、ライナ絶縁膜及び第１の側壁絶縁膜をマスクにして、前記ゲート電極、ライナ絶縁膜及び第１の側壁絶縁膜直下の素子領域を挟むように前記素子領域の一領域に導電型を与える第１の不純物を導入し、ソース及びドレイン領域を形成する工程と、前記第１の側壁絶縁膜、及び前記第１の側壁絶縁膜と前記半導体基体との間に存在する前記ライナ絶縁膜を選択的に除去する工程と、前記ゲート電極膜及びライナ絶縁膜をマスクに、前記ゲート電極を挟むように前記半導体基体が露出した領域にシリコン膜を選択成長させる工程と、選択成長した前記シリコン膜及び前記シリコン膜の下層に存在する前記素子領域の一領域に第１の不純物と同じ導電型を与える第２の不純物を導入し、エクステンション領域を形成する工程とを有することを特徴とする。
本発明によれば、ゲート電極の側周壁及びゲート絶縁膜端部をライナ絶縁膜で覆うことによって、製造工程において受けるゲート絶縁膜及び半導体基体の損傷を抑制でき、かつ、ソース及びドレイン領域形成の後にエクステンション領域を形成することによって、エクステンション領域の接合深さを比較的浅くできる。これによって、良好な素子特性を有する半導体装置の製造方法を提供することができる。
以下、図面を参照して本発明の実施例を説明する。
図１（ａ）乃至図３（ｉ）は本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面図である。この第１の実施例は、本発明をＣＭＯＳ回路構造のＭＩＳＦＥＴに適用した例である。
先ず、図１（ａ）乃至図１（ｃ）を用いて、半導体基体に素子分離領域を形成する製造工程について説明する。
図１（ａ）に示すように、半導体基体であるＰ型のシリコン基板１０の表面領域に、第１の絶縁膜１１及び第２の絶縁膜１２を積層して形成する。第１の絶縁膜１１として、例えばシリコン酸化膜、第２の絶縁膜１２として、例えばシリコン窒化膜を用いる。続いて、リソグラフィ法及びエッチング法を用いて、第２の絶縁膜１２及び第１の絶縁膜１１を選択的にエッチングし、マスクパターンを形成する。
次に、第２の絶縁膜１２及び第１の絶縁膜１１をマスクにドライエッチング法を用いて、シリコン基板１０をエッチングし、浅いトレンチ溝を形成する。更に、図１（ｂ）に示すように、ＣＶＤ法を用い、第３の絶縁膜１３として例えばシリコン酸化膜を形成する。第３の絶縁膜１３は溝に埋め込まれ、かつ、シリコン基板１０の上にも堆積する。
次に、ＣＭＰ法及びエッチング法を用い、シリコン基板１０の表面を平坦にしながら、シリコン基板１０表面に形成された第３の絶縁膜１３、並びにマスクとして用いた第２の絶縁膜１２及び第１の絶縁膜１１を除去する。
図１（ｃ）に示すように、第３の絶縁膜１３が埋め込まれた浅いトレンチ溝の素子分離領域１４が形成される。
続いて、シリコン基板１０の表面に５ｎｍ程度のシリコン酸化膜（図示せず）を形成する。その後、シリコン基板１０の素子分離領域１４によって選択的に分離された素子領域のうち、ＰチャネルＭＩＳＦＥＴ形成領域にはＮ型不純物として燐をイオン注入法で導入し、Ｎ型ウェル領域１５ａを形成する。一方、ＮチャネルＭＩＳＦＥＴ形成領域にはＰ型不純物としてボロンをイオン注入法で導入し、Ｐ型ウェル領域１５ｂを形成する。この時のドーズ量はそれぞれ１Ｅ１２ｃｍ−２〜１Ｅ１３ｃｍ−２程度である。その後、例えば、１，０００〜１，１００℃、急速加熱を施し、導入した不純物を活性化する。これによりＣＭＯＳ回路構造におけるＰチャネルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦＥＴの領域が形成される。
次に、図２（ｄ）乃至図３（ｉ）を用いて、ゲート構造を形成する製造工程について説明する。
先ず、図２（ｄ）に示すように、シリコン基板１０の表面を、熱酸化続いてプラズマ窒化することにより、ゲート絶縁膜１６として膜厚１〜２ｎｍ程度の熱酸窒化膜を形成する。次に、ＬＰＣＶＤ法を用い、ゲート電極膜１７として多結晶シリコン膜を、例えば１００ｎｍ程度形成する。
次に、図２（ｅ）に示すように、リソグラフィ法、ドライエッチング法及びウェットエッチング法を用い、ゲート電極膜１７及びゲート絶縁膜１６を選択的にエッチングし、ゲート絶縁膜１６及びゲート電極１７ａからなる積層構造を形成する。
更に、図２（ｆ）に示すように、ライナ絶縁膜１８として２ｎｍ程度のシリコン窒化膜を、ＬＰＣＶＤ法を用いて形成する。続いて、第１の側壁絶縁膜１９として３０ｎｍ程度のシリコン酸化膜を、ＬＰＣＶＤ法を用いて形成する。
続いて、ＲＩＥ法による異方性エッチングを用いて、シリコン基板１０及びゲート電極膜１７の表面領域を選択的に除去し、図３（ｇ）に示すように、第１の側壁絶縁膜１９及びライナ絶縁膜１８をゲート電極１７ａの側壁面に残存させる。
次に、ゲート電極１７ａ、並びに第１の側壁絶縁膜１９及びライナ絶縁膜１８をマスクとしてイオン注入法によりソース及びドレイン領域２０を形成する。即ち、Ｎ型ウェル領域１５ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域１５ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度である。その後、例えば、１，０００℃、１０秒程度の急速加熱を施し、導入した不純物を活性化する。
続いて、図３（ｈ）に示すように、第１の側壁絶縁膜１９をウェットエッチング等により除去した後、ドライエッチング法による異方性エッチングを行うことによってライナ絶縁膜１８がゲート側壁に残存するように加工する。
更に、ゲート電極１７ａ及びライナ絶縁膜１８をマスクとしてイオン注入法によりエクステンション領域２１を形成する。即ち、Ｎ型ウェル領域１５ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域１５ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１４ｃｍ−２〜１Ｅ１５ｃｍ−２程度である。その後、例えば、９００℃程度の急速加熱を施し、導入した不純物を活性化する。
なお、ゲート電極１７ａを形成する際に、ゲート絶縁膜１６を選択的に加工せず、エクステンション領域２１を形成した後、ゲート電極１７ａ及びライナ絶縁膜１８をマスクとして選択的に加工する方法を用いても良い。
次に、ＬＰＣＶＤ法を用いて、シリコン酸化膜を３０ｎｍ程度形成する。続いて、図３（ｉ）に示すように、ＲＩＥ法による異方性エッチングを用いて、シリコン基板１０及びゲート電極１７ａの表面領域を選択的に除去し、ゲート電極１７ａ及びライナ絶縁膜１８の側壁面に第２の側壁絶縁膜１９ａを形成する。
更に、スパッタ法を用いて、１０ｎｍ程度のコバルト膜（図示せず）を形成する。その後、例えば窒素雰囲気中、５００℃程度の熱処理を行う。この熱処理によってソース及びドレイン領域、エクステンション領域２１、並びにゲート電極１７ａのシリコンとコバルト膜が反応し、コバルトシリサイド膜が形成される。続いて、ウェットエッチング法を用いて、未反応で残されたコバルト膜を除去する。次に、７５０℃程度の熱処理を行い、コバルトシリサイド膜を高抵抗のＣｏＳｉ膜から低抵抗のＣｏＳｉ２へ変化させ、ＣｏＳｉ２からなる金属シリサイド電極層２２を形成する。
その後、図示しないシリコン酸化膜からなる層間絶縁膜を、ＣＶＤ法を用い、シリコン基板１０の全面に堆積した後、熱処理、ＣＭＰ法等により表面の平坦化を行う。この層間絶縁膜にコンタクト孔を開口し、ＮチャネルＭＩＳＦＥＴのゲート電極、ソース及びドレイン領域、ＰチャネルＭＩＳＦＥＴのゲート電極、ソース及びドレイン領域に接続するＡｌ、Ｃｕ等の金属配線を形成する。
さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成する。更に、シリコン基板１０の全面を表面保護膜で覆い、パッド部を開口して本発明による半導体装置の製造方法における第１の実施例を完成させる。
本実施例によれば、ゲート電極１７ａの側壁部及びゲート絶縁膜端部をライナ絶縁膜１８で覆うことによって、製造工程においてドライエッチング、イオン注入等によるゲート絶縁膜１６、エクステンション領域２１、並びにソース及びドレイン領域２０への損傷を抑制できる。
また、ライナ絶縁膜１８としてシリコン窒化膜、第１の側壁絶縁膜１９としてシリコン酸化膜を用いることによって、ゲート電極１７ａの周辺を加工する際に、エッチング選択比を大きくとれる等の利点を生ずる。
更に、ライナ絶縁膜１８を５ｎｍ程度に薄く形成することにより、ゲート絶縁膜１６の端部を保護し、かつ、エクステンション領域２１の接合深さを比較的浅く制御可能になる。ライナ絶縁膜１８の適切な厚さは素子寸法によるが、微細化された素子に適用するためには、２ｎｍ乃至１０ｎｍ程度に抑える必要がある。即ち、ライナ絶縁膜１８が厚くなると、エクステンション領域２１の接合深さを浅く制御することが困難になる。
また、本実施例によれば、ソース及びドレイン領域２０の形成後に、エクステンション領域２１を形成することによって、エクステンション領域２１の接合深さを比較的浅くできる。更に、エクステンション領域２１形成における熱処理温度を、ソース及びドレイン領域２０の形成における熱処理温度よりも低く抑えることによって、その効果を増すことができる。
図４（ａ）乃至図７（ｋ）は本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面図である。この第２の実施例は、第１の実施例と同様に、本発明をＣＭＯＳ回路構造のＭＩＳＦＥＴに適用した例である。また、第１の実施例との違いは、エクステンション領域に選択成長シリコン膜を適用した工程を有することである。
先ず、図４（ａ）乃至図４（ｃ）を用いて、半導体基体に素子分離領域を形成する製造工程について説明する。
図４（ａ）に示すように、半導体基体であるＰ型のシリコン基板１０の表面領域に、第１の絶縁膜１１及び第２の絶縁膜１２を積層して形成する。第１の絶縁膜１１として、例えばシリコン酸化膜、第２の絶縁膜１２として、例えばシリコン窒化膜を用いる。続いて、リソグラフィ法及びエッチング法を用いて、第２の絶縁膜１２及び第１の絶縁膜１１を選択的にエッチングし、マスクパターンを形成する。
次に、第２の絶縁膜１２及び第１の絶縁膜１１をマスクにドライエッチング法を用いて、シリコン基板１０をエッチングし、浅いトレンチ溝を形成する。更に、図４（ｂ）に示すように、ＣＶＤ法を用い、第３の絶縁膜１３として例えばシリコン酸化膜を形成する。第３の絶縁膜１３は溝に埋め込まれ、かつ、シリコン基板１０の上にも堆積する。
次に、ＣＭＰ法及びエッチング法を用い、シリコン基板１０の表面を平坦にしながら、シリコン基板１０表面に形成された第３の絶縁膜１３、並びにマスクとして用いた第２の絶縁膜１２及び第１の絶縁膜１１を除去する。
図４（ｃ）に示すように、第３の絶縁膜１３が埋め込まれた浅いトレンチ溝の素子分離領域１４が形成される。
続いて、シリコン基板１０の表面に５ｎｍ程度のシリコン酸化膜（図示せず）を形成する。その後、シリコン基板１０の素子分離領域１４によって選択的に分離された素子領域のうち、ＰチャネルＭＩＳＦＥＴ形成領域にはＮ型不純物として燐をイオン注入法で導入し、Ｎ型ウェル領域１５ａを形成する。一方、ＮチャネルＭＩＳＦＥＴ形成領域にはＰ型不純物としてボロンをイオン注入法で導入し、Ｐ型ウェル領域１５ｂを形成する。この時のドーズ量はそれぞれ１Ｅ１２ｃｍ−２〜１Ｅ１３ｃｍ−２程度である。その後、例えば、１，０００〜１，１００℃程度の急速加熱を施し、導入した不純物を活性化する。これによりＣＭＯＳ回路構造におけるＰチャネルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦＥＴの領域が形成される。
次に、図５（ｄ）乃至図６（ｉ）を用いて、ゲート構造を形成する製造工程について説明する。
先ず、図５（ｄ）に示すように、シリコン基板１０の表面を、熱酸化続いてプラズマ窒化することにより、ゲート絶縁膜１６として膜厚１〜２ｎｍ程度の熱酸窒化膜を形成する。次に、ＬＰＣＶＤ法を用い、ゲート電極膜１７として多結晶シリコン膜を、例えば８０ｎｍ程度形成する。また、ＰチャネルＭＩＳＦＥＴ領域には例えばボロンを、ＮチャネルＭＩＳＦＥＴ領域には例えば砒素を、それぞれイオン注入法等を用いて１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度ドーピングする。更に、マスク絶縁膜１７ｂとしてＬＰＣＶＤ法を用い、２０ｎｍ程度のシリコン窒化膜を形成する。
次に、図５（ｅ）に示すように、リソグラフィ法、ドライエッチング法及びウェットエッチング法を用い、マスク絶縁膜１７ｂ、ゲート電極膜１７及びゲート絶縁膜１６を選択的にエッチングし、ゲート絶縁膜１６、ゲート電極１７ａ及びマスク絶縁膜１７ｂからなる積層構造を形成する。
更に、図５（ｆ）に示すように、ライナ絶縁膜１８として５ｎｍ程度のシリコン窒化膜を、ＬＰＣＶＤ法を用いて形成する。続いて、第１の側壁絶縁膜１９として３０ｎｍ程度のシリコン酸化膜を、ＬＰＣＶＤ法を用いて形成する。
続いて、ＲＩＥ法による異方性エッチングを用いて、シリコン基板１０及びマスク絶縁膜１７ｂの表面領域を選択的に除去し、第１の側壁絶縁膜１９及びライナ絶縁膜１８をゲート電極１７ａの側壁面に残存させる。
次に、ゲート電極１７ａ、並びに第１の側壁絶縁膜１９及びライナ絶縁膜１８をマスクとしてイオン注入法によりソース及びドレイン領域２０を形成する。即ち、Ｎ型ウェル領域１５ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域１５ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度である。その後、例えば、１，０００℃程度の急速加熱を施し、導入した不純物を活性化する。
続いて、図６（ｇ）に示すように、第１の側壁絶縁膜１９をウェットエッチング法により除去し、次にドライエッチング法を用いた異方性エッチングを行うことにより、ライナ絶縁膜１８を選択的に除去して、ライナ絶縁膜１８を側壁に残存させる。
次に、ＬＰＣＶＤによる選択成長法を用いて、シリコン基板１０の表面が露出された領域だけに、１０ｎｍ程度の選択成長シリコン膜２３を形成する。ゲート電極１７ａの上にはマスク絶縁膜１７ｂが形成されているため、シリコン膜は成長しない。
更に、図６（ｈ）に示すように、ゲート電極１７ａ及びライナ絶縁膜１８をマスクとしてイオン注入法によりエクステンション領域２１を形成する。即ち、Ｎ型ウェル領域１５ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域１５ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１４ｃｍ−２〜１Ｅ１５ｃｍ−２程度である。その後、例えば、９００℃程度の急速加熱を施し、導入した不純物を活性化する。
次に、ＬＰＣＶＤ法を用いて、シリコン酸化膜を３０ｎｍ程度形成する。続いて、図６（ｉ）に示すように、ＲＩＥ法による異方性エッチングを用いて、選択成長シリコン膜２３及びマスク絶縁膜１７ｂの表面領域を選択的に除去し、ゲート電極１７及びライナ絶縁膜１８の側壁面に第２の側壁絶縁膜１９ａを形成する。
続いて、図７（ｊ）に示すように、ウェットエッチング法を用いて、ゲート電極１７ａの上のマスク絶縁膜１７ｂを選択的に除去する。
更に、スパッタ法を用いて、１０ｎｍ程度のコバルト膜（図示せず）を形成する。その後、例えば窒素雰囲気中、５００℃程度の熱処理を行う。この熱処理によってソース及びドレイン領域、エクステンション領域２１、並びにゲート電極１７ａのシリコンとコバルト膜が反応し、コバルトシリサイド膜が形成される。続いて、ウェットエッチング法を用いて、未反応で残されたコバルト膜を除去する。次に、７５０℃程度の熱処理を行い、コバルトシリサイド膜を高抵抗のＣｏＳｉ膜から低抵抗のＣｏＳｉ２膜へ変化させ、図７（ｋ）に示すように、ＣｏＳｉ２からなる金属シリサイド電極層２２を形成する。
その後、図示しないシリコン酸化膜からなる層間絶縁膜を、ＣＶＤ法を用い、シリコン基板１０の全面に堆積した後、熱処理、ＣＭＰ法等により表面の平坦化を行う。この層間絶縁膜にコンタクト孔を開口し、ＮチャネルＭＩＳＦＥＴのゲート電極、ソース及びドレイン領域、ＰチャネルＭＩＳＦＥＴのゲート電極、ソース及びドレイン領域に接続するＡｌ、Ｃｕ等の金属配線を形成する。
さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成する。更に、シリコン基板１０の全面を表面保護膜で覆い、パッド部を開口して本発明による半導体装置の製造方法における第２の実施例を完成させる。
本実施例によれば、ゲート電極１７ａの側壁部及びゲート絶縁膜端部をライナ絶縁膜１８で覆うことによって、製造工程においてドライエッチング、イオン注入等によるゲート絶縁膜１６、エクステンション領域２１、並びにソース及びドレイン領域２０への損傷を抑制できる。
また、ライナ絶縁膜１８としてシリコン窒化膜、第１の側壁絶縁膜１９としてシリコン酸化膜を用いることによって、ゲート電極１７ａの周辺を加工する際に、エッチング選択比を大きくとれる等の利点を生ずる。
更に、ライナ絶縁膜１８を５ｎｍ程度に薄く形成することにより、ゲート絶縁膜１６の端部を保護し、かつ、エクステンション領域２１の接合深さを比較的浅く制御可能になる。ライナ絶縁膜１８の適切な厚さは素子寸法によるが、微細化された素子に適用するためには、２ｎｍ乃至１０ｎｍ程度に抑える必要がある。即ち、ライナ絶縁膜１８が厚くなると、エクステンション領域２１の接合深さを浅く制御することが困難になる。
また、本実施例によれば、ソース及びドレイン領域２０の形成後に、エクステンション領域２１を形成することによって、エクステンション領域２１の接合深さを比較的浅くできる。更に本実施例では、エクステンション領域２１の形成方法として、選択成長シリコン膜２３を設けることにより、更に、エクステンション領域２１の接合深さを浅くできる。加えて、エクステンション領域２１形成における熱処理温度を、ソース及びドレイン領域２０の形成における熱処理温度よりも低く抑えることによって、その効果を増すことができる。
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
ライナ絶縁膜、第１の側壁絶縁膜及び第２の側壁絶縁膜としてシリコン窒化膜、シリコン酸化膜以外にも、シリコン窒化膜とシリコン酸化膜の混合膜等を用いても良い。
また、ライナ絶縁膜がシリコン酸化膜であり、かつ、第１の側壁絶縁膜がシリコン窒化膜であることを特徴とする半導体装置の製造方法であっても良い。
更に、ライナ絶縁膜の厚さが２ｎｍ乃至１０ｎｍであることを特徴とする半導体装置の製造方法であっても良い。
金属シリサイド層はコバルトシリサイド、以外にもニッケル、タングステン、チタン、モリブデン、タンタル、パラジウム、白金、ニオブ等のシリサイドでも良い。
また、金属シリサイド層における金属とシリコンとの組成比も、例えば、コバルトシリサイド膜の場合、ＣｏＳｉ２とは限らない。他の金属シリサイドにおいても同様である。
また、ゲート絶縁膜はシリコン酸窒化膜以外に、シリコン酸化膜、シリコン窒化膜、或いはシリコン酸化膜とシリコン窒化膜との積層膜でも良い。また、金属酸化膜としてチタン酸化膜、ハフニウム酸化膜等の金属系の酸化膜を単独で、或いは積層構造にして組合せて使用できることは勿論である。
半導体基体としてはシリコン基板に限らず、ＧａＡｓ基板等のIII―Ｖ族半導体基板、ＳＯＩ基板等の絶縁性を有する基板でも同様な効果が得られる。
１０ シリコン基板
１１ 第１の絶縁膜
１２ 第２の絶縁膜
１３ 第３の絶縁膜
１４ 素子分離領域
１５ａ Ｎ型ウェル領域
１５ｂ Ｐ型ウェル領域
１６ ゲート絶縁膜
１７ ゲート電極膜
１７ａ ゲート電極
１７ｂ マスク絶縁膜
１８ ライナ絶縁膜
１９ 第１の側壁絶縁膜
１９ａ 第２の側壁絶縁膜
２０ ソース及びドレイン領域
２１ エクステンション領域
２２ 金属シリサイド電極層
２３ 選択成長シリコン膜
１１ 第１の絶縁膜
１２ 第２の絶縁膜
１３ 第３の絶縁膜
１４ 素子分離領域
１５ａ Ｎ型ウェル領域
１５ｂ Ｐ型ウェル領域
１６ ゲート絶縁膜
１７ ゲート電極膜
１７ａ ゲート電極
１７ｂ マスク絶縁膜
１８ ライナ絶縁膜
１９ 第１の側壁絶縁膜
１９ａ 第２の側壁絶縁膜
２０ ソース及びドレイン領域
２１ エクステンション領域
２２ 金属シリサイド電極層
２３ 選択成長シリコン膜
Claims (5)
- 半導体基体に素子分離領域を形成する工程と、
前記素子分離領域に囲まれた素子領域にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極膜を形成する工程と、
前記ゲート電極膜を選択的に加工してゲート電極を形成する工程と、
前記ゲート電極及び前記半導体基体上にライナ絶縁膜及び第１の側壁絶縁膜を積層して形成する工程と、
前記ゲート電極の側周壁に形成された前記ライナ絶縁膜及び第１の側壁絶縁膜を残存させるように前記ライナ絶縁膜及び第１の側壁絶縁膜を選択的に加工する工程と、
前記ゲート電極、ライナ絶縁膜及び第１の側壁絶縁膜をマスクにして、前記ゲート電極、ライナ絶縁膜及び第１の側壁絶縁膜直下の素子領域を挟むように前記素子領域の一領域に導電型を与える第１の不純物を導入し、ソース及びドレイン領域を形成する工程と、
前記第１の側壁絶縁膜、及び前記第１の側壁絶縁膜と前記半導体基体との間に存在する前記ライナ絶縁膜を選択的に除去する工程と、
前記ゲート電極膜及びライナ絶縁膜をマスクに、前記ゲート電極及びライナ絶縁膜直下の素子領域を挟むように前記素子領域の一領域に前記第１の不純物と同じ導電型を与える第２の不純物を導入し、エクステンション領域を形成する工程とを
有することを特徴とする半導体装置の製造方法。 - 前記エクステンション領域を形成する工程の後に、
前記ゲート電極及び前記半導体基体上に第２の側壁絶縁膜を形成する工程と、
前記ゲート電極の側周壁に形成された前記第２の側壁絶縁膜を残存させるように前記第２の側壁絶縁膜を選択的に加工する工程と、
少なくとも前記ソース及びドレイン領域上に、選択的に金属シリサイド層を形成する工程とを
有することを特徴とする請求項１に記載の半導体装置の製造方法。 - 半導体基体に素子分離領域を形成する工程と、
前記素子分離領域に囲まれた素子領域にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極膜を形成する工程と、
前記ゲート電極膜上にマスク絶縁膜を形成する工程と、
前記マスク絶縁膜及びゲート電極膜を選択的に加工してゲート電極を形成する工程と、
前記マスク絶縁膜及び前記半導体基体上にライナ絶縁膜及び第１の側壁絶縁膜を積層して形成する工程と、
前記ゲート電極の側周壁に形成されたライナ絶縁膜及び第１の側壁絶縁膜を残存させるように前記ライナ絶縁膜及び第１の側壁絶縁膜を選択的に加工する工程と、
前記ゲート電極、ライナ絶縁膜及び第１の側壁絶縁膜をマスクに、前記ゲート電極下の素子領域を挟むように前記素子領域の一領域に導電型を与える第１の不純物を導入し、ソース及びドレイン領域を形成する工程と、
前記第１の側壁絶縁膜、及び前記第１の側壁絶縁膜と前記半導体基体との間に存在する前記ライナ絶縁膜を選択的に除去する工程と、
前記ゲート電極膜及びライナ絶縁膜をマスクにして、前記ゲート電極、ライナ絶縁膜及び第１の側壁絶縁膜直下の素子領域を挟むように前記半導体基体が露出した領域にシリコン膜を選択成長させる工程と、
選択成長した前記シリコン膜及び前記シリコン膜の下層に存在する前記素子領域の一領域に第１の不純物と同じ導電型を与える第２の不純物を導入し、エクステンション領域を形成する工程とを
有することを特徴とする半導体装置の製造方法。 - 前記エクステンション領域を形成する工程の後に、
前記ゲート電極及び前記シリコン膜上に第２の側壁絶縁膜を形成する工程と、
前記ゲート電極の側周壁に形成された前記第２の側壁絶縁膜を残存させるように前記第２の側壁絶縁膜を選択的に加工する工程と、
少なくとも前記ソース及びドレイン領域上に、選択的に金属シリサイド層を形成する工程とを
有することを特徴とする請求項３に記載の半導体装置の製造方法。 - 前記ソース及びドレイン領域を形成する工程が、前記第１の不純物をイオン注入する工程と前記第１の不純物を活性化する熱処理を行う工程から構成され、かつ、前記エクステンション領域を形成する工程が第２の不純物をイオン注入する工程と前記第２の不純物を活性化する熱処理を行う工程から構成されており、前記第２の不純物を活性化する熱処理の温度が、前記第１の不純物を活性化する熱処理の温度よりも低いことを特徴とする請求項１乃至請求項４のいずれか1項に記載の半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
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| JP2003411760A JP2005175132A (ja) | 2003-12-10 | 2003-12-10 | 半導体装置の製造方法 |
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| JP2003411760A JP2005175132A (ja) | 2003-12-10 | 2003-12-10 | 半導体装置の製造方法 |
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| JP2003411760A Pending JP2005175132A (ja) | 2003-12-10 | 2003-12-10 | 半導体装置の製造方法 |
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-
2003
- 2003-12-10 JP JP2003411760A patent/JP2005175132A/ja active Pending
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