JP2005159143A - Methods of manufacturing wiring, thin-film transistor, and display device - Google Patents
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Abstract
Description
本発明は、対象の材料が混入された組成物を噴出する方法を用いた配線の作製方法、薄膜トランジスタの作製方法、及び表示装置の作製方法に関する。 The present invention relates to a method for manufacturing a wiring, a method for manufacturing a thin film transistor, and a method for manufacturing a display device using a method for ejecting a composition in which a target material is mixed.
ピエゾ方式やサーマルジェット方式に代表される液滴吐出技術が注目を集めている。この液滴吐出技術は活字、画像の描画に使われてきたが、半導体分野におけるパターン形成などへ応用する試みが始まっている。このような液滴吐出技術として、インクジェット法によって、膜パターンの形成方法を改善し、厚膜化を達成し、細線化の要請も満たし、導電膜とした場合に断線や短絡等の問題を生じない膜パターンの形成方法が提案されている(特許文献1参照)。 Droplet ejection techniques represented by the piezo method and thermal jet method are attracting attention. Although this droplet discharge technique has been used for printing of characters and images, attempts to apply it to pattern formation in the semiconductor field have begun. As such a droplet discharge technique, the ink-jet method improves the film pattern formation method, achieves a thick film, satisfies the demand for thinning, and causes problems such as disconnection and short-circuiting when a conductive film is used. There has been proposed a method of forming a non-film pattern (see Patent Document 1).
一方、半導体分野において、基板表面と、ゲート絶縁膜及びゲート絶縁膜との密着性を高めるため、基板の表面に粗面化処理を施したものがある(特許文献2参照)。
上記のような液滴吐出方法により配線等を形成する場合、薄膜トランジスタ(TFTとも表記する)の微細化が進むにつれ、高いパターニング精度が必要となってくる。そのため、自己整合的にTFTを形成する必要性が高くなってくる。また上記文献はパターンの厚膜化を達成し、細線化の要請を検討しているが、密着性も検討すべき事項となっている。 When a wiring or the like is formed by the above droplet discharge method, high patterning accuracy is required as the thin film transistor (also referred to as TFT) is miniaturized. Therefore, the necessity for forming TFTs in a self-aligning manner is increased. Moreover, although the said literature achieves the pattern thickening and the request | requirement of thinning is examined, adhesiveness is also a matter which should also be examined.
そこで本発明は、液滴吐出方法によりパターンを形成する場合、自己整合的に形成し、さらに該パターンの密着性を高めることを課題とする。 Therefore, an object of the present invention is to form a pattern in a self-aligned manner when forming a pattern by a droplet discharge method, and to further improve the adhesion of the pattern.
本発明は、上記課題を鑑み、粗面化された面、及び該面上に設けられている第1のパターンにより、選択的にパターンを形成可能な方法により第2のパターンを自己整合的に形成することを特徴とする。第1のパターン上の表面は、粗面化された面と比べ、平坦性が高く、平坦な面とみなすことができる。そのため、粗面化された面と、平坦な面とにより、自己整合的に第2のパターンを形成することができる。 In view of the above problems, the present invention self-aligns the second pattern by a method capable of selectively forming a pattern by using the roughened surface and the first pattern provided on the surface. It is characterized by forming. The surface on the first pattern has higher flatness than the roughened surface and can be regarded as a flat surface. Therefore, the second pattern can be formed in a self-aligned manner by the roughened surface and the flat surface.
さらにこのとき、粗面化された面は、ゲート電極上の平坦な面と比較して、液滴に対して濡れ性が高く、親液性を示す。その結果、第2のパターンは、粗面化された面に優先的に形成され、平坦な面には形成されにくい。この特性を利用すると、自己整合的に第2のパターンを形成しやすくなり、好ましい。 Furthermore, at this time, the roughened surface has higher wettability with respect to the liquid droplets and exhibits lyophilicity than the flat surface on the gate electrode. As a result, the second pattern is preferentially formed on the roughened surface and is not easily formed on a flat surface. Use of this characteristic is preferable because it is easy to form the second pattern in a self-aligning manner.
またこのような粗面化された面上に、選択的にパターンを形成可能な方法を用いてパターンを形成することにより、パターンの密着性を高めることができる。 Further, by forming a pattern on such a roughened surface using a method capable of selectively forming a pattern, the adhesion of the pattern can be improved.
粗面化された面とは、表面に凹凸形状が形成された面であって、凹凸の高低差は、50nm〜300nm、好ましくは100nm以下とする。そして凹凸の高低差は、凹凸形状上に形成する被膜の厚さによる設定することができる。 The roughened surface is a surface having a concavo-convex shape formed on the surface, and the height difference of the concavo-convex is 50 nm to 300 nm, preferably 100 nm or less. The height difference of the unevenness can be set by the thickness of the coating film formed on the uneven shape.
またパターンとは、ゲート配線(ゲート電極を含む)、ソース配線(ソース電極を含む)、若しくはドレイン配線(ドレイン電極を含む)等の配線、半導体膜若しくはゲート絶縁膜等の機能性薄膜、又はパターニングに使用するマスク等が挙げられる。 The pattern means a wiring such as a gate wiring (including a gate electrode), a source wiring (including a source electrode), a drain wiring (including a drain electrode), a functional thin film such as a semiconductor film or a gate insulating film, or a patterning. And masks used in the above.
例えばパターンとして配線を形成する場合、配線の被形成面に粗面化処理を行う。その結果、配線の密着性を高めることができる。その後、機能性薄膜を形成すると、凹凸の高低差にもよるが、該機能性薄膜は、被形成面の表面の凹凸形状をうつすように(沿うように)形成することができる。そのため、機能性薄膜の表面にも凹凸形状が形成され、該機能性薄膜上に形成する第2の配線の密着性も高めることができる。すなわち、被形成面に粗面化処理を行った場合、被形成面のみではなく、被形成面の表面の凹凸形状をうつして形成される機能性薄膜によっても、配線の密着性を向上させることができる。 For example, when a wiring is formed as a pattern, a surface roughening process is performed on the wiring formation surface. As a result, the adhesion of the wiring can be improved. After that, when the functional thin film is formed, the functional thin film can be formed so as to pass the concave / convex shape of the surface of the surface to be formed, depending on the height difference of the concave / convex. Therefore, an uneven shape is also formed on the surface of the functional thin film, and the adhesion of the second wiring formed on the functional thin film can be improved. In other words, when the surface to be formed is roughened, the adhesion of the wiring can be improved not only by the surface to be formed but also by a functional thin film formed by concavo-convex shapes on the surface of the surface to be formed. Can do.
凹凸を形成する方法は、ドライエッチング法、フロスト加工法、又はサンドブラスト法がある。ドライエッチング法では、フッ素系ガスを用いればよく、例えばCHF3とO2との混合ガスを用いることができる。フロスト加工法とは、ガラス基板等をフッ酸(HF)に浸け、反応のムラによりミクロンオーダーの凹凸を形成する方法である。フッ酸の濃度、温度、又は反応減速剤等の添加剤によって、凹凸形状を制御することができる。サンドブラスト法とは、ガラス面に非常に細かい砂を吹き付けて削る方法である。圧力、吹き付けるの砂の粒子の大きさ、又は吹き付ける時間によって、凹凸形状を制御することができる。 As a method for forming the unevenness, there are a dry etching method, a frost processing method, and a sandblasting method. In the dry etching method, a fluorine-based gas may be used. For example, a mixed gas of CHF 3 and O 2 can be used. The frost processing method is a method in which a glass substrate or the like is immersed in hydrofluoric acid (HF), and unevenness on the order of microns is formed due to uneven reaction. The uneven shape can be controlled by the concentration of hydrofluoric acid, temperature, or an additive such as a reaction moderator. The sand blasting method is a method in which very fine sand is sprayed on a glass surface to cut it. The concavo-convex shape can be controlled by the pressure, the size of the sand particles to be sprayed, or the spraying time.
選択的にパターンを形成可能な方法として、導電膜や絶縁膜などの材料が混入された組成物の液滴(ドットとも表記する)を選択的に吐出する液滴吐出法を用いることができる。液滴吐出法は、その方式によっては、インクジェット法とも呼ばれる。 As a method for selectively forming a pattern, a droplet discharge method for selectively discharging a droplet (also referred to as a dot) of a composition in which a material such as a conductive film or an insulating film is mixed can be used. The droplet discharge method is also called an ink jet method depending on the method.
このとき、組成物はドット状に吐出したり、ドットが連なった柱状に吐出することがある。また組成物がドット状又は柱状に吐出されることを単に滴下又は噴出と表記する。すなわち、複数のドットが連続して吐出されるため、ドットとして認識されず線状に吐出されることもあるが、合わせて滴下又は噴出と表記する。 At this time, the composition may be ejected in the form of dots or in the form of columns in which dots are connected. Moreover, that a composition is discharged in dot shape or column shape is only described as dripping or jetting. That is, since a plurality of dots are ejected continuously, they may not be recognized as dots but may be ejected linearly, but they are collectively referred to as dripping or ejection.
導電体としては、金(Au)、銀(Ag)、銅(Cu)、白金(Pt)、パラジウム(Pd)、タングステン(W)、ニッケル(Ni)、タンタル(Ta)、ビスマス(Bi)、鉛(Pb)、インジウム(In)、錫(Sn)、亜鉛(Zn)、チタン(Ti)、若しくはアルミニウム(Al)、これらからなる合金、これらの分散性ナノ粒子、又はハロゲン化銀の微粒子を用いることができる。特に低抵抗な銀、銅を用いるとよい。 As the conductor, gold (Au), silver (Ag), copper (Cu), platinum (Pt), palladium (Pd), tungsten (W), nickel (Ni), tantalum (Ta), bismuth (Bi), Lead (Pb), indium (In), tin (Sn), zinc (Zn), titanium (Ti), or aluminum (Al), alloys made of these, dispersible nanoparticles, or silver halide fine particles Can be used. In particular, low resistance silver or copper may be used.
また透明導電膜として、インジウム錫酸化物(ITO、Indium Tin Oxide)、酸化インジウムに2〜20%の酸化亜鉛(ZnO)を混合したIZO(indium zinc oxide)、酸化インジウムに2〜20%の酸化珪素(SiO2)を混合したITSO、有機インジウム、有機スズ、等を用いることもできる。 Moreover, as a transparent conductive film, indium tin oxide (ITO), IZO (indium zinc oxide) in which 2 to 20% zinc oxide (ZnO) is mixed with indium oxide, and 2 to 20% oxidation in indium oxide. ITSO mixed with silicon (SiO 2 ), organic indium, organic tin, or the like can also be used.
組成物中において導電体等の材料が効率よく分散するため、微粒子となる導電体の表面を有機物、又は導電物によりコーティングするとよい。また表面を覆う物質は、積層構造を有してもよい。表面を覆う物質は導電性を有すると好ましいが、絶縁性を有しても加熱処理等により除去すればよい。特に銅を用いる場合、半導体膜中等に銅が拡散することを防止するため、銅微粒子の表面を導電性材料等で覆うとよい。 In order to efficiently disperse a material such as a conductor in the composition, the surface of the conductor to be fine particles may be coated with an organic substance or a conductor. The substance covering the surface may have a laminated structure. The substance covering the surface is preferably conductive, but may be removed by heat treatment or the like even if it has insulating properties. In particular, when copper is used, the surface of the copper fine particles is preferably covered with a conductive material or the like in order to prevent copper from diffusing into the semiconductor film or the like.
本発明は、粗面化された面及び、選択的に形成されたパターン上の平坦な面を用いて、液滴吐出法により第2のパターンを自己整合的に形成することを特徴としている。そのため、液滴吐出法により形成するパターンとして、例えばソース電極及びドレイン電極を形成する場合、粗面化された面及び、選択的に形成されたゲート電極上の平坦な面により、自己整合的にソース電極及びドレイン電極を形成することができる。このとき、粗面化された面の凹凸形状により、ゲート電極の密着性は向上する。また、粗面化された基板の凹凸形状をうつして、ソース電極及びドレイン電極の被形成面が凹凸形状を有するため、ソース電極及びドレイン電極の密着性も向上する。すなわち本発明は、パターンの被形成面が凹凸形状を有することを特徴とする。 The present invention is characterized in that the second pattern is formed in a self-aligned manner by a droplet discharge method using a roughened surface and a flat surface on a selectively formed pattern. Therefore, as a pattern formed by a droplet discharge method, for example, when forming a source electrode and a drain electrode, self-aligned by a roughened surface and a flat surface on a selectively formed gate electrode. A source electrode and a drain electrode can be formed. At this time, the adhesiveness of the gate electrode is improved by the rough surface of the roughened surface. In addition, since the uneven surface of the roughened substrate is transferred and the formation surface of the source electrode and the drain electrode has an uneven shape, the adhesion between the source electrode and the drain electrode is also improved. That is, the present invention is characterized in that the surface on which the pattern is formed has an uneven shape.
またパターンを形成する工程において、自己整合的に形成したいパターン以外は、液滴吐出法により形成しなくともよい。例えば、液滴吐出法により形成するパターンとして、ソース電極及びドレイン電極を形成する場合、ゲート電極は液滴吐出法により必ずしも形成する必要はない。 Further, in the pattern forming process, it is not necessary to form the pattern other than the pattern desired to be formed in a self-aligned manner by the droplet discharge method. For example, when a source electrode and a drain electrode are formed as a pattern formed by a droplet discharge method, the gate electrode is not necessarily formed by a droplet discharge method.
また本発明は、エレクトロルミネセンスと呼ばれる発光を発現する有機物、又は有機物と無機物の混合物を含む媒体を、電極間に介在させた発光素子と、TFTと、が接続された表示装置を特徴とする。また本発明は、液晶層を電極間に介在させた液晶素子と、TFTと、が接続された表示装置を特徴とする。このような表示装置のTFTを、本発明の液滴吐出法を用いて形成することができる。 In addition, the present invention is characterized by a display device in which a light-emitting element in which a medium containing an organic substance that emits light called electroluminescence or a mixture of an organic substance and an inorganic substance is interposed between electrodes and a TFT are connected. . In addition, the invention is characterized by a display device in which a liquid crystal element having a liquid crystal layer interposed between electrodes and a TFT are connected. The TFT of such a display device can be formed using the droplet discharge method of the present invention.
このように本発明は、パターンを自己整合的に形成し、さらに粗面化された基板によりパターンの密着性を高めることを特徴としており、薄膜トランジスタの構造等は限定されない。すなわち、結晶性半導体膜及び非結晶性半導体膜のいずれを有する薄膜トランジスタであってもよく、半導体膜より下方にゲート電極が設けられる所謂ボトムゲート型、及び半導体膜より上方にゲート電極が設けられる所謂トップゲート型のいずれの構造を有する薄膜トランジスタであってもよい。 As described above, the present invention is characterized in that the pattern is formed in a self-aligned manner and the adhesion of the pattern is enhanced by the roughened substrate, and the structure of the thin film transistor is not limited. That is, it may be a thin film transistor having either a crystalline semiconductor film or an amorphous semiconductor film, a so-called bottom gate type in which a gate electrode is provided below the semiconductor film, and a so-called gate electrode provided above the semiconductor film. A thin film transistor having any structure of a top gate type may be used.
以上のように、粗面化された面と、該面上に形成された第1のパターン上の平坦な面とにより、第2のパターンを自己整合的に形成することができる。
その結果、高いパターニング精度でパターンを形成することができ、薄膜トランジスタの微細化に対応することができる。
As described above, the second pattern can be formed in a self-aligned manner by using the roughened surface and the flat surface on the first pattern formed on the surface.
As a result, a pattern can be formed with high patterning accuracy, and the thin film transistor can be dealt with.
また粗面化された面により、該面上に形成するパターンの密着性を向上することができる。さらには、粗面化された面上に形成された機能性薄膜が、該形状をうつして形成することもできる。その結果、粗面化された面に接して形成されないパターンであっても、密着性を高めることができる。 Further, the roughened surface can improve the adhesion of the pattern formed on the surface. Furthermore, the functional thin film formed on the roughened surface can be formed by changing the shape. As a result, even if the pattern is not formed in contact with the roughened surface, the adhesion can be improved.
また液滴吐出法により配線やマスク等のパターンを形成すると、材料の利用効率が向上し、コストの削減、廃液処理量の削減が可能となる。特に液滴吐出法によりパターンを形成すると、フォトリソグラフィー工程と比較して工程の簡略化を行うことができる。その結果、設備投資コストの削減、コストの削減、製造時間を短縮することができる。 In addition, when a pattern such as a wiring or a mask is formed by a droplet discharge method, the utilization efficiency of the material is improved, and the cost and the amount of waste liquid can be reduced. In particular, when a pattern is formed by a droplet discharge method, the process can be simplified as compared with a photolithography process. As a result, it is possible to reduce capital investment cost, cost reduction, and manufacturing time.
以下に、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。 Embodiments of the present invention will be described below with reference to the drawings. Note that in all the drawings for describing the embodiments, the same portions or portions having similar functions are denoted by the same reference numerals, and repetitive description thereof is omitted.
またTFTはゲート、ソース、ドレインの3端子を有するが、ソース端子(ソース電極)、ドレイン端子(ドレイン電極)に関しては、トランジスタの構造上、明確に区別が出来ない。よって、素子間の接続について説明する際は、ソース電極、ドレイン電極のうち一方を第1の電極、他方を第2の電極と表記する。 A TFT has three terminals, a gate, a source, and a drain. However, the source terminal (source electrode) and the drain terminal (drain electrode) cannot be clearly distinguished because of the structure of the transistor. Therefore, when describing connection between elements, one of a source electrode and a drain electrode is referred to as a first electrode, and the other is referred to as a second electrode.
(実施の形態1)
本実施の形態では、薄膜トランジスタの作製方法の一例について説明する。
(Embodiment 1)
In this embodiment, an example of a method for manufacturing a thin film transistor will be described.
まず図1(A)に示すように、絶縁表面を有し、表面を粗面化した基板100を用意する。粗面化した基板とは、表面に凹凸形状が形成された基板である。このとき凹凸の高低差は、粗面化した基板上に形成する被膜の厚さにもよるが、50nm〜300nm、好ましくは100nm以下とする。このような基板の凹凸形状は、ドライエッチング法、フロスト加工法、又はサンドブラスト法により形成することができる。
First, as shown in FIG. 1A, a
基板には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、ステンレス基板、バルク半導体膜等を用いることができる。また、ポリエチレン-テレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)に代表されるプラスチックや、アクリル等の可撓性を有する合成樹脂からなる基板は、一般的に他の基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。特に、半導体膜を結晶化するための加熱工程を要しない非晶質半導体膜を有する薄膜トランジスタを形成する場合、可撓性を有する合成樹脂からなる基板を用いやすい。 As the substrate, for example, a glass substrate such as barium borosilicate glass or alumino borosilicate glass, a quartz substrate, a stainless steel substrate, a bulk semiconductor film, or the like can be used. In addition, substrates made of plastics typified by polyethylene-terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), and flexible synthetic resins such as acrylic are generally Although the heat resistant temperature tends to be lower than that of the substrate, it can be used as long as it can withstand the processing temperature in the manufacturing process. In particular, when a thin film transistor including an amorphous semiconductor film that does not require a heating step for crystallizing a semiconductor film is formed, a substrate made of a synthetic resin having flexibility is easily used.
基板上には、必要に応じて下地膜を形成してもよい。下地膜は、基板中に含まれるNaなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために形成する。そのため、アルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができる酸化珪素、窒化珪素、窒化酸化珪素、酸化チタン(TiOx)、窒化チタンなどの絶縁体を用いて下地膜を形成することができる。特に、下地膜の材料は、該下地膜上に形成されるパターンと密着性の高いものを選択するとよい。例えば、Agを用いてゲート電極を形成する場合、酸化チタンからなる下地膜を形成すると好ましい。なお下地膜は単層構造又は積層構造を有してもよい。 A base film may be formed on the substrate as necessary. The base film is formed to prevent alkali metal such as Na or alkaline earth metal contained in the substrate from diffusing into the semiconductor film and adversely affecting the characteristics of the semiconductor element. Therefore, the base film is formed using an insulator such as silicon oxide, silicon nitride, silicon nitride oxide, titanium oxide (TiOx), or titanium nitride that can suppress diffusion of alkali metal or alkaline earth metal into the semiconductor film. be able to. In particular, as the material of the base film, a material having high adhesion to the pattern formed on the base film may be selected. For example, when the gate electrode is formed using Ag, it is preferable to form a base film made of titanium oxide. Note that the base film may have a single-layer structure or a stacked structure.
また下地膜は、不純物が半導体膜へ拡散することが防止できれば、必ずしも設ける必要はない。そのため、以下に示す本実施の形態のように、ゲート電極上にゲート絶縁膜を介して半導体膜を形成する場合、下地膜を設ける必要はない。それは、ゲート絶縁膜が半導体膜へ不純物の拡散を防止する機能を果たすことができるからである。 The base film is not necessarily provided as long as impurities can be prevented from diffusing into the semiconductor film. Therefore, in the case where a semiconductor film is formed over a gate electrode through a gate insulating film as in this embodiment mode described below, it is not necessary to provide a base film. This is because the gate insulating film can function to prevent diffusion of impurities into the semiconductor film.
また基板材料からみて、下地膜を設けると好ましい場合がある。ガラス基板、ステンレス基板またはプラスチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基板を用いる場合、不純物の拡散を防ぐという観点から下地膜を設けることは有効である。一方、石英基板など不純物の拡散がさして問題とならない場合は、必ずしも下地膜を設ける必要はない。 In view of the substrate material, it may be preferable to provide a base film. In the case of using a substrate containing an alkali metal or an alkaline earth metal, such as a glass substrate, a stainless steel substrate, or a plastic substrate, it is effective to provide a base film from the viewpoint of preventing impurity diffusion. On the other hand, in the case where diffusion of impurities does not cause any problem such as a quartz substrate, it is not always necessary to provide a base film.
このように下地膜を形成する場合、下地膜に対して粗面化処理を行ってもよい。すなわち、ゲート電極の被形成面に粗面化処理を行えばよい。 When the base film is formed in this way, the surface roughening treatment may be performed on the base film. That is, the surface roughening process may be performed on the formation surface of the gate electrode.
その後図1(B)に示すように、液滴吐出法を用いて、溶媒中に導電体が混入した液滴を基板上に滴下して、ゲート電極103として機能する導電膜を形成する。導電膜は、単層構造及び積層構造のいずれを有してもよい。積層構造を有する場合、例えば下層導電膜として液滴吐出法によりAgを含む液滴を滴下し、上層導電膜として液滴吐出法やスパッタリング法によりCuを形成してもよい。Cuのように低抵抗材料を形成することにより、配線抵抗が低減し、配線抵抗に伴う発熱や信号遅延を防止することができる。
After that, as illustrated in FIG. 1B, a droplet in which a conductor is mixed in a solvent is dropped on the substrate by a droplet discharge method, so that a conductive film functioning as the
また積層構造のゲート電極を形成する手段として、メッキ法を用いてもよい。えば、電気メッキ法又は無電解メッキ法により、液滴吐出法により形成された第1の導電膜の周りに第2の導電膜を形成してもよい。具体的には電気メッキ処理を行い、液滴吐出法により形成されたAgの周りに、Cuを形成することができる。また電流を流す必要のない無電解メッキ処理を行い、液滴吐出法により形成されたAgの周りに、Cuを形成してもよい。その結果、配線抵抗の低減、配線抵抗に伴う発熱や信号遅延を防止することができる。特に、第1の導電膜を微細化して形成する場合、第2の導電膜により配線抵抗を低下することができるため好ましい。またCuのように拡散性の高い導電体を形成する場合、拡散を防止するためCuを覆うようにバリア膜を形成するとよい。 Alternatively, a plating method may be used as a means for forming a gate electrode having a stacked structure. For example, the second conductive film may be formed around the first conductive film formed by a droplet discharge method by an electroplating method or an electroless plating method. Specifically, Cu can be formed around Ag formed by a droplet discharge method by performing an electroplating process. Alternatively, Cu may be formed around Ag formed by a droplet discharge method by performing an electroless plating process that does not require a current to flow. As a result, wiring resistance can be reduced, and heat generation and signal delay associated with wiring resistance can be prevented. In particular, when the first conductive film is formed to be fine, it is preferable because the wiring resistance can be reduced by the second conductive film. When a highly diffusible conductor such as Cu is formed, a barrier film may be formed so as to cover Cu in order to prevent diffusion.
本実施の形態では、テトラデカンの溶媒中にAg2Oの微粒子が分散している液滴を滴下する。このようなAg2Oは絶縁体であるが、焼成することにより還元され、導体であるAgとなる。また基板に粗面化処理を行った結果、基板とゲート電極との接着面積が大きくなり、密着性を高めることができる。 In the present embodiment, a droplet in which Ag 2 O fine particles are dispersed in a tetradecane solvent is dropped. Such Ag 2 O is an insulator, but is reduced by firing to become Ag which is a conductor. Further, as a result of roughening the substrate, the adhesion area between the substrate and the gate electrode is increased, and the adhesion can be improved.
その後、液滴中の溶媒を除去する必要があるとき、焼成したり、乾燥させるため加熱処理を施す。具体的には、所定の温度、例えば200℃〜300℃で加熱すればよく、好ましくは酸素を有する雰囲気で加熱処理を行う。このときゲート電極表面に凹凸が生じないように加熱温度を設定する。特に本実施の形態のように銀(Ag)を有する液滴を用いる場合、酸素及び窒素を有する雰囲気で加熱処理を行うとよい。例えば、酸素の組成比は、10〜25%となるように設定する。すると、液滴の溶媒中に含まれる接着剤等の熱硬化性樹脂などの有機物が分解されるため、有機物を含まない銀(Ag)を得ることができる。その結果、ゲート電極表面の平坦性を高め、比抵抗値を低くすることができる。このとき、ゲート電極表面の平坦性の高い領域(平坦領域)10と、粗面化処理による凹凸が形成された領域(凹凸領域)11とが形成される。 Thereafter, when it is necessary to remove the solvent in the droplets, heat treatment is performed for baking or drying. Specifically, heating may be performed at a predetermined temperature, for example, 200 ° C. to 300 ° C., and heat treatment is preferably performed in an atmosphere containing oxygen. At this time, the heating temperature is set so that the gate electrode surface is not uneven. In particular, in the case where droplets containing silver (Ag) are used as in this embodiment, heat treatment is preferably performed in an atmosphere containing oxygen and nitrogen. For example, the oxygen composition ratio is set to 10 to 25%. Then, since organic substances, such as thermosetting resins, such as an adhesive agent contained in the solvent of the droplets are decomposed, silver (Ag) that does not contain organic substances can be obtained. As a result, the flatness of the gate electrode surface can be improved and the specific resistance value can be lowered. At this time, a highly flat region (flat region) 10 on the surface of the gate electrode and a region (uneven region) 11 where unevenness is formed by the roughening process are formed.
またゲート電極は、銀(Ag)以外にタンタル、タングステン、チタン、モリブデン、アルミニウム、銅から選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成することもできる。また導電膜は、液滴吐出法以外に、スパッタリング法、プラズマCVD法により形成することができる。スパッタリング法、プラズマCVD法により形成する導電膜として、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、AgPdCu合金を用いることができる。 In addition to silver (Ag), the gate electrode can be formed of an element selected from tantalum, tungsten, titanium, molybdenum, aluminum, and copper, or an alloy material or a compound material containing the element as a main component. The conductive film can be formed by a sputtering method or a plasma CVD method in addition to the droplet discharge method. As a conductive film formed by a sputtering method or a plasma CVD method, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus, or an AgPdCu alloy can be used.
図1(C)に示すように、ゲート電極を覆ってゲート絶縁膜104として機能する絶縁膜を形成する。このとき、ゲート電極上以外の凹凸領域に設けられたゲート絶縁膜は、基板の凹凸形状をうつして形成されるため、凹凸形状が反映された形状を有する。
As shown in FIG. 1C, an insulating film functioning as the
絶縁膜としては、酸化珪素、窒化珪素又は窒化酸化珪素等の無機材料からなる絶縁体を用いることができる。また、ポリシラザン、ポリビニルアルコール等の有機材料からなる絶縁体を用いてもよい。無機材料からなる絶縁体を用いる場合、プラズマCVD法、又はスパッタリング法により形成することができる。また有機材料からなる絶縁体は、スピンコーティング法、ディップ法、又は液滴吐出法により形成することができる。このような絶縁膜は、積層構造又は単層構造を有することができる。 As the insulating film, an insulator made of an inorganic material such as silicon oxide, silicon nitride, or silicon nitride oxide can be used. Further, an insulator made of an organic material such as polysilazane or polyvinyl alcohol may be used. In the case of using an insulator made of an inorganic material, it can be formed by a plasma CVD method or a sputtering method. An insulator made of an organic material can be formed by a spin coating method, a dip method, or a droplet discharge method. Such an insulating film can have a stacked structure or a single layer structure.
特に本実施の形態のように、銀(Ag)をゲート電極として用いる場合、ゲート絶縁膜には窒化珪素膜を用いると好ましい。酸素を有する絶縁膜を用いると、銀(Ag)と反応し、酸化銀が形成されゲート電極表面が荒れる恐れがあるからである。 In particular, when silver (Ag) is used as a gate electrode as in this embodiment mode, a silicon nitride film is preferably used as the gate insulating film. This is because when an insulating film containing oxygen is used, it reacts with silver (Ag), silver oxide is formed, and the gate electrode surface may be roughened.
ゲート絶縁膜上に、半導体膜105を形成する。このとき、ゲート電極上以外の凹凸領域に設けられた半導体膜は、基板の凹凸形状が反映された形状を有する。半導体膜は、プラズマCVD法、スパッタリング法、液滴吐出法等により形成することができる。半導体膜の膜厚は25〜200nm(好ましくは30〜60nm)とする。また半導体膜の材料は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は0.01〜4.5atomic%程度であることが好ましい。
A
また半導体膜は、非晶質半導体、非晶質状態と結晶状態とが混在したセミアモルファス半導体(SASとも表記する)、非晶質半導体中に0.5nm〜20nmの結晶粒を観察することができる微結晶半導体、及び結晶性半導体から選ばれたいずれの状態を有してもよい。特に、0.5nm〜20nmの結晶を粒観察することができる微結晶状態はいわゆるマイクロクリスタル(μc)と呼ばれている。 The semiconductor film can be an amorphous semiconductor, a semi-amorphous semiconductor in which an amorphous state and a crystalline state are mixed (also referred to as SAS), and crystal grains of 0.5 nm to 20 nm can be observed in the amorphous semiconductor. It may have any state selected from a microcrystalline semiconductor and a crystalline semiconductor. In particular, a microcrystalline state in which grains of 0.5 nm to 20 nm can be observed is called a so-called microcrystal (μc).
SASは、非晶質構造と結晶構造(単結晶、多結晶を含む)との中間的な構造を有し、自由エネルギー的に安定な第3の状態を有する半導体である。また短距離秩序を持ち格子歪みを有する結晶質な領域を含んでいる。そして少なくとも膜中の一部の領域には、0.5〜20nmの結晶領域を観測することができ、珪素を主成分とする場合にはラマンスペクトルが520cm-1よりも低波数側にシフトしている。X線回折では珪素結晶格子に由来するとされる(111)、(220)の回折ピークが観測される。また未結合手(ダングリングボンド)の中和剤として、SASには水素またはハロゲンを少なくとも1原子%またはそれ以上含ませている。 The SAS is a semiconductor having an intermediate structure between an amorphous structure and a crystal structure (including single crystal and polycrystal) and having a third state that is stable in terms of free energy. It also contains a crystalline region with short-range order and lattice distortion. A crystal region of 0.5 to 20 nm can be observed in at least a part of the film, and when silicon is the main component, the Raman spectrum shifts to a lower wave number side than 520 cm −1. ing. In X-ray diffraction, diffraction peaks of (111) and (220) that are derived from the silicon crystal lattice are observed. As a neutralizing agent for dangling bonds, SAS contains at least 1 atomic% or more of hydrogen or halogen.
SASは、珪化物気体をグロー放電分解することにより得ることができる。代表的な珪化物気体としては、SiH4であり、その他にもSi2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4などを用いることができる。珪化物気体を水素、水素とヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して用いることによりSASの形成を容易なものとすることができる。このとき希釈率が10倍〜1000倍の範囲となるように、珪化物気体を希釈すると好ましい。またSi2H6及びGeF4を用い、ヘリウムガスで希釈する方法を用いてSASを形成することができる。グロー放電分解による被膜の反応生成は減圧下で行うと好ましく、圧力は概略0.1Pa〜133Paの範囲で行えばよい。グロー放電を形成するための電力は1MHz〜120MHz、好ましくは13MHz〜60MHzの高周波電力を供給すればよい。基板加熱温度は300度以下が好ましく、100〜250度の基板加熱温度が推奨される。 SAS can be obtained by glow discharge decomposition of a silicide gas. A typical silicide gas is SiH 4 , and in addition, Si 2 H 6 , SiH 2 Cl 2 , SiHCl 3 , SiCl 4 , SiF 4 and the like can be used. The formation of the SAS can be facilitated by diluting the silicide gas with one or more kinds of rare gas elements selected from hydrogen, hydrogen and helium, argon, krypton, and neon. At this time, it is preferable to dilute the silicide gas so that the dilution rate is in the range of 10 to 1000 times. Further, the SAS can be formed by using Si 2 H 6 and GeF 4 and diluting with helium gas. The reaction generation of the coating by glow discharge decomposition is preferably performed under reduced pressure, and the pressure may be in the range of about 0.1 Pa to 133 Pa. The power for forming the glow discharge may be high frequency power of 1 MHz to 120 MHz, preferably 13 MHz to 60 MHz. The substrate heating temperature is preferably 300 ° C. or less, and a substrate heating temperature of 100 to 250 ° C. is recommended.
また結晶性半導体膜は、非晶質半導体膜を加熱又はレーザー照射により結晶化して形成することができる。また、直接、結晶性半導体膜を形成してもよい。この場合、GeF4、又はF2等のフッ素系ガスと、SiH4、又はSi2H6等のシラン系ガスとを用い、熱又はプラズマを利用して直接、結晶性半導体膜を形成することができる。 The crystalline semiconductor film can be formed by crystallizing an amorphous semiconductor film by heating or laser irradiation. Alternatively, a crystalline semiconductor film may be directly formed. In this case, a crystalline semiconductor film is directly formed using heat or plasma using a fluorine-based gas such as GeF 4 or F 2 and a silane-based gas such as SiH 4 or Si 2 H 6. Can do.
本実施の形態では、半導体膜105として、プラズマCVD法を用いて、珪素を主成分とする非晶質半導体膜(非晶質珪素膜、アモルファスシリコンとも表記する)を形成する。
In this embodiment, as the
次いで、一導電型を有する半導体膜を形成する。このとき、ゲート電極上以外の凹凸領域に設けられた一導電型を有する半導体膜は、基板の凹凸形状が反映された形状を有する。なお一導電型を有する半導体膜を形成すると、半導体膜と電極とのコンタクト抵抗が低くなり好ましいが、必要に応じて設ければよい。一導電型を有する半導体膜は、プラズマCVD法、スパッタリング法、液滴吐出法等を用いて形成することができる。本実施の形態では、プラズマCVD法によりN型を有する半導体膜106を形成する。
Next, a semiconductor film having one conductivity type is formed. At this time, the semiconductor film having one conductivity type provided in the uneven region other than on the gate electrode has a shape reflecting the uneven shape of the substrate. Note that formation of a semiconductor film having one conductivity type is preferable because contact resistance between the semiconductor film and the electrode is reduced, but the semiconductor film may be provided as necessary. A semiconductor film having one conductivity type can be formed by a plasma CVD method, a sputtering method, a droplet discharge method, or the like. In this embodiment mode, an N-
半導体膜105と、N型を有する半導体膜106とをプラズマCVD法により形成する場合、半導体膜と、N型を有する半導体膜、更にはゲート絶縁膜を連続形成することができる。具体的には、プラズマCVD装置の処理室内への原料ガスの供給を変化させることにより大気開放することなく、連続形成することができる。その結果、半導体膜と、N型を有する半導体膜、更にはゲート絶縁膜の各々の界面への不純物付着を防止することができる。
In the case where the
図1(D)に示すように、マスク107を用いて半導体膜105及びN型を有する半導体膜106を所望の形状にパターニングする。そのため、所望箇所にマスク107を形成し、該マスクを用いてドライエッチング又はウェットエッチングによりパターニングする。マスクは、液滴吐出法又はフォトリソグラフィー法により形成することができる。なお、材料の利用効率が向上し、コストの削減、廃液処理量の削減が可能となるため液滴吐出法を用いてマスクを形成すると好ましい。更に液滴吐出法によりマスクを形成すると、フォトリソグラフィー工程の簡略化を行うことができる。すなわち、フォトマスク形成、露光等が不要となり、設備投資コストの削減を達成でき、製造時間を短縮することができる。
As shown in FIG. 1D, the
マスク材料として、無機材料(酸化シリコン、窒化シリコン、酸化窒化シリコンなど)、感光性または非感光性の有機材料(ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ポリビニルアルコール、レジストまたはベンゾシクロブテン)を用いることができる。例えばポリイミドを用いて液滴吐出法によりマスクを形成する場合、所望箇所に液滴吐出法によりポリイミドを吐出した後、焼成するため150〜300℃で加熱処理を行うとよい。 Inorganic materials (silicon oxide, silicon nitride, silicon oxynitride, etc.) and photosensitive or non-photosensitive organic materials (polyimide, acrylic, polyamide, polyimide amide, polyvinyl alcohol, resist or benzocyclobutene) are used as mask materials. Can do. For example, in the case where a mask is formed using polyimide by a droplet discharge method, heat treatment may be performed at 150 to 300 ° C. in order to perform baking after discharging polyimide to a desired portion by a droplet discharge method.
パターニング後、マスクを除去するため、プラズマ処理を行う。なお、マスクは除去せずに絶縁膜として機能させることもできる。 After the patterning, plasma treatment is performed to remove the mask. Note that the mask can be functioned as an insulating film without being removed.
図1(E)に示すように、ソース電極及びドレイン電極108として機能する導電膜を形成する。このとき、凹凸領域に形成された、ゲート絶縁膜、及びn型を有する半導体膜表面は凹凸形状を有する。この凹凸形状を有する面は、平坦面での液滴の接触角が90°より小さい場合、ゲート電極上の平坦な面と比較して接触角は小さくなる。すなわち凹凸形状を有する面は、ゲート電極上の平坦な面と比較して、液滴に対して濡れ性が高く、親液性を示す。その結果、ソース電極及びドレイン電極は、凹凸形状を有する面に優先的に形成され、平坦領域には形成されにくくなる。この特性を利用すると、自己整合的にソース電極及びドレイン電極を形成することができる。このとき、平坦領域に形成されたゲート電極と、凹凸形状を有する面に優先的に形成されたソース電極及びドレイン電極とが、重ならない構造となる。
As shown in FIG. 1E, a conductive film functioning as the source and drain
導電膜として、金、銀、銅、アルミニウム、チタン、モリブデン、タングステンもしくはシリコンの元素からなる膜又はこれらの元素を用いた合金膜を用いることができる。また導電膜は液滴吐出法、CVD法及びスパッタリング法のいずれかを用いて形成することができる。導電膜は、単層構造及び積層構造のいずれを有してもよい。積層構造については、ゲート電極について説明した記載を参照することができる。 As the conductive film, a film made of gold, silver, copper, aluminum, titanium, molybdenum, tungsten, or silicon or an alloy film using these elements can be used. Further, the conductive film can be formed using any one of a droplet discharge method, a CVD method, and a sputtering method. The conductive film may have either a single layer structure or a stacked structure. For the stacked structure, the description of the gate electrode can be referred to.
本実施の形態では、液滴吐出法により銀(Ag)を有する液滴を用いて形成する。具体的には、図1(B)に示したゲート電極と同様にソース電極及びドレイン電極を形成すればよい。 In this embodiment mode, a droplet including silver (Ag) is formed by a droplet discharge method. Specifically, a source electrode and a drain electrode may be formed in a manner similar to that of the gate electrode illustrated in FIG.
その後、液滴の溶媒を除去する必要があるとき、焼成したり、乾燥させるため加熱処理を施す。 Thereafter, when it is necessary to remove the solvent of the droplets, heat treatment is performed for baking or drying.
このように自己整合的にソース電極及びドレイン電極を形成することにより、ゲート長が微細化されるにつれて生じる、ソース電極及びドレイン電極のアライメントずれを防止することができる。 By forming the source electrode and the drain electrode in such a self-alignment manner, it is possible to prevent the misalignment of the source electrode and the drain electrode that occurs as the gate length is reduced.
さらに、ゲート電極上の平坦な面上の撥液性を高めるため、撥液処理を行ってもよい。撥液処理としては、フッ素系のシランカップリング剤等を塗布する方法がある。また撥液処理として、CHF3、O2混合ガス等を用いたプラズマ処理を行ってもよい。 Further, a liquid repellent treatment may be performed to improve the liquid repellency on the flat surface of the gate electrode. As the liquid repellent treatment, there is a method of applying a fluorine-based silane coupling agent or the like. Further, as a liquid repellent treatment, a plasma treatment using a CHF 3 , O 2 mixed gas or the like may be performed.
その後図1(F)に示すように、ソース電極及びドレイン電極をマスクとして、N型を有する半導体膜106をエッチングする。N型を有する半導体膜が、ソース電極及びドレイン電極を短絡することを防止するためである。このとき、半導体膜105が多少エッチングされることがある。
After that, as shown in FIG. 1F, the N-
以上のように、ソース電極及びドレイン電極まで設けられた薄膜トランジスタが完成する。本実施の形態の薄膜トランジスタは、半導体膜より下方にゲート電極が設けられた、所謂ボトムゲート型の薄膜トランジスタである。より詳細には、半導体膜が多少エッチングされている、所謂チャネルエッチ型である。このような薄膜トランジスタが複数設けられた基板をTFT基板と表記する。 As described above, the thin film transistor provided with the source electrode and the drain electrode is completed. The thin film transistor in this embodiment is a so-called bottom gate thin film transistor in which a gate electrode is provided below a semiconductor film. More specifically, it is a so-called channel etch type in which the semiconductor film is slightly etched. A substrate provided with a plurality of such thin film transistors is referred to as a TFT substrate.
本実施の形態における薄膜トランジスタは、粗面化された基板の凹凸に沿うような凹凸形状を有するゲート絶縁膜、半導体膜、n型を有する半導体膜を有する。また本実施の形態における薄膜トランジスタは、ゲート電極と、ソース電極及びドレイン電極とが重ならない構造を有する。 The thin film transistor in this embodiment includes a gate insulating film, a semiconductor film, and an n-type semiconductor film having an uneven shape that follows the unevenness of a roughened substrate. In addition, the thin film transistor in this embodiment has a structure in which a gate electrode does not overlap with a source electrode and a drain electrode.
本実施の形態で示した薄膜トランジスタは、液滴吐出法により自己整合的にソース電極及びドレイン電極を形成することを特徴としている。そのため、ソース電極及びドレイン電極以外のゲート電極やマスク等のパターン形成は液滴吐出法で形成しなくともよい。一方、本実施の形態で示した以外のパターンを、液滴吐出法により形成しても構わない。 The thin film transistor described in this embodiment is characterized in that a source electrode and a drain electrode are formed in a self-aligning manner by a droplet discharge method. Therefore, pattern formation of gate electrodes and masks other than the source electrode and the drain electrode may not be formed by a droplet discharge method. On the other hand, patterns other than those shown in this embodiment mode may be formed by a droplet discharge method.
以上のように、粗面化された基板の凹凸形状により、ソース電極及びドレイン電極を自己整合的に形成することができる。また粗面化された基板上により、基板上に形成するゲート電極の密着性を向上することができる。 As described above, the source electrode and the drain electrode can be formed in a self-aligned manner due to the uneven shape of the roughened substrate. Further, the adhesion of the gate electrode formed over the substrate can be improved by using the roughened substrate.
また液滴吐出法により配線やマスク等のパターンを形成すると、材料の利用効率が向上し、コストの削減、廃液処理量の削減が可能となる。特に液滴吐出法によりパターンを形成すると、フォトリソグラフィー工程と比較して工程の簡略化を行うことができる。その結果、設備投資コストの削減、コストの削減、製造時間を短縮することができる。 In addition, when a pattern such as a wiring or a mask is formed by a droplet discharge method, the utilization efficiency of the material is improved, and the cost and the amount of waste liquid can be reduced. In particular, when a pattern is formed by a droplet discharge method, the process can be simplified as compared with a photolithography process. As a result, it is possible to reduce capital investment cost, cost reduction, and manufacturing time.
(実施の形態2)
本実施の形態では、上記実施の形態と異なる方法により薄膜トランジスタを作製する例を説明する。具体的には、チャネル形成領域となる半導体膜上に絶縁膜が設けられた構成が異なり、その他の構成は上記実施の形態と同様であるため説明を省略する。
(Embodiment 2)
In this embodiment, an example in which a thin film transistor is manufactured by a method different from that in the above embodiment will be described. Specifically, a structure in which an insulating film is provided over a semiconductor film serving as a channel formation region is different, and other structures are the same as those in the above embodiment mode, and thus description thereof is omitted.
図2(A)に示すように、上記実施の形態と同様に、表面を粗面化した基板100上に、ゲート電極130、ゲート絶縁膜104、半導体膜105を順に形成する。具体的な形成方法は、上記実施の形態を参照すればよい。このとき、ゲート電極表面の平坦性の高い領域(平坦領域)10と、粗面化処理による凹凸が形成された領域(凹凸領域)11とが形成される。そして、ゲート電極上以外の凹凸領域に設けられたゲート絶縁膜、及び半導体膜は、基板の凹凸形状が反映された形状を有する。
As shown in FIG. 2A, a gate electrode 130, a
その後、チャネル形成領域となる半導体膜上に、保護膜として機能する絶縁膜110を形成する。絶縁膜は、酸化珪素や、窒化珪素、窒化酸化珪素などの絶縁膜を用いることができる。また絶縁膜は、液滴吐出法、プラズマCVD法、又はスパッタリング法等により形成することができる。プラズマCVD法により絶縁膜を形成する場合、半導体膜、及び絶縁膜、さらにゲート絶縁膜を連続形成することができる。プラズマCVD法等により全面に絶縁膜を形成するとき、フォトリソグラフィー工程により所望の形状にパターニングする。フォトリソグラフィー工程として、例えば、レジスト等のマスク材を塗布し、ゲート電極をマスクとして、裏面から露光することにより、所望の形状のマスクを形成し、該マスクを用いて絶縁膜をパターニングすることができる。
After that, an insulating
また液滴吐出法により絶縁膜を形成する場合、材料の利用効率が向上し、コストの削減、廃液処理量の削減が可能となり好ましい。更に液滴吐出法により絶縁膜を形成すると、フォトリソグラフィー工程の省略を行うことができる。その結果、フォトマスクが不要となり、設備投資コストの削減、コストの削減を達成することができる。さらにフォトリソグラフィー工程を省略できるため、製造時間を短縮することができる。そのため本実施の形態では、液滴吐出法を用いてポリイミド又はポリビニルアルコール等を滴下して絶縁膜110を形成する。
Further, in the case where an insulating film is formed by a droplet discharge method, it is preferable because the use efficiency of materials is improved, and the cost and the amount of waste liquid can be reduced. Further, when an insulating film is formed by a droplet discharge method, the photolithography process can be omitted. As a result, a photomask becomes unnecessary, and it is possible to achieve a reduction in capital investment cost and a reduction in cost. Furthermore, since the photolithography process can be omitted, the manufacturing time can be shortened. Therefore, in this embodiment mode, the insulating
図2(B)に示すように、一導電型を有する半導体膜を形成する。このとき、ゲート電極上以外の凹凸領域に設けられた一導電型を有する半導体膜は、基板の凹凸形状が反映された形状を有する。上記実施の形態と同様に、n型を有する半導体膜106を形成する。特に、プラズマCVD法によりN型を有する半導体膜を形成する場合、半導体膜、N型を有する半導体膜、保護膜として機能する絶縁膜、更にはゲート絶縁膜を連続形成することができる。
As shown in FIG. 2B, a semiconductor film having one conductivity type is formed. At this time, the semiconductor film having one conductivity type provided in the uneven region other than on the gate electrode has a shape reflecting the uneven shape of the substrate. As in the above embodiment, an n-
図2(C)に示すように、マスク107を用いて半導体膜105及びN型を有する半導体膜106を所望の形状にパターニングする。上記実施の形態と同様に、マスクを形成する。具体的な形成方法は、上記実施の形態を参照すればよい。
As shown in FIG. 2C, the
図2(D)に示すように、ソース電極及びドレイン電極108として機能する導電膜を形成する。このとき、凹凸領域に形成された、ゲート絶縁膜、及びn型を有する半導体膜表面は凹凸形状を有する。この凹凸形状を有する面は、平坦面での液滴の接触角が90°より小さい場合、ゲート電極上の平坦な面と比較して接触角は小さくなる。すなわち凹凸形状を有する面は、ゲート電極上の平坦な面と比較して、液滴に対して濡れ性が高く、親液性を示す。その結果、ソース電極及びドレイン電極は、凹凸形状を有する面に優先的に形成され、平坦領域には形成されにくくなる。この特性を利用すると、自己整合的にソース電極及びドレイン電極を形成することができる。このとき、平坦領域に形成されたゲート電極と、凹凸形状を有する面に優先的に形成されたソース電極及びドレイン電極とが、重ならない構造となる。
As shown in FIG. 2D, a conductive film functioning as the source and drain
以上のように、ソース電極及びドレイン電極まで設けられた薄膜トランジスタが完成する。本実施の形態の薄膜トランジスタは、半導体膜より下方にゲート電極が設けられた、所謂ボトムゲート型の薄膜トランジスタである。より詳細には、半導体膜上に保護膜が設けられている、所謂チャネル保護型である。このような薄膜トランジスタが複数設けられた基板をTFT基板と表記する。 As described above, the thin film transistor provided with the source electrode and the drain electrode is completed. The thin film transistor in this embodiment is a so-called bottom gate thin film transistor in which a gate electrode is provided below a semiconductor film. More specifically, it is a so-called channel protection type in which a protective film is provided over a semiconductor film. A substrate provided with a plurality of such thin film transistors is referred to as a TFT substrate.
本実施の形態における薄膜トランジスタは、粗面化された基板の凹凸に沿うような凹凸形状を有するゲート絶縁膜、半導体膜、n型を有する半導体膜を有する。また本実施の形態における薄膜トランジスタは、ゲート電極と、ソース電極及びドレイン電極とが重ならない構造を有する。 The thin film transistor in this embodiment includes a gate insulating film, a semiconductor film, and an n-type semiconductor film having an uneven shape that follows the unevenness of a roughened substrate. In addition, the thin film transistor in this embodiment has a structure in which a gate electrode does not overlap with a source electrode and a drain electrode.
本実施の形態で示した薄膜トランジスタは、液滴吐出法により自己整合的にソース電極及びドレイン電極を形成することを特徴としている。そのため、ソース電極及びドレイン電極以外のゲート電極やマスク等のパターン形成は液滴吐出法で形成しなくともよい。一方、本実施の形態で示したパターン以外を液滴吐出法により形成しても構わない。 The thin film transistor described in this embodiment is characterized in that a source electrode and a drain electrode are formed in a self-aligning manner by a droplet discharge method. Therefore, pattern formation of gate electrodes and masks other than the source electrode and the drain electrode may not be formed by a droplet discharge method. On the other hand, patterns other than those shown in this embodiment mode may be formed by a droplet discharge method.
以上のように、粗面化された基板の凹凸形状により、ソース電極及びドレイン電極を自己整合的に形成することができる。また粗面化された基板上により、基板上に形成するゲート電極の密着性を向上することができる。 As described above, the source electrode and the drain electrode can be formed in a self-aligned manner due to the uneven shape of the roughened substrate. Further, the adhesion of the gate electrode formed over the substrate can be improved by using the roughened substrate.
また液滴吐出法により配線やマスク等のパターンを形成すると、材料の利用効率が向上し、コストの削減、廃液処理量の削減が可能となる。特に液滴吐出法によりパターンを形成すると、フォトリソグラフィー工程と比較して工程の簡略化を行うことができる。その結果、設備投資コストの削減、コストの削減、製造時間を短縮することができる。 In addition, when a pattern such as a wiring or a mask is formed by a droplet discharge method, the utilization efficiency of the material is improved, and the cost and the amount of waste liquid can be reduced. In particular, when a pattern is formed by a droplet discharge method, the process can be simplified as compared with a photolithography process. As a result, it is possible to reduce capital investment cost, cost reduction, and manufacturing time.
(実施の形態3)
本実施の形態では、上記実施の形態と異なる方法により薄膜トランジスタを作製する例を説明する。具体的には、半導体膜の下側に、ゲート電極、及びソース電極並びにドレイン電極を設ける構成が異なり、その他の構成は上記実施の形態と同様であるため説明を省略する。
(Embodiment 3)
In this embodiment, an example in which a thin film transistor is manufactured by a method different from that in the above embodiment will be described. Specifically, a structure in which a gate electrode, a source electrode, and a drain electrode are provided below the semiconductor film is different, and the description of other structures is omitted because it is the same as that in the above embodiment.
図3(A)に示すように、上記実施の形態と同様に、表面を粗面化した基板100上に、ゲート電極130、ゲート絶縁膜104、を形成する。具体的な形成方法は、上記実施の形態を参照すればよい。このとき、ゲート電極表面の平坦性の高い領域(平坦領域)10と、粗面化処理による凹凸が形成された領域(凹凸領域)11とが形成される。そして、ゲート電極上以外の凹凸領域に設けられたゲート絶縁膜は、基板の凹凸形状が反映された形状を有する。
As shown in FIG. 3A, a gate electrode 130 and a
図3(B)に示すように、ソース電極及びドレイン電極108として機能する導電膜を形成する。このとき、凹凸領域に形成された、ゲート絶縁膜表面は凹凸形状を有する。この凹凸形状を有する面は、平坦面での液滴の接触角が90°より小さい場合、ゲート電極上の平坦な面と比較して接触角は小さくなる。すなわち凹凸形状を有する面は、ゲート電極上の平坦な面と比較して、液滴に対して濡れ性が高く、親液性を示す。その結果、ソース電極及びドレイン電極は、凹凸形状を有する面に優先的に形成され、平坦領域には形成されにくくなる。この特性を利用すると、自己整合的にソース電極及びドレイン電極を形成することができる。このとき、平坦領域に形成されたゲート電極と、凹凸形状を有する面に優先的に形成されたソース電極及びドレイン電極とが、重ならない構造となる。
As shown in FIG. 3B, a conductive film functioning as the source and drain
本実施の形態のように、ゲート絶縁膜一層のみ形成した後に、ソース電極及びドレイン電極を形成すると、ゲート絶縁膜の凹凸形状を有する面は正確に反映しているため、自己整合的にソース電極及びドレイン電極を形成しやすく、好ましい。 When the source electrode and the drain electrode are formed after only one gate insulating film is formed as in this embodiment mode, the surface having the concavo-convex shape of the gate insulating film accurately reflects the source electrode in a self-aligning manner. In addition, it is preferable because a drain electrode can be easily formed.
図3(C)に示すように、半導体膜105を形成する。その後、上記実施の形態と同様に、マスク107を形成する。具体的な半導体膜及びマスクの形成方法は、上記実施の形態を参照すればよい。
As shown in FIG. 3C, a
本実施の形態において一導電型を有する半導体膜を形成する場合、ソース電極及びドレイン電極と、半導体膜との間に形成する。そして、ソース電極及びドレイン電極の電気的接続を切断するため、エッチングする必要がある。その後、上述のように半導体膜を形成することができる。 In this embodiment, when a semiconductor film having one conductivity type is formed, the semiconductor film is formed between the source and drain electrodes and the semiconductor film. Then, it is necessary to perform etching in order to cut the electrical connection between the source electrode and the drain electrode. Thereafter, a semiconductor film can be formed as described above.
その後図3(D)に示すように、マスクを用いて半導体膜105及びN型を有する半導体膜106を所望の形状にパターニングする。具体的なパターニング方法は、上記実施の形態を参照すればよい。
After that, as shown in FIG. 3D, the
以上のように、ソース電極及びドレイン電極まで設けられた薄膜トランジスタが完成する。本実施の形態の薄膜トランジスタは、半導体膜より下方にゲート電極が設けられた、所謂ボトムゲート型の薄膜トランジスタである。より詳細には、半導体膜より下方にソース電極及びドレイン電極が設けられている、所謂逆コプラナー型である。このような薄膜トランジスタが複数設けられた基板をTFT基板と表記する。 As described above, the thin film transistor provided with the source electrode and the drain electrode is completed. The thin film transistor in this embodiment is a so-called bottom gate thin film transistor in which a gate electrode is provided below a semiconductor film. More specifically, a so-called reverse coplanar type in which a source electrode and a drain electrode are provided below the semiconductor film. A substrate provided with a plurality of such thin film transistors is referred to as a TFT substrate.
本実施の形態における薄膜トランジスタは、粗面化された基板の凹凸に沿うような凹凸形状を有するゲート絶縁膜を有する。また本実施の形態における薄膜トランジスタは、ゲート電極と、ソース電極及びドレイン電極とが重ならない構造を有する。 The thin film transistor in this embodiment includes a gate insulating film having an uneven shape that follows the unevenness of the roughened substrate. In addition, the thin film transistor in this embodiment has a structure in which a gate electrode does not overlap with a source electrode and a drain electrode.
本実施の形態で示した薄膜トランジスタは、液滴吐出法により自己整合的にソース電極及びドレイン電極を形成することを特徴としている。そのため、ソース電極及びドレイン電極以外のゲート電極やマスク等のパターン形成は液滴吐出法で形成しなくともよい。一方、本実施の形態で示したパターン以外を液滴吐出法により形成しても構わない。 The thin film transistor described in this embodiment is characterized in that a source electrode and a drain electrode are formed in a self-aligning manner by a droplet discharge method. Therefore, pattern formation of gate electrodes and masks other than the source electrode and the drain electrode may not be formed by a droplet discharge method. On the other hand, patterns other than those shown in this embodiment mode may be formed by a droplet discharge method.
以上のように、粗面化された基板の凹凸形状により、ソース電極及びドレイン電極を自己整合的に形成することができる。また粗面化された基板上により、基板上に形成するゲート電極の密着性を向上することができる。 As described above, the source electrode and the drain electrode can be formed in a self-aligned manner due to the uneven shape of the roughened substrate. Further, the adhesion of the gate electrode formed over the substrate can be improved by using the roughened substrate.
また液滴吐出法により配線やマスク等のパターンを形成すると、材料の利用効率が向上し、コストの削減、廃液処理量の削減が可能となる。特に液滴吐出法によりパターンを形成すると、フォトリソグラフィー工程と比較して工程の簡略化を行うことができる。その結果、設備投資コストの削減、コストの削減、製造時間を短縮することができる。 In addition, when a pattern such as a wiring or a mask is formed by a droplet discharge method, the utilization efficiency of the material is improved, and the cost and the amount of waste liquid can be reduced. In particular, when a pattern is formed by a droplet discharge method, the process can be simplified as compared with a photolithography process. As a result, it is possible to reduce capital investment cost, cost reduction, and manufacturing time.
(実施の形態4)
本実施の形態では、画素電極の形成方法について説明する。
(Embodiment 4)
In this embodiment mode, a method for forming a pixel electrode will be described.
図4において、実施の形態2に記載のTFTを用いて説明するが、上記実施の形態に記載のいずれのTFTを用いても構わない。また図4(A)において、ソース電極及びドレイン電極と接続するように、該電極の下方に画素電極123を形成する場合を説明する。
In FIG. 4, description is made using the TFT described in Embodiment Mode 2, but any TFT described in the above embodiment mode may be used. In FIG. 4A, the case where the
まず、図4(A)に示すように、上記実施の形態に基づき保護膜として機能する絶縁膜110を有するTFT120を形成する。TFT作製工程において、ゲート絶縁膜形成後、半導体膜及びN型を有する半導体膜をパターニングし、ソース電極又はドレイン電極を形成する領域に画素電極123を形成する。
First, as shown in FIG. 4A, a
画素電極は透光性又は非透光性を有する材料から形成する。例えば、透光性を有する場合、ITO等を用いることができ、非透光性を有する場合、金属膜を用いることができる。具体的な透光性を有する材料として、インジウム錫酸化物(ITO、Indium Tin Oxide)、酸化インジウムに2〜20%の酸化亜鉛(ZnO)を混合したIZO(indium zinc oxide)、酸化インジウムに2〜20%の酸化珪素(SiO2)を混合したITO−SiOx(便宜上ITSO又はNITOと表記する)、有機インジウム、有機スズ等を用いることもできる。また非透光性を有する材料として、銀(Ag)以外にタンタル、タングステン、チタン、モリブデン、アルミニウム、銅から選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料を用いることができる。 The pixel electrode is formed from a light-transmitting or non-light-transmitting material. For example, ITO or the like can be used when it has translucency, and a metal film can be used when it has non-translucency. Specific materials having translucency include indium tin oxide (ITO), indium oxide mixed with 2-20% zinc oxide (ZnO), and indium oxide 2 It is also possible to use ITO-SiOx (denoted as ITSO or NITO for convenience), organic indium, organic tin, etc. mixed with ˜20% silicon oxide (SiO 2 ). In addition to silver (Ag), an element selected from tantalum, tungsten, titanium, molybdenum, aluminum, and copper, or an alloy material or a compound material containing the element as a main component is used as the non-light-transmitting material. it can.
画素電極は、スパッタリング法又は液滴吐出法により形成することができる。特に、液滴吐出法により画素電極を形成する場合、画素電極の被形成面である、ゲート絶縁膜は凹凸形状を有するため、画素電極の密着性を高めることができる。 The pixel electrode can be formed by a sputtering method or a droplet discharge method. In particular, when a pixel electrode is formed by a droplet discharge method, the gate insulating film, which is a surface on which the pixel electrode is formed, has an uneven shape, so that the adhesion of the pixel electrode can be improved.
図4(A)においては、液滴吐出法を用いてITOの導電体が分散している液滴を滴下して画素電極を形成する。その後、液滴の溶媒を除去する必要があるとき、焼成したり、乾燥させるため加熱処理を施す。 In FIG. 4A, a droplet in which an ITO conductor is dispersed is dropped using a droplet discharge method to form a pixel electrode. Thereafter, when it is necessary to remove the solvent of the droplets, heat treatment is performed for baking or drying.
図4(B)には、図4(A)と異なり、ソース電極又はドレイン電極の上に画素電極123を形成する場合を説明する。画素電極は、上記図4(A)と同様にスパッタリング法、又は液滴吐出法により形成することができる。特に、液滴吐出法により画素電極を形成する場合、画素電極の被形成面の一部である、ゲート絶縁膜は凹凸形状を有するため、画素電極の密着性を高めることができる。その後、液滴の溶媒を除去する必要があるとき、焼成したり、乾燥させるため加熱処理を施す。
FIG. 4B illustrates a case where the
図5には、図4と異なり、層間絶縁膜を形成して平坦化した後に、層間絶縁膜に開口部を形成し、ソース電極又はドレイン電極と、画素電極とを接続する場合を示す。 FIG. 5 shows a case where, unlike FIG. 4, an interlayer insulating film is formed and planarized, an opening is formed in the interlayer insulating film, and a source electrode or a drain electrode is connected to a pixel electrode.
また図5において、実施の形態1に記載のTFTを用いて説明するが、上記実施の形態に記載のいずれのTFTを用いても構わない。
In FIG. 5, the TFT described in
まず、TFT120を覆うように絶縁膜113を設ける。絶縁膜は、窒素を有する絶縁体から形成すると好ましい。本実施の形態では、窒化珪素を用いて、絶縁膜を形成する。特に、銀(Ag)からなるソース電極及びドレイン電極は、酸素を有する絶縁膜と接すると、酸化銀が形成されソース電極及びドレイン電極の表面が荒れる恐れがあるからである。
First, an insulating
図5(A)に示すように、層間絶縁膜121を形成する。層間絶縁膜の材料としては、有機材料や無機材料を用いることができる。有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。シロキサンとは、珪素(Si)と酸素(O)との結合で骨格構造が構成され、置換基に少なくとも水素を含む、又は置換基にフッ素、アルキル基、又は芳香族炭化水素のうち少なくとも1種を有するポリマー材料、を出発原料として形成される。またポリシラザンとは、珪素(Si)と窒素(N)の結合を有するポリマー材料、いわゆるポリシラザンを含む液体材料を出発原料として形成される。無機材料としては、酸化珪素、又は窒化珪素を用いることができる。
As shown in FIG. 5A, an
有機材料を用いる場合、液滴吐出法、スピンコーティング法、又はディップ法により層間絶縁膜を形成することができる。特に、液滴吐出法を用い有機材料を有する液滴を滴下し、加熱する前に、気体を噴きつける手段により、層間絶縁膜を平坦化すると好ましい。例えば、気体を噴きつける手段としては、基板等の不純物除去に使われているエアナイフを用いることができる。また気体としては、大気、酸素、又は窒素を用いることができる。その結果、層間絶縁膜表面に形成されたミクロな凹凸まで平坦化することができる。平坦化処理後、液滴中の溶媒を除去する必要があるとき、焼成したり、乾燥させるため加熱処理を施す。 In the case of using an organic material, an interlayer insulating film can be formed by a droplet discharge method, a spin coating method, or a dip method. In particular, it is preferable to flatten the interlayer insulating film by means of spraying a gas before dropping a droplet containing an organic material using a droplet discharge method and heating the droplet. For example, an air knife used for removing impurities such as a substrate can be used as a means for spraying gas. As the gas, air, oxygen, or nitrogen can be used. As a result, it is possible to flatten even the micro unevenness formed on the surface of the interlayer insulating film. After the planarization treatment, when it is necessary to remove the solvent in the droplets, heat treatment is performed for baking or drying.
本実施の形態では、シロキサンを用いて層間絶縁膜を形成する。層間絶縁膜121としてシロキサンを用いて形成しているため、窒素を有する絶縁膜、例えば窒化珪素、又は酸化窒化珪素を形成すると好ましい。
In this embodiment, an interlayer insulating film is formed using siloxane. Since the
次いで、層間絶縁膜に開口部122を形成する。窒素を有する絶縁膜を形成する場合、層間絶縁膜と同時に窒素を有する絶縁膜に開口部が形成される。開口部は、フォトリソグラフィー法により形成することができる。例えば層間絶縁膜上に、レジスト等のマスク材を塗布し、露光工程により所望の形状を有するマスクを形成する。該マスクを用いて、ドライエッチング法又はウェットエッチング法により開口部を形成することができる。
Next, an
その後図5(B)に示すように、画素電極123を形成する。画素電極は、図4(B)と同様にスパッタリング法や液滴吐出法により形成することができる。図5(B)では、画素電極としてITSOを用いる。ITSOは、液滴吐出法を用いてITOを構成する導電膜や、珪素が分散している液滴を滴下して形成することができる。または、珪素を有するITOのターゲットを用いたスパッタリング法により形成することができる。液滴吐出法により画素電極を形成する場合、液滴の溶媒を除去する必要があるとき、焼成したり、乾燥させるため加熱処理を施す。
Thereafter, as shown in FIG. 5B, a
このようにシロキサンを有する層間絶縁膜、ITSOからなる画素電極からなる構成であって、好ましくは層間絶縁膜上に窒素を有する絶縁膜を形成する場合、発光素子を有する表示装置に適している。発光輝度や寿命を向上することができることがわかっているからである。またアクリル又はポリイミドからなる層間絶縁膜、ITOからなる画素電極からなる構成は、液晶素子を有する表示装置に適している。 As described above, when the interlayer insulating film having siloxane and the pixel electrode made of ITSO are formed, and the insulating film having nitrogen is preferably formed on the interlayer insulating film, it is suitable for a display device having a light emitting element. This is because it has been found that the light emission luminance and life can be improved. A configuration including an interlayer insulating film made of acrylic or polyimide and a pixel electrode made of ITO is suitable for a display device having a liquid crystal element.
また図6(A)に示すように、液滴吐出法により、エッチャントを含む液滴を滴下して、層間絶縁膜121に開口部122を形成してもよい。液滴吐出法により開口部を形成すると、エッチャンの利用効率が向上し、コストの削減、廃液処理量の削減が可能となるからである。そして液滴吐出法により開口部を形成すると、フォトリソグラフィー工程の簡略化を行うことができる。その他の構成は、図5(A)と同様であるため、説明を省略する。
6A, an
その後、図6(B)に示すように、開口部に画素電極123を形成する。画素電極の形成方法は、上記を参照すればよい。
After that, as shown in FIG. 6B, the
また図7(A)に示すように、液滴吐出法により、層間絶縁膜の材料と、配線の材料とを滴下することにより画素電極の一部123aを形成してもよい。
As shown in FIG. 7A, a
この場合、図21(B)に示すように、平坦性を向上させるため、CMP等により層間絶縁膜や配線の表面を研磨するとよい。また、上記気体を噴きつける手段を用いて平坦化を施してもよい。 In this case, as shown in FIG. 21B, the surface of the interlayer insulating film or the wiring may be polished by CMP or the like in order to improve flatness. Further, planarization may be performed using a means for spraying the gas.
その後、液滴吐出法により、層間絶縁膜上に画素電極123bを形成する。
Thereafter, a
このように、異種の材料を滴下するようにインクジェット装置を制御することによって、同一レイヤーに層間絶縁膜と、画素電極とを同時に形成することができる。その結果、層間絶縁膜に開口部を形成する必要がなくなり、フォトリソグラフィー工程が必要となる工程を削減することができる。 In this way, by controlling the ink jet apparatus so that different kinds of materials are dropped, the interlayer insulating film and the pixel electrode can be formed simultaneously in the same layer. As a result, it is not necessary to form an opening in the interlayer insulating film, and the number of steps that require a photolithography step can be reduced.
以上のような画素電極まで設けられた状態のTFT基板をモジュール用TFT基板と表記する。 The TFT substrate provided with the pixel electrodes as described above is referred to as a module TFT substrate.
本実施の形態で示した薄膜トランジスタは、液滴吐出法により自己整合的にソース電極及びドレイン電極を形成することを特徴としている。そのため、ソース電極及びドレイン電極以外の層間絶縁膜や画素電極等のパターン形成は液滴吐出法で形成しなくともよい。一方、本実施の形態で示したパターン以外を液滴吐出法により形成しても構わない。 The thin film transistor described in this embodiment is characterized in that a source electrode and a drain electrode are formed in a self-aligning manner by a droplet discharge method. Therefore, the pattern formation of the interlayer insulating film and the pixel electrode other than the source electrode and the drain electrode may not be formed by the droplet discharge method. On the other hand, patterns other than those shown in this embodiment mode may be formed by a droplet discharge method.
また液滴吐出法により画素電極やマスク等のパターンを形成したり、開口部を形成すると、材料の利用効率が向上し、コストの削減、廃液処理量の削減が可能となる。特に、層間絶縁膜に開口部を形成する工程に液滴吐出法を用いることにより、フォトリソグラフィー工程を削減することができ好ましい。
その結果、設備投資コストの削減、コストの削減、製造時間を短縮することができる。
Further, when a pattern such as a pixel electrode or a mask is formed or an opening is formed by a droplet discharge method, the material utilization efficiency is improved, and the cost and the amount of waste liquid can be reduced. In particular, it is preferable to use a droplet discharge method in the step of forming the opening in the interlayer insulating film because the photolithography step can be reduced.
As a result, it is possible to reduce capital investment cost, cost reduction, and manufacturing time.
(実施の形態5)
本実施の形態では、上記実施の形態で示した薄膜トランジスタを有し、液晶素子を有する表示装置(液晶表示装置)について説明する。また本実施の形態では、実施の形態2に記載のTFTを用いて説明するが、上記実施の形態に記載のいずれのTFTを用いても構わない。
(Embodiment 5)
In this embodiment, a display device (liquid crystal display device) including the thin film transistor described in any of the above embodiments and including a liquid crystal element will be described. Although this embodiment mode is described using the TFT described in Embodiment Mode 2, any TFT described in the above embodiment mode may be used.
なお、本実施の形態のように液晶表示装置に用いられるモジュール用TFT基板を、液晶モジュール用TFT基板と表記する。 Note that a module TFT substrate used in a liquid crystal display device as in this embodiment is referred to as a liquid crystal module TFT substrate.
図8には、上記実施で示したようなTFT基板に形成された薄膜トランジスタ120と、画素電極123とを有する液晶表示装置の断面を示す。画素電極123に透光性を有する導電膜(例えば、ITOやITSO)を用いると透過型液晶表示装置となり、非透過性、つまり反射性の高い導電膜(例えアルミニウム)を用いると反射型液晶表示装置を形成することができる。
FIG. 8 shows a cross section of a liquid crystal display device having the
図8(A)に示すように、薄膜トランジスタ120、画素電極125を覆うように、配向膜131を形成する。
As shown in FIG. 8A, an
また図8(B)に示すように、対向基板135には、カラーフィルター134、対向電極133、配向膜131を順に形成する。カラーフィルター、対向電極、又は配向膜は液滴吐出法により形成することができる。図示していないが、ブラックマトリクスを形成し、ブラックマトリクスも液滴吐出法により形成することができる。
As shown in FIG. 8B, a
その後、基板100と対向基板135とを、シール剤を用いて張り合わせ、その間に液晶を注入して液晶層136を形成し、液晶表示装置を形成する。液晶の注入は、真空状態となる処理室で行う。
After that, the
なお液晶層は、滴下して形成してもよく、液晶を滴下する手段に液滴吐出法を用いてもよい。特に大型基板の場合、滴下して液晶を形成すると好ましい。液晶注入法を用いると、大型基板になるにつれ処理室が拡大し、基板の重量が重くなり、困難をきたすためである。 Note that the liquid crystal layer may be formed by dropping, or a droplet discharge method may be used as a means for dropping liquid crystal. Particularly in the case of a large substrate, it is preferable to form liquid crystals by dropping. This is because when the liquid crystal injection method is used, the processing chamber is enlarged as the substrate becomes large, and the weight of the substrate increases, resulting in difficulty.
液晶を滴下する場合、まず一方の基板の周囲へシール剤を形成する。一方の基板と記載するのは、基板100及び対向基板135のいずれにシール剤を形成してもよいからである。このとき、シール剤の始点と終点が一致し、閉じるようにシール剤を形成する。その後、一滴又は複数滴の液晶を滴下する。大型基板の場合、複数箇所に、複数滴の液晶を滴下する。そして真空状態とし、他方の基板と張り合わせる。真空状態とすると、不要な空気を取り除くことができ、空気に起因するシール剤の破損や膨張を防止することができるからである。
When the liquid crystal is dropped, a sealing agent is first formed around one substrate. The reason why one substrate is described is that a sealant may be formed on either the
次いで、仮止めを行うためにシール剤が形成された領域の2点以上を固化し、接着させる。シール剤に紫外線硬化樹脂を用いる場合、シール剤が形成された領域の2点以上に紫外線を照射すればよい。その後、処理室から基板を取り出し、本止めを行うため、シール剤全体を固化し、接着させる。このとき、薄膜トランジスタや液晶に紫外線が照射されないように遮光材を配置するとよい。 Next, two or more points in the region where the sealant is formed are solidified and bonded for temporary fixing. In the case where an ultraviolet curable resin is used as the sealant, it is only necessary to irradiate ultraviolet rays at two or more points in the region where the sealant is formed. Thereafter, the substrate is taken out from the processing chamber, and the entire sealing agent is solidified and bonded in order to perform the final fastening. At this time, a light shielding material is preferably arranged so that the thin film transistor and the liquid crystal are not irradiated with ultraviolet rays.
また、基板間のギャップを保持するため、シール剤以外に、柱状又は球状のスペーサを用いるとよい。 In order to maintain the gap between the substrates, a columnar or spherical spacer may be used in addition to the sealant.
その後、異方性導電膜を用いてFPC(フレキシブルプリントサーキット:Flexible Printed Circuit)を接着して外部端子と、信号線駆動回路又は走査線駆動回路とを接続すればよい。また信号線駆動回路又は走査線駆動回路を外部回路として形成してもよい。 After that, an FPC (Flexible Printed Circuit) may be bonded using an anisotropic conductive film to connect the external terminal and the signal line driving circuit or the scanning line driving circuit. Further, the signal line driver circuit or the scan line driver circuit may be formed as an external circuit.
このようにして液晶表示装置が完成する。 In this way, a liquid crystal display device is completed.
本実施の形態において、薄膜トランジスタは層間絶縁膜を形成しないため非常に薄い液晶表示装置を形成することができる。 In this embodiment mode, since the thin film transistor does not form an interlayer insulating film, a very thin liquid crystal display device can be formed.
また本実施の形態において、上記実施の形態に示すように、層間絶縁膜を形成して平坦性を高めてもよい。平坦性を高めると、配向膜を均一に形成することができ好ましい。また、電極間隔を均一にすることができ、液晶層へ均一に電圧を印加することができるため好ましい。 In this embodiment mode, as shown in the above embodiment mode, an interlayer insulating film may be formed to improve flatness. Increasing the flatness is preferable because the alignment film can be formed uniformly. Further, it is preferable because the distance between the electrodes can be made uniform and a voltage can be uniformly applied to the liquid crystal layer.
(実施の形態6)
本実施の形態では、上記実施の形態で示した薄膜トランジスタを有し、発光素子を有する表示装置(発光装置)の画素回路、及びその動作について説明する。
(Embodiment 6)
In this embodiment, a pixel circuit of a display device (light-emitting device) including the thin film transistor described in the above embodiment and including a light-emitting element, and an operation thereof will be described.
図9(A)に示す画素は、列方向に信号線410及び電源線411、412、行方向に走査線414が配置される。また、スイッチング用TFT401、駆動用TFT403、電流制御用TFT404、容量素子402及び発光素子405を有する。
In the pixel shown in FIG. 9A, a
図9(C)に示す画素は、TFT403のゲート電極が、行方向に配置された電源線412に接続される点が異なっており、それ以外は図9(A)に示す画素と同じ構成である。つまり、図9(A)(C)に示す両画素は、同じ等価回路図を示す。しかしながら、行方向に電源線412が配置される場合(図9(A))と、列方向に電源線412が配置される場合(図9(C))とでは、各電源線は異なるレイヤーの導電膜で形成される。ここでは、駆動用TFT403のゲート電極が接続される配線に注目し、これらを作製するレイヤーが異なることを表すために、図9(A)(C)として分けて記載する。
The pixel shown in FIG. 9C is different from the pixel shown in FIG. 9A except that the gate electrode of the
図9(A)(C)に示す画素の特徴として、画素内にTFT403、404が直列に接続されており、TFT403のチャネル長L(403)、チャネル幅W(403)、TFT404のチャネル長L(404)、チャネル幅W(404)は、L(403)/W(403):L(404)/W(404)=5〜6000:1を満たすように設定するとよい。
As a feature of the pixel shown in FIGS. 9A and 9C,
なお、TFT403は、飽和領域で動作し発光素子406に流れる電流値を制御する役目を有し、TFT404は線形領域で動作し発光素子406に対する電流の供給を制御する役目を有する。両TFTは同じ導電型を有していると作製工程上好ましく、本実施の形態ではnチャネル型TFTとして形成する。またTFT403には、エンハンスメント型だけでなく、ディプリーション型のTFTを用いてもよい。上記構成を有する本発明は、TFT404が線形領域で動作するために、TFT404のVgsの僅かな変動は、発光素子406の電流値に影響を及ぼさない。つまり、発光素子406の電流値は、飽和領域で動作するTFT403により決定することができる。上記構成により、TFTの特性バラツキに起因した発光素子の輝度ムラを改善して、画質を向上させた表示装置を提供することができる。
Note that the
図9(A)〜(D)に示す画素において、TFT401は、画素に対するビデオ信号の入力を制御するものであり、TFT401がオンとなると、画素内にビデオ信号が入力される。すると、容量素子402にそのビデオ信号の電圧が保持される。なお図9(A)(C)には、容量素子402を設けた構成を示したが、本発明はこれに限定されず、ビデオ信号を保持する容量がゲート容量などでまかなうことが可能な場合には、容量素子402を設けなくてもよい。
In the pixels shown in FIGS. 9A to 9D, a
図9(B)に示す画素は、TFT406と走査線416を追加している以外は、図9(A)に示す画素構成と同じである。同様に、図9(D)に示す画素は、TFT406と走査線416を追加している以外は、図9(C)に示す画素構成と同じである。
The pixel shown in FIG. 9B has the same pixel structure as that shown in FIG. 9A except that a
TFT406は、新たに配置された走査線416によりオン又はオフが制御される。TFT406がオンとなると、容量素子402に保持された電荷は放電し、TFT404がオフとなる。つまり、TFT406の配置により、強制的に発光素子405に電流が流れない状態を作ることができる。そのためTFT406を消去用TFTと呼ぶことができる。従って、図9(B)(D)の構成は、全ての画素に対する信号の書き込みを待つことなく、書き込み期間の開始と同時又は直後に点灯期間を開始することができるため、デューティ比を向上することが可能となる。
The
図9(E)に示す画素は、列方向に信号線410、電源線411、行方向に走査線414が配置される。また、スイッチング用TFT401、駆動用TFT403、容量素子402及び発光素子405を有する。図9(F)に示す画素は、TFT406と走査線415を追加している以外は、図9(E)に示す画素構成と同じである。なお、図9(F)の構成も、TFT406の配置により、デューティ比を向上することが可能となる。
In the pixel shown in FIG. 9E, a
特に、上記実施の形態のように非晶質半導体等を有する薄膜トランジスタを形成する場合、駆動用TFTの半導体膜を大きくすると好ましい。そのため、開口率を考慮すると、TFTの数が少ない図9(E)又は図9(F)を用いるとよい。 In particular, when a thin film transistor including an amorphous semiconductor or the like is formed as in the above embodiment mode, it is preferable to increase the semiconductor film of the driving TFT. Therefore, in consideration of the aperture ratio, it is preferable to use FIG. 9E or FIG. 9F where the number of TFTs is small.
このようなアクティブマトリクス型の発光装置は、画素密度が増えた場合、各画素にTFTが設けられているため低電圧駆動でき、有利であると考えられている。一方、一列毎にTFTが設けられるパッシブマトリクス型の発光装置を形成することもできる。パッシブマトリクス型の発光装置は、各画素にTFTが設けられていないため、高開口率となる。 Such an active matrix light-emitting device is considered to be advantageous because it can be driven at a low voltage because a TFT is provided in each pixel when the pixel density is increased. On the other hand, a passive matrix light-emitting device in which a TFT is provided for each column can be formed. A passive matrix light-emitting device has a high aperture ratio because a TFT is not provided for each pixel.
以上のように、多様な画素回路を採用することができる。 As described above, various pixel circuits can be employed.
(実施の形態7)
本実施の形態では、上記実施の形態で示した薄膜トランジスタを有し、図9(E)に示す画素回路を有する発光装置の構造について説明する。また本実施の形態では、実施の形態2に記載のTFTを用いて説明するが、上記実施の形態に記載のいずれのTFTを用いても構わない。
(Embodiment 7)
In this embodiment, a structure of a light-emitting device including the thin film transistor described in the above embodiment and a pixel circuit illustrated in FIG. 9E will be described. Although this embodiment mode is described using the TFT described in Embodiment Mode 2, any TFT described in the above embodiment mode may be used.
なお、本実施の形態のように発光装置に用いられるモジュール用TFT基板を、発光モジュール用TFT基板と表記する。 Note that the module TFT substrate used in the light emitting device as in the present embodiment is referred to as a light emitting module TFT substrate.
図10(A)に示すように、上記実施の形態で示したように第1の薄膜トランジスタ121と、第2の薄膜トランジスタ122を形成する。第1の薄膜トランジスタ121はスイッチング用TFTとして機能し、第2の薄膜トランジスタ122は駆動用TFTとして機能する。
As shown in FIG. 10A, the first
スイッチング用TFTの一方の電極と、駆動用TFTのゲート電極を接続するため、配線150を形成する。配線は、銀(Ag)、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅から選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成することができる。また配線は、液滴吐出法以外、スパッタリング法、又はプラズマCVD法により形成することができる。本実施の形態では、液滴吐出法を用いて配線150を形成する。
A
その後、上記実施の形態で示したように画素電極を形成する。本実施の形態では、平坦性を高めるため、層間絶縁膜を形成する場合であって、上記実施の形態と異なり、接続配線151を形成後、層間絶縁膜を形成する例を説明する。
After that, a pixel electrode is formed as shown in the above embodiment mode. In this embodiment, an example in which an interlayer insulating film is formed in order to improve flatness, and an interlayer insulating film is formed after the
まず、図10(A)に示すように、第2の薄膜トランジスタ122のソース電極又はドレイン電極に接続配線151を形成する。接続配線は導電膜を柱状の形状となるように形成する。接続配線として、金、銀、銅、アルミニウム、チタン、モリブデン、タングステンもしくはシリコンの元素からなる膜又はこれらの元素を用いた合金膜を用いることができる。接続配線は液滴吐出法、CVD法及びスパッタリング法のいずれかを用いて形成することができる。本実施の形態では、液滴吐出法により接続配線を形成する。液滴吐出法により形成する場合、接続配線を形成する領域上のノズル204から液滴を滴下する。このとき、接続配線を所望の高さにするため、複数回に渡って液滴を滴下するとよい。更に、液滴を滴下するたびに加熱処理を行うとよい。導電膜が焼成し、適切な硬度を有するようになるため、柱状の導電膜を簡便に形成することができる。但し、導電膜を有する液滴の粘性が所望の値であれば、一回又は少数回の液滴の滴下により、柱状の導電膜を形成することもできる。
First, as illustrated in FIG. 10A, the
図10(B)に示すように、層間絶縁膜121を形成する。層間絶縁膜の材料や作製方法は上記実施の形態を参照すればよい。特に、マザーガラス基板が大型化する場合、スピンコーティング法を用いることが難しくなることが懸念されるため、大型マザーガラス基板を斜めに設置し、該基板の上端から層間絶縁膜材料を有する溶媒を滴下する方法を用いてもよい。層間絶縁膜を形成することにより平坦性を高めることができ好ましい。
As shown in FIG. 10B, an
その後、柱状の導電膜151と接続するように画素電極123を形成する。そのため、必要に応じて、層間絶縁膜121をエッチバックし、接続配線150の先端を露出する。画素電極の材料や作製方法は上記実施の形態を参照すればよい。本実施の形態では、スパッタリング法により、ITSOを用いて画素電極を形成する。なお、画素電極にITSOを用いる場合、層間絶縁膜上に窒化を有する絶縁膜を形成した後にITSOを形成するとよい。本実施の形態では窒化珪素膜152を形成する。
After that, the
次いで、画素電極123の端部を覆うように、隔壁又は土手として機能する絶縁膜153を形成する。絶縁膜153には、無機材料(酸化シリコン、窒化シリコン、酸化窒化シリコンなど)、感光性又は非感光性の有機材料(ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン)、シロキサン、ポリシラザン、及びそれらの積層構造を用いることができる。有機材料として、ポジ型感光性有機樹脂又はネガ型感光性有機樹脂を用いることができる。例えば、有機材料としてポジ型の感光性アクリルを用いた場合、露光処理により感光性有機樹脂をエッチングすると上端部に曲率を有する開口部を形成することができる。そのため、後に形成する電界発光層等の段切れを防止することができる。
Next, an insulating film 153 that functions as a partition wall or a bank is formed so as to cover an end portion of the
絶縁膜153を形成後、大気圧下又は減圧下で加熱処理を行うと好ましい。加熱温度は、100℃〜450℃、好ましくは250℃〜350℃で行うとよい。その結果、絶縁層153中又はその表面に吸着している水分を除去することができる。 After the insulating film 153 is formed, heat treatment is preferably performed under atmospheric pressure or reduced pressure. The heating temperature is 100 ° C to 450 ° C, preferably 250 ° C to 350 ° C. As a result, moisture adsorbed in the insulating layer 153 or on the surface thereof can be removed.
なお本実施の形態では、画素電極にITSOを用いるため、層間絶縁膜上に窒化珪素膜152を形成した後に画素電極123を形成する。
Note that in this embodiment mode, since ITSO is used for the pixel electrode, the
絶縁膜153の開口部に、電界発光層133を形成する。絶縁膜153に対する加熱処理の後、大気に晒さずに電界発光層を真空蒸着法や、減圧下の液滴吐出法で形成することが好ましい。また電界発光層を形成する前に、絶縁膜153にプラズマ処理を行ってもよい。
An
電界発光層の材料は、有機材料(低分子又は高分子を含む)、又は有機材料と無機材料の複合材料として用いることができる。また電界発光層は、液滴吐出法、塗布法又は蒸着法により形成することができる。高分子材料は、液滴吐出法又は塗布法が好ましく、低分子材料は蒸着法、特に真空蒸着法が好ましい。本実施の形態では、電界発光層として、低分子材料を真空蒸着法により形成する。 The material of the electroluminescent layer can be used as an organic material (including a low molecule or a polymer) or a composite material of an organic material and an inorganic material. The electroluminescent layer can be formed by a droplet discharge method, a coating method, or a vapor deposition method. The polymer material is preferably a droplet discharge method or a coating method, and the low molecular material is preferably an evaporation method, particularly a vacuum evaporation method. In this embodiment mode, a low molecular material is formed by a vacuum evaporation method as the electroluminescent layer.
なお電界発光層が形成する分子励起子の種類としては一重項励起状態と三重項励起状態が可能である。基底状態は通常一重項状態であり、一重項励起状態からの発光は蛍光と呼ばれる。また、三重項励起状態からの発光は燐光と呼ばれる。電界発光層からの発光とは、どちらの励起状態が寄与する場合も含まれる。更には、蛍光と燐光を組み合わせて用いてもよく、各RGBの発光特性(発光輝度や寿命等)により蛍光及び燐光のいずれかを選択することができる。 Note that the type of molecular excitons formed by the electroluminescent layer can be a singlet excited state or a triplet excited state. The ground state is usually a singlet state, and light emission from the singlet excited state is called fluorescence. In addition, light emission from the triplet excited state is called phosphorescence. The light emission from the electroluminescent layer includes the case where either excited state contributes. Furthermore, fluorescence and phosphorescence may be used in combination, and either fluorescence or phosphorescence can be selected depending on the emission characteristics of each RGB (emission luminance, lifetime, etc.).
詳細な電界発光層は、画素電極123側から順に、HIL(ホール注入層)、HTL(ホール輸送層)、EML(発光層)、ETL(電子輸送層)、EIL(電子注入層)の順に積層されている。なお電界発光層は、積層構造以外に単層構造、又は混合構造をとることができる。
The detailed electroluminescent layer is laminated in the order of HIL (hole injection layer), HTL (hole transport layer), EML (light emitting layer), ETL (electron transport layer), and EIL (electron injection layer) in this order from the
具体的には、HILとしてCuPcやPEDOT、HTLとしてα−NPD、ETLとしてBCPやAlq3、EILとしてBCP:LiやCaF2をそれぞれ用いる。また例えばEMLは、R、G、Bのそれぞれの発光色に対応したドーパント(Rの場合DCM等、Gの場合DMQD等)をドープしたAlq3を用いればよい。 Specifically, CuPc or PEDOT is used as HIL, α-NPD is used as HTL, BCP or Alq 3 is used as ETL, and BCP: Li or CaF 2 is used as EIL. Further, for example, EML may be Alq 3 doped with a dopant corresponding to each emission color of R, G, and B (DCM in the case of R, DMQD in the case of G).
なお、電界発光層は上記材料に限定されない。例えば、CuPcやPEDOTの代わりに酸化モリブデン(MoOx:x=2〜3)等の酸化物とα−NPDやルブレンを共蒸着して形成し、ホール注入性を向上させることもできる。 Note that the electroluminescent layer is not limited to the above materials. For example, instead of CuPc or PEDOT, an oxide such as molybdenum oxide (MoOx: x = 2 to 3) and α-NPD or rubrene can be co-evaporated to improve the hole injection property.
本実施の形態において、電界発光層133として、赤色(R)、緑色(G)、青色(B)の発光を示す材料を、それぞれ蒸着マスクを用いた蒸着法等によって選択的に形成することができる。液滴吐出法を用いる場合、赤色(R)、緑色(G)、青色(B)の発光を示す材料を、蒸着マスクを用いずに形成することができる。
In this embodiment mode, a material that emits red (R), green (G), and blue (B) light is selectively formed as the
さらに各RGBの電界発光層を形成する場合、カラーフィルターを用いて、高精細な表示を行うこともできる。カラーフィルターにより、各RGBの発光スペクトルにおけるブロードなピークを鋭くなるように補正できるからである。 Furthermore, when each RGB electroluminescent layer is formed, high-definition display can be performed using a color filter. This is because the color filter can correct a broad peak in the emission spectrum of each RGB so as to be sharp.
以上、各RGBの電界発光層を形成する場合を説明したが、単色の発光を示す電界発光層を形成してもよい。この場合であってカラーフィルターや色変換層を組み合わせることによりフルカラー表示を行うことができる。例えば、白色又は橙色の発光を示す電界発光層を形成する場合、カラーフィルターやカラーフィルターと色変換層とを組み合わせたものを設けることによりフルカラー表示を行うことができる。カラーフィルターや色変換層は、例えば第2の基板(封止基板とも表記する)に形成し、基板へ張り合わせればよい。カラーフィルター、及び色変換層のいずれも液滴吐出法により形成することができる。 The case where the RGB electroluminescent layers are formed has been described above, but an electroluminescent layer exhibiting monochromatic light emission may be formed. In this case, full color display can be performed by combining a color filter and a color conversion layer. For example, when an electroluminescent layer that emits white or orange light is formed, full color display can be performed by providing a color filter or a combination of a color filter and a color conversion layer. For example, the color filter and the color conversion layer may be formed over a second substrate (also referred to as a sealing substrate) and attached to the substrate. Both the color filter and the color conversion layer can be formed by a droplet discharge method.
もちろん単色の発光を示す電界発光層を形成して単色表示を行ってもよい。例えば、単色発光を用いてエリアカラータイプの表示を行うことができる。エリアカラータイプは、パッシブマトリクス型の構造が適しており、主に文字や記号を表示することができる。 Needless to say, a monochromatic display may be performed by forming an electroluminescent layer that emits monochromatic light. For example, an area color type display can be performed using monochromatic light emission. The area color type is suitable for a passive matrix structure and can mainly display characters and symbols.
その後図10(C)に示すように、電界発光層133及び絶縁膜153を覆うように発光素子の第2の電極134を形成する。
After that, as illustrated in FIG. 10C, the
第1の電極123及び第2の電極134の材料は、仕事関数を考慮して選択する必要がある。そして第1の電極及び第2の電極は、画素構成により、いずれも陽極、又は陰極となりうる。本実施の形態では、第1の電極が接続される第2の薄膜トランジスタの極性がNチャネル型であるため、第1の電極を陰極、第2の電極を陽極とすると好ましい。また第2の薄膜トランジスタの極性がpチャネル型である場合、第1の電極を陽極、第2の電極を陰極とすると好ましい。
The materials of the
以下に、陽極及び陰極に用いる電極材料について説明する。 Below, the electrode material used for an anode and a cathode is demonstrated.
陽極として用いる電極材料としては、仕事関数の大きい(仕事関数4.0eV)金属、合金、電気伝導性化合物、及びこれらの混合物などを用いることが好ましい。具体例な材料としては、ITO(indium tin oxide)、酸化インジウムに2〜20%の酸化亜鉛(ZnO)を混合したIZO(indium zinc oxide)、ITSO(NITO)、金、白金、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、又は金属材料の窒化物(例えば、窒化チタン等)を用いることができる。 As an electrode material used as the anode, it is preferable to use a metal, an alloy, an electrically conductive compound, a mixture thereof, or the like having a high work function (work function 4.0 eV). Specific materials include ITO (indium tin oxide), IZO (indium zinc oxide) in which 2 to 20% zinc oxide (ZnO) is mixed with indium oxide, ITSO (NITO), gold, platinum, nickel, tungsten, Chromium, molybdenum, iron, cobalt, copper, palladium, or a nitride of a metal material (eg, titanium nitride) can be used.
一方、陰極として用いる電極材料としては、仕事関数の小さい(仕事関数3.8eV以下)金属、合金、電気伝導性化合物、及びこれらの混合物などを用いることが好ましい。具体的な材料としては、元素周期律の1族又は2族に属する元素、すなわちリチウムやセシウム等のアルカリ金属、及びマグネシウム、カルシウム、ストロンチウム等のアルカリ土類金属、及びこれらを含む合金(Mg:Ag、Al:Li)や化合物(LiF、CsF、CaF2)の他、希土類金属を含む遷移金属を用いて形成することができる。
On the other hand, as an electrode material used as a cathode, it is preferable to use a metal, an alloy, an electrically conductive compound, a mixture thereof, or the like having a low work function (work function of 3.8 eV or less). Specific examples of the material include elements belonging to
また、本実施の形態において陰極材料を透光性とする必要がある場合、これら金属、又はこれら金属を含む合金を非常に薄く形成し、ITO、IZO、ITSO又はその他の金属(合金を含む)との積層により形成することができる。 Further, in the present embodiment, when the cathode material needs to be light-transmitting, these metals or alloys containing these metals are formed very thin, and ITO, IZO, ITSO, or other metals (including alloys) are formed. And can be formed by lamination.
このように第1の電極又は第2の電極として用いられる陽極材料又は陰極材料を、透光性、又は非透光性とすることにより、電界発光層からの光の射出方向を選択することができる。例えば、第1の電極及び第2の電極を、透光性を有する材料で形成する場合、電界発光層からの光が基板側170及び封止基板側171へ射出する両面発光型の表示を行うことができる。このとき、光の出射方向とならない側に設けられた非透光性の電極に、反射性の高い導電膜を用いることにより光を有効利用することができる。
As described above, the light emitting direction from the electroluminescent layer can be selected by making the anode material or the cathode material used as the first electrode or the second electrode light-transmitting or non-light-transmitting. it can. For example, in the case where the first electrode and the second electrode are formed using a light-transmitting material, a dual emission display in which light from the electroluminescent layer is emitted to the
これら第1の電極及び第2の電極は蒸着法、スパッタリング法、又は液滴吐出法等により形成することができる。 The first electrode and the second electrode can be formed by an evaporation method, a sputtering method, a droplet discharge method, or the like.
またスパッタリング法により、第2の電極として、例えばITO、ITSO、又はそれらの積層体を形成する場合、スパッタリング時、電界発光層にダメージが入る恐れがある。スパッタリングによるダメージを低減するため、酸化モリブデン(MoOx:x=2〜3)等の酸化物が電界発光層の最上面に形成されると好ましい。そのため、HIL等として機能する酸化モリブデン(MoOx:x=2〜3)又は酸化チタン(TiOx)等の酸化物を電界発光層の最上面に形成し、第1の電極側から順に、EIL(電子注入層)、ETL(電子輸送層)、EML(発光層)、HTL(ホール輸送層)、HIL(ホール注入層)、第2の電極の順に積層するとよい。すなわち、有機材料と無機材料とが混在した電界発光層を形成してもよい。このとき第1の電極は陰極として機能し、第2の電極は陽極として機能する。 Moreover, when forming ITO, ITSO, or those laminated bodies as a 2nd electrode by sputtering method, there exists a possibility that an electroluminescent layer may be damaged at the time of sputtering. In order to reduce damage due to sputtering, an oxide such as molybdenum oxide (MoOx: x = 2 to 3) is preferably formed on the uppermost surface of the electroluminescent layer. Therefore, an oxide such as molybdenum oxide (MoOx: x = 2 to 3) or titanium oxide (TiOx) that functions as an HIL or the like is formed on the uppermost surface of the electroluminescent layer, and the EIL (electron) is sequentially formed from the first electrode side. The injection layer), the ETL (electron transport layer), the EML (light emitting layer), the HTL (hole transport layer), the HIL (hole injection layer), and the second electrode may be stacked in this order. That is, an electroluminescent layer in which an organic material and an inorganic material are mixed may be formed. At this time, the first electrode functions as a cathode, and the second electrode functions as an anode.
特に本実施の形態では、第2の薄膜トランジスタの極性がNチャネル型であるため、電子の移動方向を考慮すると、第1の電極を陰極、EIL(電子注入層)、ETL(電子輸送層)、EML(発光層)、HTL(ホール輸送層)、HIL(ホール注入層)、第2の電極を陽極とすると好ましい。 In particular, in this embodiment, since the polarity of the second thin film transistor is an N-channel type, the first electrode is a cathode, EIL (electron injection layer), ETL (electron transport layer), It is preferable that the EML (light emitting layer), HTL (hole transport layer), HIL (hole injection layer), and the second electrode be an anode.
また本実施の形態において、層間絶縁膜を形成するため高い平坦性を有し、電界発光層へ均一に電圧を印加することができ好ましい。 In this embodiment mode, an interlayer insulating film is formed, which has high flatness and can apply a voltage uniformly to the electroluminescent layer.
その後、第2の電極上に保護膜として、スパッタリング法やCVD法により、窒素を含む絶縁膜、窒素を含む炭素膜(CNx)、DLC等を形成してもよい。特に、第2の電極にITSOを用いる場合、保護膜として窒化珪素膜を形成すると好ましい。またこれら無機材料から成る膜上に、スチレンポリマー等の有機材料から成る膜を積層してもよい。その結果、水分や酸素の侵入を防止することができる。 After that, an insulating film containing nitrogen, a carbon film containing nitrogen (CNx), DLC, or the like may be formed as a protective film over the second electrode by a sputtering method or a CVD method. In particular, when ITSO is used for the second electrode, it is preferable to form a silicon nitride film as the protective film. A film made of an organic material such as styrene polymer may be laminated on the film made of these inorganic materials. As a result, moisture and oxygen can be prevented from entering.
図11(A)には、封止された発光装置の断面図を示す。シール剤163を介して、基板100と対向基板161とが張り合わせられている。対向基板には、乾燥剤162を設けてもよい。乾燥剤により、水分や酸素の侵入を防止することができる。また更に、対向基板にカラーフィルターを形成してもよい。カラーフィルターにより、各RGBの発光スペクトルにおいてブロードなピークを鋭くなるように補正できるからである。シール剤は、熱硬化樹脂又は紫外線硬化樹脂からなり、圧力を加えながら加熱したり、紫外線を照射して第1の基板と第2の基板とを接着、固定させる。例えば、シール剤としてエポキシ系樹脂を用いることができる。シール剤には、スペーサが混入されており、基板100と対向基板161との間隔、いわゆるギャップを保持している。スペーサとしては、球状又は柱状の形状を有しているものが使用され、本実施の形態では、円柱状のスペーサを使用し、円の直径がギャップとなる。
FIG. 11A is a cross-sectional view of a sealed light-emitting device. The
対向基板161で封止すると、第2の電極134との間に空間が形成される。空間には、不活性ガス、例えば窒素ガスを充填したり、吸水性の高い材料を形成して、さらに水分や酸素の侵入の防止を高めることができる。また透光性を有し、吸水性の高い樹脂を形成してもよい。透光性を有する樹脂により、発光素子からの光が第2の基板側へ出射される場合であっても、透過率を低減することなく形成することができる。
When sealed with the
本実施の形態において、上記実施の形態で示したように、非晶質半導体膜を用いて薄膜トランジスタを形成しているため、信号線駆動回路又は走査線駆動回路は、ICチップ172により形成する。このような駆動回路は、TAB方式により実装される場合と、画素部の周辺にCOG方式により実装される場合と、SASでTFTを形成し、走査線駆動回路のみを基板上に一体形成し信号線駆動回路を別途ドライバICとして実装する場合などがある。例えば、ICチップ172により形成される信号線駆動回路は、FPC171上に設置され、異方性導電膜170を介して薄膜トランジスタ121と接続する。また加圧や加熱により異方性導電膜を接着するときに、フィルム基板のフレキシブル性や加熱による軟化のため、クラックが生じないように注意する。このようにして接続されたICチップから、ビデオ信号やクロック信号を受け取る。
In this embodiment mode, as described in the above embodiment mode, since the thin film transistor is formed using an amorphous semiconductor film, the signal line driver circuit or the scan line driver circuit is formed using the
図11(B)には、図11(A)と異なり、対向基板を用いず封止する場合を示す。その他の構成は同様であるため、説明を省略する。 FIG. 11B shows a case of sealing without using a counter substrate, unlike FIG. 11A. Since other configurations are the same, description thereof is omitted.
図11(B)には、第2の電極134を覆って、保護膜165が設けられている。第2の保護膜として、エポキシ樹脂、ウレタン樹脂、又はシリコーン樹脂等の有機材料を用いることができる。また第2の保護膜は、液滴吐出法によりポリマー材料を滴下して形成してもよい。本実施の形態では、ディスペンサを用いてエポキシ樹脂を吐出し、乾燥させる。さらに保護膜上に、対向基板を設けてもよい。
In FIG. 11B, a
このように対向基板を用いず封止すると、表示装置の軽量化、小型化、薄膜化を向上させることができる。 When sealing is performed without using the counter substrate in this manner, the weight, size, and thickness of the display device can be improved.
また本実施の形態においてコントラストを高めるため、偏光板又は円偏光板を設けてもよい。例えば、表示面の一面又は両面に偏光板、若しくは円偏光板を設けることができる。 In this embodiment mode, a polarizing plate or a circular polarizing plate may be provided to increase contrast. For example, a polarizing plate or a circularly polarizing plate can be provided on one surface or both surfaces of the display surface.
図16(A)には、図11に示す封止された発光装置の上面からみた外観を示し、FPCを介してコントロール回路601a及び電源回路602が実装されている。図16(A)におけるD−D’の断面図が図11に相当しており、基板600上には、上記実施の形態で示したように発光素子又は液晶素子が各画素に設けられた画素部603が設けられている。画素部603が有する薄膜トランジスタは、上記実施の形態のよう形成することができる。画素部603が有する画素を選択する走査線駆動回路604aと、選択された画素にビデオ信号を供給する信号線駆動回路605aとはICチップにより実装されている。実装するICの長辺、短辺の長さやその個数は、本実施の形態に限定されない。また、走査線駆動回路や信号線駆動回路は、画素部と一体形成してもよい。
FIG. 16A shows an appearance of the sealed light emitting device shown in FIG. 11 as viewed from above, and a
プリント基板607にはコントロール回路601a、電源回路602、映像信号処理回路609a、ビデオRAM610a、オーディオ用回路611aが設けられている。電源回路602、から出力された電源電圧、また、コントロール回路601a、映像信号処理回路609a、ビデオRAM610a、オーディオ用回路611aからの各種信号はFPC606を介して走査線駆動回路604a、信号線駆動回路605aに供給され、さらに画素部603へ供給される。
The printed
またプリント基板607の電源電圧及び各種信号は、複数の入力端子が配置されたインターフェース(I/F)部608を介して供給される。映像信号処理回路609aは、インターフェース(I/F)部608から信号が入力される。さらに映像信号処理回路609aはビデオRAM610aと相互に信号のやりとりを行う。
The power supply voltage and various signals of the printed
本実施の形態ではプリント基板607がFPC606を用いて実装されているが、必ずしもこの構成に限定されない。COG(Chip on Glass)方式を用い、コントロール回路601a、電源回路602を直接基板上に実装させるようにしてもよい。また信号線駆動回路や走査線駆動回路等のICチップの実装方法は、本実施の形態に限定されず、基板上に形成されたICチップをワイヤボンディング法により、画素部の配線と接続してもよい。
In this embodiment mode, the printed
また、プリント基板607において、引きまわしの配線間に形成される容量や配線自体が有する抵抗等によって、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりすることがある。そこで、プリント基板607にコンデンサ、バッファ等の各種素子を設けて、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりするのを防ぐようにしてもよい。
Further, in the printed
また結晶性半導体膜を有する薄膜トランジスタを用いてモジュールを形成する場合、駆動回路部として形成される素子を基板上に一体形成することができる。例えば、走査線駆動回路が有するバッファ回路を同一基板上に一体形成することができる。 In the case where a module is formed using a thin film transistor having a crystalline semiconductor film, an element formed as a driver circuit portion can be formed over the substrate. For example, the buffer circuit included in the scan line driver circuit can be formed over the same substrate.
コントランスを高めるため、モジュールの少なくとも画素部に偏光板、又は円偏光板を備えるとよい。例えば、E−E’の断面に相当する図16(B)に示すように、封止基板側から表示を認識する場合、封止基板650から順に、1/4λ板651、1/2λ板652、偏光板653を設けるとよい。さらに偏光板上に反射防止膜654を設けてもよい。
In order to enhance the contrast, it is preferable to provide a polarizing plate or a circularly polarizing plate at least in the pixel portion of the module. For example, as shown in FIG. 16B corresponding to the cross section EE ′, when the display is recognized from the sealing substrate side, the quarter-
(実施の形態8)
本実施の形態において、第1及び第2の薄膜トランジスタは、上記実施の形態で示した薄膜トランジスタを有し、図9(E)に示す画素回路を有する発光装置の上面図について説明する。また本実施の形態では、実施の形態2に記載のTFTを用いて説明するが、上記実施の形態に記載のいずれのTFTを用いても構わない。
(Embodiment 8)
In this embodiment, the first and second thin film transistors each include the thin film transistor described in the above embodiment, and a top view of a light-emitting device including the pixel circuit illustrated in FIG. 9E is described. Although this embodiment mode is described using the TFT described in Embodiment Mode 2, any TFT described in the above embodiment mode may be used.
図12に示すように、粗面化された基板上に、液滴吐出法又はスパッタリング法により、スイッチング用TFT121、駆動用TFT122のゲート電極、及び走査線803を同一レイヤーで形成する。液滴吐出法によりゲート電極等を形成する場合、粗面化された基板の凹凸形状により密着性を高めることができる。
As shown in FIG. 12, the switching
図示しないが、スイッチング用TFT121、駆動用TFT122が有するゲート絶縁膜、半導体膜、n型を有する半導体膜を順に形成する。このとき凹凸領域において、ゲート絶縁膜、半導体膜、n型を有する半導体膜は凹凸形状を有する。その後、半導体膜、及びn型を有する半導体膜を所望の形状にパターニングする。
Although not shown, a gate insulating film, a semiconductor film, and an n-type semiconductor film included in the switching
そして、液滴吐出法又はスパッタリング法により、スイッチング用TFT121、駆動用TFT122のソース電極及びドレイン電極、信号線804、並びに電源線805を同一レイヤーで形成する。
Then, the switching
その後、ソース電極及びドレイン電極のショートを防止するため、ソース電極及びドレイン電極を用いてn型を有する半導体膜をエッチングする。 After that, in order to prevent a short circuit between the source electrode and the drain electrode, the n-type semiconductor film is etched using the source electrode and the drain electrode.
またソース電極及びドレイン電極、信号線804、並びに電源線805を用いて、ゲート絶縁膜をエッチングする。すると、駆動用TFTのゲート電極が露出するため、該ゲート電極とスイッチング用TFTのソース電極又はドレイン電極とを導電膜150により接続することができる。導電膜は、液滴吐出法により形成することができる。
In addition, the gate insulating film is etched using the source and drain electrodes, the
次いで、駆動用TFTのソース電極又はドレイン電極と接続するように、画素電極を形成する。本実施の形態では、ITSOを用いて液滴吐出法により画素電極123を形成する。
Next, a pixel electrode is formed so as to be connected to the source electrode or the drain electrode of the driving TFT. In this embodiment mode, the
また駆動用TFTのゲート電極と同一レイヤーの導電膜と、ゲート絶縁膜と、電源線と同一レイヤーの導電膜とにより容量素子402が形成される。
In addition, the
本実施の形態において、駆動用TFTは非晶質半導体膜を有するため、駆動用TFTのチャネル幅(W)が広くなるように設計するとよい。 In this embodiment mode, since the driving TFT includes an amorphous semiconductor film, the driving TFT may be designed to have a wide channel width (W).
(実施の形態9)
本実施の形態では、上記実施の形態におけるパターン形成に用いることができる液滴吐出装置について説明する。図13において、大型基板100上において、1つのパネルが形成される領域830を点線で示す。
(Embodiment 9)
In this embodiment mode, a droplet discharge apparatus that can be used for pattern formation in the above embodiment mode will be described. In FIG. 13, a
図13には、配線等のパターンの形成に用いる液滴吐出装置の一態様を示す。液滴吐出手段805は、ヘッド803を有し、ヘッド803は複数のノズル204を有する。本実施の形態では、十個のノズルが設けられたヘッドを三つ(803a、803b、803c)有する場合で説明するが、ノズルの数や、ヘッドの数は処理面積や工程等により設定することができる。
FIG. 13 shows one mode of a droplet discharge device used for forming a pattern such as a wiring. The droplet discharge means 805 has a
ヘッド803は、制御手段807に接続され、制御手段がコンピュータ810により制御することにより、予め設定されたパターンを描画することができる。描画するタイミングは、例えば、ステージ803上に固定された基板100等に形成されたマーカー811を基準点として行えばよい。また、基板100の縁を基準点として行ってもよい。これら基準点をCCDなどの撮像手段804で検出し、画像処理手段809にてデジタル信号に変換させる。デジタル変化された信号をコンピュータ810で認識して、制御信号を発生させて制御手段807に送る。このようにパターンを描画するとき、パターン形成面と、ノズルの先端との間隔は、0.1cm〜10cm、好ましくは0.1cm〜1cmとするとよい。このように間隔を短くすることにより、液滴の着弾精度が向上する。
The
このとき、基板100上に形成されるパターンの情報は記憶媒体808に格納されており、この情報を基にして制御手段807に制御信号を送り、各ヘッド803a、803b、803cを個別に制御することができる。すなわち、ヘッド803a、803b、803cが有する各ノズルから異なる材料を有する液滴を吐出することができる。例えばヘッド803a、803bが有するノズルは絶縁膜材料を有する液滴を吐出し、ヘッド803cが有するノズルは導電膜材料を有する液滴を吐出することができる。
At this time, information on the pattern formed on the
さらにヘッド803が有する各ノズルを個別に制御することもできる。ノズルを個別に制御することができるため、特定のノズルから異なる材料を有する液滴を吐出することができる。例えば同一ヘッド803aに、導電膜材料を有する液滴を吐出するノズルと、絶縁膜材料を有する液滴を吐出するノズルとを設けることができる。
Further, each nozzle of the
また層間絶縁膜の形成工程のように大面積に対して液滴吐出処理を行う場合、層間絶縁膜材料を有する液滴を全ノズルから吐出させるとよい。更には、複数のヘッドが有する全ノズルから、層間絶縁膜材料を有する液滴を吐出するとよい。その結果、スループットを向上させることができる。もちろん、層間絶縁膜形成工程において、一つのノズルから層間絶縁膜材料を有する液滴を吐出し、複数走査することにより大面積に対して液滴吐出処理を行ってもよい。 In the case where a droplet discharge process is performed on a large area as in the step of forming an interlayer insulating film, droplets having an interlayer insulating film material may be discharged from all nozzles. Furthermore, it is preferable to discharge droplets having an interlayer insulating film material from all nozzles of a plurality of heads. As a result, throughput can be improved. Of course, in the interlayer insulating film forming step, a droplet having the interlayer insulating film material may be discharged from a single nozzle and a plurality of scans may be performed to perform a droplet discharging process on a large area.
そしてヘッド803をジグザグまたは往復させ、大型マザーガラスに対するパターン形成を行うことができる。このとき、ヘッドと基板を相対的に複数回走査させればよい。ヘッドを基板に対して走査するとき、進行方向に対してヘッドを斜めに傾けるとよい。
The
ヘッド803の幅は、大型マザーガラスから複数のパネルを形成する場合、ヘッドの幅は1つのパネルの幅と同程度とすると好ましい。1つのパネルが形成される領域830に対して一回の走査でパターン形成することができ、高いスループットが期待できるからである。
When forming a plurality of panels from a large mother glass, the width of the
またヘッドの幅は、パネルの幅より小さくしてもよい。このとき、複数の幅の小さなヘッドを直列に配置し、1つのパネルの幅と同程度としてもよい。複数の幅の小さなヘッドを直列に配置することにより、ヘッドの幅が大きくなるにつれて懸念されるヘッドのたわみの発生を防止することができる。もちろん、幅の小さなヘッドを複数回走査することにより、パターン形成を行ってもよい。 The width of the head may be smaller than the width of the panel. At this time, a plurality of small heads may be arranged in series so as to be approximately the same as the width of one panel. By arranging a plurality of small heads in series, it is possible to prevent the occurrence of head deflection, which is a concern as the head width increases. Of course, the pattern may be formed by scanning a narrow head a plurality of times.
このような液滴吐出法により組成物の液滴を吐出する工程は、減圧下で行うと好ましい。組成物を吐出して被処理物に着弾するまでの間に、該組成物の溶媒が蒸発し、組成物の乾燥と焼成の工程を省略することができるからである。また、減圧下で行うと、導電体の表面に酸化膜などが形成されないため好ましい。また組成物を滴下する工程は、窒素雰囲気中や有機ガス雰囲気中で行ってもよい。 The step of discharging the composition droplets by such a droplet discharge method is preferably performed under reduced pressure. This is because the solvent of the composition evaporates and the steps of drying and firing the composition can be omitted before the composition is discharged and landed on the object to be processed. Further, it is preferable to perform under reduced pressure because an oxide film or the like is not formed on the surface of the conductor. The step of dropping the composition may be performed in a nitrogen atmosphere or an organic gas atmosphere.
また液滴吐出法として、ピエゾ方式を用いることができる。ピエゾ方式は、液滴の制御性に優れインク選択の自由度の高いことからインクジェットプリンターでも利用されている。なお、ピエゾ方式には、MLP(Multi Layer Piezo)タイプとMLChip(Multi Layer Ceramic Hyper Integrated Piezo Segments)タイプがある。また組成物の溶媒によっては、発熱体を発熱させ気泡を生じさせ溶液を押し出す、いわゆるサーマル方式を用いたインクジェット法でもよい。 As a droplet discharge method, a piezo method can be used. The piezo method is also used in inkjet printers because of its excellent droplet controllability and high degree of freedom in ink selection. Note that there are two types of piezo methods: MLP (Multi Layer Piezo) type and MLChip (Multi Layer Ceramic Hyper Integrated Piezo Segments) type. Further, depending on the solvent of the composition, an ink jet method using a so-called thermal method in which a heating element generates heat to generate bubbles to push out the solution may be used.
(実施の形態10)
上記実施の形態で示したモジュールを搭載した電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。特に、大型画面を有する大型テレビ等に上記実施の形態で示した液滴吐出法を用いることが望ましい。それら電子機器の具体例を図19に示す。
(Embodiment 10)
As an electronic device in which the module described in the above embodiment is mounted, a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, an audio playback device (car audio, audio component, etc.), a notebook type personal computer, Reproducing a recording medium such as a game machine, a portable information terminal (mobile computer, cellular phone, portable game machine, electronic book, etc.), an image reproducing apparatus (specifically, Digital Versatile Disc (DVD)) equipped with a recording medium, And a device having a display capable of displaying the image). In particular, it is desirable to use the droplet discharge method described in the above embodiment mode for a large television having a large screen. Specific examples of these electronic devices are shown in FIGS.
図14(A)は大型のELテレビジョン装置であり、筐体2001、支持台2002、表示部2003、スピーカー部2004、ビデオ入力端子2005等を含む。表示部2003は、画素部及び駆動回路部を有するモジュールが設けられている。画素部は、発光素子を有し、上記実施の形態で示した液滴吐出法より形成されたTFTを有する。なお、表示装置は、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
FIG. 14A illustrates a large EL television device which includes a
コントランスを高めるため、少なくとも画素部に偏光板、又は円偏光板を備えるとよい。例えば、封止基板上へ1/4λ板、1/2λ板、偏光板の順に設けるとよい。さらに偏光板上に反射防止膜を設けてもよい。 In order to increase the contrast, at least the pixel portion may include a polarizing plate or a circular polarizing plate. For example, a 1 / 4λ plate, a 1 / 2λ plate, and a polarizing plate may be provided in this order on the sealing substrate. Further, an antireflection film may be provided on the polarizing plate.
図14(B)はELテレビジョン装置の主要な構成を示すブロック図を示している。表示パネルには、上記実施の形態で示すような構成として画素部901が形成されている。走査線駆動回路903と信号線駆動回路902とは、TAB方式により実装される場合と、画素部の周辺に走査線駆動回路903と信号線駆動回路902とがCOG方式により実装される場合と、SASでTFTを形成し、画素部901と走査線駆動回路903を基板上に一体形成し信号線駆動回路902を別途ドライバICとして実装する場合などがある。
FIG. 14B is a block diagram illustrating a main structure of the EL television device. In the display panel, a
外部回路の構成として、映像信号の入力側では、チューナ904で受信した信号のうち、映像信号を増幅する映像信号増幅回路905と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路906と、その映像信号をドライバICの入力仕様に変換するためのコントロール回路907などからなっている。コントロール回路907から、走査線駆動回路と信号線駆動回路にそれぞれ信号が出力する。デジタル駆動する場合には、コントロール回路と信号線駆動回路との間に信号分割回路908を設け、入力デジタル信号をm個に分割して供給する構成としてもよい。
As the configuration of the external circuit, on the video signal input side, among the signals received by the
チューナ904で受信した信号のうち、音声信号は、音声信号増幅回路909に送られ、その出力は音声信号処理回路910を経てスピーカー913に供給される。制御回路911は受信局(受信周波数)や音量の制御情報を入力部912から受け、チューナ904や音声信号処理回路910に信号を送出する。
Of the signals received by the
このような外部回路を組みこんだ表示部を、筐体2001に組みこんで、テレビジョン装置を完成させることができる。その他付属設備としてスピーカー2004、ビデオ信号入力端子2005や操作スイッチなどが備えられている。このように、本発明によりELテレビジョン装置を完成させることができる。
A display device in which such an external circuit is incorporated can be incorporated in the
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。
また、液晶素子を有するテレビジョン装置を形成することもできる。
Of course, the present invention is not limited to a television device, but can be applied to various applications such as a monitor for a personal computer, an information display board in a railway station or airport, an advertisement display board in a street, etc. can do.
In addition, a television device including a liquid crystal element can be formed.
図15(A)は携帯端末のうちの携帯電話機であり、本体2101、筐体2102、表示部2103、音声入力部2104、音声出力部2105、操作キー2106、アンテナ2107等を含む。表示部2103は、画素部及び駆動回路部を有するモジュールが設けられている。画素部は、発光素子又は液晶素子を有し、上記実施の形態で示した液滴吐出法より形成されたTFTを有する。またさらに表示部2103を大型マザーガラス基板から多面取り形成することにより、携帯電話機のコストを低減することができる。
FIG. 15A illustrates a mobile phone among mobile terminals, which includes a
図15(B)はシート型の携帯電話機であり、本体2301、表示部2303、音声入力部2304、音声出力部2305、スイッチ2306、外部接続ポート2307等を含む。外部接続ポート2307を介して、別途用意したイヤホン2308を接続することができる。表示部2303には、センサを備えたタッチパネル式の表示画面が用いられており、表示部2303に表示されたタッチパネル式操作キー2309に触れることで、一連の操作を行うことができる。表示部2303は、画素部及び駆動回路部を有するモジュールが設けられている。画素部は、発光素子又は液晶素子を有し、上記実施の形態で示した液滴吐出法より形成されたTFTを有する。またさらに表示部2303を大型マザーガラス基板から多面取り形成することにより、シート型の携帯電話機のコストを低減することができる。
FIG. 15B illustrates a sheet-type mobile phone, which includes a
このように小型の電子機器であっても、本発明を用いて表示部を形成することにより、大型マザーガラス基板から多面取り形成することができ、コストを低減することができる。 Even in such a small electronic device, by forming the display portion using the present invention, it is possible to form multiple surfaces from a large mother glass substrate and reduce costs.
Claims (28)
前記配線材料が混入された組成物を噴出することにより第2の配線を形成する配線の作製方法であって、
前記凹凸形状を有する面と、前記第1の配線上の平坦な面とにより、自己整合的に前記第2の配線を形成する
ことを特徴とする配線の作製方法。 Forming a first wiring in a region having an uneven shape;
A method for manufacturing a wiring, in which a second wiring is formed by ejecting a composition mixed with the wiring material,
A method for manufacturing a wiring, wherein the second wiring is formed in a self-aligning manner by a surface having the uneven shape and a flat surface on the first wiring.
ドライエッチング法、フロスト加工法、又はサンドブラスト法により、前記凹凸形状を有する領域を形成することを特徴とする配線の作製方法。 In any one of Claims 1 thru | or 3,
A method for manufacturing a wiring, wherein the region having the uneven shape is formed by a dry etching method, a frost processing method, or a sand blasting method.
インクジェット法により、前記配線材料が混入された組成物を噴出することを特徴とする配線の作製方法。 In any one of Claims 1 thru | or 4,
A method for manufacturing a wiring, wherein the composition mixed with the wiring material is ejected by an inkjet method.
ことを特徴とする薄膜トランジスタの作製方法。 A method for manufacturing a thin film transistor, wherein the pattern is formed by ejecting a composition mixed with the pattern material into a region having an uneven shape.
前記パターン材料が混入された組成物を噴出することにより第2のパターンを形成する薄膜トランジスタの作製方法であって、
前記凹凸形状を有する面と、前記第1のパターン上の平坦な面とにより、自己整合的に第2のパターンを形成する
ことを特徴とする薄膜トランジスタの作製方法。 Forming a first pattern in a region having an uneven shape;
A method for producing a thin film transistor, wherein a second pattern is formed by ejecting a composition mixed with the pattern material,
A method for manufacturing a thin film transistor, wherein the second pattern is formed in a self-aligned manner by the surface having the uneven shape and the flat surface on the first pattern.
ことを特徴とする薄膜トランジスタの作製方法。 A method for manufacturing a thin film transistor, wherein a conductive film is formed by ejecting a composition mixed with a material of the conductive film into a region having an uneven shape.
前記導電膜の材料が混入された組成物を噴出することにより第2の導電膜を形成する薄膜トランジスタの作製方法であって、
前記凹凸形状を有する面と、前記第1の導電膜上の平坦な面とにより、自己整合的に第2の導電膜を形成する
ことを特徴とする薄膜トランジスタの作製方法。 Forming a first conductive film in a region having an uneven shape;
A method for manufacturing a thin film transistor, in which a second conductive film is formed by ejecting a composition mixed with a material of the conductive film,
A method for manufacturing a thin film transistor, characterized in that a second conductive film is formed in a self-aligned manner by the surface having the concavo-convex shape and the flat surface on the first conductive film.
ことを特徴とする薄膜トランジスタの作製方法。 A method for manufacturing a thin film transistor, wherein a gate electrode is formed by ejecting a composition in which a gate electrode material is mixed into a region having an uneven shape.
前記ソース電極及びドレイン電極材料が混入された組成物を噴出することにより、ソース電極及びドレイン電極を形成する薄膜トランジスタの作製方法であって、
前記凹凸形状を有する面と、前記ゲート電極上の平坦な面とにより、自己整合的に前記ソース電極及び前記ドレイン電極を形成する
ことを特徴とする薄膜トランジスタの作製方法。 Form a gate electrode in a region having an uneven shape,
A method for manufacturing a thin film transistor in which a source electrode and a drain electrode are formed by ejecting a composition mixed with the source electrode and drain electrode materials,
A method for manufacturing a thin film transistor, wherein the source electrode and the drain electrode are formed in a self-aligning manner by a surface having the uneven shape and a flat surface on the gate electrode.
前記ゲート電極を覆って絶縁膜を形成し、前記絶縁膜は、前記凹凸形状を沿うように形成され、
前記ソース電極及びドレイン電極材料が混入された組成物を噴出することにより、ソース電極及びドレイン電極を形成する薄膜トランジスタの作製方法であって、
前記凹凸形状を有する面と、前記ゲート電極上の平坦な面とにより、自己整合的に前記ソース電極及び前記ドレイン電極を形成し、
前記絶縁膜の凹凸形状により前記ゲート電極の密着性が向上する
ことを特徴とする薄膜トランジスタの作製方法。 Form a gate electrode in a region having an uneven shape,
An insulating film is formed to cover the gate electrode, and the insulating film is formed along the uneven shape,
A method for manufacturing a thin film transistor in which a source electrode and a drain electrode are formed by ejecting a composition mixed with the source electrode and drain electrode materials,
The source electrode and the drain electrode are formed in a self-aligned manner by the surface having the uneven shape and the flat surface on the gate electrode,
A method for manufacturing a thin film transistor, wherein the adhesion of the gate electrode is improved by the uneven shape of the insulating film.
前記ゲート電極を覆って絶縁膜を形成し、前記絶縁膜は、前記凹凸形状を沿うように形成され、
前記ソース電極及びドレイン電極材料が混入された組成物を噴出することにより、ソース電極及びドレイン電極を形成する薄膜トランジスタの作製方法であって、
前記凹凸形状を有する面と、前記ゲート電極上の平坦な面とにより、自己整合的に前記ソース電極及び前記ドレイン電極を形成し、
前記絶縁膜の凹凸形状により前記ゲート電極、前記ソース電極及び前記ドレイン電極の密着性が向上する
ことを特徴とする薄膜トランジスタの作製方法。 Form a gate electrode in a region having an uneven shape,
An insulating film is formed to cover the gate electrode, and the insulating film is formed along the uneven shape,
A method for manufacturing a thin film transistor in which a source electrode and a drain electrode are formed by ejecting a composition mixed with the source electrode and drain electrode materials,
The source electrode and the drain electrode are formed in a self-aligned manner by the surface having the uneven shape and the flat surface on the gate electrode,
The method for manufacturing a thin film transistor is characterized in that adhesion between the gate electrode, the source electrode, and the drain electrode is improved by the uneven shape of the insulating film.
ドライエッチング法、フロスト加工法、又はサンドブラスト法により、前記凹凸形状を有する領域を形成することを特徴とする薄膜トランジスタの作製方法。 In any one of Claims 6 thru | or 16,
A method for manufacturing a thin film transistor, wherein the region having the uneven shape is formed by a dry etching method, a frost processing method, or a sand blast method.
インクジェット法により、前記配線材料が混入された組成物を噴出することを特徴とする薄膜トランジスタの作製方法。 In any one of Claims 6 thru | or 17,
A method for manufacturing a thin film transistor, wherein the composition mixed with the wiring material is ejected by an inkjet method.
前記第1の導電膜上に半導体膜を形成することにより薄膜トランジスタを形成し、
前記薄膜トランジスタを覆うように、第1の絶縁膜を形成し、
前記第1の絶縁膜上に第1の電極を形成し、
前記第1の電極の端部を覆うように第2の絶縁膜を形成し、
前記第2の絶縁膜間に電界発光層を形成し、
前記電界発光層を覆うように第2の電極を形成する
ことを特徴とする表示装置の作製方法。 A first conductive film is formed by ejecting a composition mixed with a conductor into a region having an uneven shape,
A thin film transistor is formed by forming a semiconductor film over the first conductive film,
Forming a first insulating film so as to cover the thin film transistor;
Forming a first electrode on the first insulating film;
Forming a second insulating film so as to cover an end of the first electrode;
Forming an electroluminescent layer between the second insulating films;
A method for manufacturing a display device, comprising forming a second electrode so as to cover the electroluminescent layer.
前記第1の導電膜上に半導体膜を形成し、
前記半導体膜上に、導電体が混入された組成物を噴出するにより第2の導電膜を形成することにより薄膜トランジスタを形成し、
前記薄膜トランジスタを覆うように、第1の絶縁膜を形成し、
前記第1の絶縁膜上に第1の電極を形成し、
前記第1の電極の端部を覆うように第2の絶縁膜を形成し、
前記第2の絶縁膜間に電界発光層を形成し、
前記電界発光層を覆うように第2の電極を形成する表示装置の作製方法であって、
前記凹凸形状を有する面と、前記第1の導電膜上の平坦な面とにより、自己整合的に前記第2の導電膜を形成する
ことを特徴とする表示装置の作製方法。 Forming a first conductive film in a region having an uneven shape;
Forming a semiconductor film on the first conductive film;
A thin film transistor is formed by forming a second conductive film on the semiconductor film by ejecting a composition mixed with a conductor.
Forming a first insulating film so as to cover the thin film transistor;
Forming a first electrode on the first insulating film;
Forming a second insulating film so as to cover an end of the first electrode;
Forming an electroluminescent layer between the second insulating films;
A method of manufacturing a display device in which a second electrode is formed so as to cover the electroluminescent layer,
A method for manufacturing a display device, characterized in that the second conductive film is formed in a self-aligning manner by a surface having the uneven shape and a flat surface on the first conductive film.
前記第1の導電膜を覆って絶縁膜を形成し、前記絶縁膜は、前記凹凸形状を沿うように形成され、
前記絶縁膜上に半導体膜を形成し、
前記半導体膜上に、導電体が混入された組成物を噴出するにより第2の導電膜を形成することにより薄膜トランジスタを形成し、
前記薄膜トランジスタを覆うように、第1の絶縁膜を形成し、
前記第1の絶縁膜上に第1の電極を形成し、
前記第1の電極の端部を覆うように第2の絶縁膜を形成し、
前記第2の絶縁膜間に電界発光層を形成し、
前記電界発光層を覆うように第2の電極を形成する表示装置の作製方法であって、
前記凹凸形状を有する面と、前記ゲート電極上の平坦な面とにより、自己整合的に前記ソース電極及び前記ドレイン電極を形成し、
前記絶縁膜の凹凸形状により前記ゲート電極の密着性が向上する
ことを特徴とする表示装置の作製方法。 Forming a first conductive film in a region having an uneven shape;
An insulating film is formed to cover the first conductive film, and the insulating film is formed along the uneven shape,
Forming a semiconductor film on the insulating film;
A thin film transistor is formed by forming a second conductive film on the semiconductor film by ejecting a composition mixed with a conductor.
Forming a first insulating film so as to cover the thin film transistor;
Forming a first electrode on the first insulating film;
Forming a second insulating film so as to cover an end of the first electrode;
Forming an electroluminescent layer between the second insulating films;
A method of manufacturing a display device in which a second electrode is formed so as to cover the electroluminescent layer,
The source electrode and the drain electrode are formed in a self-aligned manner by the surface having the uneven shape and the flat surface on the gate electrode,
A method for manufacturing a display device, wherein adhesion of the gate electrode is improved by the uneven shape of the insulating film.
前記第1の導電膜を覆って絶縁膜を形成し、前記絶縁膜は、前記凹凸形状を沿うように形成され、
前記絶縁膜上に半導体膜を形成し、
前記半導体膜上に、導電体が混入された組成物を噴出するにより第2の導電膜を形成することにより薄膜トランジスタを形成し、
前記薄膜トランジスタを覆うように、第1の絶縁膜を形成し、
前記第1の絶縁膜上に第1の電極を形成し、
前記第1の電極の端部を覆うように第2の絶縁膜を形成し、
前記第2の絶縁膜間に電界発光層を形成し、
前記電界発光層を覆うように第2の電極を形成する表示装置の作製方法であって、
前記凹凸形状を有する面と、前記ゲート電極上の平坦な面とにより、自己整合的に前記ソース電極及び前記ドレイン電極を形成し、
前記絶縁膜の凹凸形状により前記ゲート電極、前記ソース電極及び前記ドレイン電極の密着性が向上する
ことを特徴とする表示装置の作製方法。 Forming a first conductive film in a region having an uneven shape;
An insulating film is formed to cover the first conductive film, and the insulating film is formed along the uneven shape,
Forming a semiconductor film on the insulating film;
A thin film transistor is formed by forming a second conductive film on the semiconductor film by ejecting a composition mixed with a conductor.
Forming a first insulating film so as to cover the thin film transistor;
Forming a first electrode on the first insulating film;
Forming a second insulating film so as to cover an end of the first electrode;
Forming an electroluminescent layer between the second insulating films;
A method of manufacturing a display device in which a second electrode is formed so as to cover the electroluminescent layer,
The source electrode and the drain electrode are formed in a self-aligned manner by the surface having the uneven shape and the flat surface on the gate electrode,
The method for manufacturing a display device is characterized in that adhesion between the gate electrode, the source electrode, and the drain electrode is improved by the uneven shape of the insulating film.
前記第1の導電膜上に半導体膜を形成し、
前記半導体膜上に、導電体が混入された組成物を噴出するにより第2の導電膜を形成することにより薄膜トランジスタを形成し、
前記第2の導電膜と接続するように第1の電極を形成し、
前記第1の電極と対向するように第2の電極を配置し、
前記第1の電極と、前記第2の電極との間に液晶層を形成する表示装置の作製方法であって、
前記凹凸形状を有する面と、前記第1の導電膜上の平坦な面とにより、自己整合的に前記第2の導電膜を形成する
ことを特徴とする表示装置の作製方法。 Forming a first conductive film in a region having an uneven shape;
Forming a semiconductor film on the first conductive film;
A thin film transistor is formed by forming a second conductive film on the semiconductor film by ejecting a composition mixed with a conductor.
Forming a first electrode to connect to the second conductive film;
Disposing a second electrode so as to face the first electrode;
A method for manufacturing a display device in which a liquid crystal layer is formed between the first electrode and the second electrode,
A method for manufacturing a display device, characterized in that the second conductive film is formed in a self-aligning manner by a surface having the uneven shape and a flat surface on the first conductive film.
前記第1の導電膜を覆って絶縁膜を形成し、前記絶縁膜は、前記凹凸形状を沿うように形成され、
前記絶縁膜上に半導体膜を形成し、
前記半導体膜上に、導電体が混入された組成物を噴出するにより第2の導電膜を形成することにより薄膜トランジスタを形成し、
前記第2の導電膜と接続するように第1の電極を形成し、
前記第1の電極と対向するように第2の電極を配置し、
前記第1の電極と、前記第2の電極との間に液晶層を形成する表示装置の作製方法であって、
前記凹凸形状を有する面と、前記ゲート電極上の平坦な面とにより、自己整合的に前記ソース電極及び前記ドレイン電極を形成し、
前記絶縁膜の凹凸形状により前記ゲート電極の密着性が向上する
ことを特徴とする表示装置の作製方法。 Forming a first conductive film in a region having an uneven shape;
An insulating film is formed to cover the first conductive film, and the insulating film is formed along the uneven shape,
Forming a semiconductor film on the insulating film;
A thin film transistor is formed by forming a second conductive film on the semiconductor film by ejecting a composition mixed with a conductor.
Forming a first electrode to connect to the second conductive film;
Disposing a second electrode so as to face the first electrode;
A method for manufacturing a display device in which a liquid crystal layer is formed between the first electrode and the second electrode,
The source electrode and the drain electrode are formed in a self-aligned manner by the surface having the uneven shape and the flat surface on the gate electrode,
A method for manufacturing a display device, wherein adhesion of the gate electrode is improved by the uneven shape of the insulating film.
前記第1の導電膜を覆って絶縁膜を形成し、前記絶縁膜は、前記凹凸形状を沿うように形成され、
前記絶縁膜上に半導体膜を形成し、
前記半導体膜上に、導電体が混入された組成物を噴出するにより第2の導電膜を形成することにより薄膜トランジスタを形成し、
前記第2の導電膜と接続するように第1の電極を形成し、
前記第1の電極と対向するように第2の電極を配置し、
前記第1の電極と、前記第2の電極との間に液晶層を形成する表示装置の作製方法であって、
前記凹凸形状を有する面と、前記ゲート電極上の平坦な面とにより、自己整合的に前記ソース電極及び前記ドレイン電極を形成し、
前記絶縁膜の凹凸形状により前記ゲート電極、前記ソース電極及び前記ドレイン電極の密着性が向上する
ことを特徴とする表示装置の作製方法。 Forming a first conductive film in a region having an uneven shape;
An insulating film is formed to cover the first conductive film, and the insulating film is formed along the uneven shape,
Forming a semiconductor film on the insulating film;
A thin film transistor is formed by forming a second conductive film on the semiconductor film by ejecting a composition mixed with a conductor.
Forming a first electrode to connect to the second conductive film;
Disposing a second electrode so as to face the first electrode;
A method for manufacturing a display device in which a liquid crystal layer is formed between the first electrode and the second electrode,
The source electrode and the drain electrode are formed in a self-aligned manner by the surface having the uneven shape and the flat surface on the gate electrode,
The method for manufacturing a display device is characterized in that adhesion between the gate electrode, the source electrode, and the drain electrode is improved by the uneven shape of the insulating film.
ドライエッチング法、フロスト加工法、又はサンドブラスト法により、前記凹凸形状を有する領域を形成することを特徴とする表示装置の作製方法。 27. Any one of claims 19 to 26.
A method for manufacturing a display device, wherein the region having the uneven shape is formed by a dry etching method, a frost processing method, or a sand blast method.
インクジェット法により、前記配線材料が混入された組成物を噴出することを特徴とする表示装置の作製方法。
A device according to any one of claims 19 to 27.
A method for manufacturing a display device, wherein the composition mixed with the wiring material is ejected by an ink-jet method.
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Cited By (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008058952A (en) * | 2006-08-02 | 2008-03-13 | Seiko Epson Corp | Method for forming functional film and method for manufacturing liquid crystal display device |
KR100820663B1 (en) * | 2005-11-16 | 2008-04-11 | 세이코 엡슨 가부시키가이샤 | Active matrix substrate, manufacturing method thereof, electro-optical device, and electronic apparatus |
WO2009072675A1 (en) * | 2007-12-07 | 2009-06-11 | Sumitomo Chemical Company, Limited | Control substrate and control substrate manufacturing method |
JP2009129949A (en) * | 2007-11-20 | 2009-06-11 | Konica Minolta Holdings Inc | Method for manufacturing organic tft, and organic tft |
JP2009544058A (en) * | 2006-07-17 | 2009-12-10 | ユニダイム | Transparent conductive nanostructured film pixel electrode and manufacturing method thereof |
JP2010039097A (en) * | 2008-08-04 | 2010-02-18 | Konica Minolta Holdings Inc | Method for manufacturing tft array substrate |
JP2011008092A (en) * | 2009-06-26 | 2011-01-13 | Mitsubishi Electric Corp | Image display element and method for manufacturing the same |
JP2011008094A (en) * | 2009-06-26 | 2011-01-13 | Mitsubishi Electric Corp | Image display element and method for manufacturing the same |
US8253137B2 (en) | 2007-07-18 | 2012-08-28 | Ricoh Company, Ltd. | Laminate structure, electronic device, and display device |
JP2013016469A (en) * | 2011-06-09 | 2013-01-24 | Semiconductor Energy Lab Co Ltd | Lighting device and manufacturing method of the same |
US8785939B2 (en) | 2006-07-17 | 2014-07-22 | Samsung Electronics Co., Ltd. | Transparent and conductive nanostructure-film pixel electrode and method of making the same |
CN106206660A (en) * | 2016-08-04 | 2016-12-07 | 深圳爱易瑞科技有限公司 | Three-dimensional organic LED display panel and device |
CN106206661A (en) * | 2016-08-04 | 2016-12-07 | 深圳爱易瑞科技有限公司 | Flexible organic LED display panel and device |
CN106206659A (en) * | 2016-08-04 | 2016-12-07 | 深圳爱易瑞科技有限公司 | Organic LED display device and the manufacture method of panel |
CN106229293A (en) * | 2016-08-04 | 2016-12-14 | 深圳爱易瑞科技有限公司 | Flexible organic LED display device and the manufacture method of panel |
WO2019049461A1 (en) * | 2017-09-11 | 2019-03-14 | 株式会社ジャパンディスプレイ | Display device and manufacturing method for display device |
WO2021077470A1 (en) * | 2019-10-25 | 2021-04-29 | 深圳市华星光电半导体显示技术有限公司 | Thin film transistor, display panel, and method for manufacturing thin film transistor |
US11193582B2 (en) | 2019-12-13 | 2021-12-07 | Hyundai Kefico Corporation | Controlling apparatus and method for electric shift-by-wire system |
-
2003
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Cited By (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7560297B2 (en) | 2005-11-16 | 2009-07-14 | Seiko Epson Corporation | Active matrix substrate, manufacturing method thereof, electro-optical device, and electronic apparatus |
KR100820663B1 (en) * | 2005-11-16 | 2008-04-11 | 세이코 엡슨 가부시키가이샤 | Active matrix substrate, manufacturing method thereof, electro-optical device, and electronic apparatus |
US8785939B2 (en) | 2006-07-17 | 2014-07-22 | Samsung Electronics Co., Ltd. | Transparent and conductive nanostructure-film pixel electrode and method of making the same |
JP2009544058A (en) * | 2006-07-17 | 2009-12-10 | ユニダイム | Transparent conductive nanostructured film pixel electrode and manufacturing method thereof |
JP2008058952A (en) * | 2006-08-02 | 2008-03-13 | Seiko Epson Corp | Method for forming functional film and method for manufacturing liquid crystal display device |
US8253137B2 (en) | 2007-07-18 | 2012-08-28 | Ricoh Company, Ltd. | Laminate structure, electronic device, and display device |
JP2009129949A (en) * | 2007-11-20 | 2009-06-11 | Konica Minolta Holdings Inc | Method for manufacturing organic tft, and organic tft |
JP2009141175A (en) * | 2007-12-07 | 2009-06-25 | Sumitomo Chemical Co Ltd | Control substrate, and manufacturing method of the control substrate |
WO2009072675A1 (en) * | 2007-12-07 | 2009-06-11 | Sumitomo Chemical Company, Limited | Control substrate and control substrate manufacturing method |
JP2010039097A (en) * | 2008-08-04 | 2010-02-18 | Konica Minolta Holdings Inc | Method for manufacturing tft array substrate |
JP2011008092A (en) * | 2009-06-26 | 2011-01-13 | Mitsubishi Electric Corp | Image display element and method for manufacturing the same |
JP2011008094A (en) * | 2009-06-26 | 2011-01-13 | Mitsubishi Electric Corp | Image display element and method for manufacturing the same |
JP2013016469A (en) * | 2011-06-09 | 2013-01-24 | Semiconductor Energy Lab Co Ltd | Lighting device and manufacturing method of the same |
CN106206660B (en) * | 2016-08-04 | 2019-12-13 | 宣城慧哲生产力促进中心有限公司 | Three-dimensional organic light emitting diode display panel and device |
CN106206661A (en) * | 2016-08-04 | 2016-12-07 | 深圳爱易瑞科技有限公司 | Flexible organic LED display panel and device |
CN106206659A (en) * | 2016-08-04 | 2016-12-07 | 深圳爱易瑞科技有限公司 | Organic LED display device and the manufacture method of panel |
CN106229293A (en) * | 2016-08-04 | 2016-12-14 | 深圳爱易瑞科技有限公司 | Flexible organic LED display device and the manufacture method of panel |
CN106206661B (en) * | 2016-08-04 | 2019-10-01 | 西安穿越光电科技有限公司 | Flexible organic LED display panel and device |
CN106206659B (en) * | 2016-08-04 | 2019-11-05 | 深圳市景方盈科技有限公司 | The production method of organic LED display device and panel |
CN106206660A (en) * | 2016-08-04 | 2016-12-07 | 深圳爱易瑞科技有限公司 | Three-dimensional organic LED display panel and device |
WO2019049461A1 (en) * | 2017-09-11 | 2019-03-14 | 株式会社ジャパンディスプレイ | Display device and manufacturing method for display device |
US11133371B2 (en) | 2017-09-11 | 2021-09-28 | Japan Display Inc. | Display device |
WO2021077470A1 (en) * | 2019-10-25 | 2021-04-29 | 深圳市华星光电半导体显示技术有限公司 | Thin film transistor, display panel, and method for manufacturing thin film transistor |
US11193582B2 (en) | 2019-12-13 | 2021-12-07 | Hyundai Kefico Corporation | Controlling apparatus and method for electric shift-by-wire system |
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Publication number | Publication date |
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