JP2005033036A - 半導体レーザ素子の製造方法及び半導体装置の製造方法 - Google Patents

Abstract

【課題】異なる波長の光を発するモノリシック２波長半導体レーザを基板から分割する工程におけるダメージを防止し、高い歩留まりが得られる半導体レーザ素子の製造方法及び半導体装置の製造方法を提供する。
【解決手段】半導体基板(101)上に第１の波長のレーザ光を発する第１の半導体レーザ(120)と、第２の波長のレーザ光を発する第２の半導体レーザ(140)とを備えたモノリシック半導体レーザ素子を形成し、半導体基板(101)をへき開してレーザ素子が複数個整列されたレーザバーを形成し、へき開して半導体レーザ素子を素子毎に分割する方法において、半導体レーザ素子間を分離するＶ字形状の溝部(139)の底部の幅を第１の半導体レーザと第２の半導体レーザとを電気的に分離する溝の底部の幅よりも狭く形成する。
【選択図】 図３

Description

本発明は、半導体素子及び半導体装置の製造方法、特に互いに発振波長が異なる２つの半導体レーザからなるモノリシック構造を持つ２波長型の半導体レーザ素子の製造方法及び半導体装置の製造方法に関する。

近年、ビデオプレーヤーをはじめとする様々な分野で、大記憶容量を特長とする光情報記録再生用ＤＶＤドライブが急速に普及している。また、従来利用されてきたＣＤ、ＣＤ−Ｒ、ＣＤ−ＲＷの読み出しも同じ機器で行えることが強く要望されている。このため、ＤＶＤやＣＤの記録・再生用に用いられる光ピックアップの光源として、ＤＶＤ用の６５０ｎｍ帯の赤色半導体レーザの他にＣＤ用の７８０ｎｍ帯の赤外半導体レーザが併用されている。ＤＶＤ等の記録・再生装置はパソコンなどの情報処理機器の小型化に伴い、その小型化及び薄型化を進展させる必要がある。これを実現するためには、光ピックアップの小型化及び薄型化が必要不可欠となる。光ピックアップの小型化及び薄型化には、光学部品を減らして装置を簡素化することが有効であり、その一つとして、赤色半導体レーザと赤外半導体レーザを集積化することが挙げられる。この従来例として、赤色半導体レーザと赤外半導体レーザを同一の半導体基板上に集積化させたモノリシック半導体レーザが、例えば下記特許文献１で提案されている。これにより、半導体レーザ自体を一つの部品に集約できるだけでなく、コリメータレンズやビームスプリッタ等の光学部品を赤色半導体レーザと赤外半導体レーザとで共通化でき、装置の小型化・薄型化に有効である。このモノリシック半導体レーザの作製プロセスにおいて、第１の波長を有する発光素子と第２の波長を有する発光素子を電気的に分離する素子分離工程は重要であり、その製造方法については、下記特許文献２や下記特許文献３などで提案されている。

このうち、下記特許文献３に記載された従来の技術における製造方法を図５Ａ〜Ｈに示す。図５Ａに示すように、有機金属気相エピタキシャル成長（以下、ＭＯＶＰＥ法という）法によって、ＧａＡｓからなるｎ型基板３０１上に、ＧａＡｓからなるｎ型バッファ層３０２、ＡｌＧａＡｓからなるｎ型クラッド層３０３、活性層（発振波長が７８０ｎｍの多重量子井戸構造）３０４、ＡｌＧａＡｓからなるｐ型クラッド層３０５、ＧａＡｓからなるｐ型キャップ層３０６を順に積層する。次に、図５Ｂに示すように、第１の半導体レーザ発光素子の形成領域３０８上を覆うレジスト膜（図示せず）を形成し、そのレジスト膜をマスクに用いた硫酸系の無選択エッチング及びフッ酸（ＨＦ）系のＡｌＧａＡｓ選択エッチングなどのウエットエッチングによって、第１の半導体レーザ発光素子の形成領域３０８を除くその他のｐ型キャップ層３０６からｎ型クラッド層３０３までを除去して、第１の半導体レーザ発光素子の形成領域３０７上に上記ｐ型キャップ層３０６、ｐ型クラッド層３０５、活性層３０４及びｎ型クラッド層３０３を積層して成る第１の積層体３０７を形成する。次いで、図５Ｃに示すように、ＭＯＶＰＥ法によって、ｎ型バッファ層３０２上に上記第１の積層体３０７を覆うように、ＩｎＧａＰからなるｎ型バッファ層３３２、ＡｌＧａＩｎＰからなるｎ型クラッド層３３３、活性層（発振波長が６５０ｎｍの多重量子井戸構造）３３４、ＡｌＧａＩｎＰからなるｐ型クラッド層３３５、ＧａＡｓからなるｐ型キャップ層３３６を順に積層する。次に、図５Ｄに示すように、第２の半導体レーザ発光素子の形成領域３３７上を覆うレジスト膜（図示せず）を形成する。そのレジスト膜をマスクに用いた硫酸系のキャップ層エッチング及びリン酸塩酸系の４元系化合物半導体の選択エッチング、塩酸系の分離エッチングなどのウエットエッチングによって、第２の半導体レーザ発光素子の形成領域３３７を除くその他の部分のｐ型キャップ層３３６からｎ型バッファ層３３２までを除去して、第２の半導体レーザ発光素子の形成領域３３８上に上記ｎ型バッファ層３３２、ｎ型クラッド層３３３、活性層３３４、ｐ型クラッド層３３５及びｐ型キャップ層３３６を積層してなる第２の積層体３３７を形成する。その結果、第１の積層体３０７と第２の積層体３３７とに分離形成される。次に、図５Ｅに示すように、第１、第２の積層体３０７、３３７上に、電流注入領域となる部分を覆う絶縁膜３０９を形成した後、その絶縁膜３０９をマスクに用いたエッチングによって、ゲインガイド型の電流狭窄構造となるストライプ構造を形成するために、ｐ型キャップ層３０６、３３６の表面からｐ型クラッド層３０５、３３５の途中の深さまでリッジ状に加工する。次に、図５Ｆに示すように、例えばＧａＡｓからなるｎ型電流ブロック層３１０を化合物半導体層上に選択成長させて、ｐ型クラッド層３０５、３３５の途中の深さまでのリッジ状にエッチングした部分を埋め込む。その後、上記絶縁膜３０９をエッチングによって除去する。次いで、図５Ｇに示すように、第１、第２の積層体３０７、３３７の上面に形成されたｎ型電流ブロック層３１０を覆うレジスト膜（図示せず）を形成した後、そのレジスト膜をマスクに用いたエッチングによって、第１、第２の積層体３０７、３３７の上面のみに上記ｎ型電流ブロック層３１０を残して、その他の部分のｎ型層３１０を除去する。その後、図５Ｈに示すように、上記レジスト膜を除去する。さらに上記ｐ型キャップ層３０６、３３６に接続するｐ型電極３１２、３１３を例えばＴｉ／Ｐｔ／Ａｕの積層体で形成するとともに、ｎ型基板３０１に接続するｎ型電極３１４を例えばＡｕＧｅ／Ｎｉ／Ａｕの積層体で形成する。

このようにして形成された半導体レーザ素子を基板から取り出すためにへき開加工が行われる。へき開加工とは、半導体レーザ素子を作製する際に、複数の半導体レーザ素子を一つの基板上同時に形成した後に、個々の半導体レーザ素子に分割する作業のことであり、例えば下記特許文献４等にその工程の詳細について示されている。

以下に図を用いてへき開加工工程について説明する。図６Ａ−Ｃは、半導体レーザ素子のへき開加工を説明するための工程図である。ここで半導体レーザ素子は一つの積層体のみを有しており、基板表面に素子間を分離するための溝は設けられていない、すわわち、素子分離部も積層された半導体層で覆われている。まず、図６Ａに示すようにＧａＡｓ基板に活性層を含む複数の半導体層４０１が積層された半導体レーザが形成されている。さらに、半導体レーザに対して、半導体層４０１が形成された側の表面に、半導体レーザの共振器長方向（図中のＸ方向）に沿って、半導体レーザの間隔ごとに複数のへき開用溝部４０２が等しい間隔をあけて相互に平行に形成される。次に、半導体レーザを、図中Ｙ方向が長手方向となる長方形に切り出すための短い複数のスクライブ傷４０３が図中のＸ方向に沿った側縁に等しい間隔をあけて形成される。続いて、図６Ｂに示すように、各スクライブ傷４０３を起点として、Ｙ方向に、へき開（一次へき開）されることにより、整列された複数の前記半導体レーザを含む複数のレーザバー４０４が得られる。この時のへき開面がレーザの共振器端面となる。次に、共振器端面を誘電体膜等でコーティングした後、図６Ｃに示されるように、各レーザバー４０４が、へき開用溝部４０２に沿ってへき開（二次へき開）されることにより、複数の半導体レーザ素子４０５が得られる。へき開用溝部４０２は、例えば、スクライバ等におけるダイヤモンド針によって機械的に形成されたスクライブ傷（溝）である。この場合には、機械的に形成されたへき開用溝部４０２から半導体層４０１内部に向かってマイクロクラックが生じており、このマイクロクラックが生じているところでは結晶強度が低くなっている。そこで、裏面電極４０６側からレーザバー４０４上に形成されたへき開用溝部４０２に荷重を加えることにより、へき開用溝部４０２から半導体層４０１内に形成された結晶強度の低いマイクロクラック部分に沿って容易にへき開される。具体的には、例えば、半導体層４０１が形成された側を支持体上に載置し、レーザバー４０４の裏面電極４０６側に保護シートをかぶせて、その上からローラー等を転動させるかプレス台で押さえてすべらせるかして、比較的低い荷重を加えればよい。
特開平１１−１８６６５１号公報 特開２００１−２４４５７２号公報 特開２００１−２４４５６９号公報 特開２００１−１２７３６９号公報

しかし、第１の波長のレーザ光を発する第１の半導体レーザとそれとは異なる第２の波長のレーザ光を発する第２の半導体レーザを有した半導体レーザ素子において、図５Ｄ〜Ｈに示したように、素子分離用の溝と同時に第１の半導体レーザと第２の半導体レーザをそれぞれ分離するために溝が形成されており、これらを電気的に分離するために後者の溝の底部は一定以上の間隔をあけて形成されている。この場合、いくつかの問題がある。まず、素子分離溝の底部は一般的に数〜数十μｍ程度であるから、このような狭い領域に直接スクライブ傷をつけること自体が加工精度上非常に困難である。また、素子分離部が基板までエッチングされた状態では、直接基板にスクライブ傷をつけることになるが、これでは基板の結晶強度が非常に弱くなってしまい、１次へき開時に各素子が分離されてしまう可能性が高く、レーザの共振器端面への反射膜コーティングが行えないこととなる。これらはすべて歩留の低下につながる。また、へき開精度を向上させるには分離部にスクライブ溝をエッチングによって作製することで可能である。しかしながら、素子分離工程を行った後にこのような対策を行うことは、工程数が増えるだけでなく、凹凸のある平坦面に精度よく行う必要があり、技術的に困難である。

本発明は、前記従来の問題を解決するため、２つの素子間を電気的に分離しつつへき開に適した分割用溝を形成するための半導体レーザ素子の製造方法及び半導体装置の製造方法を提供することを目的としている。

前記目的を達成するため本発明の半導体レーザ素子の製造方法は、半導体基板上に第１の波長のレーザ光を発する第１の半導体レーザと前記第１の波長と異なる第２の波長のレーザ光を発する第２の半導体レーザとを備えたモノリシック半導体レーザ素子を形成する工程と、
前記半導体基板をへき開して前記モノリシック半導体レーザ素子が複数個整列されたレーザバーを形成する工程と、
前記レーザバーをへき開して前記モノリシック半導体レーザ素子を素子毎に分割して得る工程を含む半導体レーザ素子の製造方法であって、
前記レーザバーは前記モノリシック半導体レーザ素子間を分離するＶ字形状の溝部でへき開され、前記Ｖ字形状の溝の底部の幅は前記第１の半導体レーザと前記第２の半導体レーザとを分離する溝の底部の幅よりも狭いことを特徴とする。

本発明の半導体装置の製造方法は、半導体基板上に半導体層を積層して第１の積層体を形成する工程と、
第１の所定の領域に前記第１の積層体を残して、その他の領域に形成されている前記第１の積層体を除去する工程と、
前記半導体基板及び前記第１の積層体の上に半導体層を積層して第２の積層体を形成する工程と、
第２の所定の領域に前記第２の積層体を残して、前記半導体基板及び前記第１の積層体の上に形成されている前記第１の積層体を除去しつつ、前記第２の積層体と分離するための溝を第１の積層体の両側に形成し、前記分離溝の一方の底部の幅が他方の分離溝の底部の幅よりも狭くなるように加工する工程と、
前記半導体基板をへき開して前記第１の積層体及び前記第２の積層体を含む半導体素子を得る工程を備え、
前記一方の分離溝は前記第１の積層体と前記第２の積層体を含む半導体素子を素子毎に分割するための溝であり、
前記他方の分離溝は前記第１の積層体と前記第２の積層体とを電気的に分離するための溝であることを特徴とする。

以上のように本発明によれば、モノリシック２波長半導体レーザ素子のように内部の各素子を溝分離したデバイスを基板から取り出すにあたって、各素子の電気的な分離特性に影響を与えることがなく、簡便なへき開工程をそのまま用いることができるため、コストの低減及び歩留まりの向上に対して非常に有効であり、また高信頼性のデバイスを製造できる。

本発明は、モノリシック半導体レーザ素子間を分離するＶ字形状の溝部でへき開され、Ｖ字形状溝の底部の幅は第１の半導体レーザと第２の半導体レーザとを電気的に分離する溝の底部の幅よりも狭い。このようにすると、チップをへき開する際に、上記のようにＶ字形状溝の底部に圧力が集中するように荷重をかけても後者の溝で破断が起こることなく、歩留まりが向上する。さらに、溝の形状を応力集中が起こりやすい形状にしているため、比較的軽度の荷重でへき開が行え、過度の応力集中によるレーザ特性への悪影響が大幅に低減される。前記において、Ｖ字形状溝の底部の幅は、第１の半導体レーザと第２の半導体レーザとを電気的に分離する溝の底部の幅よりも４０〜１００％狭いことが好ましい。さらにＶ字形状溝の底部の幅は０〜１μｍの範囲が好ましい。

前記１の積層体と前記第２の積層体を含む半導体素子を素子毎に分割するための溝の底部は前記半導体基板表面に達していることが好ましい。

前記第１の積層体は第１の波長のレーザ光を発する第１の半導体レーザの一部又は全部をなし、前記第２の積層体は前記第１の波長と異なる第２の波長のレーザ光を発する第２の半導体レーザの一部又は全部をなすことが好ましい。

前記Ｖ字形状の溝の側面の少なくとも一方は前記半導体基板の（１１１）面と略平行であることが好ましい。

以下、本発明の実施例について、図面を参照しながら説明する。図１Ａに示すようにＭＯＶＰＥ（有機金属気相エピタキシャル成長）法のようなエピタキシャル成長法によって、ｎ型ＧａＡｓ基板１０１上にｎ型バッファ層１０２、ｎ型クラッド層１０３、ＧａＡｓ系材料からなる発振波長が７８０ｎｍの多重量子井戸構造の活性層１０４、ｐ型クラッド層１０５、ｐ型キャップ層１０６を順に積層して第１の半導体レーザ１２０の一部となる第１の積層体１０７を形成する。

上記ｎ型クラッド層１０３は例えば、ｎ型ＡｌＧａＡｓ層もしくはｎ型ＡｌＧａＩｎＰ層で形成し、上記ｐ型クラッド層１０５例えば、ｐ型ＡｌＧａＡｓ層もしくはｐ型ＡｌＧａＩｎＰ層で形成し、上記ｐ型キャップ層はｐ型ＧａＡｓ層もしくはｐ型ＡｌＧａＡｓ層で形成する。なお、活性層１０４と各クラッド層１０３，１０５との間にガイド層を設けてもよい。

次に、図１Ｂに示すように、フォトリソグラフィー技術を用いて、第１の半導体レーザ１２０が形成されるべき領域１０８上をレジスト膜（図示せず）で覆い、そのレジスト膜をマスクに用いてｎ型クラッド層１０３までエッチングする。上記エッチングは、ｎ型クラッド層、ｐ型クラッド層をＡｌＧａＡｓ層で形成した場合は、硫酸系のエッチャントとフッ酸系のエッチャントを用いることでエッチングが可能であり、ＡｌＧａＩｎＰ層で形成した場合は、硫酸系のエッチャントと塩酸系のエッチャントを用いることでエッチングが可能である。その結果、第１の半導体レーザ１２０が形成されるべき領域１０８上に、ｎ型クラッド層１０３、活性層１０４、ｐ型クラッド層１０５、ｐ型キャップ層１０６を順に積層した第１の積層体１０７が残され、積層体１０７の側面として（１１１）面が露出する。上記したウエットエッチングは基板の面方位によりエッチング速度が異なる異方性エッチであり、最もエッチング速度の遅い（１１１）面が優先的に露出するためである。

次に、図１Ｃに示すように、ＭＯＶＰＥ法などのエピタキシャル成長法によって、ｎ型バッファ層１０２上に、ｎ型バッファ層（図示せず）、ｎ型クラッド層１３３、ＧａＩｎＰ系材料からなる発振波長が６５０ｎｍの多重量子井戸構造の活性層１３４、ｐ型クラッド層１３５、ｐ型キャップ層１３６を順に積層して第２の積層体１３７を形成する。上記ｎ型クラッド層１３３は例えばｎ型ＡｌＧａＩｎＰ層で形成し、上記ｐ型クラッド層１３５は例えばｐ型ＡｌＧａＩｎＰ層で形成し、ｐ型キャップ層１３６は例えばｐ型ＧａＩｎＰ層で形成する。

次に図２Ａに示すように、フォトリソグラフィー技術を用いて、第２の半導体レーザ２４０が形成されるべき領域にある１３８の上の第２の積層体がレジスト膜（図示せず）で覆われるようにした後、第１の積層体１０７上及び領域１３８以外にある第２の積層体１３７を第１の積層体１０７の最表面が露出するまでエッチングする。この工程において、第２の積層体１３７と第１の積層体１０７とを分離するための溝を第１の積層体１０７の両側にエッチングして形成し、分離溝の一方の底部の幅が他方の溝の底部の幅よりも狭くなるように加工する。底部の幅が狭い方の溝１３９は第１の積層体１０７と第２の積層体１３７とを含む素子チップをへき開するためのものであり、Ｖ字形状になっている。また、溝１３９の底部はｎ型バッファ層１０２あるいはn型GaAs基板(１０１)に達している。上記のエッチングは、塩酸系のエッチャントと硫酸系のエッチャントを用いて行い、異方性エッチングになっている。

上記のようにフォトリソグラフィー技術を用いることにより、溝の幅及び基板内での位置を精度よく決めることができる。また、異方性ウエットエッチングを用いて溝の側面に（１１１）面が露出するようにすると、基板内部に終端するＶ字形状にできるため、溝の深さは、その開口幅に対応した深さになる。すなわち、深さの制御も精度よく行える。例えば、第１の積層体１０７、第２の積層体１３７の膜厚が３μｍとした場合、積層体１０７のｐ型キャップ層１０６の側面部より約８μｍの距離をあけて第２の積層体１３７上にマスクを形成して、上記の薬液によりウエットエッチすることで、溝の底部が０〜１μｍ以下の幅に収まる。

次に図２Ｂに示すように、第１、第２の積層体１０７、１３７上に、電流注入領域となる部分を覆う絶縁膜１０９を形成し、その絶縁膜１０９をマスクに用いたエッチングによって、電流狭窄構造となるストライプ構造を形成するために、例えば、ｐ型キャップ層１０６、１３６の表面からｐ型クラッド層１０５、１３５の一部をウエットエッチングにより（１１１）面を持つ傾斜を有したリッジストライプ状に加工する。

次に、図２Ｃに示すように、絶縁膜１０９をマスクに用いてＭＯＣＶＤ法などによる選択成長によって、第１、第２の積層体１０７、１３７が露出している部分上にｎ型電流ブロック層１１０を選択成長させて電流狭窄層を形成する。その後、上記絶縁膜１０９をエッチングによって除去し（図示せず）、ｐ型コンタクト層１１１を形成する。

次に、図３Ａに示すように、第１と第２の積層体上に形成したｎ型電流ブロック層１１０、ｐ型コンタクト層１１１上にリソグラフィー技術によりレジストを覆い、分離溝上に形成されたｎ型電流ブロック層１１０、ｐ型コンタクト層１１１をエッチングして、第１の積層体を含む第１の半導体レーザ子１２０と第２の積層体を含む第２の半導体レーザ１４０とを電気的に分離する。なお、上記したように第１の半導体レーザ１２０が発するレーザ光波長は７８０ｎｍ帯の光であり、第２の半導体レーザ１４０が発するレーザ光波長は６５０ｎｍ帯の光である。また、１は半導体発光素子である。

その後、図３Ｂに示したように、上記ｐ型コンタクト層１１１に接続するｐ型電極１１２、１１３、ｎ型基板に接続するｎ型電極１１４を接続する。上記電極は、ｐ型電極１１２、１１３を例えばＣｒ／Ｐｔ／Ａｕなどの積層体、ｎ型電極１１４を例えばＡｕＧｅ／Ｎｉ／Ｃｒ／Ｐｔ／Ａｕなどの積層体で形成する。

次に上記素子チップのへき開方法について説明する。まず、図４Ａに示すようにＧａＡｓ基板１０１上に図３Ｂに示した第１の半導体レーザ１２０と第２の半導体レーザ１４０とからなるモノリシック２波長半導体レーザが形成されている。さらに、モノリシック２波長半導体レーザに対して、半導体層２０１が形成された側の表面に、モノリシック２波長半導体レーザの共振器長方向（図中のＸ方向）に沿って、モノリシック２波長半導体レーザの間隔ごとに複数のへき開用溝部２０２が等しい間隔をあけて相互に平行に形成されている。このへき開用溝部は図５に示したＶ字形状の素子分離用溝１３９である。次に、モノリシック２波長半導体レーザを、図中Ｙ方向が長手方向となる長方形に切り出しための短い複数のスクライブ傷２０３がモノリシック２波長半導体レーザの共振器長方向に沿った側縁に等しい間隔をあけて形成される。

次いで、図４Ｂに示すように、各スクライブ傷２０３を起点として、Ｙ方向に、へき開（一次へき開）されることにより、整列された複数の半導体レーザを含む複数のレーザバー２０４が得られる。この時のへき開面がレーザの共振器端面となる。

次に、共振器端面を誘電体膜等でコーティングした後、図４Ｃに示されるように、裏面電極２０６（図３Ｂのｎ型電極１１４に相当）側からレーザバー２０４に荷重をかけて、各レーザバーがへき開用溝部２０２に沿ってへき開（二次へき開）されることにより、複数のモノリシック２波長半導体レーザ素子２０５が得られる。

図２Ａで説明したように、チップをへき開して分離する溝底部の幅が、チップ内の素子を電気的に分離する溝底部の幅よりも狭くなるようにしてあるので、上記のように溝の底部に圧力が集中するように荷重をかけても後者の溝で破断が起こることなく、２次へき開工程においての歩留まり低下の心配がない。さらに、溝の形状を応力集中が起こりやすい形状にしているため、比較的軽度の荷重でへき開が行え、過度の応力集中によるレーザ特性への悪影響が大幅に低減される。特に底部の幅が０μｍ以上、１μｍ以下であれば、へき開しやすく、上記の効果がより顕著となる。

また、本実施形態によれば、素子分離用溝、チップへき開用の分離溝ともにその位置、幅、深さは上記したように公知の技術を用いて制御性よく高精度を保って加工できる。これらの溝は同時に形成できるため工程数が増加することもないのでコストの増加を防げる。なお、半導体レーザの構造は本実施形態に示した構造に特に限定されるものではなく、例えば、電流ブロック層が２層になっていてもよい。また、本実施形態では、モノリシック２波長半導体レーザ素子について説明したが、例えば、異なる波長の光を発するＬＥＤ(Light Emitting Device)であってもよいし、異なる波長の光を受光する半導体受光素子あるいは半導体発光素子と半導体受光素子とが同じ基板上に形成された受発光素子であっても、上記の実施形態と同様の効果が得られる。また、異なる種類のＨＢＴ(Hetero Bipolar Transistor)が複数形成された半導体装置の製造に用いてもよい。その場合、上記のように１次へき開を行うことなく、直接Ｖ溝部でへき開して素子分割してもよい。

Ａ−Ｃは本発明の実施形態におけるモノリシック２波長半導体レーザ素子の製造工程説明図 Ａ−Ｃは本発明の実施形態におけるモノリシック２波長半導体レーザ素子の製造工程説明図 Ａ−Ｂは本発明の実施形態におけるモノリシック２波長半導体レーザ素子の製造工程説明図 Ａ−Ｃは本発明の実施形態におけるモノリシック２波長半導体レーザ素子のへき開工程説明図 Ａ−Ｈは従来の技術におけるモノリシック２波長半導体レーザ素子の製造工程説明工程図 Ａ−Ｃは従来の技術におけるモノリシック２波長半導体レーザ素子のへき開工程説明図

符号の説明

１０１，３０１ ｎ型ＧａＡｓ基板
１０２，３０２ ｎ型バッファ層
１０３，３０３ ｎ型クラッド層
１０４，３０４ 多重量子井戸構造活性層（発振波長７８０ｎｍ）
１０５，３０５ ｐ型クラッド層
１０６，３０６ ｐ型キャップ層
１０７，３０７ 第１の積層体
１０８，３０８ 第１の半導体レーザの形成領域
１０９，３０９ 絶縁膜
１１０，３１０ ｎ型電流ブロック層
１１１，３１１ ｐ型コンタクト層
１１２，１１３、３１２、３１３ ｐ型電極
１１４，３１４ ｎ型電極
１２０，３２０ 第１の半導体レーザ
１３３，３３３ ｎ型クラッド層
１３４，３３４ 多重量子井戸構造活性層（発振波長６５０ｎｍ）
１３５，３３５ ｐ型クラッド層
１３６，３３６ ｐ型キャップ層
１３７，３３７ 第２の積層体
１３８，３３８ 第２の半導体レーザの形成領域
１３９ Ｖ字形状の素子分離用溝
１４０，３４０ 第２の半導体レーザ
２０１，４０１ 半導体層
２０２，４０２ へき開用溝部
２０３，４０３ スクライブ傷
２０４，４０４ レーザバー
２０５ モノリシック２波長半導体レーザ素子
２０６，４０６ 裏面電極
３３２ ｎ型バッファ層
４０５ 半導体レーザ素子

Claims (10)

1. 半導体基板上に第１の波長のレーザ光を発する第１の半導体レーザと前記第１の波長と異なる第２の波長のレーザ光を発する第２の半導体レーザとを備えたモノリシック半導体レーザ素子を形成する工程と、
   前記半導体基板をへき開して前記モノリシック半導体レーザ素子が複数個整列されたレーザバーを形成する工程と、
   前記レーザバーをへき開して前記モノリシック半導体レーザ素子を素子毎に分割して得る工程を含む半導体レーザ素子の製造方法であって、
   前記レーザバーは前記モノリシック半導体レーザ素子間を分離するＶ字形状の溝部でへき開され、前記Ｖ字形状の溝の底部の幅は前記第１の半導体レーザと前記第２の半導体レーザとを分離する溝の底部の幅よりも狭いことを特徴とする半導体レーザ素子の製造方法。
2. 前記Ｖ字形状の溝の側面の少なくとも一方は前記半導体基板の（１１１）面と略平行である請求項１に記載の半導体レーザ素子の製造方法。
3. 前記Ｖ字形状の溝の底部は前記半導体基板表面に達している請求項１又は２に記載の半導体レーザ素子の製造方法。
4. 前記Ｖ字形状の溝の底部の幅は０μｍ以上、１μｍ以下である請求項１〜３のいずれかに記載の半導体レーザ素子の製造方法。
5. 半導体基板上に半導体層を積層して第１の積層体を形成する工程と、
   第１の所定の領域に前記第１の積層体を残して、その他の領域に形成されている前記第１の積層体を除去する工程と、
   前記半導体基板及び前記第１の積層体の上に半導体層を積層して第２の積層体を形成する工程と、
   第２の所定の領域に前記第２の積層体を残して、前記半導体基板及び前記第１の積層体の上に形成されている前記第１の積層体を除去しつつ、前記第２の積層体と分離するための溝を第１の積層体の両側に形成し、前記分離溝の一方の底部の幅が他方の分離溝の底部の幅よりも狭くなるように加工する工程と、
   前記半導体基板をへき開して前記第１の積層体及び前記第２の積層体を含む半導体素子を得る工程を備え、
   前記一方の分離溝は前記第１の積層体と前記第２の積層体を含む半導体素子を素子毎に分割するための溝であり、
   前記他方の分離溝は前記第１の積層体と前記第２の積層体とを電気的に分離するための溝であることを特徴とする半導体装置の製造方法。
6. 前記１の積層体と前記第２の積層体を含む半導体素子を素子毎に分割するための溝の底部は前記半導体基板表面に達している請求項５に記載の半導体装置の製造方法。
7. 前記第１の積層体は第１の波長のレーザ光を発する第１の半導体レーザの一部又は全部をなし、
   前記第２の積層体は前記第１の波長と異なる第２の波長のレーザ光を発する第２の半導体レーザの一部又は全部を構成する請求項５又は６に記載の半導体装置の製造方法。
8. 前記分離溝のうち少なくとも底部の幅の狭い方はＶ字形状の溝である請求項５〜７のいずれかに記載の半導体装置の製造方法。
9. 前記Ｖ字形状の溝の側面の少なくとも一つは前記半導体基板の（１１１）面と略平行である請求項８に記載の半導体装置の製造方法。
10. 前記Ｖ字形状の溝の底部の幅は０μｍ以上、１μｍ以下である請求項８又は９に記載の半導体装置の製造方法。

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