JP2005099773A

JP2005099773A - 電子回路の駆動方法、電子回路、電子装置、電気光学装置、電子機器および電子装置の駆動方法

Info

Publication number: JP2005099773A
Application number: JP2004244834A
Authority: JP
Inventors: Takashi Miyazawa; 貴士宮澤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-08-29
Filing date: 2004-08-25
Publication date: 2005-04-14
Anticipated expiration: 2024-08-25
Also published as: JP4608999B2

Abstract

【課題】Ｖth補償と逆バイアスの印加とを一の動作プロセスで行うことにより、動作設計上のフレキシビリティの向上を図る。
【解決手段】駆動トランジスタＴ3のゲートと自己の一方の端子とを接続し、駆動トランジスタＴ3に非順バイアスを印加することにより、駆動トランジスタＴ3のゲートに接続されたノードＮ1の電圧を駆動トランジスタのＶthに応じたオフセットレベルに設定する。つぎに、ノードＮ1と容量結合したデータ線Ｘにデータ電圧Ｖdataを供給することにより、ノードＮ1に接続されたキャパシタＣ1，Ｃ2に対して、オフセットレベルを基準としたデータの書き込みを行う。そして、駆動トランジスタＴ3に順バイアスを印加することにより、駆動電流Ｉoledを発生し、これにより、有機ＥＬ素子OLEDの輝度を設定する。
【選択図】図２

Description

本発明は、電気光学素子等の被駆動素子の駆動に好適な電子回路の駆動方法、電子回路、電気光学装置、電子装置、電子装置の駆動方法及び電子機器に関する。

近年、有機ＥＬ（Electronic Luminescence）素子を用いたディスプレイが注目されている。有機ＥＬ素子は、自己を流れる駆動電流に応じて輝度が設定される電流駆動型素子の一つである。アクティブマトリクス駆動の場合、正確に輝度を得るためには画素回路を構成するトランジスタの特性バラツキ等を補償する必要がある。その特性バラツキの補償の方法として、電圧プログラム方式及び電流プログラム方式等の駆動方法が提案されている。

なお、Ｖth補償を行う先願としては、例えば、本出願人が既に出願した特願２００２−２５５２５１号がある。

本発明の目的の一つは、トランジスタの特性バラツキを補償する新規な電子回路等を提供することである。

また、本発明の別の目的は、かかる電子回路等において、Ｖth補償と逆バイアスの印加とを一の動作プロセスで行うことにより、動作設計上のフレキシビリティの向上を図ることである。

かかる課題を解決するために、本発明の第１の電子回路の駆動方法は、第１の端子と、第２の端子と、前記第１の端子と前記第２の端子との間に配置されたチャネル領域と、を有する駆動トランジスタのゲートと前記第１の端子とを電気的に接続した状態で、前記第１の端子が前記駆動トランジスタのドレインとして機能するように、前記第１の端子と前記第２の端子との間に電位差を生じさせる第１のステップと、データ信号を前記駆動トランジスタの前記ゲートに供給することにより設定された前記駆動トランジスタの導通状態に応じた駆動電圧及び駆動電流のうち少なくともいずれか一つを、前記第２の端子が前記駆動トランジスタのドレインとして機能するように被駆動素子に供給する第２のステップと、を含むことを特徴とする。

上記の電子回路の駆動方法において、前記第１の端子と前記第２の端子との相対的な電位関係はステップ等に応じて変動するが、これにより前記駆動トランジスタには順バイアスと逆バイアス（あるいは非順バイアス）とが印加され、前記駆動トランジスタの特性の変化や劣化の抑制することが可能となる。

ここで「ドレイン」とは、トランジスタの導電型と相対的な電位関係によって定義される。例えば、トランジスタがｎ型である場合、チャネル領域を挟んで配置された２つの端子のうち高電位側の端子は「ドレイン」であり、トランジスタがｐ型である場合、チャネル領域を挟んで配置された２つの端子のうち低電位側の端子が「ドレイン」と定義される。

上記の電子回路の駆動方法において、前記第１のステップを契機として、前記第１の端子と前記第２の端子との間に初期化電流を流し、前記駆動トランジスタのゲートの電圧を前記駆動トランジスタのしきい値に応じたオフセットレベルに設定するようにしてもよい。

ここで「契機として」とは、前記第１のステップを初期動作として行うという意味であり、前記オフセットレベルの設定のプロセスは、前記第１のステップを行った後、あるいは前記第１のステップを行っている間に行ってもよい。

上記の電子回路の駆動方法において、前記電子回路は、第１の電極と第２の電極とを備えるとともに、前記第１の電極と前記第２の電極との間に容量が形成されるキャパシタを含み、前記ゲートは前記第１の電極に接続され、前記第１のステップを行った後、前記ゲートをフローティング状態として、前記データ信号を、前記キャパシタを介した容量結合によって前記ゲートに供給し、前記導通状態を設定するようにしてもよい。

上記の電子回路の駆動方法において、前記第２のステップを行う期間の少なくとも一部の期間において、前記第１の端子と前記駆動トランジスタの前記ゲートとの電気的接続を切ることが好ましい。

なお、ここで「電気的接続を切る」は前記第１の端子と前記ゲートとが導通状態でなくなることを意味しており、前記第１の端子と前記ゲートとの間にキャパシタ等は介在していてもよい。

上記の電子回路の駆動方法において、前記被駆動素子は、前記第１の端子に接続された動作電極と、対向電極と、前記動作電極と前記対向電極との間に配置された機能層と、を備え、前記第１のステップ及び前記第２のステップを行っている間は、少なくとも前記対向電極の電圧を、所定の電圧レベルに固定するようにしてもよい。

上記の電子回路の駆動方法において、前記第１のステップを行う少なくとも１部の期間において、前記第２の端子の電圧レベルを前記所定の電圧レベルよりも低く設定するようにしてもよい。これにより、例えば、前記駆動トランジスタ又は前記被駆動素子に非順バイアスを印加することが可能となる。

上記の電子回路の駆動方法において、さらに前記第１の端子の電圧レベルを前記所定の電圧レベルより低い電圧レベルに設定する第３のステップを含み、前記第３のステップを行っている期間は、前記対向電極の電圧を前記所定の電圧レベルに固定するようにしてもよい。これにより、例えば、前記被駆動素子に非順バイアスを印加することが可能となる。

本発明の第２の電子回路の駆動方法において、前記電子回路は、第１の端子と、第２の端子と、前記第１の端子と前記第２の端子との間に配置されたチャネル領域と、を有する駆動トランジスタと、第３の端子と、第４の端子と、前記第３の端子と前記第４の端子との間に配置されたチャネル領域と、を有し、自己のゲートと前記第３の端子とが接続された補償トランジスタと、を含み、前記第３の端子が前記補償トランジスタのドレインとして機能するよう、前記第３の端子と前記第４の端子との間に電位差を生じさせる第１のステップと、データ信号を前記駆動トランジスタの前記ゲートに供給することにより設定された前記駆動トランジスタの導通状態に応じた駆動電圧及び駆動電流のうち少なくともいずれか一つを、前記被駆動素子に供給する第２のステップと、を含み、前記第２のステップを行っている期間の少なくとも１部の期間において、前記第４の端子の電圧レベルを、前記第１のステップを行っている期間の前記第４の端子の電圧レベルとは異なる電圧レベルに設定すること、を特徴とする。

上記の電子回路の駆動方法において、前記第１のステップを契機として、前記第３の端子と前記第４の端子との間に初期化電流を流し、前記駆動トランジスタのゲートを前記補償トランジスタのしきい値に応じたオフセットレベルに設定するようにしてもよい。

上記の電子回路の駆動方法において、前記第２のステップを行っている期間の少なくとも１部の期間において、前記第３の端子と前記第４の端子との電気的接続を実質的に切断することが好ましい。これにより、例えば、前記駆動トランジスタの前記ゲートをフローティングにすることが可能となり、前記ゲートのゲート電圧を前記データ信号に応じた電圧レベルに維持することが可能となる。

上記の電子回路の駆動方法において、前記第１のステップを行っている期間の少なくとも一部の期間において、前記第１の端子の電圧レベルを前記第２の端子の電圧レベルより高く設定し、前記第２のステップを行っている期間の少なくとも１部の期間において、前記第２の端子の電圧レベルを前記第１の端子の電圧レベルより高く設定することが好ましい。

上記の電子回路の駆動方法において、前記被駆動素子は、前記第１の端子に接続された動作電極と、対向電極と、前記動作電極と前記対向電極との間に配置された機能層と、を備え、少なくとも、前記第１のステップ及び前記第２のステップを行っている期間は、前記対向電極の電圧レベルを、所定のレベルに固定するようにしてもよい。

上記の電子回路の駆動方法において、前記第１のステップを行う少なくとも１部期間において、前記第２の端子の電圧レベルを前記所定の電圧レベルよりも低く設定することが好ましい。

上記の電子回路の駆動方法において、さらに前記第１の端子の電圧レベルを前記所定の電圧レベルより低い電圧レベルに設定する第３のステップを含み、前記第３のステップを行っている期間は、前記対向電極の電圧を前記所定の電圧レベルに固定することが好ましい。

上記の電子回路に駆動方法において、前記第４の端子の電圧レベルを、前記第１のステップ及び前記第２のステップを通して、前記第２の端子と同一の電圧レベルに設定するようにしてもよい。

本発明の第１の電子回路は、被駆動素子を駆動するための電子回路であって、第１の端子と第２の端子とを備え、前記第１の端子と前記第２の端子との間にチャネル領域を有する駆動トランジスタと、第１の電極と第２の電極とを備えるとともに、前記第１の電極と前記第２の電極との間に容量が形成される第１のキャパシタと、前記第１の端子と前記駆動トランジスタのゲートとの間に配置され、前記第１の端子と前記ゲートとの間の電気的接続を制御する第１のトランジスタと、を含み、前記第１の電極は前記ゲートに接続され、前記第２の電極は前記第１の端子に接続されていることを特徴とする。

上記の電子回路において、さらに第３の電極と第４の電極とを備えるとともに、前記第３の電極と前記第４の電極との間に容量が形成される第２のキャパシタと、第３の端子の端子と、第４の端子と、前記第３の端子と前記第４の端子との間に配置されたチャネル領域と、を有する第２のトランジスタと、を含み、前記駆動トランジスタの前記ゲートは前記第３の電極に接続され、前記第４の電極には前記第３の端子に接続されていてもよい。

上記の電子回路において、前記第１の端子と前記駆動トランジスタの前記ゲートとが前記第１のトランジスタを介して電気的に接続された状態となる第１の期間の少なくとも一部の期間において、前記第１の端子が、前記駆動トランジスタのドレインとして機能するように前記第１の端子および前記第２の端子うち少なくとも一方の電圧レベルが設定され、前記第１の端子と前記駆動トランジスタの前記ゲートとが電気的に切断された状態となる第２の期間の少なくとも一部の期間において、前記第２の端子が、前記駆動トランジスタのドレインとして機能するように前記第１の端子および前記第２の端子のうち少なくとも一方の電圧レベルが設定されるようにしてもよい。

本発明の第２の電子回路は、被駆動素子を駆動するための電子回路であって、第１の端子と第２の端子とを備え、前記第１の端子と前記第２の端子との間にチャネル領域を有する駆動トランジスタと、前記第１の端子と前記駆動トランジスタのゲートとの間に配置され、前記第１の端子と前記ゲートとの間の電気的接続を制御する第１のトランジスタと、前記第１の端子と前記駆動トランジスタの前記ゲートとが前記第１のトランジスタを介して電気的に接続された状態となる第１の期間の少なくとも一部の期間において、前記第１の端子が、前記駆動トランジスタのドレインとして機能するように前記第１の端子および前記第２の端子うち少なくとも一方の電圧レベルが設定され、前記第１の端子と前記駆動トランジスタの前記ゲートとが電気的に切断された状態となる第２の期間の少なくとも一部の期間において、前記第２の端子が、前記駆動トランジスタのドレインとして機能するように前記第１の端子および前記第２の端子のうち少なくとも一方の電圧レベルが設定されることを特徴とする。

上記の電子回路において、前記第１の期間を契機として、前記駆動トランジスタの前記ゲートの電圧レベルは前記駆動トランジスタの閾値電圧に応じたオフセットレベルに設定され、前記第２の期間の少なくとも１部の期間において、前記駆動トランジスタの前記導通状態に応じた駆動電圧または駆動電流が前記被駆動素子に供給されるようにしてもよい。

ここで、前記オフセットレベルの設定のプロセスは、前記第１の期間の経過後、あるいは前記第１の期間中に行ってもよい。

本発明の第３の電子回路は、被駆動素子を駆動するための電子回路であって、第１の端子と第２の端子とを備え、前記第１の端子と前記第２の端子との間にチャネル領域を有する駆動トランジスタと、第３の端子と、第４の端子と、前記第３の端子と前記第４の端子との間に配置されたチャネル領域と、を備え、前記第３の端子と自己のゲートとが接続された補償トランジスタと、を備え、前記第３の端子及び前記第４の端子のうちいずれか一方が前記駆動トランジスタの前記ゲートに接続され、前記第３の端子及び前記第４の端子の電圧は、それぞれ複数の電圧レベルに設定可能であることを特徴とする。

上記の電子回路において、第１の期間において、前記第３の端子が前記補償トランジスタのドレインとなるよう、前記第３の端子及び前記第４の端子の少なくともいずれか一方の電圧レベルが設定され、第２の期間において、前記第３の端子と前記第４の端子とが電気的に切断されるよう前記第３の端子及び前記第４の端子の少なくともいずれか一方の電圧レベルが設定され、前記第２の期間の少なくとも一部の期間において、データ信号が供給された際に設定された前記駆動トランジスタの導通状態に応じた駆動電圧又は駆動電流が前記被駆動素子に供給され、前記第１の期間における前記第４の端子の電圧レベルと前記第２の期間における前記第４の端子の電圧レベルとは互いに異なるようにしてもよい。

上記の電子回路において、前記電子回路は、さらに第１の電極と、第２の電極と、を備え、前記第１の電極と前記第２の電極との間に容量が形成されたキャパシタを含み、前記第１の電極は前記駆動トランジスタの前記ゲートに接続され、前記第１の期間を契機として、前記補償トランジスタの前記第３の端子と前記第４の端子との間に初期化電流が流れることにより、前記駆動トランジスタの前記ゲートの電圧レベルが、前記補償トランジスタの閾値電圧に応じたオフセットレベルに設定された後、前記データ信号に対応するデータ電圧が前記第２の電極に印加されることにより生じる前記キャパシタを介した容量結合により前記駆動トランジスタの前記ゲートが前記オフセットレベル及び前記データ電圧に対応する電圧レベルに設定され、前記導通状態が設定されることが好ましい。

上記の電子回路において、前記第４の端子及び前記第３の端子のうちいずれか一方の電圧レベルは、前記第１の期間及び前記第２の期間を通して、前記第２の端子と同一の電圧レベルに設定されることが好ましい。

本発明の電子装置は、複数の、上記の電子回路と、前記複数の電子回路の各々に対して設けられた前記被駆動素子とを備えている。

本発明の第１の電気光学装置は、複数のデータ線と、複数の走査線と、複数の第１の電源線と、前記複数のデータ線と前記複数の走査線との交差部に対応して設けられた複数の画素回路と、前記複数の画素回路の各々は、電気光学素子と、第１の端子と第２の端子とを備え、前記第１の端子と前記第２の端子との間にチャネル領域を有する駆動トランジスタと、前記第１の端子と前記駆動トランジスタのゲートとの間に配置され、前記第１の端子と前記ゲートとの間の電気的接続を制御する第１のスイッチングトランジスタと、を含み、前記複数のデータ線の一つのデータ線を介して供給されたデータ信号に応じて前記駆動トランジスタの導通状態が設定され、前記駆動トランジスタの前記導通状態に応じた駆動電圧又は駆動電流が前記電気光学素子に供給され、前記第１の端子と前記駆動トランジスタのゲートとが前記第１のスイッチングトランジスタを介して電気的に接続された期間の少なくとも一部の期間において、前記第１の端子がドレインとして機能するよう、前記第１の端子及び前記第２の端子のうち少なくともいずれか一方の電圧レベルが設定され、前記駆動電圧又は前記駆動電流が前記電気光学素子に供給されている期間の少なくとも一部の期間においては、前記第２の端子がドレインとして機能するよう、前記第１の端子及び前記第２の端子のうち少なくともいずれか一方の電圧レベルが設定されることを特徴とする。

上記の電気光学装置において、前記複数の画素回路の各々は、さらに第１の電極と第２の電極とを備えるとともに、前記第１の電極と前記第２の電極との間に容量が形成される第１のキャパシタと、前記一つのデータ線と前記第２の電極との間の電気的接続を制御する第２のスイッチングトランジスタと、を含み、前記駆動トランジスタの前記ゲートは前記第１の電極に接続され、前記第１の端子が前記駆動トランジスタのドレインとして機能する期間の少なくとも一部の期間において、前記第１の端子と前記第２の端子との間に初期化電流が流れ、前記駆動トランジスタの前記ゲートは、前記駆動トランジスタしきい値に応じたオフセットレベルに設定され、前記オフセットレベルが設定された後、前記第２のスイッチングトランジスタを介して供給された前記データ信号の前記第１のキャパシタを介した容量結合によって、前記駆動トランジスタの前記ゲート電圧が前記オフセットレベル及び前記データ信号に応じた電圧レベルに設定ようにしてもよい。

上記の電気光学装置において、前記複数の画素回路の各々は、さらに第３の電極と第４の電極とを備えるとともに、前記第３の電極と前記第４の電極との間に容量が形成される第２のキャパシタと、を備え、前記第３の電極は前記駆動トランジスタの前記ゲートに接続され、前記第４の電極は前記第１の端子に接続されていてもよい。これにより、例えば、前記第２のキャパシタを介した容量結合により前記第１の端子の電圧レベルの変動に対して、前記駆動トランジスタの前記ゲートの電圧レベルを自動的に調整することができる。

上記の電気光学装置において、前記第２の端子は、前記複数の電源線の一つの電源線に接続され、前記一つの電源線は複数の電圧レベルに設定可能であることが好ましい。

本発明の第２の電気光学装置であって、複数のデータ線と、複数の走査線と、複数の電源線と、前記複数のデータ線と前記複数の走査線との交差部に対応して設けられた複数の画素回路と、前記複数の画素回路の各々は、電気光学素子と、第１の端子と第２の端子とを備え、前記第１の端子と前記第２の端子との間にチャネル領域を有する駆動トランジスタと、第３の端子と、第４の端子と、前記第３の端子と前記第４の端子との間に配置されたチャネル領域と、を備え、前記第３の端子と自己のゲートとが接続された補償トランジスタと、を含み、前記複数のデータ線の一つのデータ線を介して供給されたデータ信号に応じて、前記駆動トランジスタの導通状態が設定され、前記第３の端子及び前記第４の端子のうちいずれか一方が、前記複数の電源線のうちの一つの電源線に接続され、前記駆動トランジスタの前記導通状態に応じた駆動電圧又は駆動電流が前記電気光学素子に供給され、前記一つの電源線の電圧は複数の電圧レベルに設定できることを特徴とする。

上記の電気光学装置において、前記第３の端子が前記補償トランジスタのドレインとして機能としている期間の少なくとも一部の期間において、前記一つの電源線の電圧レベルが第１の電圧レベルに設定され、前記駆動電圧または前記駆動電流が前記電気光学素子に供給されている少なくとも一部の期間は、前記一つの電源線の電圧レベルは第２の電圧レベルに設定され、前記第１の電圧レベルと前記第２の電圧レベルとは互いに異なるようにしてもよい。

上記の電気光学装置において、前記第３の端子が前記補償トランジスタのドレインとして機能している期間の少なくとも一部の期間において、前記駆動トランジスタの前記ゲートの電圧レベルは前記補償トランジスタの閾値電圧に応じたオフセットレベルに設定されるようにしてもよい。

上記の電気光学装置において、前記第４の端子は前記一つの電源線に接続され、前記第１の電圧レベルは前記第２の電圧レベルより低くしてもよい。

上記の電気光学装置において、前記第１の端子及び前記第２の端子のいずれか一方も前記一つの電源線に接続されていてもよい。

これにより、例えば、一画素回路当たりの配線数を減らすことができる。

上記の電気光学装置において、前記第１の端子及び前記第２の端子のいずれか一方は、前記複数の電源線のうち、前記一つの電源線とは異なる他の電源線に接続されていてもよい。

上記の電気光学装置において、前記複数の電源線は、前記複数のデータ線と交差する方向に延在していることが好ましい。

上記の電気光学装置において、前記複数の画素回路に含まれる、トランジスタの数は３つのみであることが好ましい。

これにより、開口率を向上させることができる。

本発明の電子機器は、上記の電気光学装置を実装したことを特徴とする。

本発明の電子装置の駆動方法は、駆動トランジスタのゲートと一方の端子とを接続し、前記駆動トランジスタに非順バイアスを印加することにより、前記駆動トランジスタのゲートに接続されたノードの電圧を前記駆動トランジスタのしきい値に応じたオフセットレベルに設定する第１のステップと、前記ノードと容量結合したデータ線に可変電圧源からの電圧を供給することにより、前記ノードに接続されたキャパシタに対して、前記オフセットレベルを基準としたデータの書き込みを行う第２のステップと、前記駆動トランジスタに順バイアスを印加することにより、前記キャパシタに保持されたデータに応じた電流を発生し、当該電流を電流検出回路に供給する第３のステップとを有することを特徴とする。

本発明の第２の電子装置の駆動方法であって、第１の端子と、第２の端子と、前記第１の端子と前記第２の端子との間に配置されたチャネル領域と、を有する駆動トランジスタの特性バラツキを補償するステップを行っている期間の少なくとも一部の期間において、前記第１の端子の電圧レベルを前記第２の端子の電圧レベルより高くし、前記被駆動素子に前記駆動トランジスタの導通状態に応じた駆動電圧又は駆動電流を供給している少なくも一部期間において、前記第１の端子の電圧レベルを前記第２の端子の電圧レベルより低くすることを特徴とする。

上記の電子装置の駆動方法において、前記第１の端子と前記駆動トランジスタのゲートとを電気的に接続した状態で前記補償ステップを行うことが好ましい。

本発明にかかる画素回路の駆動方法は、駆動トランジスタのゲートと自己の一方の端子とを接続し、駆動トランジスタに非順バイアスを印加することにより、駆動トランジスタのゲートに接続されたノードの電圧を駆動トランジスタのしきい値に応じたオフセットレベルに設定する第１のステップと、ノードと容量結合したデータ線に画素の階調を規定するデータ電圧を供給することにより、ノードに接続されたキャパシタに対して、オフセットレベルを基準としたデータの書き込みを行う第２のステップと、駆動トランジスタに順バイアスを印加することにより、キャパシタに保持されたデータに応じた駆動電流を発生し、この駆動電流を駆動トランジスタに接続された電気光学素子に供給することによって、電気光学素子の輝度を設定する第３のステップとを有する。

上記の画素回路の駆動方法において、駆動トランジスタの他方の端子は、電圧が可変に設定される電源線に接続されていてもよい。この場合、上記第１のステップは、電源線の電圧を第１の電圧に設定するステップを含み、上記第３のステップは、電源線の電圧を第１の電圧よりも高い第２の電圧に設定するステップを含むことが好ましい。また、上記第２のステップは、電源線の電圧を第１の電圧に設定するステップを含むことが望ましい。

上記の画素回路の駆動方法において、第１の電圧は、非順バイアスの印加時における駆動トランジスタの一方の端子の電圧よりも低く、第２の電圧は、順バイアスの印加時における駆動トランジスタの一方の端子の電圧よりも高いことが好ましい。また、電気光学素子の対向電極には、所定の電圧が固定的に印加されていることが望ましい。

上記の画素回路の駆動方法において、電源線の電圧を所定の電圧よりも低い第３の電圧に設定することにより、電気光学素子に非順バイアスを印加する第４のステップをさらに有していてもよい。また、駆動トランジスタと電気光学素子とを接続するノードに所定の電圧よりも低い第３の電圧を印加することにより、電気光学素子に非順バイアスを印加する第５のステップをさらに有していてもよい。

本発明の第２の画素回路の駆動方法は、自己のゲートと自己の一方の端子とが接続された補償トランジスタに所定のバイアスを印加して、順方向のダイオード接続を形成するとともに、この補償トランジスタとは異なる駆動トランジスタとに非順バイアスを印加することにより、補償トランジスタのゲートに接続されたノードの電圧を補償トランジスタのしきい値に応じたオフセットレベルに設定する第１のステップと、所定のバイアスとは逆方向のバイアスを補償トランジスタに印加した上で、ノードと容量結合したデータ線に画素の階調を規定するデータ電圧を供給することにより、ノードに接続されたキャパシタに対して、オフセット電圧を基準としたデータの書き込みを行う第２のステップと、駆動トランジスタに順バイアスを印加することにより、キャパシタに保持されたデータに応じた駆動電流を発生し、この駆動電流を駆動トランジスタの一方の端子に接続された電気光学素子に供給することによって、電気光学素子の輝度を設定する第３のステップとを有する。

ここで、上記の画素回路の駆動方法において、駆動トランジスタの他方の端子は、電圧が可変に設定される第１の電源線に接続されており、補償トランジスタの他方の端子は、電圧が可変に設定される第２の電源線に接続されていてもよい。この場合、上記第１のステップは、第１の電源線の電圧を第１の電圧に設定するステップと、第２の電源線の電圧を第２の電圧に設定するステップとを含み、上記第２のステップは、第２の電源線の電圧を第２の電圧よりも高い第３の電圧に設定するステップを含み、上記第３のステップは、第１の電源線の電圧を第１の電圧よりも高い第４の電圧に設定するステップを含むことが好ましい。また、上記第２のステップは、第１の電源線の電圧を第１の電圧に設定するステップを含み、第３のステップは、第２の電源線の電圧を第３の電圧に設定するステップを含むことが望ましい。

上記の画素回路の駆動方法において、第１の電圧は、非順バイアスの印加時における駆動トランジスタの一方の端子の電圧よりも低く、第２の電圧は、非順バイアスの印加時における補償トランジスタの一方の端子の電圧よりも低く、第３の電圧は、順バイアスの印加時における補償トランジスタの一方の端子の電圧よりも高く、第４の電圧は、順バイアスの印加時における駆動トランジスタの一方の端子の電圧よりも高いことが好ましい。また、電気光学素子の対向電極には、所定の電圧が固定的に印加されていることが望ましい。

上記の画素回路の駆動方法において、電源線の電圧を所定の電圧よりも低い第５の電圧に設定することにより、電気光学素子に非順バイアスを印加する第４のステップをさらに有していてもよい。

本発明の第１の画素回路は、自己を流れる駆動電流によって、輝度が設定される電気光学素子と、一方の端子が電圧が可変に設定される電源線に接続され、他方の端子が電気光学素子に接続されているとともに、ゲート電圧に応じて、駆動電流を発生する駆動トランジスタと、一方の電極が駆動トランジスタのゲートに接続された第１のキャパシタと一方の電極が駆動トランジスタのゲートに接続され、他方の電極が駆動トランジスタの他方の端子に接続された第２のキャパシタと、一方の端子が第１のキャパシタの他方の電極に接続され、他方の端子がデータ線に接続された第１のスイッチングトランジスタと、一方の端子が駆動トランジスタのゲートに接続され、他方の端子が駆動トランジスタの他方の端子に接続された第２のスイッチングトランジスタとを有する。

ここで、上記の画素回路において、第１のスイッチングトランジスタをオフさせ、第２のスイッチングトランジスタをオンさせる初期化期間において、電源線の電圧を第１の電圧に設定することにより、駆動トランジスタに非順バイアスを印加するとともに、駆動トランジスタのゲート電圧を駆動トランジスタのしきい値に応じたオフセットレベルに設定することが好ましい。また、初期化期間よりも後の期間であって、第１のスイッチングトランジスタをオンさせ、第２のスイッチングトランジスタをオフさせるデータ書込期間において、データ線に画素の階調を規定するデータ電圧を供給することにより、第１のキャパシタと第２のキャパシタとに対して、オフセットレベルを基準としたデータの書き込みを行ってもよい。さらに、データ書込期間よりも後の期間であって、第１のスイッチングトランジスタおよび第２のスイッチングトランジスタをオフさせる駆動期間において、電源線の電圧を第１の電圧よりも高い第２の電圧に設定することにより、駆動トランジスタに順バイアスを印加するとともに、第１のキャパシタおよび第２のキャパシタに保持されたデータに応じた駆動電流を電気光学素子に供給することによって、電気光学素子の輝度を設定してもよい。

本発明の第２の画素回路は、自己を流れる駆動電流によって、輝度が設定される電気光学素子と、一方の端子が電圧が可変に設定される第１の電源線に接続され、他方の端子が電気光学素子に接続されているとともに、ゲート電圧に応じて、駆動電流を発生する駆動トランジスタと、一方の電極が駆動トランジスタのゲートに接続された第１のキャパシタと、一方の電極が駆動トランジスタのゲートに接続され、他方の電極が駆動トランジスタの他方の端子に接続された第２のキャパシタと、一方の端子が第１のキャパシタの他方の電極に接続され、他方の端子がデータ線に接続されたスイッチングトランジスタと、自己のゲートと自己の一方の端子と駆動トランジスタのゲートとに接続され、他方の端子が電圧が可変に制御される第２の電源線に接続された補償トランジスタとを有する。

ここで、上記の画素回路において、スイッチングトランジスタをオフさせる初期化期間において、第１の電源線の電圧を第１の電圧に設定することにより、駆動トランジスタに非順バイアスを印加し、第２の電源線の電圧を第２の電圧に設定することにより、補償トランジスタにおける順方向のダイオード接続を形成するとともに、駆動トランジスタのゲート電圧を補償トランジスタのしきい値に応じたオフセット電圧に設定することが好ましい。また、初期化期間よりも後の期間であって、スイッチングトランジスタをオンさせるデータ書込期間において、第２の電源線の電圧を第２の電圧よりも高い第３の電圧に設定することにより、補償トランジスタに印加されるバイアスを初期化期間とは逆方向にするとともに、データ線に画素の階調を規定するデータ電圧を供給することにより、第１のキャパシタと第２のキャパシタとに対して、オフセット電圧を基準としたデータの書き込みを行ってもよい。さらに、データ書込期間よりも後の期間であって、スイッチングトランジスタをオフさせる駆動期間において、第１の電源線の電圧を第１の電圧よりも高い第４の電圧に設定することにより、駆動トランジスタに順バイアスを印加するとともに、第１のキャパシタおよび第２のキャパシタに保持されたデータに応じた駆動電流を電気光学素子に供給することによって、電気光学素子の輝度を設定してもよい。

本発明の第３の画素回路は、自己を流れる駆動電流によって輝度が設定された電気光学素子と、一方の端子が電圧が可変に設定される第１の電源線に接続され、ゲート電圧に応じて、駆動電流を発生する駆動トランジスタと、一方の電極が駆動トランジスタのゲートに接続された第１のキャパシタと、一方の電極が駆動トランジスタのゲートに接続され、他方の電極が駆動トランジスタの他方の端子に接続された第２のキャパシタと、一方の端子が第１のキャパシタの他方の電極に接続され、他方の端子がデータ線に接続された第１のスイッチングトランジスタと、一方の端子が駆動トランジスタのゲートに接続され、他方の端子が駆動トランジスタの他方の端子に接続された第２のスイッチングトランジスタと、一方の端子が駆動トランジスタの他方の端子に接続され、他方の端子が電圧が可変に設定される第２の電源線に接続された第３のスイッチングトランジスタと、一方の端子が駆動トランジスタの他方の端子に接続され、他方の端子が電気光学素子に接続された第４のスイッチングトランジスタとを有する。

ここで、上記の画素回路において、第１のスイッチングトランジスタをオフさせ、第２のスイッチングトランジスタをオンさせ、第３のスイッチングトランジスタを一部期間でオンさせ、第４のスイッチングトランジスタをオフさせる初期化期間において、第１の電源線の電圧を第１の電圧に設定し、第２の電源線の電圧を第２の電圧に設定することにより、駆動トランジスタに非順バイアスを印加するとともに、駆動トランジスタのゲート電圧を駆動トランジスタのしきい値に応じたオフセット電圧に設定することが好ましい。また、初期化期間よりも後の期間であって、第１のスイッチングトランジスタをオンさせ、第２のスイッチングトランジスタをオフさせ、第３のスイッチングトランジスタをオフさせ、第４のスイッチングトランジスタをオフさせるデータ書込期間において、データ線に画素の階調を規定するデータ電圧を供給することにより、第１のキャパシタと第２のキャパシタとに対して、オフセットレベルを基準としたデータの書き込みを行ってもよい。さらに、データ書込期間よりも後の期間であって、第１のスイッチングトランジスタをオフさせ、第２のスイッチングトランジスタをオフさせ、第３のスイッチングトランジスタをオフさせ、第４のスイッチングトランジスタをオンさせる駆動期間において、第１の電源線の電圧を第１の電圧よりも高い第３の電圧に設定することにより、駆動トランジスタに順バイアスを印加するとともに、第１のキャパシタおよび第２のキャパシタに保持されたデータに応じた駆動電流を電気光学素子に供給することによって、電気光学素子の輝度を設定してもよい。そして、駆動期間よりも後の期間であって、第１のスイッチングトランジスタをオフさせ、第２のスイッチングトランジスタをオフさせ、第３のスイッチングトランジスタをオンさせ、第４のスイッチングトランジスタをオンさせる逆バイアス期間において、第２の電源線の電圧を第２の電圧よりも低い第４の電圧に設定することにより、電気光学素子に非順バイアスを印加することが好ましい。

本発明の第４の画素回路は、自己を流れる駆動電流によって、輝度が設定される電気光学素子と、一方の端子が電圧が可変に設定される電源線に接続され、他方の端子が電気光学素子に接続されているとともに、ゲート電圧に応じて、駆動電流を発生する駆動トランジスタと、一方の電極が駆動トランジスタのゲートに接続されたキャパシタと、一方の端子がキャパシタの他方の電極に接続され、他方の端子がデータ線に接続された第１のスイッチングトランジスタと、一方の端子が駆動トランジスタのゲートに接続され、他方の端子が駆動トランジスタの他方の端子に接続された第２のスイッチングトランジスタとを有する。

ここで、上記の画素回路によって、第１のスイッチングトランジスタをオフさせ、第２のスイッチングトランジスタをオンさせる初期化期間において、電源線の電圧を第１の電圧に設定することにより、駆動トランジスタに非順バイアスを印加するとともに、駆動トランジスタのゲート電圧を駆動トランジスタのしきい値に応じたオフセット電圧に設定することが好ましい。

また、初期化期間よりも後の期間であって、第１のスイッチングトランジスタをオンさせ、第２のスイッチングトランジスタをオフさせるデータ書込期間において、データ線に画素の階調を規定するデータ電圧を供給することにより、キャパシタに対して、オフセット電圧を基準としたデータの書き込みを行ってもよい。さらに、データ書込期間よりも後の期間であって、第１のスイッチングトランジスタおよび第２のスイッチングトランジスタをオフさせる駆動期間において、電源線の電圧を第１の電圧よりも高い第２の電圧に設定することにより、駆動トランジスタに順バイアスを印加するとともに、キャパシタに保持されたデータに応じた駆動電流を電気光学素子に供給することによって、電気光学素子の輝度を設定してもよい。

上記の画素回路によって構成された電気光学装置を電子機器をしてもよい。

本発明の一つの効果として、トランジスタの特性補償のステップと非順バイアスの印加とを一の動作プロセスで行うことにより、動作設計上のフレキシビリティの向上を図ることができる。

（第１の実施形態）
図１は、本実施形態にかかる電気光学装置のブロック構成図である。表示部１は、例えばＴＦＴ（Thin Film Transistor）によって電気光学素子を駆動するアクティブマトリクス型の表示パネルである。この表示部１には、ｍドット×ｎライン分の画素群がマトリクス状（二次元平面的）に並んでいる。表示部１には、それぞれが水平方向に延在している走査線群Ｙ1〜Ｙnと、それぞれが垂直方向に延在しているデータ線群Ｘ1〜Ｘmとが設けられており、これらの交差に対応して画素２（画素回路）が配置されている。電源線Ｌ1〜Ｌnは、走査線Ｙ1〜Ｙnに対応して設けられており、データ線Ｘ1〜Ｘmと交差する方向、換言すれば、走査線Ｙ1〜Ｙnの延在方向に延在している。電源線Ｌ1〜Ｌnのそれぞれには、１本の走査線Ｙの延在方向に対応する画素行（ｍドット分）が共通接続されている。なお、本実施形態では、１つの画素２を画像の最小表示単位としているが、カラーパネルのように、１つの画素２をＲＧＢの３つのサブ画素で構成してもよい。

なお、後述する各実施形態にかかる画素回路の構成との関係で、図１に示した１つの走査線Ｙが１本の走査線を示す場合（図６）と、複数の走査線のセットを示す場合（図２，９，１１）とがある。同様に、図１に示した１つの電源線Ｌが１本の電源線を示す場合（図２，１１）と、複数の電源線のセットを示す場合（図６，９）とがある。

制御回路５は、図示しない上位装置より入力される垂直同期信号Ｖs、水平同期信号Ｈs、ドットクロック信号ＤＣＬＫおよび階調データＤ等に基づいて、走査線駆動回路３、データ線駆動回路４および電源線制御回路６を同期制御する。この同期制御の下、これらの回路３，４，６は、互いに協働して、表示部１の表示制御を行う。

走査線駆動回路３は、シフトレジスタ、出力回路等を主体に構成されており、走査線Ｙ1〜Ｙnに走査信号ＳＥＬを出力することによって、走査線Ｙ1〜Ｙnの順次走査を行う。走査信号ＳＥＬは、高電位レベル（以下「Ｈレベル」という）または低電位レベル（以下「Ｌレベル」という）の２値的な信号レベルをとり、データの書込対象となる画素行に対応する走査線ＹはＨレベル、これ以外の走査線ＹはＬレベルにそれぞれ設定される。走査線駆動回路３は、１フレームの画像を表示する期間（１Ｆ）毎に、所定の選択順序で（一般的には最上から最下に向かって）、それぞれの走査線Ｙを順番に選択する順次走査を行う。また、データ線駆動回路４は、シフトレジスタ、ラインラッチ回路、出力回路等を主体に構成されている。

データ線駆動回路４は、１本の走査線Ｙを選択する期間に相当する１水平走査期間（１Ｈ）において、今回データを書き込む画素行に対するデータ電圧Ｖdataの一斉出力と、次の１Ｈで書き込みを行う画素行に関するデータの点順次的なラッチとを同時に行う。ある１Ｈにおいて、データ線Ｘの本数に相当するｍ個のデータが順次ラッチされる。そして、次の１Ｈにおいて、ラッチされたｍ個のデータ電圧Ｖdataが、対応するデータ線Ｘ1〜Ｘmに対して一斉に出力される。

一方、電源線制御回路６は、シフトレジスタ、出力回路等を主体に構成されており、走査線駆動回路３による走査と同期して、電源線Ｌ1〜Ｌnの電圧を画素行単位で可変に設定する。

図２は、本実施形態にかかるボルテージフォロワ型電圧プログラム方式の画素回路図である。この画素回路に関して、図１に示した１つの走査線Ｙは、第１の走査信号ＳＥＬ1が供給される第１の走査線Ｙａと、第２の走査信号ＳＥＬ2が供給される第２の走査線Ｙｂとを含んでいる。１つの画素回路は、被駆動素子の一形態である有機ＥＬ素子OLED、３つのトランジスタＴ1〜Ｔ3、およびデータを保持する２つのキャパシタＣ1，Ｃ2によって構成されている。なお、本実施形態では、アモルファスシリコンによってＴＦＴが形成されているため、そのチャネル型はすべてｎ型になっているが、もちろん、アモルファスシリコン以外で構成されたトランジスタを用いてもよいし、チャネル型はこれに限定されるものではない（後述する各実施形態についても同様）。また、本明細書では、ソース、ドレインおよびゲートを備える三端子型素子であるトランジスタに関して、ソースまたはドレインの一方を「一方の端子」、他方を「他方の端子」とそれぞれ呼ぶ。

第１のスイッチングトランジスタＴ1は、第１の走査信号ＳＥＬ1が供給される第１の走査線Ｙａにゲートが接続されており、この走査信号ＳＥＬ1によって導通制御される。このトランジスタＴ1の一方の端子はデータ線Ｘに接続されており、その他方の端子は第１のキャパシタＣ1の一方の電極に接続されている。このキャパシタＣ1の他方の電極はノードＮ1に接続されている。このノードＮ1には、第１のキャパシタＣ1以外に、駆動トランジスタＴ3のゲート、第２のスイッチングトランジスタＴ2の一方の端子、および第２のキャパシタＣ2の一方の電極が共通接続されている。駆動トランジスタＴ3の一方の端子は電源線Ｌに接続されており、その他方の端子はノードＮ2に接続されている。このノードＮ2には、駆動トランジスタＴ3以外に、有機ＥＬ素子OLEDのアノード（陽極）、第２のスイッチングトランジスタＴ2の他方の端子および、第２のキャパシタＣ2の他方の電極が共通接続されている。有機ＥＬ素子OLEDのカソード（陰極）、すなわち対向電極には、電源電圧Ｖddよりも低い基準電圧Ｖss（例えば０Ｖ）が固定的に印加されている。第２のキャパシタＣ2は、駆動トランジスタＴ3のゲートとノードＮ2との間に設けられており、これによって、ボルテージフォロワ型の回路が構成される。第２のスイッチングトランジスタＴ2は、第２のキャパシタＣ2と並列に設けられている。このスイッチングトランジスタＴ2は、第２の走査信号ＳＥＬ2が供給される第２の走査線Ｙｂにゲートが接続されており、この走査信号ＳＥＬ2によって導通制御される。

図３は、図２に示した画素回路の動作タイミングチャートである。上述した１Ｆに相当する期間ｔ0〜ｔ3における一連の動作プロセスは、最初の期間ｔ0〜ｔ1における初期化プロセス、これに続く期間ｔ1〜ｔ2におけるデータ書込プロセス、および最後の期間ｔ2〜ｔ3における駆動プロセスとに大別される。

まず、初期化期間ｔ0〜ｔ1では、駆動トランジスタＴ3に対する逆バイアスの印加とＶth補償とが同時に行われる。具体的には、第１の走査信号ＳＥＬ1がＬレベルになって、第１のスイッチングトランジスタＴ1がオフし、第１のキャパシタＣ1とデータ線Ｘとが電気的に分離される。それに呼応して、第２の走査信号ＳＥＬ2がＨレベルになって、第２のスイッチングトランジスタＴ2がオンする。ここで、電源線ＬはＶL＝Ｖssに設定されており、ノードＮ2の電圧Ｖ2は、先の１Ｆの駆動プロセスによって、少なくともＶss＋Ｖthよりも高い電圧になっている（その具体値は先の１Ｆにおけるデータや駆動トランジスタＴ3の特性、有機ＥＬ素子OLED等に依存する）。このような電圧関係より、駆動トランジスタＴ3には、後述する駆動電流Ｉoledが流れる方向とは逆方向のバイアスが印加され、自己のゲートと自己のドレイン（ノードＮ2側の端子）とが順方向に接続されたダイオード接続となる。これにより、図４（ａ）に示すように、ノードＮ2の電圧Ｖ2（およびこれと直結したノードＮ1の電圧Ｖ1）が駆動トランジスタＴ3のＶthに応じたオフセットレベル（Ｖss＋Ｖth）になるまで、ノードＮ2から電源線Ｌに向かって、駆動期間ｔ2〜ｔ3に流れる駆動電流Ｉoledとは逆方向の電流Ｉが流れる。ノードＮ1に接続されたキャパシタＣ1，Ｃ2は、データの書き込みに先立ち、ノードＮ1の電圧Ｖ1がオフセットレベル（Ｖss＋Ｖth）になるような電荷状態に設定される。このように、データの書き込みに先立ち、ノードＮ1の電圧をオフセットレベル（Ｖss＋Ｖth）にオフセットさせておくことにより、駆動トランジスタＴ3のしきい値Ｖthを補償することが可能になる。

つぎに、データ書込期間ｔ1〜ｔ2では、初期化期間ｔ0〜ｔ1にて設定されたオフセットレベル（Ｖss＋Ｖth）を基準に、キャパシタＣ1，Ｃ2に対するデータの書き込みが行われる。

具体的には、第２の走査信号ＳＥＬ2がＬレベルに立ち下がって、第２のスイッチングトランジスタＴ2がオフし、駆動トランジスタＴ3のダイオード接続が解除される。この走査信号ＳＥＬ2の立ち下がりと「同期」して、第１の走査信号ＳＥＬ1がＨレベルに立ち上がって、第１のスイッチングトランジスタＴ1がオンする。これにより、データ線Ｘと第１のキャパシタＣ1とが電気的に接続される。本明細書では、「同期」という用語を、同一タイミングである場合のみならず、設計上のマージン等の理由で若干の時間的なオフセットを許容する意味で用いている。そして、タイミングｔ1から所定の時間が経過した時点で、データ線Ｘの電圧Ｖxが基準電圧Ｖssからデータ電圧Ｖdata（画素２の表示階調を規定する電圧レベルのデータ）に立ち上がる。図４（ｂ）に示すように、データ線ＸおよびノードＮ1は、第１のキャパシタＣ1を介して容量結合している。そのため、このノードＮ1の電圧Ｖ1は、数式１に示すように、データ線Ｘの電圧変化量ΔＶdata（＝Ｖdata−Ｖss）に応じて、オフセット電圧（Ｖss＋Ｖth）を基準としてα・デルタＶdata分だけ上昇する。なお、同数式において、係数αは、第１のキャパシタＣ1の容量Ｃａと第２のキャパシタＣ2の容量Ｃｂとの容量比によって特定される係数である（α＝Ｃａ／（Ｃａ＋Ｃｂ））。

（数式１）
Ｖ1＝Ｖss＋Ｖth＋α・ΔＶdata
＝Ｖss＋Ｖth＋α（Ｖdata−Ｖss）

キャパシタＣ1，Ｃ2には、数式１より算出される電圧Ｖ1に相当する電荷がデータとして書き込まれる。ノードＮ1，Ｎ2は、第２のキャパシタＣ2を介して容量結合しているものの、このキャパシタＣ2の容量を有機ＥＬ素子OLEDの容量よりも十分小さく設定すれば、この期間ｔ1〜ｔ2において、ノードＮ2の電圧Ｖ2は、ノードＮ1の電圧変動のほぼ影響を受けることなく、ほぼＶss＋Ｖthに維持される。なお、この期間ｔ1〜ｔ2において、電源線ＬをＶL＝Ｖssにすることにより、駆動電流Ｉoledを流さず、有機ＥＬ素子OLEDの発光を規制することができる。

そして、駆動期間ｔ2〜ｔ3では、駆動トランジスタＴ3のチャネル電流に相当する駆動電流Ｉoledが有機ＥＬ素子OLEDに供給され、有機ＥＬ素子OLEDが発光する。具体的には、第１の走査信号ＳＥＬ1が再びＬレベルになり、第１のスイッチングトランジスタＴ1がオフする。これにより、データ電圧Ｖdataが供給されるデータ線Ｘと第１のキャパシタＣ1とが電気的に分離されるが、駆動トランジスタＴ3のゲートＮ1には、キャパシタＣ1，Ｃ2に保持されているデータに応じた電圧が印加され続ける。そして、第１の走査信号ＳＥＬ1の立ち下がりと同期して、電源線ＬがＶL＝Ｖddになる。その結果、図４（ｃ）に示すように、電源線Ｌから有機ＥＬ素子OLEDのカソード側に向かう方向に駆動電流Ｉoledの経路が形成される。この時、ノートＮ2と駆動トランジスタＴ3のチャネル領域を挟んで反対側の端子は駆動トランジスタＴ3のドレインとして機能することになる。

駆動トランジスタＴ3が飽和領域で動作することを前提として、有機ＥＬ素子OLEDを流れる駆動電流Ｉoled（駆動トランジスタＴ3のチャネル電流Ｉds）は、数式２に基づいて算出される。同数式において、Ｖgsは、駆動トランジスタＴ3のゲート−ソース間電圧である。また、利得係数βは、駆動トランジスタＴ3のキャリアの移動度μ、ゲート容量Ａ、チャネル幅Ｗ、チャネル長Ｌより特定される係数である（β＝μＡＷ／Ｌ）。

（数式２）
Ｉoled＝Ｉds
＝β/2（Ｖgs−Ｖth）²

ここで、駆動トランジスタＴ3のゲート電圧Ｖgとして数式１で算出されたＶ1を代入すると、数式２は数式３のように変形できる。

（数式３）
Ｉoled＝β/2（Ｖg−Ｖs−Ｖth）²
＝β/2｛(Ｖss＋Ｖth＋α・ΔＶdata)−Ｖs−Ｖth｝²
＝β/2（Ｖss＋α・ΔＶdata−Ｖs）²

数式３において留意すべき点は、駆動トランジスタＴ3が発生する駆動電流Ｉoledは、Ｖthの相殺によって、駆動トランジスタＴ3のしきい値Ｖthに依存しない点である。した
がって、キャパシタＣ1，Ｃ2に対するデータの書き込みをＶthを基準に行えば、製造バラツキや経時変化等によってＶthにバラツキが生じたととしても、その影響を受けることなく駆動電流Ｉoledを生成できる。

有機ＥＬ素子OLEDの発光輝度は、データ電圧Ｖdata（電圧変化量ΔＶdata）に応じた駆動電流Ｉoledにより決定され、これによって、画素２の階調が設定される。なお、図４（ｃ）に示した経路で駆動電流Ｉoledが流れると、駆動トランジスタＴ3のソース電圧Ｖ2は、有機ＥＬ素子OLEDの自己抵抗等に起因して、当初のＶss＋Ｖthよりも上昇する。しかしながら、駆動トランジスタＴ3のゲートＮ1とノードＮ2とは第２のキャパシタＣ2を介して容量結合しており、ソース電圧Ｖ2の上昇にともないゲート電圧Ｖ1も上昇するので、ある程度、ゲート−ソース間電圧Ｖgsに対するソース電圧Ｖ2の変動の影響を低減することができる。

このように、本実施形態では電源線Ｌの電圧ＶLを可変とし、初期化期間ｔ0〜ｔ1でＶss、駆動期間ｔ2〜ｔ3でこれよりも高いＶddにそれぞれ設定する。初期化期間ｔ0〜ｔ1における設定電圧Ｖssは、駆動トランジスタＴ3に逆バイアスを印加すべく、駆動トランジスタＴ3と有機ＥＬ素子OLEDとを接続するノードＮ2の電圧Ｖ2よりも低い電圧である必要がある。また、駆動期間ｔ2〜ｔ3における設定電圧Ｖddは、駆動トランジスタＴ3に順バイアスを印加して、駆動電流Ｉoledの経路形成を許容すべく、ノードＮ2の電圧Ｖ2よりも高い電圧である必要がある。初期化期間ｔ0〜ｔ1でＶL＝Ｖssにすることにより、駆動トランジスタＴ3に逆バイアスが印加され、このバイアス状態の下でＶth補償が行われる。Ｖth補償を行うことにより、駆動電流Ｉoledに対するＶthのバラツキの影響を低減できる。また、逆バイアスの印加を行うことにより、駆動トランジスタＴ3におけるＶthのシフト、すなわち、Ｖthが経時変化してしまう現象を有効に抑制することが可能になる。そして、Ｖth補償と逆バイアスの印加とを同一の動作プロセス（初期化期間ｔ0〜ｔ1）で行うことにより、動作設計上のフレキシビリティの向上を図ることが可能になる。

なお、本実施形態では、初期化期間ｔ0〜ｔ1において、電源線Ｌの電圧ＶLを基準電圧Ｖssに落とすことにより、駆動トランジスタＴ3に逆バイアスを印加している。しかしながら、この期間ｔ0〜ｔ1における電圧ＶLをＶssよりも低い電圧Ｖrvsに設定してもよい。この場合、電源線Ｌの電圧Ｖrvsが有機ＥＬ素子OLEDの対向電極側の電圧Ｖssよりも低くなるので、駆動トランジスタＴ3のみならず、有機ＥＬ素子OLEDにも逆バイアスを印加することができる。その結果、有機ＥＬ素子OLEDの長寿命化を図ることが可能になる。また、本実施形態の概念を拡張すれば、駆動トランジスタＴ3に順バイアスでない状態、すなわち非順バイアスを印加した上でＶth補償を行うことにより、上述した効果を奏することが可能である。したがって、非順バイアスの一つである逆バイアスは最良の実施形態ではあるものの、本発明はこれに限定されるものではない。なお、これらの点は、後述する各実施形態についても同様である。

（第２の実施形態）
本実施形態は、図２に示した画素回路において、駆動トランジスタＴ3に逆バイアスをより積極的に印加する手法に関する。この画素回路の構成については、上述したとおりであるから、ここでの説明を省略する。

図５は、本実施形態にかかる動作タイミングチャートである。本実施形態では、駆動期間ｔ2〜ｔ3の後半に逆バイアス期間ｔ2'〜ｔ3を設け、この期間ｔ2'〜ｔ3で、電源線Ｌの電圧ＶLを基準電圧Ｖss（対向電極の電圧）よりも低いＶrvsに設定する。これにより、有機ＥＬ素子OLEDの発光が停止し、有機ＥＬ素子OLEDおよび駆動トランジスタＴ3の双方に逆バイアスが印加される。

本実施形態によれば、上述した第１の実施形態と同様の効果を有するほか、逆イアス期間ｔ2'〜ｔ3において、より効果的に有機ＥＬ素子OLEDにも逆バイアスが印加されるので、有機ＥＬ素子OLEDの長寿命化を図ることが可能になる。

（第３の実施形態）
図６は、本実施形態にかかるボルテージフォロワ型電圧プログラム方式の画素回路図である。この画素回路に関して、図１に示した１つの電源線Ｌは、第１の電源線Ｌａと、第２の電源線Ｌｂとを含んでいる。１つの画素回路は、有機ＥＬ素子OLED、３つのｎチャネル型のトランジスタＴ1〜Ｔ3および、データを保持する２つのキャパシタＣ1，Ｃ2によって構成されている。なお、補償トランジスタＴ2のしきい値Ｖth2は、駆動トランジスタＴ3のしきい値Ｖth1とほぼ等しくなるように設定されている。同一プロセスにて製造され、表示部１上において極めて近接して配置されたトランジスタＴ2，Ｔ3に関しては、実際の製品においても、これらの電気的特性をほぼ同一に設定することが可能である。

スイッチングトランジスタＴ1のゲートは、走査信号ＳＥＬが供給される走査線Ｙに接続されている。このトランジスタＴ1の一方の端子は、データ線Ｘに接続されており、その他方の端子は、第１のキャパシタＣ1の一方の電極に接続されている。このキャパシタＣ1の他方の電極は、ノードＮ1に接続されている。このノードＮ1には、第１のキャパシタＣ1以外に、駆動トランジスタＴ3のゲートと、補償トランジスタＴ2の一方の端子（およびそのゲート）と、第２のキャパシタＣ2の一方の電極が共通接続されている。駆動トランジスタＴ3の一方の端子は第１の電源線Ｌａに接続されており、その他方の端子はノードＮ2に接続されている。このノードＮ2には、駆動トランジスタＴ3以外に、有機ＥＬ素子OLEDのアノードおよび、第２のキャパシタＣ2の他方の電極が共通接続されている。有機ＥＬ素子OLEDのカソードには基準電圧Ｖssが固定的に印加されている。第２のキャパシタＣ2は、駆動トランジスタＴ3のゲートとノードＮ2との間に設けられており、これによって、ボルテージフォロワ型の回路が構成される。補償トランジスタＴ2の他方の端子は、第２の電源線Ｌｂに接続されている。

図７は、図６に示した画素回路の動作タイミングチャートである。第１の実施形態と同様、１Ｆに相当する期間ｔ0〜ｔ3は、初期化期間ｔ0〜ｔ1、データ書込期間ｔ1〜ｔ2および駆動期間ｔ2〜ｔ3に大別される。

まず、初期化期間ｔ0〜ｔ1では、補償トランジスタＴ2および駆動トランジスタＴ3の双方に対する逆バイアスの印加とＶth補償とが同時に行われる。具体的には、走査信号ＳＥＬがＬレベルになって、スイッチングトランジスタＴ1がオフし、第１のキャパシタＣ1とデータ線Ｘとが電気的に分離される。ここで、第２の電源線Ｌｂの電圧ＶLbはＶssに設定されており、先の１Ｆの駆動プロセスによって、ノードＮ1の電圧Ｖ1よりも低くなる。このような電位関係より、補償トランジスタＴ2のチャネル領域を挟んで配置された２つの端子のうち自己のゲートと接続された端子はドレインとして機能して、順方向にバイアス（駆動期間ｔ2〜ｔ3のバイアス関係を順バイアスとすると逆バイアス）されたダイオード接続となる。

これにより、図８（ａ）に示すように、ノードＮ1の電圧Ｖ1がオフセットレベル（Ｖss＋Ｖth1）になるまで、ノードＮ1から第２の電源線Ｌｂに向かって初期化電流となる電流Ｉ1が流れる。ノードＮ1に接続されたキャパシタＣ1，Ｃ2は、データの書き込みに先立ち、ノードＮ1の電圧Ｖ1がオフセットレベル（Ｖss＋Ｖth）になるような電荷状態に設定される。

また、第１の電源線Ｌａの電圧ＶLaもＶssに設定され、先の１Ｆの駆動プロセスによって、ノードＮ2の電圧Ｖ2よりも低くなる。そのため、駆動トランジスタＴ3にも逆バイアスが印加され、ノードＮ2から第１の電源線Ｌａに向って電流Ｉ2が流れる。電流Ｉ2は駆動トランジスタＴ3の特性の変化や劣化の抑制に寄与する。

データ書込期間ｔ1〜ｔ2では、初期化期間ｔ0〜ｔ1にて設定されたオフセットレベル（Ｖss＋Ｖth1）を基準に、キャパシタＣ1，Ｃ2に対するデータの書き込みが行われる。具体的には、まず、第２の電源線Ｌｂの電圧ＶLbがＶssからＶddに立ち上がり、電圧ＶLbがノードＮ1の電圧Ｖ1よりも高くなる。これにより、初期化期間ｔ0〜ｔ1とは逆方向のバイアス（駆動期間ｔ2〜ｔ3のバイアス関係を順方向とすると順バイアス）が補償トランジスタＴ2に印加されて、ノードＮ1と第２の電源線Ｌｂとが電気的に分離される。この電圧VLbの立ち上がりと同期して、走査信号ＳＥＬがＨレベルに立ち上がって、スイッチングトランジスタＴ1がオンする。これにより、データ線Ｘと第１のキャパシタＣ1とが電気的に接続される。そして、タイミングｔ1から所定の時間が経過した時点で、データ線Ｘの電圧Ｖxが基準電圧Ｖssからデータ電圧Ｖdataに立ち上がる。図８（ｂ）に示すように、データ線ＸおよびノードＮ1は、第１のキャパシタＣ1を介して容量結合している。そのため、このノードＮ1の電圧Ｖ1は、数式４に示すように、オフセットレベル（Ｖss＋Ｖth1）を基準としてα・デルタＶdata分だけ上昇する。キャパシタＣ1，Ｃ2は、数式４より算出される電圧Ｖ1になるような電荷状態に設定される。なお、この期間ｔ1〜ｔ2において、第１の電源線ＬａはＶLa＝Ｖssに設定されているため、駆動電流Ｉoledが流れず、有機ＥＬ素子OLEDは発光しない。

（数式４）
Ｖ1＝Ｖss＋Ｖth1＋α・ΔＶdata
＝Ｖss＋Ｖth1＋α（Ｖdata−Ｖss）

駆動期間ｔ2〜ｔ3では、駆動トランジスタＴ3のチャネル電流Ｉdsに相当する駆動電流Ｉoledが有機ＥＬ素子OLEDを流れ、有機ＥＬ素子OLEDが発光する。具体的には、走査信号ＳＥＬが再びＬレベルになり、スイッチングトランジスタＴ1がオフする。これにより、データ電圧Ｖdataが供給されるデータ線Ｘと第１のキャパシタＣ1とが電気的に分離されるが、駆動トランジスタＴ3のゲートＮ1には、キャパシタＣ1，Ｃ2に保持されているデータに応じたゲート電圧Ｖgが印加され続ける。そして、走査信号ＳＥＬの立ち下がりと同期して、第１の電源線ＬａがＶLa＝Ｖddになる。その結果、図８（ｃ）に示すように、第１の電源線Ｌａから有機ＥＬ素子OLEDのカソード側に向かう方向に駆動電流Ｉoledの経路が形成される。駆動トランジスタＴ3が飽和領域で動作することを前提として、有機ＥＬ素子OLEDを流れる駆動電流Ｉoledは、数式５に基づいて算出される。

（数式５）
Ｉoled＝Ｉds
＝β/2（Ｖgs−Ｖth2）²

ここで、駆動トランジスタＴ3のゲート電圧Ｖgとして数式１で算出されたＶ1を代入すると、数式５は数式６のように変形できる。

（数式６）
Ｉoled＝β/2（Ｖg−Ｖs−Ｖth2）²
＝β/2｛(Ｖss＋Ｖth1＋α・ΔＶdata)−Ｖs−Ｖth2｝²

本実施形態では、補償トランジスタＴ2のしきい値Ｖth1と駆動トランジスタＴ3のしきい値Ｖth2とがほぼ等しく設定されている。したがって、同数式において、Ｖth1とＶth2とが相殺されるので、結果的に、数式７のようにまとめることができる。同数式から分かるように、有機ＥＬ素子OLEDは、トランジスタＴ2，Ｔ3のしきい値Ｖth1，Ｖth2に依存しない駆動電流Ｉoledに基づいて発光し、これによって、画素２の階調が設定される。

（数式７）
Ｉoled＝β/2（Ｖss＋α・ΔＶdata−Ｖs）²

このように、本実施形態によれば、Ｖth補償を行う際に、補償トランジスタＴ2および駆動トランジスタＴ3の双方に対する逆バイアスの印加を行う。これにより、第１の実施形態と同様の理由で、Ｖth補償とＶthシフトの抑制とを同一の動作プロセス（初期化期間ｔ0〜ｔ1）において行うことができ、動作設計上のフレキシビリティの向上を図ることができる。

なお、本実施形態においても、第２の実施形態と同様の理由で、駆動期間ｔ2〜ｔ3の後半に逆バイアス期間ｔ2'〜ｔ3を設け、この期間ｔ2'〜ｔ3で、電源線Ｌａ，Ｌｂの電圧ＶLa，ＶLbを共にＶrvsに設定してもよい。

また、駆動トランジスタＴ3及び補償トランジスタＴ2を本実施形態のように、それぞれ異なる第１の電源線Ｌａ及び第２の電源線Ｌｂに接続するのではなく、同一の電源線に接続してもよい。つまり、補償トランジスタＴ2の自己のチャネル領域を挟んで配置された２つの端子のうちいずれか一方の端子の電圧レベルを、駆動トランジスタＴ3の自己のチャネル領域を挟んで配置された２つの端子のうちいずれか一方の端子の電圧レベルと同一レベルとなるよう設定するようにしてもよい。これにより、１画素回路当たりの配線数を低減することができる。

（第４の実施形態）
図９は、本実施形態にかかるボルテージフォロワ型電圧プログラム方式の画素回路図である。この画素回路に関して、図１に示した１つの走査線Ｙは、走査信号ＳＥＬ1〜ＳＥＬ4がそれぞれ供給される４つの走査線Ｙａ〜Ｙｄを含むとともに、図１に示した１つの電源線Ｌは、２つの電源線Ｌａ，Ｌｂを含んでいる。１つの画素回路は、有機ＥＬ素子OLED、５つのｎチャネル型のトランジスタＴ1〜Ｔ5、およびデータを保持する２つのキャパシタＣ1，Ｃ2を有する。この画素回路は、図２に示した画素回路を基本とし、これに２つのトランジスタＴ4，Ｔ5を付加した構成になっている。

具体的には、第１のスイッチングトランジスタＴ1のゲートは、第１の走査信号ＳＥＬ1が供給される第１の走査線Ｙａに接続されている。このトランジスタＴ1の一方の端子はデータ線Ｘに接続されており、その他方の端子は第１のキャパシタＣ1の一方の電極に接続されている。このキャパシタＣ1の他方の電極はノードＮ1に接続されている。このノードＮ1には、第１のキャパシタＣ1以外に、駆動トランジスタＴ3のゲート、第２のスイッチングトランジスタＴ2の一方の端子および、第２のキャパシタＣ2の一方の電極が共通接続されている。駆動トランジスタＴ3の一方の端子は第１の電源線Ｌａに接続されており、その他方の端子はノードＮ2に接続されている。このノードＮ2には、駆動トランジスタＴ3以外に、第２のスイッチングトランジスタＴ2の他方の端子、第２のキャパシタＣ2の他方の電極、第３のスイッチングトランジスタＴ4の一方の端子および、第４のスイッチングトランジスタＴ5を介して、有機ＥＬ素子OLEDのアノードが共通接続されている。有機ＥＬ素子OLEDのカソードには、基準電圧Ｖssが固定的に印加されている。第２のキャパシタＣ2は、駆動トランジスタＴ3のゲートとノードＮ2との間に設けられており、これによって、ボルテージフォロワ型の回路が構成される。第２のスイッチングトランジスタＴ2は、第２のキャパシタＣ2と並列に設けられており、そのゲートは第２の走査信号ＳＥＬ2が供給される第２の走査線Ｙｂに接続されている。第３のスイッチングトランジスタＴ4の他方の端子は、第２の電源線Ｌｂに接続されており、そのゲートは、第３の走査信号ＳＥＬ3が供給される第３の走査線Ｙｃに接続されている。また、第４のスイッチングトランジスタＴ5のゲートは、第４の走査信号ＳＥＬ4が供給される第４の走査線Ｙｄに接続されている。

図１０は、図９に示した画素回路の動作タイミングチャートである。本実施形態において、１Ｆに相当する期間ｔ0〜ｔ3には、初期化期間ｔ0〜ｔ1、データ書込期間ｔ1〜ｔ2および駆動期間ｔ2〜ｔ2'に加えて、有機ＥＬ素子OLEDに逆バイアスを印加する逆バイアス期間ｔ2'〜ｔ3が設定されている。

初期化期間ｔ0〜ｔ1では、駆動トランジスタＴ3に対する逆バイアスの印加とＶth補償とが同時に行われる。具体的には、走査信号ＳＥＬ1，ＳＥＬ4がＬレベルになって、スイッチングトランジスタＴ1，Ｔ5が共にオフする。これにより、第１のキャパシタＣ1とデータ線Ｘとが電気的に分離されるとともに、有機ＥＬ素子OLEDとノードＮ2とが電気的に分離される。また、第２の走査信号ＳＥＬ2がＨレベルになって、第２のスイッチングトランジスタＴ2がオンする。さらに、初期化期間ｔ0〜ｔ1の一部期間（前半）において、第３の走査信号ＳＥＬ3がＨレベルになって、第３のスイッチングトランジスタＴ4がオンする。ここで、第１の電源線ＬａはＶLa＝Ｖssに設定されており、第２の電源線Ｌｂの電圧ＶLbはＶLb＝Ｖddに設定されている。このような電圧関係より、駆動トランジスタＴ3には、駆動電流Ｉoledが流れる方向とは逆方向のバイアスが印加され、自己のゲートと自己のドレイン（ノードＮ2側の端子）とが順方向に接続されたダイオード接続となる。その後、第３の走査信号ＳＥＬ3がＬレベルに立ち下がって、第３のスイッチングトランジスタＴ4がオフすると、ノードＮ2の電圧Ｖ2（およびこれと直結したノードＮ1の電圧Ｖ1）がオフセットレベル（Ｖss＋Ｖth）に設定される。ノードＮ1に接続されたキャパシタＣ1，Ｃ2は、データの書き込みに先立ち、ノードＮ1の電圧Ｖ1がオフセットレベル（Ｖss＋Ｖth）になるような電荷状態に設定される。

データ書込期間ｔ1〜ｔ2では、初期化期間ｔ0〜ｔ1にて設定されたオフセットレベル（Ｖss＋Ｖth）を基準に、キャパシタＣ1，Ｃ2に対するデータの書き込みが行われる。具体的には、第２の走査信号ＳＥＬ2がＬレベルに立ち下がって、第２のスイッチングトランジスタＴ2がオフし、駆動トランジスタＴ3のダイオード接続が解除される。この走査信号ＳＥＬ2の立ち下がりと同期して、第１の走査信号ＳＥＬ1がＨレベルに立ち上がって、第１のスイッチングトランジスタＴ1がオンする。これにより、データ線Ｘと第１のキャパシタＣ1とが電気的に接続される。そして、タイミングｔ1から所定の時間が経過した時点で、データ線Ｘの電圧Ｖxが基準電圧Ｖssからデータ電圧Ｖdataに立ち上がる。第１のキャパシタＣ1を介した容量結合により、ノードＮ1の電圧Ｖ1は、オフセットレベル（Ｖss＋Ｖth）を基準としてα・ΔＶdata分だけ上昇し、これに応じたデータがキャパシタＣ1，Ｃ2に書き込まれる。なお、この期間ｔ1〜ｔ2において、第４のスイッチングトランジスタＴ5がオフしているので、駆動電流Ｉoledが流れず、有機ＥＬ素子OLEDは発光しない。

駆動期間ｔ2〜ｔ2'では、第１の走査信号ＳＥＬ1がＬレベルに立ち下がって、第１のスイッチングトランジスタＴ1がオフする。そして、この立ち下がりと同期して、第４の走査信号ＳＥＬ4がＨレベルに立ち上がり、第４のスイッチングトランジスタＴ5がオンするとともに、第１の電源線ＬａもＶLa＝Ｖddになる。これにより、駆動電流Ｉoledが有機ＥＬ素子OLEDを流れて、有機ＥＬ素子OLEDが発光する。上述した理由で、駆動電流Ｉoledは、駆動トランジスタＴ3のしきい値Ｖthにほぼ依存しない。

逆バイアス期間ｔ2'〜ｔ3では、第３の走査信号ＳＥＬ3がＨレベルに立ち上がるとともに、第１の電源線Ｌａの電圧ＶLaがＶddからＶssに立ち下がる。また、この期間ｔ2'〜ｔ3では、第２の電源線ＬｂがＶLb＝Ｖrvsになっている。したがって、ノードＮ2に第２の電源線Ｌｂの電圧Ｖrvsが直接印加され、Ｖ2＝Ｖrvsになるので、有機ＥＬ素子OLEDに逆バイアスが印加される。

本実施形態によれば、上述した各実施形態と同様に、Ｖth補償とＶthシフトの抑制とを同一の動作プロセス（初期化期間ｔ0〜ｔ1）において行うことができ、動作設計上のフレキシビリティの向上を図ることができる。また、逆バイアス期間ｔ2'〜ｔ3において、有機ＥＬ素子OLEDに逆バイアスを印加しているので、有機ＥＬ素子OLEDの長寿命化を図ることができる。

（第５の実施形態）
図１１は、本実施形態にかかる電圧プログラム方式の画素回路図である。この画素回路は、上述した各実施形態とは異なり、ボルテージフォロワ型にはなっていない。１つの画素回路は、有機ＥＬ素子OLED、３つのｎチャネル型のトランジスタＴ1〜Ｔ3、およびデータを保持する１つのキャパシタＣ1によって構成されている。

第１のスイッチングトランジスタＴ1のゲートは、第１の走査信号ＳＥＬ1が供給される第１の走査線Ｙａに接続されている。このトランジスタＴ1の一方の端子はデータ線Ｘに接続されており、その他方の端子は第１のキャパシタＣ1の一方の電極に接続されている。このキャパシタＣ1の他方の電極はノードＮ1に接続されている。このノードＮ1には、第１のキャパシタＣ1以外に、駆動トランジスタＴ3のゲートおよび、第２のスイッチングトランジスタＴ2の一方の端子が共通接続されている。駆動トランジスタＴ3の一方の端子は電源線Ｌに接続されており、その他方の端子はノードＮ2に接続されている。このノードＮ2には、駆動トランジスタＴ3以外に、有機ＥＬ素子OLEDのアノード（陽極）および、第２のスイッチングトランジスタＴ2の他方の端子が共通接続されている。有機ＥＬ素子OLEDのカソード（陰極）には、電源電圧Ｖddよりも低い基準電圧Ｖss（例えば０Ｖ）が固定的に印加されている。第２のスイッチングトランジスタＴ2のゲートは第２の走査信号ＳＥＬ2が供給される第２の走査線Ｙｂに接続されている。

この画素回路の動作は、図３のタイミングチャートに示したとおりであり、第２のキャパシタＣ2が介在しない点を除けば、第１の実施形態と同様の動作になるので、ここでの説明を省略する。

本実施形態によれば、ボルテージフォロワ型でない電圧プログラム方式の画素回路においても、Ｖth補償とＶthシフトの抑制とを同一の動作プロセス（初期化期間ｔ0〜ｔ1）において行うことができる。その結果、このような画素回路における動作設計上のフレキシビリティの向上を図ることができる。

上記の実施例において、駆動トランジスタのゲート電圧をオフセットレベルに設定する際には、駆動トランジスタのゲートに接続されたキャパシタの一方の電極に対向する他方のキャパシタの電極の電位を所定値に設定することが好ましい。これにより、容量カップリングにより前記駆動トランジスタのゲート電圧を正確に設定することができる。

例えば、図３に示したタイミングチャートのように、第２のスイッチングトランジスタT２と第１のスイッチングトランジスタT1とがともにオン状態となる期間を設け、さらにこの期間内の電圧Vxを、Vss等の所定値に設定することにより、ノードN1がオフセットレベルに設定される際にノードN1に接続されたキャパシタC1の電極とは反対側の電極の電位が正確に設定され、このため、データ電圧Vdataを供給して容量カップリングにより行う、ノードN1の電圧レベルの設定も正確に行うことができる。

同様に、図７に示したタイミングチャートのように、補償トランジスタT2のオン状態（電圧がVLbがVssに設定されている状態）となる期間の一部が、スイッチングトランジスタT１がオン状態となる期間の一部と重なるようにし、この、補償トランジスタT2及びスイッチングトランジスタT1がともにオン状態となっている期間に、キャパシタC1のノードN1と接続された電極とは反対側の電極の電位を所定電圧であるVssとすることにより、その後に行われるデータ電圧Vdataの供給による容量カップリングで、ノードN1の電圧レベルを正確に設定することができる。

上述した実施形態では、電気光学素子として有機ＥＬ素子OLEDを用いた例について説明した。しかしながら、本発明はこれに限定されるものではなく、駆動電流に応じて輝度が設定される電気光学素子（無機ＬＥＤ表示装置、フィールド・エミッション表示装置等）、或いは、駆動電流に応じた透過率・反射率を呈する電気光学装置（エレクトロクロミック表示装置、電気泳動表示装置等）に対しても広く適用可能である。

また、上述した実施形態にかかる電気光学装置は、例えば、テレビ、プロジェクタ、携帯電話機、携帯端末、モバイル型コンピュータ、パーソナルコンピュータ等を含む様々な電子機器に実装可能である。これらの電子機器に上述した電気光学装置を実装すれば、電子機器の商品価値を一層高めることができ、市場における電子機器の商品訴求力の向上を図ることができる。

さらに、本発明の特徴は、駆動トランジスタのＶth補償とこれに対する逆バイアスの印加とを同一の動作プロセスで行う点にある。したがって、本発明の概念は、電気光学装置以外の電子回路、例えば、特開平８−３０５８３２号公報に開示された指紋センサ、或いは、本願出願人の先願である特願２００３−１０７９３６号に開示されたバイオチップといった各種のセンシングを高感度に行うものに対しても広く適用可能である。電子回路の基本構成は、上述した各実施形態にかかる画素回路における電気光学素子（有機ＥＬ素子OLED）を電流検出回路に代えた点以外は同様である。この電子回路の動作としては、まず、駆動トランジスタのゲートと一方の端子とを接続し、駆動トランジスタに非順バイアスを印加する。これにより、駆動トランジスタのゲートに接続されたノードの電圧をオフセット電圧（Ｖss＋Ｖth）に設定する。つぎに、ノードと容量結合したデータ線に可変電圧源からの電圧を供給することにより、ノードに接続されたキャパシタに対して、オフセットレベル（Ｖss＋Ｖth）を基準としたデータの書き込みを行う。そして、駆動トランジスタに順バイアスを印加することにより、キャパシタに保持されたデータに応じた電流を発生し、これを電流検出回路に供給する。電流検出回路は、駆動トランジスタを流れる電流の電流量を計測する。

電気光学装置のブロック構成図。第１の実施形態にかかる画素回路図。第１の実施形態にかかる動作タイミングチャート。第１の実施形態にかかる動作説明図。第２の実施形態にかかる動作タイミングチャート。第３の実施形態にかかる画素回路図。第３の実施形態にかかる動作タイミングチャート。第３の実施形態にかかる動作説明図。第４の実施形態にかかる画素回路図。第４の実施形態にかかる動作タイミングチャート。第５の実施形態にかかる画素回路図。

符号の説明

１表示部
２画素
３走査線駆動回路
４データ線駆動回路
５制御回路
６電源線制御回路
Ｔ1〜Ｔ5 トランジスタ
Ｃ1〜Ｃ2 キャパシタ
OLED 有機ＥＬ素子

Claims

電子回路の駆動方法であって、
第１の端子と、第２の端子と、前記第１の端子と前記第２の端子との間に配置されたチャネル領域と、を有する駆動トランジスタのゲートと前記第１の端子とを電気的に接続した状態で、前記第１の端子が前記駆動トランジスタのドレインとして機能するように、前記第１の端子と前記第２の端子との間に電位差を生じさせる第１のステップと、
データ信号を前記駆動トランジスタの前記ゲートに供給することにより設定された前記駆動トランジスタの導通状態に応じた駆動電圧及び駆動電流のうち少なくともいずれか一つを、前記第２の端子が前記駆動トランジスタのドレインとして機能するように被駆動素子に供給する第２のステップと、を含むこと、
を特徴とする電子回路の駆動方法。
請求項１に記載の電子回路の駆動方法において、
前記第１のステップを契機として、前記第１の端子と前記第２の端子との間に初期化電流を流し、前記駆動トランジスタのゲートの電圧を前記駆動トランジスタのしきい値に応じたオフセットレベルに設定すること、
を特徴とする電子回路の駆動方法。
請求項１または２に記載の電子回路の駆動方法において、
前記電子回路は、
第１の電極と第２の電極とを備えるとともに、前記第１の電極と前記第２の電極との間に容量が形成されるキャパシタを含み、
前記ゲートは前記第１の電極に接続され、
前記第１のステップを行った後、前記ゲートをフローティング状態として、前記データ信号を、前記キャパシタを介した容量結合によって前記ゲートに供給し、前記導通状態を設定すること、
を特徴とする電子回路の駆動方法。
請求項１乃至３のいずれかに記載の電子回路の駆動方法において、
前記第２のステップを行う期間の少なくとも一部の期間において、前記第１の端子と前記駆動トランジスタの前記ゲートとの電気的接続を切ること、
を特徴とする電子回路の駆動方法。
請求項２乃至４のいずれかに記載の電子回路の駆動方法において、
前記被駆動素子は、前記第１の端子に接続された動作電極と、対向電極と、前記動作電極と前記対向電極との間に配置された機能層と、を備え、
前記第１のステップ及び前記第２のステップを行っている間は、少なくとも前記対向電極の電圧を、所定の電圧レベルに固定すること、
を特徴とする電子回路の駆動方法。
請求項５に記載された電子回路の駆動方法において、
前記第１のステップを行う少なくとも１部の期間において、前記第２の端子の電圧レベルを前記所定の電圧レベルよりも低く設定すること、
を特徴とする電子回路の駆動方法。
請求項５に記載の電子回路の駆動方法において、
さらに前記第１の端子の電圧レベルを前記所定の電圧レベルより低い電圧レベルに設定する第３のステップを含み、
前記第３のステップを行っている期間は、前記対向電極の電圧を前記所定の電圧レベルに固定すること、
を特徴とする電子回路の駆動方法。
電子回路の駆動方法において、
前記電子回路は、
第１の端子と、第２の端子と、前記第１の端子と前記第２の端子との間に配置されたチャネル領域と、を有する駆動トランジスタと、
第３の端子と、第４の端子と、前記第３の端子と前記第４の端子との間に配置されたチャネル領域と、を有し、自己のゲートと前記第３の端子とが接続された補償トランジスタと、を含み、
前記第３の端子が前記補償トランジスタのドレインとして機能するよう、前記第３の端子と前記第４の端子との間に電位差を生じさせる第１のステップと、
データ信号を前記駆動トランジスタの前記ゲートに供給することにより設定された前記駆動トランジスタの導通状態に応じた駆動電圧及び駆動電流のうち少なくともいずれか一つを、前記被駆動素子に供給する第２のステップと、を含み、
前記第２のステップを行っている期間の少なくとも１部の期間において、前記第４の端子の電圧レベルを前記第１のステップを行っている期間の前記第４の端子の電圧レベルとは異なる電圧レベルに設定すること、
を特徴とする電子回路の駆動方法。
請求項８に記載の電子回路の駆動方法において、
前記第１のステップを契機として、前記第３の端子と前記第４の端子との間に初期化電流を流し、前記駆動トランジスタのゲートを前記補償トランジスタのしきい値に応じたオフセットレベルに設定すること、
を特徴とする電子回路の駆動方法。
請求項８または９に記載の電子回路の駆動方法において、
前記第２のステップを行っている期間の少なくとも１部の期間において、前記第３の端子と前記第４の端子との電気的接続を実質的に切断すること、
を特徴とする電子回路の駆動方法。
請求項８乃至１０のいずれかに記載の電子回路の駆動方法において、
前記第１のステップを行っている期間の少なくとも一部の期間において、前記第１の端子の電圧レベルを前記第２の端子の電圧レベルより高く設定し、
前記第２のステップを行っている期間の少なくとも１部の期間において、前記第２の端子の電圧レベルを前記第１の端子の電圧レベルより高く設定すること、
を特徴とする電子回路の駆動方法。
請求項８乃至１１のいずれかに記載の電子回路の駆動方法において、
前記被駆動素子は、前記第１の端子に接続された動作電極と、対向電極と、前記動作電極と前記対向電極との間に配置された機能層と、を備え、
少なくとも、前記第１のステップ及び前記第２のステップを行っている期間は、前記対向電極の電圧レベルを、所定のレベルに固定すること、
を特徴とする電子回路の駆動方法。
請求項１２に記載された電子回路の駆動方法において、
前記第１のステップを行う少なくとも１部期間において、前記第２の端子の電圧レベルを前記所定の電圧レベルよりも低く設定すること、
を特徴とする電子回路の駆動方法。
請求項１２または１３に記載の電子回路の駆動方法において、
さらに前記第１の端子の電圧レベルを前記所定の電圧レベルより低い電圧レベルに設定する第３のステップを含み、
前記第３のステップを行っている期間は、前記対向電極の電圧を前記所定の電圧レベルに固定すること、
を特徴とする電子回路の駆動方法。
請求項８乃至１４のいずれかに記載の電子回路に駆動方法において、
前記第４の端子の電圧レベルを、前記第１のステップ及び前記第２のステップを通して、前記第２の端子と同一の電圧レベルに設定すること、
を特徴とする電子回路の駆動方法。
被駆動素子を駆動するための電子回路であって、
第１の端子と第２の端子とを備え、前記第１の端子と前記第２の端子との間にチャネル領域を有する駆動トランジスタと、
第１の電極と第２の電極とを備えるとともに、前記第１の電極と前記第２の電極との間に容量が形成される第１のキャパシタと、
前記第１の端子と前記駆動トランジスタのゲートとの間に配置され、前記第１の端子と前記ゲートとの間の電気的接続を制御する第１のトランジスタと、を含み、
前記第１の電極は前記ゲートに接続され、前記第２の電極は前記第１の端子に接続されていることを特徴とする電子回路。
請求項１６に記載の電子回路において、
さらに第３の電極と第４の電極とを備えるとともに、前記第３の電極と前記第４の電極との間に容量が形成される第２のキャパシタと、
第３の端子の端子と、第４の端子と、前記第３の端子と前記第４の端子との間に配置されたチャネル領域と、を有する第２のトランジスタと、を含み、
前記駆動トランジスタの前記ゲートは前記第３の電極に接続され、
前記第４の電極には前記第３の端子に接続されたことを特徴とする電子回路。
請求項１６または１７に記載電子回路において、
前記第１の端子と前記駆動トランジスタの前記ゲートとが前記第１のトランジスタを介して電気的に接続された状態となる第１の期間の少なくとも一部の期間において、
前記第１の端子が、前記駆動トランジスタのドレインとして機能するように前記第１の端子および前記第２の端子うち少なくとも一方の電圧レベルが設定され、
前記第１の端子と前記駆動トランジスタの前記ゲートとが電気的に切断された状態となる第２の期間の少なくとも一部の期間において、
前記第２の端子が、前記駆動トランジスタのドレインとして機能するように前記第１の端子および前記第２の端子のうち少なくとも一方の電圧レベルが設定されること、
を特徴とする電子回路。
被駆動素子を駆動するための電子回路であって、
第１の端子と第２の端子とを備え、前記第１の端子と前記第２の端子との間にチャネル領域を有する駆動トランジスタと、
前記第１の端子と前記駆動トランジスタのゲートとの間に配置され、前記第１の端子と前記ゲートとの間の電気的接続を制御する第１のトランジスタと、
前記第１の端子と前記駆動トランジスタの前記ゲートとが前記第１のトランジスタを介して電気的に接続された状態となる第１の期間の少なくとも一部の期間において、
前記第１の端子が、前記駆動トランジスタのドレインとして機能するように前記第１の端子および前記第２の端子うち少なくとも一方の電圧レベルが設定され、
前記第１の端子と前記駆動トランジスタの前記ゲートとが電気的に切断された状態となる第２の期間の少なくとも一部の期間において、
前記第２の端子が、前記駆動トランジスタのドレインとして機能するように前記第１の端子および前記第２の端子のうち少なくとも一方の電圧レベルが設定されること、
を特徴とする電子回路。
請求項１８または請求項１９に記載の電子回路において、
前記第１の期間を契機として、前記駆動トランジスタの前記ゲートの電圧レベルは前記駆動トランジスタの閾値電圧に応じたオフセットレベルに設定され、
前記第２の期間の少なくとも１部の期間において、
前記駆動トランジスタの前記導通状態に応じた駆動電圧または駆動電流が前記被駆動素子に供給されること、
を特徴とする電子回路。
被駆動素子を駆動するための電子回路であって、
第１の端子と第２の端子とを備え、前記第１の端子と前記第２の端子との間にチャネル領域を有する駆動トランジスタと、
第３の端子と、第４の端子と、前記第３の端子と前記第４の端子との間に配置されたチャネル領域と、を備え、前記第３の端子と自己のゲートとが接続された補償トランジスタと、を備え、
前記第３の端子及び前記第４の端子のうちいずれか一方が前記駆動トランジスタの前記ゲートに接続され、
前記第３の端子及び前記第４の端子の電圧は、それぞれ複数の電圧レベルに設定可能であること、
を特徴とする電子回路。
請求項２１に記載の電子回路において、
第１の期間において、前記第３の端子が前記補償トランジスタのドレインとして機能するよう、前記第３の端子及び前記第４の端子の少なくともいずれか一方の電圧レベルが設定され、
第２の期間において、前記第３の端子と前記第４の端子とが電気的に切断されるよう前記第３の端子及び前記第４の端子の少なくともいずれか一方の電圧レベルが設定され、
前記第２の期間の少なくとも一部の期間において、データ信号が供給された際に設定された前記駆動トランジスタの導通状態に応じた駆動電圧又は駆動電流が前記被駆動素子に供給され、
前記第１の期間における前記第４の端子の電圧レベルと前記第２の期間における前記第４の端子の電圧レベルとは互いに異なること、
を特徴とする電子回路。
請求項２２に記載の電子回路において、
前記電子回路は、さらに第１の電極と、第２の電極と、を備え、前記第１の電極と前記第２の電極との間に容量が形成されたキャパシタを含み、
前記第１の電極は前記駆動トランジスタの前記ゲートに接続され、
前記第１の期間を契機として、前記補償トランジスタの前記第３の端子と前記第４の端子との間に初期化電流が流れることにより、前記駆動トランジスタの前記ゲートの電圧レベルが、前記補償トランジスタの閾値電圧に応じたオフセットレベルに設定された後、
前記データ信号に対応するデータ電圧が前記第２の電極に印加されることにより生じる前記キャパシタを介した容量結合により前記駆動トランジスタの前記ゲートが前記オフセットレベル及び前記データ電圧に対応する電圧レベルに設定され、前記導通状態が設定されること、
を特徴とする電子回路。
請求項１９乃至２３のいずれかに記載の電子回路において、
前記第４の端子及び前記第３の端子のうちいずれか一方の電圧レベルは、前記第１の期間及び前記第２の期間を通して、前記第２の端子と同一の電圧レベルに設定されること、
を特徴とする電子回路。
電子装置であって、
複数の、請求項１６乃至２４のいずれかに記載の電子回路と、
前記複数の電子回路の各々に対して設けられた前記被駆動素子と、
を備えた電子装置。
電気光学装置であって、
複数のデータ線と、
複数の走査線と、
複数の第１の電源線と、
前記複数のデータ線と前記複数の走査線との交差部に対応して設けられた複数の画素回路と、
前記複数の画素回路の各々は、
電気光学素子と、
第１の端子と第２の端子とを備え、前記第１の端子と前記第２の端子との間にチャネル領域を有する駆動トランジスタと、
前記第１の端子と前記駆動トランジスタのゲートとの間に配置され、前記第１の端子と前記ゲートとの間の電気的接続を制御する第１のスイッチングトランジスタと、を含み、
前記複数のデータ線の一つのデータ線を介して供給されたデータ信号に応じて前記駆動トランジスタの導通状態が設定され、
前記駆動トランジスタの前記導通状態に応じた駆動電圧又は駆動電流が前記電気光学素子に供給され、
前記第１の端子と前記駆動トランジスタのゲートとが前記第１のスイッチングトランジスタを介して電気的に接続された期間の少なくとも一部の期間において、前記第１の端子がドレインとして機能するよう、前記第１の端子及び前記第２の端子のうち少なくともいずれか一方の電圧レベルが設定され、
前記駆動電圧又は前記駆動電流が前記電気光学素子に供給されている期間の少なくとも一部の期間においては、
前記第２の端子がドレインとして機能するよう、前記第１の端子及び前記第２の端子のうち少なくともいずれか一方の電圧レベルが設定されること、
を特徴とする電気光学装置。
請求項２６に記載の電気光学装置において、
前記複数の画素回路の各々は、さらに第１の電極と第２の電極とを備えるとともに、前記第１の電極と前記第２の電極との間に容量が形成される第１のキャパシタと、
前記一つのデータ線と前記第２の電極との間の電気的接続を制御する第２のスイッチングトランジスタと、を含み、
前記駆動トランジスタの前記ゲートは前記第１の電極に接続され、
前記第１の端子が前記駆動トランジスタのドレインとして機能する期間の少なくとも一部の期間において、前記第１の端子と前記第２の端子との間に初期化電流が流れ、前記駆動トランジスタの前記ゲートは、前記駆動トランジスタしきい値に応じたオフセットレベルに設定され、
前記オフセットレベルが設定された後、前記第２のスイッチングトランジスタを介して供給された前記データ信号の前記第１のキャパシタを介した容量結合によって、前記駆動トランジスタの前記ゲート電圧が前記オフセットレベル及び前記データ信号に応じた電圧レベルに設定されること、
を特徴とする電気光学装置。
請求項２６または２７に記載の電気光学装置において、
前記複数の画素回路の各々は、
さらに第３の電極と第４の電極とを備えるとともに、前記第３の電極と前記第４の電極との間に容量が形成される第２のキャパシタと、を備え、
前記第３の電極は前記駆動トランジスタの前記ゲートに接続され、
前記第４の電極は前記第１の端子に接続されていること、
を特徴とする電気光学装置。
請求項２６乃至２８のいずれかに記載の電気光学装置において、
前記第２の端子は、前記複数の電源線の一つの電源線に接続され、
前記一つの電源線は複数の電圧レベルに設定可能であること、
を特徴とする電気光学装置。
電気光学装置であって、
複数のデータ線と、
複数の走査線と、
複数の電源線と、
前記複数のデータ線と前記複数の走査線との交差部に対応して設けられた複数の画素回路と、
前記複数の画素回路の各々は、
電気光学素子と、
第１の端子と第２の端子とを備え、前記第１の端子と前記第２の端子との間にチャネル領域を有する駆動トランジスタと、
第３の端子と、第４の端子と、前記第３の端子と前記第４の端子との間に配置されたチャネル領域と、を備え、前記第３の端子と自己のゲートとが接続された補償トランジスタと、を含み、
前記複数のデータ線の一つのデータ線を介して供給されたデータ信号に応じて、前記駆動トランジスタの導通状態が設定され、
前記第３の端子及び前記第４の端子のうちいずれか一方が、前記複数の電源線のうちの一つの電源線に接続され、
前記駆動トランジスタの前記導通状態に応じた駆動電圧又は駆動電流が前記電気光学素子に供給され、
前記一つの電源線の電圧は複数の電圧レベルに設定できること、
を特徴とする電気光学装置。
請求項３０に記載の電気光学装置において、
前記第３の端子が前記補償トランジスタのドレインとして機能としている期間の少なくとも一部の期間において、前記一つの電源線の電圧レベルが第１の電圧レベルに設定され、
前記駆動電圧または前記駆動電流が前記電気光学素子に供給されている少なくとも一部の期間は、前記一つの電源線の電圧レベルは第２の電圧レベルに設定され、
前記第１の電圧レベルと前記第２の電圧レベルとは互いに異なること、
を特徴とする電気光学装置。
請求項３０または３１に記載の電気光学装置において、
前記第３の端子が前記補償トランジスタのドレインとして機能している期間の少なくとも一部の期間において、前記駆動トランジスタの前記ゲートの電圧レベルは前記補償トランジスタの閾値電圧に応じたオフセットレベルに設定されること、
を特徴とする電気光学装置。
請求項３２に記載の電気光学装置において、
前記第４の端子は前記一つの電源線に接続され、
前記第１の電圧レベルは前記第２の電圧レベルより低いこと、
を特徴とする電気光学装置。
請求項３０乃至３４のいずれかに記載の電気光学装置において、
前記第１の端子及び前記第２の端子のいずれか一方も前記一つの電源線に接続されていること、
を特徴とする電気光学装置。
請求項３０乃至３４のいずれかに記載の電気光学装置において、
前記第１の端子及び前記第２の端子のいずれか一方は、前記複数の電源線のうち、前記一つの電源線とは異なる他の電源線に接続されていること、
を特徴とする電気光学装置。
請求項２６乃至３５のいずれかに記載の電気光学装置において、
前記複数の電源線は、前記複数のデータ線と交差する方向に延在していること、
を特徴とする電気光学装置。
請求項３６乃至３６のいずれかに記載の電気光学装置において、
前記複数の画素回路に含まれる、トランジスタの数は３つのみであること、
を特徴とする電気光学装置。
請求項２６乃至３７のいずれかに記載の電気光学装置を実装したことを特徴とする電子機器。
電子装置の駆動方法であって、
駆動トランジスタのゲートと一方の端子とを電気的に接続し、前記駆動トランジスタに非順バイアスを印加することにより、前記駆動トランジスタのゲートに接続されたノードの電圧を前記駆動トランジスタのしきい値に応じたオフセットレベルに設定する第１のステップと、
前記ノードと容量結合したデータ線に可変電圧源からの電圧を供給することにより、前記ノードに接続されたキャパシタに対して、前記オフセットレベルを基準としたデータの書き込みを行う第２のステップと、
前記駆動トランジスタに順バイアスを印加することにより、前記キャパシタに保持されたデータに応じた電流を発生し、当該電流を電流検出回路に供給する第３のステップとを有することを特徴とする電子装置の駆動方法。
電子装置の駆動方法であって、
第１の端子と、第２の端子と、前記第１の端子と前記第２の端子との間に配置されたチャネル領域と、を有する駆動トランジスタの特性バラツキを補償するステップを行っている期間の少なくとも一部の期間において、前記第１の端子の電圧レベルを前記第２の端子の電圧レベルより高くし、
前記被駆動素子に前記駆動トランジスタの導通状態に応じた駆動電圧又は駆動電流を供給している少なくも一部期間において、前記第１の端子の電圧レベルを前記第２の端子の電圧レベルより低くすること、
を特徴とする電子装置の駆動の駆動方法。
請求項４０に記載の電子装置の駆動方法であって、
前記第１の端子と前記駆動トランジスタのゲートが接続された状態で前記補償ステップを行うこと、
を特徴とする電子装置の駆動方法。