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JP2004343031A - 誘電体膜およびその形成方法ならびに誘電体膜を用いた半導体装置およびその製造方法 - Google Patents

誘電体膜およびその形成方法ならびに誘電体膜を用いた半導体装置およびその製造方法 Download PDF

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Abstract

【課題】 低温環境下での形成においても品質が改善された誘電体膜およびその形成方法ならびに誘電体膜を用いた半導体装置およびその製造方法を提供すること。
【解決手段】 希ガス希釈または電源周波数を上げる等の方法により高電子密度のプラズマを生じさせ、高密度の酸素原子または窒素原子を生じさせることにより高品質の誘電体膜を形成する。誘電体膜は、基体上の少なくとも一部に形成された、シリコンと酸素との組成比が(1:1.94)〜(1:2)である酸化シリコン、シリコンと窒素との組成比が(3:3.84)〜(3:4)である窒化シリコン、あるいは、シリコンと酸素との組成比が(1:1.94)〜(1:2)である酸化シリコンまたはシリコンと窒素との組成比が(3:3.84)〜(3:4)である窒化シリコンを備える酸窒化シリコンを含む。
【選択図】 図1

Description

本発明は、誘電体膜およびその形成方法ならびに誘電体膜を用いた半導体装置およびその製造方法に関する。
誘電体膜として、酸化シリコン(SiO)または窒化シリコン(Si)からなる膜があり、これらは、例えば半導体装置のゲート絶縁層やレンズのコーティング層に用いられる。また、これらの誘電体膜は、例えばプラズマ酸化法により形成される(例えば、特許文献1および2を参照。)。
特開平11−279773号公報(第4〜7頁、図1) 特開2001−102581号公報(第3〜5頁、図1)
上記特許文献1および2には、誘電体膜の形成の高速化および該膜の低損傷化のためのプラズマの高密度化および低温化について示されている。しかし、上記特許文献1に記載の方法では、低温環境下での誘電体膜の形成を高速化することはできるが、良好な誘電体膜を形成することができない。また、上記特許文献2に記載の方法では、誘電体膜にこれを構成する元素とは異なる他の元素が含有されるため、結晶構造上の欠陥を生じさせ、良好な誘電体膜を形成することができない。
また、良好な品質を有しない誘電体膜を、例えば半導体装置のゲート絶縁層やレンズのコーティング層に用いた場合には、半導体装置の電気的特性の劣化(例えば動作速度や信頼性の低下)やレンズの光学的特性の低下(例えば屈折率の低下)を生じさせる。このように、誘電体膜の品質が半導体装置の電気的特性やレンズの光学的特性に大きな影響を与える。
本発明の目的は、品質が改善された誘電体膜およびその形成方法ならびに誘電体膜を用いた半導体装置およびその製造方法を提供することにある。
本発明に係る誘電体膜は、ガラス基板またはプラスチック基板上の少なくとも一部に直接または間接的に形成されており、シリコンと酸素との組成比が(1:1.94)〜(1:2)である酸化シリコン、シリコンと窒素との組成比が(3:3.84)〜(3:4)である窒化シリコン、または、シリコンと酸素との組成比が(1:1.94)〜(1:2)である酸化シリコンもしくはシリコンと窒素との組成比が(3:3.84)〜(3:4)である窒化シリコンを備える酸窒化シリコンを含む。
前記ガラス基板またはプラスチック基板上の少なくとも一部に直接または間接的にシリコン層またはシリコン化合物層が形成され、前記誘電体膜が前記シリコン層またはシリコン化合物層上の少なくとも一部に形成されるものとすることができる。これによれば、耐熱性の低いガラス基板またはプラスチック基板について誘電体膜を形成することができる。
前記プラスチック基板として、ポリイミド樹脂、ポリエーテルエーテルケトン樹脂、ポリエーテルスルフォン樹脂、ポリエーテルイミド樹脂、ポリエチレンナフタレート樹脂またはポリエステル樹脂からなるものとすることができる。
本発明に係る誘電体膜の形成方法は、前記した誘電体膜を形成するための方法であって、前記ガラス基板またはプラスチック基板上の少なくとも一部に直接または間接的に形成されたシリコン層を表面に有する基板を準備すること、前記シリコン層の表面を、前記誘電体膜を構成する少なくとも1つの元素からなる気体が励起して形成された3×1011個cm−3以上の電子密度を有するプラズマ中で処理することを含む。
好ましくは、前記気体は、酸素分子、窒素分子またはアンモニア分子からなる。
好ましくは、前記気体は、さらに、希ガス元素からなる気体を含み、前記希ガス元素からなる気体の分圧が全圧力の90%以上である。
さらに、好ましくは、前記希ガス元素は、アルゴン、キセノンまたはクリプトンである。
さらに、好ましくは、前記気体は酸素分子であり、前記希ガス元素はキセノンであり、前記プラズマから生じる光のエネルギーが8.8eV以下である。
好ましくは、前記プラズマを生じさせるための電源周波数が2.45GHz以上である。
好ましくは、前記ガラス基板またはプラスチック基板は90℃以上400℃以下に加熱されている。
本発明に係る半導体装置は、前記酸化シリコンを含む誘電体膜を有し、前記誘電体膜は、ガラス基板またはプラスチック基板上の少なくとも一部に直接または間接的に形成されたシリコン層上の少なくとも一部に形成されている。また、本発明に係る他の半導体装置は、前記窒化シリコンを含む誘電体膜を有し、前記誘電体膜は、ガラス基板またはプラスチック基板上の少なくとも一部に直接または間接的に形成されたシリコン層上の少なくとも一部に形成されている。また、本発明に係るさらに他の半導体装置は、前記酸窒化シリコンを含む誘電体膜を有し、前記誘電体膜は、ガラス基板またはプラスチック基板上の少なくとも一部に直接または間接的に形成されたシリコン層上の少なくとも一部に形成されている。
好ましくは、前記誘電体膜はゲート絶縁層の厚さ方向に関して該ゲート絶縁層の一部をなす。
前記誘電体膜は、ガラス基板またはプラスチック基板上の少なくとも一部に直接または間接的に形成されたシリコン層上の少なくとも一部に形成されている。
前記半導体装置のプラスチック基板として、前記した樹脂を用いることができる。
本発明に係る、前記した半導体装置を製造する方法は、前記ガラス基板またはプラスチック基板の少なくとも一部に直接または間接的に形成されたシリコン層を有する基板を準備すること、前記シリコン層の表面を、前記誘電体膜を構成する少なくとも1つの元素からなる気体を励起して形成された3×1011個cm−3以上の電子密度を有するプラズマ中で処理することを含む。
好ましくは、前記気体は、酸素分子、窒素分子またはアンモニア分子からなる。
好ましくは、前記気体は、さらに、希ガス元素からなる気体を含み、前記希ガス元素からなる気体の分圧が全圧力の90%以上である。さらに、好ましくは、前記希ガス元素は、アルゴン、キセノンまたはクリプトンである。また、さらに、好ましくは、前記気体は酸素分子であり、前記希ガス元素はキセノンであり、前記プラズマから生じる光のエネルギーが8.8eV以下である。
好ましくは、前記プラズマを生じさせるための電源周波数が2.45GHz以上である。
好ましくは、前記ガラス基板またはプラスチック基板は90℃以上400℃以下に加熱されている。
好ましくは、前記誘電体膜はゲート絶縁層の厚さ方向に関して該ゲート絶縁層の一部をなす。
本発明によれば、誘電体膜は、シリコンと酸素との組成比が(1:1.94)〜(1:2)である酸化シリコンを含み、この組成比は、酸化シリコン(SiO)のシリコンと酸素との理想的な組成比すなわち化学量論的組成比1:2にほぼ等しい。また、他の誘電体膜は、シリコンと窒素との組成比が(3:3.84)〜(3:4)である窒化シリコンを含み、この組成比は、窒化シリコン(Si)のシリコンと窒素との理想的な組成比3:4にほぼ等しい。さらに他の誘電体膜は、シリコンと酸素との組成比が(1:1.94)〜(1:2)である酸化シリコンまたはシリコンと窒素との組成比が(3:3.84)〜(3:4)である窒化シリコンを備える酸窒化シリコンを含み、酸化シリコン(SiO)または窒化シリコン(Si)の組成比は、理想的な組成比にほぼ等しい。
したがって、本発明に係る誘電体膜は、結晶構造上の欠陥の極めて少ない、良好な品質を有し、これを用いた半導体装置の電気的特性やレンズの光学的特性を向上に寄与する。
前記プラスチック基板として、前記した樹脂からなるものとすることができるので、可撓性を有する基板について誘電体膜を形成することができる。
本発明に係る誘電体膜の形成方法によれば、前記シリコン層の表面は、前記誘電体膜を構成する少なくとも1つの元素からなる気体が存在する環境下で3×1011個cm−3以上の電子密度を有するプラズマにさらされる。プラズマ中には、2×1013個cm−3以上の原子密度を有する前記気体元素の原子状気体(例えばイオンのような電離状態の気体)が発生し、シリコンと前記気体元素との結合が促進され、シリコンと誘電体膜を構成する少なくとも1つの元素との理想的な組成比すなわち化学量論的組成比にほぼ等しい組成比を有する、シリコンの例えば酸化膜あるいは窒化膜を含む誘電体膜を形成することができる。
このようにして得られた誘電体膜は、結晶構造上の欠陥の極めて少なく、高い品質を有する。したがって、電気的特性の良い半導体装置や光学的特性の良いレンズを実現することができる。
また、プラズマはそのプラズマ内の温度がそのプラズマの電子密度の増加とともに低下する性質を有し、前記3×1011個cm−3以上の電子密度を有するプラズマ内においてはその温度は400℃以下である。電子密度の増加によりさらに200℃以下とすることができる。したがって、耐熱性の低いガラス基板やプラスチック基板について誘電体膜を形成することができる。
前記気体を、酸素分子、窒素分子またはアンモニア分子からなるものとすることにより、理想的な組成比にほぼ等しい組成比を有する酸化シリコンや窒化シリコンあるいはこのような組成比を有する酸化シリコンまたは窒化シリコンを備える酸窒化シリコンを含む誘電体膜を形成することができる。
前記気体を、さらに、希ガス元素からなる気体を含むものとし、前記希ガス元素からなる気体の分圧を全圧力の90%以上とすることにより、シリコンと誘電体膜を構成する少なくとも1つの元素との結合がより一層促進され、理想的な組成比により一層近い組成比を有する酸化シリコンや窒化シリコンあるいはこのような組成比を有する酸化シリコンまたは窒化シリコンを備える酸窒化シリコンを含む誘電体膜を形成することができる。
前記希ガス元素を、アルゴン、キセノンまたはクリプトンとすることにより、シリコンと誘電体膜を構成する少なくとも1つの元素との結合がより一層促進される。
前記気体を酸素分子とし、前記希ガス元素をキセノンとし、前記プラズマから生じる光のエネルギーを8.8eV以下とすれば、前記結合によって生じたSiO内に前記エネルギーによる電子励起によって生じる正孔の発生が防止される。SiOの充満帯と伝導帯との間のバンドギャップエネルギーは8.8eVであるため、8.8eV以上のエネルギーを有する光がSiOに入射すると、充満帯内の電子が伝導帯に励起され、充満帯に正孔を生じさせる。このような正孔は、誘電体膜を例えば半導体装置のゲート絶縁膜として用いた場合、結晶構造上の欠陥に捕獲(トラップ)され、半導体装置の電気的特性を変化させる。
前記プラズマを生じさせるための電源周波数を2.45GHz以上とすることにより、3×1011個cm−3以上の電子密度を有するプラズマを効率よく生じさせることができる。
前記ガラス基板またはプラスチック基板を90℃以上400℃以下に加熱することにより、耐熱性の小さいガラス基板やプラスチック基板を用いることができる。
本発明に係る半導体装置によれば、半導体装置は、シリコン層上に形成された、理想的な組成比にほぼ等しい酸化シリコン(SiO)を含む誘電体膜を有する。また、他の半導体装置は、シリコン層上に形成された、理想的な組成比にほぼ等しい窒化シリコン(Si)を含む誘電体膜を有する。また、さらに他の半導体装置は、シリコン層上に形成された、理想的な組成比にほぼ等しい酸化シリコン(SiO)または窒化シリコン(Si)を備える酸窒化シリコンを含む誘電体膜を有する。
これにより、結晶構造上の欠陥の極めて少ない酸化シリコン、窒化シリコンまたは酸窒化シリコンを含む誘電体膜を有する半導体装置とすることができ、半導体装置の信頼性および電気的特性を向上させることができる。
前記誘電体膜を、ゲート絶縁層の厚さ方向に関して該ゲート絶縁層の一部をなすことにより、前記ゲート絶縁層と前記シリコン層との間の界面特性が向上し、ゲート絶縁層としての機能を向上することができる。
前記誘電体膜を、ガラス基板またはプラスチック基板上の少なくとも一部に直接または間接的に形成されたシリコン層上の少なくとも一部に形成することによれば、耐熱性の低いガラス基板またはプラスチック基板について誘電体膜を形成することができる。
前記半導体装置のプラスチック基板として、前記した樹脂を用いることにより、可撓性を有する基板について誘電体膜を形成することができる。
本発明に係る半導体装置を製造する方法によれば、前記シリコン層の表面は、前記したと同様に、前記プラズマにさらされ、理想的な組成比にほぼ等しい組成比を有する、シリコンの例えば酸化物、窒化物あるいは酸窒化物を含む誘電体膜を有する半導体装置を形成することができる。
このように結晶構造上の欠陥の極めて少ない、理想的な組成比に極めて近いまたは等しい組成比を有する、シリコンの例えば酸化物あるいは窒化物を含む誘電体膜とすることができるので、誘電体膜の品質を向上させることができる。したがって、半導体装置の信頼性および電気的特性を向上させることができる。
前記気体を、酸素分子、窒素分子またはアンモニア分子からなるものとすることにより、前記したと同様の酸化シリコンや窒化シリコンあるいは酸化シリコンまたは窒化シリコンを備える酸窒化シリコンを含む誘電体膜を有する半導体装置を形成することができる。
前記気体を、さらに、希ガス元素からなる気体を含ものとし、前記希ガス元素からなる気体の分圧を全圧力の90%以上とする。または、前記希ガス元素を、アルゴン、キセノンまたはクリプトンとする。または、前記気体を酸素分子とし、前記希ガス元素をキセノンとし、前記プラズマから生じる光のエネルギーを8.8eV以下とする。これにより、より電子や正孔の捕獲による特性変化が無い誘電体膜を有する半導体装置を形成することができる。
前記プラズマを生じさせるための電源周波数を2.45GHz以上とすることにより、前記プラズマを安価に効率よく生じさせることができる。
前記ガラス基板またはプラスチック基板を90℃以上400℃以下に加熱することにより、前記と同様の耐熱性の小さい基板を用いることができる。
前記誘電体膜を、ゲート絶縁層の厚さ方向に関して該ゲート絶縁層の一部をなすことにより、前記したと同様にゲート絶縁層としての機能を向上することができる。
本発明の実施例を詳細に説明する前に概要について述べる。
本発明に係る、シリコン層に誘電体膜を形成する方法にあっては、酸素または窒素からなる気体を励起して3×1011個cm−3以上の電子密度を有するプラズマを生じさせる。これにより、酸素または窒素の原子密度が2×1013個cm−3以上の原子状気体(例えばイオンのような電離状態の気体)が発生する。このようなプラズマ環境下で、酸化シリコンまたは窒化シリコンからなる誘電体例えば誘電体膜が形成される。これにより、400℃以下、さらには200℃以下においても良好な品質を有する誘電体膜を高速に形成することができる。
上記気体に代えて、希ガス元素を含む気体を励起して3×1011個cm−3以上の電子密度を有するプラズマを生じさせ、このプラズマ中に酸素または窒素からなる気体を導入することにより、酸素または窒素の原子密度が2×1013個cm−3以上の原子状気体(例えばイオンのような電離状態の気体)を発生させるものであってもよい。この場合にも、400℃以下、さらには200℃以下においても良好な品質を有する誘電体膜を高速に形成することができる。
このように、プラズマを生じさせるための気体として希ガス元素からなる気体を用い、これに酸素または窒素を混合することによってプラズマの電子密度が増加し、気体を構成する分子の分解効率が増加する。特に希ガスの混合比を90%以上にすると前記電子密度が急激に増加し、より一層効果的である。
プラズマを生じさせるための電源周波数を増加させると電源電力が同じであってもプラズマの電子密度が増加し、気体を構成する分子の分解効率が増加する。
誘電体膜の形成において、基板を90℃以上の温度で加熱した状態で形成された誘電体膜内の構成元素の組成比をX線光電子分光法(X−ray Photoelectron Spectroscopy、以下「XPS」という。)により求めると、酸化シリコンにおけるシリコンと酸素との組成比が1:1.94より優れ、また、窒化シリコンにおけるシリコンと窒素との組成比が3:3.84より優れる分析結果が得られた。これらを用いた電子デバイス例えば薄膜トランジスタのような半導体装置は、従来の半導体装置よりも界面準位やリーク電流等についての電気的特性が向上し、また、電気的特性が経時的に変化することがないので信頼性も向上する。
実施例1
誘電体例えば誘電体膜の形成のためのプラズマ処理装置、例えば図1に示すようなプラズマ処理装置10を用いることができる。図示の装置10は、プラズマ発生のために、マイクロ波発生用の電源装置12と、マイクロ波の周波数と電力とを調整するチューナ14とを備える。即ち、電源装置12の出力端には導波管16の一端側が接続され、この導波管16の中間部にはチューナ14が接続されている。導波管16の他端側には同軸ケーブル18の一端側が接続され、この同軸ケーブル18の他端側には反応室22内にマイクロ波電力を均一に出力するためのラジアルスロットアンテナ20が接続されている。ラジアルスロットアンテナ20は、同軸ケーブル18の接続部を中心軸として多数のスリットを有し、被処理基板24の大きさにほぼ等しいか、被処理基板24以上の大きさを有する。
他方、ラジアルスロットアンテナ20の対向面には、上記マイクロ波を透過する材料の例えば石英窓26が設けられる。この石英窓26は、反応室22を形成するためのたとえば気密容器21の上蓋に気密に取り着けられている。気密容器21の側壁面には、反応気体を導入するためのガス導入管23が被処理基板24より上方位置に設けられ、処理済みの排気ガスを排気するための排気管27が被処理基板24より下方に設けられている。
ガス導入管23は、反応ガスボンベ(図示せず)に配管により接続されている。
排気管27は、排気ポンプ(図示せず)に配管により接続されている。この排気ポンプによる排気量を制御することにより反応室22内の圧力を所望する圧力値に調整できるように構成されている。さらに、気密容器21の側壁面には、反応室22内に発生するプラズマの電子密度や発光分析するためのプローブを気密に挿入可能なポート32が設けられている。
さらに、気密容器21の側壁面には、被処理基板24を搬入・出する際に開閉するゲートバルブ(図示せず)が設けられている。反応室22の底部には、搬入された被処理基板24を載置するための支持板28が設けられ、この支持板28は、中心軸に相当する裏面に支持軸が設けられ、この支持軸は駆動装置30に接続されている。
駆動装置30は、支持板28を上下動させる機能が備えられている。上下動は、被処理基板24の受け渡し時およびプラズマ酸化処理する際石英窓26と被処理基板24との間の距離を設定するときに上下動される。このようにして表面波プラズマ型のプラズマ発生装置10が構成されている。
被処理基板24は、表面にシリコン層25が形成された被処理体である。被処理基板24は、例えばガラス基板や、プラスチック基板である。
チューナ14で周波数および電力を調整されたマイクロ波が、導波管16内の同軸ケーブル18を通って、大きさ例えば264mmの外径を有するラジアルラインスロットアンテナ(以下「RLSA」という。)20に供給される。ラジアルラインスロットアンテナ20に供給されたマイクロ波は、石英窓26を介して反応室22内に伝播され、ガス導入管23から供給された処理ガスを励起する。その結果、所定の真空度状態にある反応室22内にプラズマが発生する。このプラズマは、表面波プラズマと言われる高電子密度の状態になっているのを確認した。少なくとも一部にシリコン層が形成された基板24が、装置10の石英窓26から例えば54mmの距離をおいて上記シリコン層を石英窓26に対向させて、反応室内22の支持板28に配置されている。
窓状の分析用ポート32は、基板24と石英窓26との間の間隔と同じく、石英窓26から54mmの距離だけ離されて設けられており、ポート32は、ラングミュウアプローブによる電子密度測定および発光分析に用いられる。これにより、基板24上に相当する電子密度測定および発光分析結果を得ることができる。
前記酸化シリコンからなる膜である酸化シリコン膜の膜厚は、基板24を真空を破らずに測定容器に移動して、インサイチュウエリプソメータで測定する。
実施例1においては、基板24として、P型(100)のSi単結晶ウエハ基板を用いた。まず、反応室22内の真空排気処理後、反応室22内に酸素およびクリプトン(以下「Kr」という。)の気体分子を反応室22内の気体圧力が100Paになるまで導入し、基板24を300℃の温度で加熱した状態で2.45GHzの周波数で1000Wの電力を有するマイクロ波を反応室22内に供給することにより、基板24に形成されたシリコン層25に酸化処理を施した。この酸化処理は、反応室22内に発生した電子密度の高い例えば3×1011個cm-3以上の表面波プラズマによりシリコン層25が酸化された。前記シリコン層25に施した酸化処理時間は4分間である。このシリコン層25の酸化処理によってシリコン層25の表面に形成されたシリコン酸化膜の厚さを測定した。
さらに、Krと酸素(O)との混合気体からなる電子密度が例えば3×1011個cm-3以上の表面波プラズマ中でシリコン層25の酸化処理を行い、シリコン層25の表面に形成された酸化シリコン膜の厚さを測定した。Krと酸素との気体混合比を種々に変えたときのシリコン層25の表面に形成された酸化シリコン膜の厚さをグラフとして図2に示す。図2に示すように、Krと酸素との混合気体におけるKrの気体の分圧が約90%以上の表面波プラズマ中で形成された酸化シリコン膜が最も厚いことがわかる。
次に、マイクロ波についての周波数および電力を前記したと同様の条件に設定し、酸素気体の圧力が100%である環境(すなわち酸素のみの環境)、および気体分圧に関してKr/Oが97%/3%である環境からなる、異なる2つの環境下でそれぞれ生じさせたプラズマ内で、前記基板24の表面に形成されたSi層25を90℃から350℃の範囲の種々の温度で加熱した状態でシリコン層25を酸化させて形成した4nmの厚さを有する酸化シリコン膜の、シリコンと酸素との組成比を測定した。
シリコンと酸素との組成比の測定に用いた分析方法は、X線光電子分光法(X−ray Photoelectron Spectroscopy、以下「XPS」という。)である。分析結果をグラフとして図3に示す。
前記Kr/Oが97%/3%である表面波プラズマ中で酸化してシリコン層25の表面に形成された酸化シリコンについては、二酸化シリコン(SiO)におけるシリコンと酸素との化学量論的組成比が1:2であるところ、実際に形成された酸化シリコンSiOにおけるXの値は、基板24の加熱温度が約350℃であるとき約1.98であり、この値は化学量論的組成比に極めて近い。すなわち、この値は、SiOとして結晶構造上の欠陥が非常に少ない酸化シリコン膜が得られたことを示す。また、基板24の加熱温度が約90℃であるときにおいても、Xの値が約1.94であり、この値もまた化学量論的組成比に近く、このときの酸化シリコン膜の組成が良好であることを示している。
前記酸素のみの表面波プラズマ中で酸化してシリコン層25の表面に形成された酸化シリコンについても、基板24の加熱温度が約90℃〜約350℃において、前記Xの値が約1.91〜約1.94であった。図3に示すようにKr/Oが97%/3%である表面波プラズマ中で酸化処理した場合は、Oが100%の表面波プラズマ中で酸化処理した場合よりXの値が2.00に近くSiOとして膜の組成が良好な酸化シリコン膜が得られる。
この原因を解析するため、アクチノメトリー法として知られている方法で酸素の原子密度(単位は任意単位a.u.(arbitrary unit)である。)を測定した。Ar気体を分圧として1%になる量だけ前記気体に加え、酸素原子の926nmの発光とArの750nmの発光との2つの光の強度比から、酸素原子の相対密度を求めた。この結果をグラフとして図4に示す。図4からわかるように、KrとOとの混合気体におけるKrの分圧が90%以上で酸素原子が急激に増加し、酸化シリコン膜の膜厚変化の傾向(図2を参照。)と一致している。また、Kr/Oが90%/10%の場合について、出現質量分析法により酸素原子密度を測定した。この方法によれば、測定に時間を要するが、原子について前記した相対原子密度ではなく、絶対原子密度を測定することができる。前記酸素原子の絶対原子密度を測定した結果、2×1013個cm−3の値が得られた。
このような傾向の一致に関し、酸素原子密度について数値解析した結果をグラフとして図5に示す。酸素気体分子と電子との衝突による酸素原子の生成(生成反応1、白四角印(□)で示す。)はO分圧の減少と共に、直線的に減少する。また、酸素気体分子とKr気体分子との衝突による酸素原子の生成(生成反応2、黒四角印(■)で示す。)は、Kr/Oが50%/50%であるとき最も多く、Krの増加と共に減少する。生成反応1および2は、以下の式で示される。
Figure 2004343031
これらの生成反応に関する分析のために、プラズマの電子密度をラングミュアプローブで測定した。この結果をグラフとして図6に示す。図6からわかるように、KrとOとの混合気体におけるKrの分圧が90%以上になるとプラズマの電子密度が急激に増加する。また、プラズマの電子密度が3×1011個cm−3以上のときの酸素原子密度を測定した結果、酸素原子密度は2×1013個cm−3以上であった。また、Krのみの気体環境下でのプラズマの電子密度は高く、このプラズマ内に酸素の気体を少しずつ導入すると、酸素原子が生じ、プラズマの電子密度が低下することが発見された。
図6に示すプラズマの電子密度の測定結果の値と図5に示す数値解析による計算値とより、図7に示すグラフが得られる。プラズマの電子密度の増加が酸素原子密度の増加に非常に影響していることが判る。酸化反応の理論によると、酸素原子が酸化により生成された酸化シリコン膜中を拡散する、いわゆる拡散律速の状態では酸化シリコン膜の厚さは、図8に示すように、酸素原子数の平方根で示される。図8に示すように、数値解析の値が、酸化シリコン膜の厚さの測定値とよく一致することが判る。
このように、3×1011個cm−3の電子密度を有するプラズマ内においては、酸素原子密度が2×1013個cm−3以上になることが見いだされた。
シリコンについてのプラズマ酸化膜の特性を解析するため、プラズマ酸化膜のの赤外線吸収スペクトラムを測定した。図11に、クリプトンの、クリプトン・酸素の混合気体に対する比γ(すなわち、γ=Kr/(Kr+O)である。)について、γ=0(%)におけるプラズマ酸化膜の赤外線吸収スペクトラムを種々の基板温度で測定した結果を示す。同様に、図12に、γ=97(%)において種々の基板温度で作成したプラズマ酸化膜の赤外線吸収スペクトラムの結果を示す。測定に用いた試料のプラズマ酸化膜の厚さは5〜8nmである。図11に示すように、γ=0(%)であるOプラズマを用いたときは、得られた酸化シリコン膜についてのTOフォノン・モードのピーク波数は、基板温度を、350℃、300℃、200℃と低下させていくと、各々1069cm−1、1066cm−1、1064cm−1と低下していく。図12に示すように、γ=97(%)であるKr/Oプラズマを用いたときは、得られた酸化シリコン膜についてのTOフォノン・モードのピーク波数は、ほぼ一定の値(図示の例では1070cm−1)であり、少なくとも図示の温度範囲では基板温度に依存しない。TOフォノン・モードのピーク波数は、図12に示すように、950℃における熱酸化シリコン膜のピーク波数とほぼ同じである。このことは、Kr/Oプラズマを用いると、低温でも良好な酸化膜が得られることを示している。
実施例2
図1に示すプラズマ処理装置10を使用してプラズマ酸化法により、気体の分圧についてKr/Oが97%/3%である表面波プラズマ中で基板24の表面に設けられているシリコン層25を酸化してシリコン層25の表面に、4nmの厚さの酸化シリコン膜41を形成した後、この酸化シリコン膜41上に50nmの酸化シリコン膜(SiO)42をテトラエチルオルトシリケート(tetra ethyl ortho silicate、以下「TEOS」という。)とOとの混合気体で、周波数帯としてVHF帯域を用いる化学気相成長装置(VHF−CVD装置)を用いて、プラズマ励起化学気相成長(PECVD)法により形成した。この酸化シリコン膜42にアルミニウム電極を形成してキャパシターを作製し、容量電圧特性(C−V特性)より界面準位密度を測定した。
その測定結果を図9にグラフとして示す。界面準位密度は、4×1010cm−2eV−1であった。この値は、CVD法で直接酸化シリコン膜42を形成した場合における値1.4×1011cm−2eV−1より小さい。界面特性が改善された。次に、150℃の環境温度下でキャパシターに正および負の3MV/cmの直流電圧を30分間印加することにより信頼性試験を行った。特に負の電位を印加したとき、フラットバンド電圧が変化した。前記3×1011個cm−3以上の電子密度を有するプラズマにより形成された4nmの酸化シリコン膜41を有する場合のフラットバンド電圧の変化は−1.8Vから−1.4Vであり、この変化量は、前記プラズマによる酸化シリコン膜41を有しない場合のフラットバンド電圧の−2.5Vから−1.4Vの変化量と比べて小さく、信頼性が改善された。
実施例3
前記した希ガスを用いずに酸素のみのプラズマ中でシリコンを酸化させ、酸化シリコン膜を形成した。
実施例1と同様に、図1に示すプラズマ処理装置10を使用し、反応室22内の真空排気処理後、反応室22内に酸素の気体分子を反応室22内の気体圧力が例えば40Paになるまで導入し、基板24を300℃の温度で加熱した状態で2.45GHzの周波数で3000Wの電力を有するマイクロ波を反応室22内に供給することにより、3×1011個cm−3の電子密度を有するプラズマを生じさせ、基板24の表面に形成されているシリコン層25に酸化処理を施した。前記シリコンの酸化処理時間は4分間であった。
このシリコンの酸化処理によってシリコンに形成された酸化シリコン膜の組成を測定した。シリコンと酸素との組成比は1:1.94であった。この酸化シリコン膜は、膜組成が優れた誘電体である。
実施例4
希ガスを用いず電源周波数を上昇させてプラズマの電子密度を増加させた。実施例1と同様に、図1に示すプラズマ処理装置10を使用し、反応室22内の真空排気後、反応室22内に酸素ガスを反応室22内の気体圧力が例えば40Paになるまで導入し、基板を300℃の温度で加熱した状態で電源周波数を2.45GHzから10GHzの周波数に上昇させ1000Wの電力とを有するマイクロ波を反応室22内に供給することにより、3×1011個cm−3の電子密度を有するプラズマを生じさせ、基板24の表面に形成されているシリコン層25に酸化処理を施した。前記シリコンの酸化処理時間は4分間であった。
このシリコンの酸化処理によって形成された酸化シリコン膜のシリコンと酸素との組成比は1:1.94であった。
実施例5
窒化シリコン膜を形成する場合の実施例である。図1に示すプラズマ処理装置10を使用し、2.45GHzの電源周波数を用い、混合気体としてArの混合比率をAr/(Ar+N)=95%、気体圧力を80Paとし、反応室22へのマイクロ波供給電力として1000Wの電力を供給して表面波プラズマを発生させてプラズマ処理することによりシリコン層25の表面に窒化シリコン膜を形成した。このシリコンの窒化処理によって窒化シリコン膜のシリコンと窒素との組成比は3:3.84であった。
実施例6
酸化シリコン膜について、酸化温度とリーク電流密度との関係を調べた。図13は、純粋酸素プラズマによる酸化シリコン膜およびKr混合酸素(Kr=97%)プラズマによる酸化シリコン膜についての、酸化温度とリーク電流密度(2MV/cm印加時の電流密度)との関係を示すグラフである。酸化シリコン膜の厚さは4nmである。Kr混合酸素プラズマによる酸化シリコン膜では、酸化温度が350℃から200℃に低下したとき、リーク電流密度は1.5×10−9A/cm以下と小さく、また、ほとんど変化しなかった。一方、純粋酸素プラズマによる酸化シリコン膜では、リーク電流密度は、温度が低くなるにつれて増加した。上記実施例では、表面波プラズマ状態で述べたが、これに限定されるものではない。
積層する膜に種々の組合せが可能である。実施例2の場合は、シリコン表面を酸素プラズマで酸化後、PECVD法で酸化シリコン膜を成膜している。この他、シリコン表面を窒素(N)プラズマで窒化後、PECVD法で窒化シリコン膜を成膜することも可能である。
前記誘電体膜に代えて、シリコンの酸化物と窒化物とを備える酸窒化シリコン膜を含む誘電体膜としても、理想的な組成比を有する酸化シリコンまたは窒化シリコンを備えるシリコン酸窒化膜を含む誘電体膜とすることができる。即ち、実施例1の方法によりプラズマ酸化を行いSiO層を形成し、このSiO層に対して実施例5の方法によりプラズマ窒化を行いSiを形成した誘電体を得ることができる。この形成順序は、逆にしてもよい。
前記基板はガラス基板またはプラスチック基板である。あるいは、前記ガラス基板またはプラスチック基板上の少なくとも一部に直接または間接的にシリコン層またはシリコン化合物層が形成され、前記誘電体膜は前記シリコン層またはシリコン化合物層上の少なくとも一部に形成されるものであってもよい。
前記プラスチック基板として、ポリイミド(Polyimide)樹脂(最高温度275℃)、ポリエーテルエーテルケトン(Polyetheretherketone)樹脂(以下「PEEK」という。最高温度250℃)、ポリエーテルスルフォン(Polyethersulphone)樹脂(以下「PES」という。最高温度230℃)、ポリエーテルイミド(Polyetherimide)樹脂(以下「PEI」という。最高温度200℃)、ポリエチレンナフタレート(Polyethylenenaphthalate)樹脂(以下「PEN」という。最高温度150℃)、または、ポリエチレンテレフタレート(Polyethylenetelephthalate)樹脂(以下「PET」という。)のようなポリエステル(Polyester)樹脂(最高温度120℃)からなるものを用いることができる。
前記ガラス基板を用いた場合には、製造工程における環境温度および前記ガラス基板に加えられる温度として、一般に約600℃の最高温度を採用することができる。また、前記プラスチック基板を用いた場合には、製造工程における環境温度および前記プラスチック基板に加えられる温度として、前記した各樹脂についてそれぞれの前記最高温度を採用することができる、
前記した実施例において、例えば前記シリコンの全部を、透明性を有する膜である酸化シリコン膜に変えることにより、レンズのコーティング層に用いることができる。前記酸化シリコン膜について、前記したようにシリコンと酸素との組成比は理想的な組成比であるので、レンズのコーティング層における光学的特性、例えば屈折率が優れたものとなる。
実施例7
Kr/Oが97%/3%であるプラズマ中で基板24の表面に設けられているシリコン層25をプラズマ酸化して形成された酸化シリコン膜にプラズマ窒化を行って酸窒化シリコン膜即ち前記した誘電体膜を半導体素子の絶縁層例えば薄膜トランジスタ(以下「TFT」という。)のゲート絶縁層とすることにより、半導体装置におけるリーク電流および界面準位が改善され、半導体装置の電気的特性が向上した。また、組成比について少なくともSi:O=1:1.94の酸化シリコンまたはSi:N=3:3.84の窒化シリコンを含む酸窒化シリコン膜を有するゲート絶縁層とすることにより、誘電率が高くなることによりTFTの初期の電気的特性およびその電気的特性が経時的に保たれ、信頼性が改善された。
実施例8
基板としてポリイミド樹脂からなる基板を用いて薄膜トランジスタ(以下「TFT」という。)を作製した例を、図10を参照して説明する。図10に示す例においては、ポリイミド樹脂からなる基板101は、その両面に、シリコンのレーザ結晶化時の耐熱性向上と前記樹脂からのガス放出の防止とのために、それぞれ200nmの厚さを有する酸化シリコン層(図示せず)が蒸着法またはスパッタ法により形成されている。
半導体装置の製造に際し、まず、図10(a)に示すように、基板101上に下地絶縁層102と非晶質シリコン層103とをこの順に形成後、非晶質シリコン層103に脱水素処理を施す。図10(b)に示すように、ガラス基板101を矢印105の方向に走査させながら非晶質シリコン層103表面の広い範囲にレーザ光を照射する。レーザ光が照射された範囲の非晶質シリコン層103は、図10(c)に示すように、多結晶シリコン層106に結晶化される。
多結晶シリコン層106の予め定められた領域を部分的に除去後、図10(d)および(e)に示すように、多結晶シリコン層106上にゲート絶縁層107とゲート電極110とを形成後、ゲート電極110をマスクにして多結晶シリコン層106の一部にn型またはp型の不純物をゲート絶縁層107を通して注入し、多結晶シリコン層106の一部にソース領域108およびドレイン領域109を形成する。ゲート絶縁層107は、実施例2に説明したと同様に、Kr/Oが97%/3%であるプラズマ中で基板24の表面に設けられているシリコン層25を酸化して、シリコン層25上に4nmの厚さの酸化シリコン膜41を形成した後、この酸化シリコン膜41上に、TEOSとOとの混合気体のプラズマ雰囲気中で50nmの酸化シリコン膜(SiO)42を、VHF−CVD装置を用いて形成した。
次に、図10(f)を参照するに、レーザ光照射によりソース領域108およびドレイン領域109内の不純物の活性化を行った後、層間絶縁層111を形成し、ソース領域108およびドレイン領域109の各領域の上方に位置するゲート絶縁層107および層間絶縁層111の部分にコンタクトホールを形成し、ソース領域108およびドレイン領域109との電気的な接続のためのソース電極112およびドレイン電極113を形成し、電気的信号の伝達のための金属配線114を形成する。
これにより、ソース領域108とドレイン領域109との間のチャネル領域115を流れる電流がゲート電極110への印加電圧すなわちゲート電圧によって制御される多結晶シリコン薄膜トランジスタが得られる。
電子の移動度について、前記3×1011個cm−3以上の電子密度を有するプラズマにより形成された酸化シリコン膜を有しない場合には50cm/(V・s)であるのに対し、前記酸化シリコン膜を有する場合は80cm/(V・s)であり、電子の移動度が向上した。また、信頼性試験を、ソース電位、ドレイン電位およびゲート電位をそれぞれ0V、5Vおよび5Vとして2時間行った。TFT特性のしきい値電圧の変化量が、前記プラズマによる酸化シリコン膜を有しない場合に2.0Vであるのに対し、前記プラズマによる酸化シリコン膜を有する場合には1.0Vであり、減少したことが確認された。これは、本発明により、化学量論的に理想に近い組成比を有するシリコンの酸化膜、窒化膜あるいは酸窒化膜を低温環境下で得ることができるからである。前記した例においては、プラスチック基板をポリイミド樹脂からなる基板としたが、これに代えて、ポリエーテルエーテルケトン樹脂、ポリエーテルスルフォン樹脂、ポリエーテルイミド樹脂、ポリエチレンナフタレート樹脂、または、ポリエチレンテレフタレート樹脂のようなポリエステル樹脂からなるものを用いることができる。
本発明に係る誘電体膜の形成方法を実施するために用いることのできるプラズマ発生装置の例を概略的に示す側面図。 本発明に係る誘電体膜およびその形成方法を説明するためのグラフを示す図。 本発明に係る誘電体膜およびその形成方法を説明するためのグラフを示す図。 本発明に係る誘電体膜およびその形成方法を説明するためのグラフを示す図。 本発明に係る誘電体膜およびその形成方法を説明するためのグラフを示す図。 本発明に係る誘電体膜およびその形成方法を説明するためのグラフを示す図。 本発明に係る誘電体膜およびその形成方法を説明するためのグラフを示す図。 本発明に係る誘電体膜およびその形成方法を説明するためのグラフを示す図。 本発明に係る誘電体膜およびその形成方法を説明するためのグラフを示す図。 本発明に係る半導体装置およびその製造方法を説明するための図。 本発明に係る誘電体膜およびその形成方法を説明するためのグラフを示す図。 本発明に係る誘電体膜およびその形成方法を説明するためのグラフを示す図。 本発明に係る誘電体膜およびその形成方法を説明するためのグラフを示す図。
符号の説明
10…プラズマ発生装置、12…電源装置、14…チューナ、16…導波管、18…同軸ケーブル、20…ラジアルラインスロットアンテナ、21…気密容器、22…反応室、23…ガス導入管、24…基板、25…シリコン層、26…石英窓、27…排気管、28…支持板、30…回転駆動装置、32…分析用ポート、10…ガラス基板、102…下地絶縁層、103…非晶質シリコン層、106…多結晶シリコン層、107…ゲート絶縁層、108…ソース領域、109…ドレイン領域、110…ゲート電極、111…層間絶縁層、112…ソース電極、113…ドレイン電極、114…金属配線

Claims (25)

  1. ガラス基板またはプラスチック基板上の少なくとも一部に直接または間接的に形成された誘電体膜であって、この誘電体膜は少なくとも膜厚方向の一部にシリコンと酸素との組成比が(1:1.94)〜(1:2)である酸化シリコンを含む、誘電体膜。
  2. ガラス基板またはプラスチック基板上の少なくとも一部に直接または間接的に形成された誘電体膜であって、この誘電体膜は少なくとも膜厚方向の一部にシリコンと窒素との組成比が(3:3.84)〜(3:4)である窒化シリコンを含む、誘電体膜。
  3. ガラス基板またはプラスチック基板上の少なくとも一部に直接または間接的に形成された誘電体膜であって、この誘電体膜は少なくとも膜厚方向の一部にシリコンと酸素との組成比が(1:1.94)〜(1:2)である酸化シリコンまたはシリコンと窒素との組成比が(3:3.84)〜(3:4)である酸窒化シリコンを含む、誘電体膜。
  4. 前記ガラス基板またはプラスチック基板上の少なくとも一部に直接または間接的にシリコン層またはシリコン化合物層が形成され、前記誘電体膜は前記シリコン層またはシリコン化合物層上の少なくとも一部に形成されている、請求項1から3のいずれか1項に記載の誘電体膜。
  5. 前記プラスチック基板は、ポリイミド樹脂、ポリエーテルエーテルケトン樹脂、ポリエーテルスルフォン樹脂、ポリエーテルイミド樹脂、ポリエチレンナフタレート樹脂またはポリエステル樹脂からなる、請求項1から4のいずれか1項に記載の誘電体膜。
  6. 請求項1から5のいずれか1項に記載の誘電体膜を形成するための方法であって、前記ガラス基板またはプラスチック基板上の少なくとも一部に直接または間接的に形成されたシリコン層を表面に有する基板を準備すること、前記シリコン層の表面を、前記誘電体膜を構成する少なくとも1つの元素からなる気体を励起して形成された3×1011個cm−3以上の電子密度を有するプラズマ中で処理することを含む、誘電体膜の形成方法。
  7. 前記気体は、酸素分子、窒素分子またはアンモニア分子からなる、請求項6に記載の誘電体膜の形成方法。
  8. 前記気体は、さらに、希ガス元素からなる気体を含み、前記希ガス元素からなる気体の分圧が全圧力の90%以上である、請求項6または7に記載の誘電体膜の形成方法。
  9. 前記希ガス元素は、アルゴン、キセノンまたはクリプトンである、請求項8に記載の誘電体膜の形成方法。
  10. 前記気体は酸素分子であり、前記希ガス元素はキセノンであり、前記プラズマから生じる光のエネルギーが8.8eV以下である、請求項6から9のいずれか1項に記載の誘電体膜の形成方法。
  11. 前記プラズマを生じさせるための電源周波数が2.45GHz以上である、請求項6から10のいずれか1項に記載の誘電体膜の形成方法。
  12. 前記ガラス基板またはプラスチック基板は90℃以上400℃以下に加熱されている、請求項6から11のいずれか1項に記載の誘電体膜の形成方法。
  13. ガラス基板またはプラスチック基板上の少なくとも一部に直接または間接的に形成されたシリコン層上の少なくとも一部に形成された誘電体膜であってシリコンと酸素との組成比が(1:1.94)〜(1:2)である酸化シリコンを含む誘電体膜を有する半導体装置。
  14. ガラス基板またはプラスチック基板上の少なくとも一部に直接または間接的に形成されたシリコン層上の少なくとも一部に形成された誘電体膜であってシリコンと窒素との組成比が(3:3.84)〜(3:4)である窒化シリコンを含む誘電体膜を有する半導体装置。
  15. ガラス基板またはプラスチック基板上の少なくとも一部に直接または間接的に形成されたシリコン層上の少なくとも一部に形成された誘電体膜であってシリコンと酸素との組成比が(1:1.94)〜(1:2)である酸化シリコンまたはシリコンと窒素との組成比が(3:3.84)〜(3:4)である窒化シリコンを備える酸窒化シリコンを含む誘電体膜を有する半導体装置。
  16. 前記誘電体膜はゲート絶縁層の厚さ方向に関して該ゲート絶縁層の一部をなす、請求項13から15のいずれか1項に記載の半導体装置。
  17. 前記プラスチック基板は、ポリイミド樹脂、ポリエーテルエーテルケトン樹脂、ポリエーテルスルフォン樹脂、ポリエーテルイミド樹脂、ポリエチレンナフタレート樹脂またはポリエステル樹脂からなる、請求項13から16のいずれか1項に記載の半導体装置。
  18. 請求項13から17のいずれか1項に記載の半導体装置を製造する方法であって、前記ガラス基板またはプラスチック基板の少なくとも一部に直接または間接的に形成されたシリコン層を有する基板を準備すること、前記シリコン層の表面を、前記誘電体膜を構成する少なくとも1つの元素からなる気体を励起して形成された3×1011個cm−3以上の電子密度を有するプラズマ中で処理することを含む、半導体装置の製造方法。
  19. 前記気体は、酸素分子、窒素分子またはアンモニア分子からなる、請求項18に記載の半導体装置の製造方法。
  20. 前記気体は、さらに、希ガス元素からなる気体を含み、前記希ガス元素からなる気体の分圧が全圧力の90%以上である、請求項18または19に記載の半導体装置の製造方法。
  21. 前記希ガス元素は、アルゴン、キセノンまたはクリプトンである、請求項20に記載の半導体装置の製造方法。
  22. 前記気体は酸素分子であり、前記希ガス元素はキセノンであり、前記プラズマから生じる光のエネルギーが8.8eV以下である、請求項20に記載の半導体装置の製造方法。
  23. 前記プラズマを生じさせるための電源周波数が2.45GHz以上である、請求項18から22のいずれか1項に記載の半導体装置の製造方法。
  24. 前記ガラス基板またはプラスチック基板は90℃以上400℃以下に加熱されている、請求項18から23のいずれか1項に記載の半導体装置の製造方法。
  25. 前記誘電体膜は薄膜トランジスタのゲート絶縁層である請求項18から24のいずれか1項に記載の半導体装置の製造方法。
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KR10-2003-0066819A KR100527149B1 (ko) 2002-12-03 2003-09-26 유전체 막 및 그 형성방법, 및 유전체 막을 이용한 반도체장치 및 그 제조방법
CNB2003101143644A CN1312743C (zh) 2002-12-03 2003-11-11 电介体膜及其形成方法,使用其的半导体装置及制造方法
US10/726,870 US20040113227A1 (en) 2002-12-03 2003-12-02 Dielectric film, its formation method, semiconductor device using the dielectric film and its production method
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332634A (ja) * 2005-04-28 2006-12-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2007013133A (ja) * 2005-06-02 2007-01-18 Semiconductor Energy Lab Co Ltd 半導体装置及びその製造方法
JP2007043121A (ja) * 2005-06-30 2007-02-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2007250715A (ja) * 2006-03-15 2007-09-27 Konica Minolta Holdings Inc 半導体デバイスの製造方法
JP2011103370A (ja) * 2009-11-11 2011-05-26 Mitsubishi Electric Corp 薄膜トランジスタおよびその製造方法
US8361845B2 (en) 2005-06-30 2013-01-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2013062456A (ja) * 2011-09-15 2013-04-04 Nippon Hoso Kyokai <Nhk> 薄膜デバイスおよびその製造方法
JP2013214655A (ja) * 2012-04-03 2013-10-17 Nippon Telegr & Teleph Corp <Ntt> 光半導体素子

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7763327B2 (en) * 1996-04-22 2010-07-27 Micron Technology, Inc. Methods using ozone for CVD deposited films
US7273638B2 (en) * 2003-01-07 2007-09-25 International Business Machines Corp. High density plasma oxidation
US7282438B1 (en) 2004-06-15 2007-10-16 Novellus Systems, Inc. Low-k SiC copper diffusion barrier films
EP1786030A4 (en) * 2004-08-31 2011-06-29 Tokyo Electron Ltd SILICON OXIDE FILM PRODUCTION METHOD, METHOD FOR PRODUCING SEMICONDUCTOR COMPONENTS AND COMPUTER MEMORY MEDIUM
JP4028538B2 (ja) * 2004-09-10 2007-12-26 株式会社東芝 半導体装置の製造方法およびその製造装置
JP2006135161A (ja) * 2004-11-08 2006-05-25 Canon Inc 絶縁膜の形成方法及び装置
KR100648632B1 (ko) * 2005-01-25 2006-11-23 삼성전자주식회사 높은 유전율을 갖는 유전체 구조물의 제조 방법 및 이를 포함하는 반도체 소자의 제조 방법
US8129290B2 (en) * 2005-05-26 2012-03-06 Applied Materials, Inc. Method to increase tensile stress of silicon nitride films using a post PECVD deposition UV cure
US8138104B2 (en) * 2005-05-26 2012-03-20 Applied Materials, Inc. Method to increase silicon nitride tensile stress using nitrogen plasma in-situ treatment and ex-situ UV cure
JP4897948B2 (ja) * 2005-09-02 2012-03-14 古河電気工業株式会社 半導体素子
WO2007058329A1 (en) * 2005-11-15 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7932138B2 (en) * 2007-12-28 2011-04-26 Viatron Technologies Inc. Method for manufacturing thin film transistor
JP2010192755A (ja) * 2009-02-19 2010-09-02 Tokyo Electron Ltd シリコン酸化膜の成膜方法および半導体装置の製造方法
JPWO2011033987A1 (ja) * 2009-09-17 2013-02-14 東京エレクトロン株式会社 成膜方法、半導体素子の製造方法、絶縁膜および半導体素子
WO2012147680A1 (ja) * 2011-04-25 2012-11-01 東京エレクトロン株式会社 成膜方法
CN102260857B (zh) * 2011-07-25 2013-02-06 润峰电力有限公司 一种晶硅表面镀膜及其制备方法
JP2013179106A (ja) * 2012-02-28 2013-09-09 Hitachi Ltd Mimキャパシタを有する半導体装置
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US8975625B2 (en) * 2013-05-14 2015-03-10 Applied Materials, Inc. TFT with insert in passivation layer or etch stop layer
KR102250116B1 (ko) 2020-08-20 2021-05-11 쿠팡 주식회사 보냉 포장박스

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5274602A (en) * 1991-10-22 1993-12-28 Florida Atlantic University Large capacity solid-state memory
JPH11279773A (ja) * 1998-03-27 1999-10-12 Tomoo Ueno 成膜方法
JP3698390B2 (ja) * 1998-07-29 2005-09-21 パイオニア株式会社 電子放出表示装置及び電子放出装置
US6018187A (en) * 1998-10-19 2000-01-25 Hewlett-Packard Cmpany Elevated pin diode active pixel sensor including a unique interconnection structure
US6218314B1 (en) * 1999-04-01 2001-04-17 Taiwan Semiconductor Manufacturing Company Silicon dioxide-oxynitride continuity film as a passivation film
JP2001109014A (ja) * 1999-10-05 2001-04-20 Hitachi Ltd アクティブマトリクス型液晶表示装置
JP2001110802A (ja) * 1999-10-06 2001-04-20 Matsushita Electric Ind Co Ltd 絶縁膜の形成方法
US6288435B1 (en) * 1999-12-28 2001-09-11 Xerox Corporation Continuous amorphous silicon layer sensors using doped poly-silicon back contact
US6613695B2 (en) * 2000-11-24 2003-09-02 Asm America, Inc. Surface preparation prior to deposition
JP2004527124A (ja) * 2001-04-10 2004-09-02 サーノフ コーポレイション 有機薄膜トランジスタを使用する高性能アクティブマトリクスピクセルを提供する方法及び装置
TW588570B (en) * 2001-06-18 2004-05-21 Semiconductor Energy Lab Light emitting device and method of fabricating the same

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332634A (ja) * 2005-04-28 2006-12-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2007013133A (ja) * 2005-06-02 2007-01-18 Semiconductor Energy Lab Co Ltd 半導体装置及びその製造方法
JP4679437B2 (ja) * 2005-06-02 2011-04-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2007043121A (ja) * 2005-06-30 2007-02-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US8361845B2 (en) 2005-06-30 2013-01-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101524076B1 (ko) * 2005-06-30 2015-05-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
JP2007250715A (ja) * 2006-03-15 2007-09-27 Konica Minolta Holdings Inc 半導体デバイスの製造方法
JP2011103370A (ja) * 2009-11-11 2011-05-26 Mitsubishi Electric Corp 薄膜トランジスタおよびその製造方法
JP2013062456A (ja) * 2011-09-15 2013-04-04 Nippon Hoso Kyokai <Nhk> 薄膜デバイスおよびその製造方法
JP2013214655A (ja) * 2012-04-03 2013-10-17 Nippon Telegr & Teleph Corp <Ntt> 光半導体素子

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