JP2004341144A - 画像表示装置 - Google Patents

Abstract

【課題】高画質画像表示が可能であり、かつ低コスト化に好適な画像表示装置を提供すること。
【解決手段】発光状態／非発光状態を制御するための発光状態制御手段と、発光状態選択時において、各画素に対して信号線を介して一定電圧を供給するための一定電圧供給手段を有すること。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は高画質画像表示装置に係り、特に低コスト化に好適な画像表示装置に関する。
【０００２】
【従来の技術】
以下に図１８、図１９を用いて、従来の技術に関して説明する。
図１８は従来の技術を用いた、発光表示デバイスの画素構成図である。発光表示デバイスの表示領域内には画素がマトリクス状に設けられているが、図１８には図面の簡略化のために１画素のみを記載してある。各画素１１０には発光素子としての有機ＥＬ（Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏ−ｌｕｍｉｎｅｓｃｅｎｔ）素子１０１が設けられており、有機ＥＬ素子１０１のカソード端は共通接地に接続されている。またアノード端はＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）スイッチ１０７と駆動ＴＦＴ（Ｔｈｉｎ−Ｆｉｌｍ−Ｔｒａｎｓｉｓｔｏｒ） １０２のチャネルを介して電源線１０９に接続されている。また駆動ＴＦＴ １０２のゲートは書込み容量１０４と書込みスイッチ１０３を介して信号線１０８に接続されており、駆動ＴＦＴ １０２のソース端子とゲート端子間には記憶容量１０５が、駆動ＴＦＴ １０２のドレイン端子とゲート端子間にはリセットスイッチ１０６が設けられている。なおここでＯＬＥＤスイッチ１０７、書込みスイッチ１０３、リセットスイッチ１０６は表示領域端に設けられた走査回路によって走査される。
【０００３】
次に図１９を用いて、先の図１８に示した画素の動作について述べる。
図１９は従来例における画素１１０の動作タイミングチャートであり、当該画素１１０が走査回路によって選択され、表示信号が書込まれる際の、信号線１０８、リセットスイッチ１０６、ＯＬＥＤスイッチ１０７、書込みスイッチ１０３の動作を表している。なおリセットスイッチ１０６、ＯＬＥＤスイッチ１０７、書込みスイッチ１０３の駆動タイミング波形は、上をスイッチがオフの状態、下をスイッチがオンの状態として示した。画素１１０への表示信号電圧の書込み時には、始めにｔ０で書込みスイッチ１０３がオンとなって書込み容量１０４の一端に基準レベルの信号電圧Ｖ０が印加されると、続いてｔ１でリセットスイッチ１０６がオン状態になる。これにより駆動ＴＦＴ１０２はゲートとドレインが接続されたダイオード接続になり、前のフィールドで記憶容量１０５に記憶されていた駆動ＴＦＴ１０２のゲート電圧はクリアされる。次にｔ２で ＯＬＥＤスイッチ１０７がオフすると、駆動ＴＦＴ１０２のゲート電圧が電源線１０９に印加されている電源電圧よりもしきい値電圧Ｖｔｈだけ低い電圧まで上昇した時点で、駆動ＴＦＴ１０２を流れる電流は停止する。従ってこの状態で安定した後にｔ３でリセットスイッチ１０６がオフすると、駆動ＴＦＴ１０２のゲート電圧は電源線１０９に印加されている電源電圧よりもしきい値電圧Ｖｔｈだけ低い電圧で固定される。次にｔ４で信号線１０８の電圧がＶｓに変化すると、駆動ＴＦＴ１０２のゲート電圧は先のリセット電圧に対して、（Ｖｓ−Ｖ０）に書込み容量１０４と記憶容量１０５の分圧比を掛けた値だけシフトし、次にｔ５で書込みスイッチ１０３がオフした時点で、この電圧は記憶容量１０５に記憶される。以上で画素１１０への表示信号電圧の書込みは終了し、この後ｔ６で信号線１０８の電圧が基準レベルの信号電圧Ｖ０に戻り、ｔ７でＯＬＥＤスイッチ１０７が再度オンすると、ゲート端子に信号電圧が入力された駆動ＴＦＴ１０２の駆動電流によって、有機ＥＬ素子１０１は発光駆動される。以上により、画素毎に存在する駆動ＴＦＴ１０２のしきい値電圧Ｖｔｈのばらつきをキャンセルしつつ、（Ｖｓ−Ｖ０）なる信号電圧に対応したＯＬＥＤ発光を得ることができる。
【非特許文献１】
Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ， ＳＩＤ ９８， ｐｐ．１１−１４
このような従来技術については、例えば非特許文献１等に詳しく記載されている。
【０００４】
【発明が解決しようとする課題】
一般にＯＬＥＤの駆動ＴＦＴ１０２には多結晶Ｓｉ−ＴＦＴが用いられているが、単結晶Ｓｉトランジスタと比較して多結晶Ｓｉ−ＴＦＴは特性のばらつきが大きい。特に多結晶Ｓｉ−ＴＦＴはしきい値電圧Ｖｔｈのばらつきが大きいが、上記従来技術はそれが表示画像中に固定パタンとして現われてしまうという問題点に対して、解決方法を提示したものである。
【０００５】
しかしながら本従来例では上記しきい値電圧Ｖｔｈのばらつきをキャンセルするために、各画素毎に駆動ＴＦＴ１０２に加えてリセットスイッチ１０６、ＯＬＥＤスイッチ１０７、書込みスイッチ１０３からなる合計４個のトランジスタと、書込み容量１０４、記憶容量１０５からなる合計２個の容量が必要である。従来例においてはこのように一画素あたりの構成素子数が多くなった結果、発光表示デバイスの歩留りが低下し、コストの上昇を招くという問題点があった。トランジスタのゲート絶縁膜及び容量間の絶縁膜における電流リークは、発光表示デバイスに対する点欠陥や、場合によっては線欠陥を生じるからである。
【０００６】
【課題を解決するための手段】
従来例における上記の、各画素あたり４個のトランジスタと２個の容量が必要であるために発光表示デバイスの歩留りが低下し、コストの上昇を招くという課題は、表示信号電圧に基づいて発光駆動される発光素子を有する画素と、複数の画素により構成された表示部と、画素に表示信号電圧を書込むための信号線と、信号線を介して表示信号電圧を書込む画素を、複数の画素の中から選択するための書込み画素選択手段と、表示信号電圧を生成するための表示信号電圧生成手段を有する画像表示装置において、表示信号電圧を書込まれた表示部に対して、発光状態／非発光状態の選択を一括制御するための発光状態制御手段と、上記発光状態選択時において、各画素に対し信号線を介して一定電圧を供給するための一定電圧供給手段を有することによって解決することができる。
【０００７】
或いは上記課題は、表示信号電圧に基づいて発光駆動される発光素子を有する画素と、複数の画素により構成された表示部と、画素に表示信号電圧を書込むための信号線と、信号線を介して該表示信号電圧を書込む画素を、複数の画素の中から選択するための書込み画素選択手段と、表示信号電圧を生成するための表示信号電圧生成手段を有する画像表示装置において、表示信号電圧を書込まれた表示部に対して、発光状態／非発光状態の選択を一括制御するための発光状態制御手段と、上記発光状態選択時において、各画素に対し信号線を介して三角波形状の電圧を供給するための三角波電圧供給手段を有し、各画素内に設けられた上記発光素子の一端は共通電源に接続される一方、上記発光素子の他端は発光素子駆動トランジスタのドレイン電極に接続されており、該発光素子駆動トランジスタのソース電極は電源供給線に接続されており、該発光素子駆動トランジスタのゲートは第三のスイッチを介して該発光素子駆動トランジスタのドレイン電極に接続されており、かつまた発光素子駆動トランジスタのゲートは結合容量を介して各画素に対応する上記信号線に接続されていることによって解決することができる。
【０００８】
【発明の実施の形態】
（第一の実施例）
以下図１〜図５を用いて、本発明の第一の実施例に関して説明する。
始めに図１を用いて、本実施例の全体構成に関して述べる。
図１は本実施例である有機ＥＬ（Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏ−ｌｕｍｉｎｅｓｃｅｎｔ）表示パネルの全体構成図である。表示領域２０内には画素１０がマトリクス状に設けられており、画素１０には信号線８及びリセットゲート線１１、ＯＬＥＤゲート線１２、及び電源線９がそれぞれ接続されている。信号線８の一端は信号線切替えスイッチ１７を介して信号電圧生成回路１６に、リセットゲート線１１、ＯＬＥＤゲート線１２の一端は走査回路１５に接続されている。電源線９の一端は電源入力線１３にまとめられ、また信号線切替えスイッチ１７は信号線８を信号電圧生成回路１６と定電圧入力線１４とに切替える。
【０００９】
実際には画素１０は表示領域２０内に多数個設けられているが、図面の簡略化のために図１には４画素のみを記載してある。また実際には単位表示画素はＲＧＢの３種類の発光特性を有する画素で構成されているが、これも省略している。また後述するように画素１０には他にも共通接地電極が配線されているが、これらの記載も省略してある。なお信号電圧生成回路１６はＤＡ変換器と電圧バッファ回路を用いて従来からよく知られているＬＳＩ技術で実現されており、走査回路１５も既知のシフトレジスタ回路と適当な論理回路を多結晶Ｓｉ−ＴＦＴ技術を用いてガラス基板上に実現したものである。
【００１０】
続いて図２を用いて、画素１０の構造に関して説明する。
図２は画素１０の回路構成図である。各画素１０には発光素子としての有機ＥＬ素子１が設けられており、有機ＥＬ素子１のカソード端は共通接地に接続されている。またアノード端はＯＬＥＤスイッチ７と駆動ＴＦＴ ２のチャネルとを介して電源線９に接続されている。また駆動ＴＦＴ ２のゲートは記憶容量４を介して信号線８に接続されており、駆動ＴＦＴ ２のドレイン端子とゲート端子間にはリセットスイッチ６が設けられている。なおここでＯＬＥＤスイッチ７、リセットスイッチ６はそれぞれ前述のＯＬＥＤゲート線１２、リセットゲート線１１に接続されている。駆動ＴＦＴ ２及びＯＬＥＤスイッチ７、リセットスイッチ６は、多結晶Ｓｉ ＴＦＴを用いてガラス基板上に構成されている。多結晶Ｓｉ−ＴＦＴ や有機ＥＬ素子１の製造方法などに関しては、一般に報告されているものと大きな相違はないため、ここではその説明は省略する。なお有機ＥＬ素子１に関しては、例えば特開２００１−１５９８７８号公報等従来の文献を参照することができる。
【００１１】
次に本第一の実施例の動作について図３及び図４を用いて説明する。
図３は本実施例における有機ＥＬ表示パネルの動作タイミングチャートであり、１フレーム期間における信号線８、リセットスイッチ６、ＯＬＥＤスイッチ７の動作を表している。なおリセットスイッチ６、ＯＬＥＤスイッチ７の駆動タイミング波形は、上をスイッチがオフの状態、下をスイッチがオンの状態として示した。１フレーム期間は前半の「書込み期間」と、後半の「発光期間」から構成されており、両期間の長さは凡そ等しく設定されている。
前半の「書込み期間」においては走査回路１５の走査に従って、画素１０におけるリセットスイッチ６、ＯＬＥＤスイッチ７は順次駆動される。ここで走査回路１５によって選択された画素１０の「書込み期間」における動作について、図４を用いて説明する。
【００１２】
図４は本実施例における画素１０の動作タイミングチャートであり、当該画素１０が走査回路１５によって選択され、表示信号が書込まれる際の、信号線８、リセットスイッチ６、ＯＬＥＤスイッチ７の動作を表している。リセットスイッチ６、ＯＬＥＤスイッチ７の駆動タイミング波形は、上をスイッチがオフの状態、下をスイッチがオンの状態として示しているのは、これまでのと同様である。画素１０への表示信号電圧の書込み時には、始めにｔ０でリセットスイッチ６及びＯＬＥＤスイッチ７がオン状態になり、信号線８には信号電圧Ｖｓが印加される。これにより駆動ＴＦＴ２はゲートとドレインが接続されたダイオード接続になり、前のフィールドで記憶容量４に記憶されていた駆動ＴＦＴ２のゲート電圧はクリアされる。次にｔ１で ＯＬＥＤスイッチ７がオフすると、駆動ＴＦＴ２のゲート電圧が電源線９に印加されている電源電圧よりもしきい値電圧Ｖｔｈだけ低い電圧まで上昇した時点で、駆動ＴＦＴ２を流れる電流は停止する。従ってこの状態で安定した後にｔ２でリセットスイッチ６をオフすると、駆動ＴＦＴ２のゲート電圧は電源線９に印加されている電源電圧よりもしきい値電圧Ｖｔｈだけ低い電圧で固定される。即ち記憶容量４への書込みによって、信号線８に先の信号電圧Ｖｓが印加された際には、駆動ＴＦＴ２のゲート端子には、電源線９を介してソース端子に印加されている電源電圧よりもしきい値電圧Ｖｔｈだけ低い電圧が再現されることになる。これに続いて次の画素１０への表示信号の書込みが開始され、信号線８には次の画素１０に書込むべき信号電圧が印加される。以上の繰返しによって全ての画素１０に対して信号電圧が書込まれたところで、前半の「書込み期間」が終了する。
【００１３】
次に後半の「発光期間」における有機ＥＬ表示パネルの動作について、再び図３を用いて説明する。後半の「発光期間」においては、信号線８には一定の電圧Ｖｉｌが印加され、同時に全ての画素１０についてリセットスイッチ６はオフ、ＯＬＥＤスイッチ７はオンに固定される。前述の記憶容量４への書込みによって、信号線８に信号電圧Ｖｓが印加された際には、駆動ＴＦＴ２のゲート端子には、電源線９を介してソース端子に印加されている電源電圧よりもしきい値電圧Ｖｔｈだけ低い電圧が再現される。これに対して信号線８に一定の電圧Ｖｉｌが印加された際には、記憶容量４に対する駆動ＴＦＴ２のゲート容量が十分に小さいと仮定すると、駆動ＴＦＴ２のゲート端子には、電源線９を介してソース端子に印加されている電源電圧よりも（Ｖｓ−Ｖｉｌ＋しきい値電圧｜Ｖｔｈ｜）だけ低い電圧が再現されることになる。即ち各画素に対して予め所定の信号電圧Ｖｓを書込んでおくことによって、しきい値電圧Ｖｔｈのばらつきに影響されることなく、駆動ＴＦＴ２の駆動電流を用いて有機ＥＬ素子１を発光駆動することができる。
画素毎に存在する駆動ＴＦＴ２のしきい値電圧Ｖｔｈのばらつきをキャンセルしつつ、（Ｖｓ−Ｖｉｌ）なる信号電圧に対応したＯＬＥＤ発光を得ることができる点では、本実施例は従来例と同様の効果を得ることができるが、これに加えて本実施例には、上記しきい値電圧Ｖｔｈのばらつきのキャンセルを、各画素毎に設けられた駆動ＴＦＴ２、リセットスイッチ６、ＯＬＥＤスイッチ７からなる合計３個のトランジスタと、記憶容量４の１個の容量で実現できるという長所がある。本実施例においてはこのように一画素あたりの構成素子数を減少できた結果、発光表示デバイスの歩留りが向上し、コストの低下を図ることができた。
【００１４】
次に本実施例における画素１０のレイアウト構造を説明する。
図５は本実施例の画素１０のレイアウト図であり、細い破線はＡｌ配線、太い破線はＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）を用いた透明電極を示し、実線は多結晶Ｓｉ薄膜アイランド又はＴＦＴ形成用のゲート配線である。また細線の正方形はＡｌ配線と多結晶Ｓｉ薄膜アイランド、又はＡｌ配線とゲート配線とのコンタクトホール、太線の正方形はＡｌ配線と透明電極とのコンタクトホールである。
画素１０の左右には上下方向に信号線８及び電源線９がＡｌ配線でレイアウトされており、信号線８の一部に重なるようにゲート配線２１を設けることにより、信号線８の一部をそのまま記憶容量４に用いている。またゲート配線２１の一端は電源線９に接続された多結晶Ｓｉ薄膜アイランド２２に重なることによって、駆動ＴＦＴ２を形成している。更にゲート配線２１とに接続された多結晶Ｓｉ薄膜アイランド２３はゲート配線で設けられたリセットゲート１１との交差部でリセットスイッチ６を、同じくゲート配線で設けられたＯＬＥＤゲート１２との交差部でＯＬＥＤスイッチ７を構成しており、ＯＬＥＤスイッチ７の他端はＡｌ配線と透明電極とのコンタクトホール２４を介して透明電極２５に接続されている。ここで更に透明電極２５上には有機発光層やカソード共通接地等を有する有機ＥＬ素子１が設けられているが、これらの構造は一般的なものであるためここではその説明は省略する。
【００１５】
本実施例の画素レイアウトにおいては、信号線８及び電源線９を共にＡｌ配線でレイアウトしているため、特に電源線９における電圧降下を回避することができる。本実施例においては駆動ＴＦＴ２の駆動電流は、駆動ＴＦＴ２のソース電圧の影響を受けるため、電源線９における電圧降下を回避することは重要である。
また本実施例の画素レイアウトにおいては、信号線８の一部をそのまま記憶容量４に用いている。これにより透明電極２５の面積を大きくすることができ、有機ＥＬ面積の拡大が図れるため、有機ＥＬ発光に必要な駆動電圧を低減することができる。なお本実施例においては記憶容量４はＡｌ配線とゲート配線２１を重ねることで実現しているが、必要に応じてＡｌ配線に接続された多結晶Ｓｉ薄膜アイランドを用いることで、記憶容量４の面積を更に低減することもできる。
なおここで駆動ＴＦＴ２のゲート幅を十分に大きく取ることは、表示画像の画質を向上させるために効果がある。本実施例では上記のように駆動ＴＦＴ２のＶｔｈばらつきはキャンセルされるが、ドレインコンダクタンスや電界効果移動度のような電流駆動能力のばらつきまでをキャンセルすることはできない。そこで駆動ＴＦＴ２のゲート幅Ｗを
Ｗ＞Ｉｍａｘ／１０ｎＡ
を満足するように設計することが好ましい。ここでＩｍａｘは、その有機ＥＬ表示パネルで有機ＥＬ素子１を駆動する際の最大電流値である。このように設計すると、駆動ＴＦＴ２はほぼＶｔｈ以下のサブスレッショルド領域で動作することになるが、電界効果トランジスタのチャネル電流はサブスレッショルド領域では拡散電流が支配的であるため、駆動ＴＦＴ２の駆動電流はドレイン／ソース間電圧の影響を殆ど受けることが無く、上記のドレインコンダクタンスのばらつきが画質に影響することを回避できる。
【００１６】
さて以上に述べた本実施例においては、本発明の主旨を損なわない範囲でいくつもの変更が可能である。例えば本実施例ではＴＦＴ基板としてはガラス基板を用いたが、これを石英基板や透明プラスチック基板等の他の透明絶縁基板に変更することも可能であるし、また有機ＥＬ素子１の発光を上面に取り出すようにすれば、不透明基板を用いることも可能である。
【００１７】
また本実施例の説明においては、画素数やパネルサイズ等に関しては敢えて言及していない。これは本発明が特にこれらのスペックないしフォーマットに制限されるものではないためである。また今回は表示信号電圧を６４階調（６ｂｉｔ）としたが、これ以上の階調も可能であるし、逆に階調制度を下げることも容易である。
【００１８】
また本実施例では走査回路１５や信号切替えスイッチ１７は、低温多結晶Ｓｉ−ＴＦＴ回路で構成している。しかしながらこれらの周辺駆動回路あるいはその一部分を単結晶ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）回路で構成して実装することも本発明の範囲内で可能であるし、逆に信号電圧生成回路１６を低温多結晶Ｓｉ−ＴＦＴ回路で構成しても良い。
【００１９】
本実施例では、発光デバイスとして有機ＥＬ素子１を用いることとした。しかしこれに代えてその他の無機を含む一般の発光素子を用いても、本発明を実現することが可能であることは明らかである。
なお本実施例においては１フレーム期間内における前半の「書込み期間」と、後半の「発光期間」の長さは凡そ等しく設定されている。これは前半の「書込み期間」を短くすると発光輝度を向上しやすい半面、信号書込み速度が高速化し、後半の「発光期間」を短くすると信号書込み速度が低速化できる半面、発光輝度が低下するためである。しかしながら有機ＥＬ表示パネル用途によっては、前半の「書込み期間」と、後半の「発光期間」の長さを適度に調整することが好ましいことは言うまでもない。
【００２０】
また本実施例においては発光素子として有機ＥＬ素子１を用いた。しかしながら本発明の考え方は発光素子の構成に依存するものではなく、無機ＥＬ素子を含めて任意の発光素子に応用が可能であることは明らかである。
なお以上の種々の変更等は、本実施例に限らず以下のその他の実施例においても、基本的には同様に適用可能である。
（第二の実施例）
以下図６を用いて、本発明の第二の実施例に関して説明する。
本第二の実施例は、その画素構造を除けば基本的には第一の実施例と同様な構成及び動作を有する。このため第一の実施例と同様な部分の説明は省略し、ここではその画素構造に関して説明する。
図６は本発明の第二の実施例である、有機ＥＬ表示パネルの画素構成図である。
各画素３０には発光素子としての有機ＥＬ素子１が設けられており、有機ＥＬ素子１のカソード端は共通接地に接続されている。またアノード端はＯＬＥＤスイッチ７と駆動ＴＦＴ ２のチャネルとを介して電源線９に接続されている。また駆動ＴＦＴ ２のゲートは記憶容量３４を介して信号線８に接続されており、駆動ＴＦＴ ２のドレイン端子とゲート端子間にはリセットスイッチ６が設けられている。なお本実施例においては特に、駆動ＴＦＴ ２及びＯＬＥＤスイッチ７、リセットスイッチ６は、ｐ型の多結晶Ｓｉ ＴＦＴを用いて構成されていると同時に、記憶容量３４もｐ型の多結晶Ｓｉ ＴＦＴを用いてガラス基板上に構成されている。このとき本実施例においては信号線８に印加される信号電圧が、駆動ＴＦＴ ２のリセット時の電圧である（電源線９の電圧−｜Ｖｔｈ｜）よりも負になるように設定されている。これにより記憶容量３４を構成するｐ型の多結晶Ｓｉ ＴＦＴには常時チャネルが形成され、ゲート容量を安定した容量として使用することができている。
【００２１】
本実施例においては、画素を全てｐ型の多結晶Ｓｉ ＴＦＴで構成しているが、走査回路１５や信号切替えスイッチ１７もｐ型の多結晶Ｓｉ ＴＦＴで構成することが可能であるため、ｎ型の高濃度インプラプロセスが不要である。このために製造プロセスが簡略化でき、より低コスト化を図ることができる。
（第三の実施例）
以下図７〜図１１を用いて、本発明の第三の実施例に関して説明する。
始めに図７を用いて、本実施例の全体構成に関して述べる。
図７は本実施例である有機ＥＬ表示パネルの全体構成図である。表示領域４６内には画素４０がマトリクス状に設けられており、画素４０には信号線８及びリセットゲート線１１、電源線４９がそれぞれ接続されている。信号線８の一端は信号線切替えスイッチ１７を介して信号電圧生成回路１６に、リセットゲート線１１の一端は走査回路４５に接続され、電源線４９は電源線スイッチ４１を介して電源入力線４３にまとめられる。なおここで、電源線スイッチ４１は走査回路４５によって制御され、また信号線切替えスイッチ１７は信号線８を信号電圧生成回路１６と定電圧入力線１４とに切替える。
実際には画素４０は表示領域４６内に多数個設けられているが、図面の簡略化のために図７には４画素のみを記載してある。後述するように画素４０には他にも共通接地電極が配線されているが、これらの記載は省略してある。なお信号電圧生成回路１６はＤＡ変換器と電圧バッファ回路を用いて従来からよく知られているＬＳＩ技術で実現されており、走査回路４５も既知のシフトレジスタ回路と適当な論理回路を多結晶Ｓｉ−ＴＦＴ技術を用いてガラス基板上に実現したものである。
【００２２】
続いて図８を用いて、画素４０の構造に関して説明する。
図８は画素４０の回路構成図である。各画素４０には発光素子としての有機ＥＬ素子１が設けられており、有機ＥＬ素子１のカソード端は共通接地に接続されている。またアノード端は駆動ＴＦＴ ２のチャネルを介して電源線４９に接続されている。また駆動ＴＦＴ ２のゲートは記憶容量４を介して信号線８に接続されており、駆動ＴＦＴ ２のドレイン端子とゲート端子間にはリセットスイッチ６が設けられている。なおここでリセットスイッチ６は前述のリセットゲート線１１に接続されている。駆動ＴＦＴ ２及びリセットスイッチ６は、多結晶Ｓｉ ＴＦＴを用いてガラス基板上に構成されている。多結晶Ｓｉ−ＴＦＴ や有機ＥＬ素子１の製造方法などに関しては、一般に報告されているものと大きな相違はないため、ここではその説明は省略する。
【００２３】
次に本第三の実施例の動作について図９及び図１０を用いて説明する。
図９は本実施例における有機ＥＬ表示パネルの動作タイミングチャートであり、１フレーム期間における信号線８、リセットスイッチ６、電源線スイッチ４１及び有機ＥＬ素子１のカソード端である共通接地（Ｃｏｍｍｏｎ）の動作を表している。なおリセットスイッチ６、電源線スイッチ４１の駆動タイミング波形は、上をスイッチがオフの状態、下をスイッチがオンの状態として示し、共通接地の動作は下を接地の状態、上をフローティング（Ｏｐｅｎ）の状態として示した。１フレーム期間は前半の「書込み期間」と、後半の「発光期間」から構成されており、両期間の長さは凡そ等しく設定されている。前半の「書込み期間」においては走査回路４５の走査に従って、画素４０におけるリセットスイッチ６、及び表示領域４６端部に設けられた電源線スイッチ４１は順次駆動され、同時に共通接地も接地／フローティングの状態を繰り返す。ここで走査回路４５によって選択された画素４０の行の「書込み期間」における動作について、図１０を用いて説明する。
【００２４】
図１０は本実施例における画素４０の行の動作タイミングチャートであり、当該画素４０の行が走査回路４５によって選択され、表示信号が書込まれる際の、信号線８、リセットスイッチ６、電源線スイッチ４１、及び有機ＥＬ素子１のカソード端である共通接地（Ｃｏｍｍｏｎ）の動作を表している。リセットスイッチ６、電源線スイッチ４１の駆動タイミング波形は、上をスイッチがオフの状態、下をスイッチがオンの状態として示しているのは、これまでのと同様であり、共通接地（Ｃｏｍｍｏｎ）の動作は下を接地の状態、上をフローティング（Ｏｐｅｎ）の状態として示した。画素４０への表示信号電圧の書込み時には、始めにｔ０でリセットスイッチ６及び電源線スイッチ４１がオン状態になり、共通接地は接地され、信号線８には信号電圧Ｖｓが印加される。これにより駆動ＴＦＴ２はゲートとドレインが接続されたダイオード接続になり、前のフィールドで記憶容量４に記憶されていた駆動ＴＦＴ２のゲート電圧はクリアされる。次にｔ１で 共通接地がフローティング（Ｏｐｅｎ）になると、駆動ＴＦＴ２のゲート電圧が電源線４９に印加されている電源電圧よりもしきい値電圧Ｖｔｈだけ低い電圧まで上昇した時点で、駆動ＴＦＴ２を流れる電流は停止する。従ってこの状態で安定した後にｔ２でリセットスイッチ６をオフすると、駆動ＴＦＴ２のゲート電圧は電源線４９に印加されている電源電圧よりもしきい値電圧Ｖｔｈだけ低い電圧で固定される。即ち記憶容量４への書込みによって、信号線８に先の信号電圧Ｖｓが印加された際には、駆動ＴＦＴ２のゲート端子には、電源線９を介してソース端子に印加されている電源電圧よりもしきい値電圧Ｖｔｈだけ低い電圧が再現されることになる。この後ｔ３で電源線スイッチ４１がオフされ、この行に関する信号電圧の書込みは完了する。
これに続いて次の画素４０の行への表示信号の書込みが開始され、信号線８には次の画素４０に書込むべき信号電圧が印加される。以上の繰返しによって全ての画素４０に対して信号電圧が書込まれたところで、前半の「書込み期間」が終了する。
【００２５】
次に後半の「発光期間」における有機ＥＬ表示パネルの動作について、再び図９を用いて説明する。後半の「発光期間」においては、信号線８には一定の電圧Ｖｉｌが印加され、同時に全ての画素４０についてリセットスイッチ６はオフ、電源線スイッチ４１はオン、共通接地は接地電圧に固定される。前述の記憶容量４への書込みによって、信号線８に信号電圧Ｖｓが印加された際には、駆動ＴＦＴ２のゲート端子には、電源線４９を介してソース端子に印加されている電源電圧よりもしきい値電圧Ｖｔｈだけ低い電圧が再現される。これに対して信号線８に一定の電圧Ｖｉｌが印加された際には、記憶容量４に対する駆動ＴＦＴ２のゲート容量が十分に小さいと仮定すると、駆動ＴＦＴ２のゲート端子には、電源線４９を介してソース端子に印加されている電源電圧よりも（Ｖｓ−Ｖｉｌ＋しきい値電圧｜Ｖｔｈ｜）だけ低い電圧が再現されることになる。即ち各画素に対して予め所定の信号電圧Ｖｓを書込んでおくことによって、しきい値電圧Ｖｔｈのばらつきに影響されることなく、駆動ＴＦＴ２の駆動電流を用いて有機ＥＬ素子１を発光駆動することができる。
画素毎に存在する駆動ＴＦＴ２のしきい値電圧Ｖｔｈのばらつきをキャンセルしつつ、（Ｖｓ−Ｖｉｌ）なる信号電圧に対応したＯＬＥＤ発光を得ることができる点では、本実施例は従来例と同様の効果を得ることができるが、これに加えて本実施例には、上記しきい値電圧Ｖｔｈのばらつきのキャンセルを、各画素毎に設けられた駆動ＴＦＴ２、リセットスイッチ６からなる合計２個のトランジスタと、記憶容量４の１個の容量で実現できるという長所がある。本実施例においてはこのように一画素あたりの構成素子数を減少できた結果、発光表示デバイスの歩留りが向上し、コストの低下を図ることができた。
【００２６】
次に本実施例における画素４０のレイアウト構造を説明する。
図１１は本実施例の画素４０のレイアウト図であり、細い破線はＡｌ配線、太い破線はＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）を用いた透明電極を示し、実線は多結晶Ｓｉ薄膜アイランド又はＴＦＴ形成用のゲート配線である。また細線の正方形はＡｌ配線と多結晶Ｓｉ薄膜アイランド、又はＡｌ配線とゲート配線とのコンタクトホール、太線の正方形はＡｌ配線と透明電極とのコンタクトホールである。
画素４０の一端には上下方向に信号線８がゲート配線でレイアウトされており、電源線４９は信号線８とは垂直の方向にＡｌ配線でレイアウトされている。また信号線８の一部に重なるように多結晶Ｓｉ薄膜アイランド５２を設けることにより、信号線８の一部をそのまま記憶容量４に用いている。多結晶Ｓｉ薄膜アイランド５２はリセットゲート１１に接続されたゲート配線との交差部でリセットスイッチ６、その端部に接続されたゲート配線５１との交差部で駆動ＴＦＴ２を形成しており、また一部でＡｌ配線と透明電極とのコンタクトホール５４を介して透明電極５５に接続されている。ここで更に透明電極５５上には有機発光層やカソード共通接地等を有する有機ＥＬ素子１が設けられているが、これらの構造は一般的なものであるためここではその説明は省略する。
【００２７】
本実施例の画素レイアウトにおいては、電源線４９を行方向にＡｌ配線でレイアウトしているため、電源線４９における電圧降下を回避することができる。本実施例においては駆動ＴＦＴ２の駆動電流は、駆動ＴＦＴ２のソース電圧の影響を受けるため、電源線４９における電圧降下を回避することは重要である。
また本実施例の画素レイアウトにおいては、信号線８の一部をそのまま記憶容量４に用いている。これにより透明電極５５の面積を大きくすることができ、有機ＥＬ面積の拡大が図れるため、有機ＥＬ発光に必要な駆動電圧を低減することができる。
（第四の実施例）
以下図１２を用いて、本発明の第四の実施例に関して説明する。
本第四の実施例は、その画素構造を除けば基本的には第一の実施例と同様な構成及び動作を有する。このため第一の実施例と同様な部分の説明は省略し、ここではその画素構造に関して説明する。
図１２は本発明の第四の実施例である、有機ＥＬ表示パネルの画素構成図である。各画素６０には発光素子としての有機ＥＬ素子６１が設けられており、有機ＥＬ素子６１のアノード端は共通接地に接続されている。またカソード端はＯＬＥＤスイッチ６７と駆動ＴＦＴ ６２のチャネルとを介して電源線９に接続されている。また駆動ＴＦＴ ６２のゲートは記憶容量６４を介して信号線８に接続されており、駆動ＴＦＴ ６２のドレイン端子とゲート端子間にはリセットスイッチ６６が設けられている。なお本実施例においては特に、駆動ＴＦＴ ６２及びＯＬＥＤスイッチ６７、リセットスイッチ６６は、ｎ型のアモルファスＳｉ ＴＦＴを用いて構成されていると同時に、記憶容量６４もｎ型のアモルファスＳｉ ＴＦＴを用いてガラス基板上に構成されている。このとき本実施例においては信号線８に印加される信号電圧が、駆動ＴＦＴ ６２のリセット時の電圧である（電源線９の電圧＋｜Ｖｔｈ｜）よりも負になるように設定されている。これにより記憶容量６４を構成するｎ型のアモルファスＳｉ ＴＦＴには常時チャネルが形成され、ゲート容量を安定した容量として使用することができている。
本実施例においては、画素を全てｎ型のアモルファスＳｉ ＴＦＴで構成しているが、走査回路１５や信号切替えスイッチ１７もｎ型のアモルファスＳｉ ＴＦＴで構成することが可能であるため、Ｓｉの多結晶化プロセスが不要である。このために製造プロセスが簡略化でき、より低コスト化を図ることができる。
なお本実施例では記憶容量６４のゲート電極を画素側に設けたが、ゲート電極は信号線８側に設けることも可能である。この場合は信号線８に印加される信号電圧が、駆動ＴＦＴ ６２のリセット時の電圧である（電源線９の電圧＋｜Ｖｔｈ｜）よりも正になるように設定しておけば良い。
（第五の実施例）
以下図１３〜図１６を用いて、本発明の第五の実施例に関して説明する。
始めに図１３を用いて、本実施例の全体構成に関して述べる。
図１３は本実施例である有機ＥＬ表示パネルの全体構成図である。表示領域８０内には画素７０がマトリクス状に設けられており、画素７０には信号線７８及びリセットゲート線７１、電源線７９がそれぞれ接続されている。信号線７８の一端は信号線切替えスイッチ８７を介して信号電圧生成回路８６に、リセットゲート線７１の一端は走査回路８５に接続され、電源線７９は電源線スイッチ８１を介して電源入力線８３にまとめられる。なおここで、電源線スイッチ８１は走査回路８５によって制御され、また信号線切替えスイッチ８７は信号線７８を信号電圧生成回路８６と三角波入力線８４とに切替える。
実際には画素７０は表示領域８０内に多数個設けられているが、図面の簡略化のために図１３には４画素のみを記載してある。後述するように画素７０には他にも共通接地電極が配線されているが、これらの記載は省略してある。なお信号電圧生成回路８６はＤＡ変換器と電圧バッファ回路を用いて従来からよく知られているＬＳＩ技術で実現されており、走査回路８５も既知のシフトレジスタ回路と適当な論理回路を多結晶Ｓｉ−ＴＦＴ技術を用いてガラス基板上に実現したものである。
【００２８】
続いて図１４を用いて、画素７０の構造に関して説明する。
図１４は画素７０の回路構成図である。各画素７０には発光素子としての有機ＥＬ素子１が設けられており、有機ＥＬ素子１のカソード端は共通接地に接続されている。またアノード端は駆動ＴＦＴ ７２のチャネルを介して電源線７９に接続されている。また駆動ＴＦＴ ７２のゲートは記憶容量７４を介して信号線７８に接続されており、駆動ＴＦＴ ７２のドレイン端子とゲート端子間にはリセットスイッチ７６が設けられている。なおここでリセットスイッチ７６は前述のリセットゲート線７１に接続されている。駆動ＴＦＴ ７２及びリセットスイッチ７６は、多結晶Ｓｉ ＴＦＴを用いてガラス基板上に構成されている。多結晶Ｓｉ−ＴＦＴ や有機ＥＬ素子１の製造方法などに関しては、一般に報告されているものと大きな相違はないため、ここではその説明は省略する。
【００２９】
次に本第五の実施例の動作について図１５及び図１６を用いて説明する。
図１５は本実施例における有機ＥＬ表示パネルの動作タイミングチャートであり、１フレーム期間における信号線７８、リセットスイッチ７６、電源線スイッチ８１の動作を表している。なおリセットスイッチ７６、電源線スイッチ８１の駆動タイミング波形は、上をスイッチがオフの状態、下をスイッチがオンの状態として示した。１フレーム期間は前半の「書込み期間」と、後半の「発光期間」から構成されており、両期間の長さは凡そ等しく設定されている。前半の「書込み期間」においては走査回路８５の走査に従って、画素７０におけるリセットスイッチ７６、及び表示領域８０端部に設けられた電源線スイッチ８１は順次駆動される。ここで走査回路８５によって選択された画素７０の行の「書込み期間」における動作について、図１６を用いて説明する。
【００３０】
図１６は本実施例における画素７０の行の動作タイミングチャートであり、当該画素７０の行が走査回路８５によって選択され、表示信号が書込まれる際の、信号線７８、リセットスイッチ７６、電源線スイッチ８１の動作を表している。リセットスイッチ７６、電源線スイッチ８１の駆動タイミング波形は、上をスイッチがオフの状態、下をスイッチがオンの状態として示しているのは、これまでのと同様である。画素７０への表示信号電圧の書込み時には、始めにｔ０でリセットスイッチ７６及び電源線スイッチ８１がオン状態になり、信号線７８には信号電圧Ｖｓが印加される。これにより駆動ＴＦＴ７２はゲートとドレインが接続されたダイオード接続になり、前のフィールドで記憶容量７４に記憶されていた駆動ＴＦＴ７２のゲート電圧はクリアされる。なおここで本画素回路を、駆動ＴＦＴ７２を駆動トタンジスタ、有機ＥＬ素子１を負荷としたインバータ回路と解釈することも可能である。このように考えると、ｔ０後の回路接続は、このインバータ回路の入力端子と出力端子間をリセットスイッチ７６で短絡した状態と見なす事ができるため、インバータ回路の入力端子と出力端子には、共にインバータ回路出力における「高電圧出力」と「低電圧出力」のおよそ中間の電圧が生じている。次にｔ１でリセットスイッチ７６をオフすると、駆動ＴＦＴ７２のゲート電圧は上記のインバータ回路出力における「高電圧出力」と「低電圧出力」のおよそ中間の電圧で固定される。ここで「高電圧出力」とは電源線７９に印加されている電源電圧であり、「低電圧出力」とは共通接地電圧である。即ち記憶容量７４への書込みによって、信号線７８に先の信号電圧Ｖｓが印加された際には、駆動ＴＦＴ７２のゲート端子には、上記のインバータ回路出力における「高電圧出力」と「低電圧出力」のおよそ中間の電圧が再現されることになる。この後ｔ２で電源線スイッチ８１がオフされ、この行に関する信号電圧の書込みは完了する。
これに続いて次の画素７０の行への表示信号の書込みが開始され、信号線７８には次の画素７０に書込むべき信号電圧が印加される。以上の繰返しによって全ての画素７０に対して信号電圧が書込まれたところで、前半の「書込み期間」が終了する。
【００３１】
次に後半の「発光期間」における有機ＥＬ表示パネルの動作について、再び図１５を用いて説明する。後半の「発光期間」においては、信号線７８には図に示すような中心で最も電圧が低くなるような三角波形が印加され、同時に全ての画素７０についてリセットスイッチ７６はオフ、電源線スイッチ８１はオンに固定される。前述の記憶容量７４への書込みによって、信号線７８に信号電圧Ｖｓが印加された際には、駆動ＴＦＴ７２を駆動トランジスタとし、有機ＥＬ素子１を負荷としたインバータ回路はその出力がおおよそ中間電圧をとるが、信号線７８に信号電圧Ｖｓより高い電圧が印加された際には、このインバータ回路はその出力が「低電圧出力」（共通接地電圧）となり、信号線７８に信号電圧Ｖｓより低い電圧が印加された際には、このインバータ回路はその出力が「高電圧出力」（電源線７９に印加されている電源電圧）となる。従って図１５に示したように信号線７８の電圧が、予めその画素７０に書込まれていた信号電圧Ｖｓよりも低くなる期間Ｔｓにおいて、この画素７０の有機ＥＬ素子１には「高電圧出力」（電源線７９に印加されている電源電圧）が印加されて発光する。即ちこのとき有機ＥＬ素子１は実質的には発光／非発光の２値状態をとり、その発光期間Ｔｓが信号電圧Ｖｓによって制御されることによって階調発光することになる。
【００３２】
本実施例においては画素毎に存在する駆動ＴＦＴ７２のしきい値電圧Ｖｔｈのばらつきを、駆動ＴＦＴ７２と有機ＥＬ素子１で構成されるインバータ回路の論理しきい値ばらつきとしてキャンセルしつつ、Ｖｓなる信号電圧に対応したＯＬＥＤ発光を得ることができる点では、本実施例は従来例と同様の効果を得ることができるが、これに加えて本実施例には、上記しきい値電圧Ｖｔｈのばらつきのキャンセルを、各画素毎に設けられた駆動ＴＦＴ７２、リセットスイッチ７６からなる合計２個のトランジスタと、記憶容量７４の１個の容量で実現できるという長所がある。本実施例においてはこのように一画素あたりの構成素子数を減少できた結果、発光表示デバイスの歩留りが向上し、コストの低下を図ることができた。更にこれに加えて本実施例においては、駆動ＴＦＴ７２の電流駆動能力等のばらつきもキャンセルできるという優れた利点を有する。これは有機ＥＬ素子１が実質的には発光／非発光の２値状態で駆動されることに起因する。
なお本実施例における画素７０のレイアウト構造は、基本的には第三の実施例と同様であるために説明は省略する。但し本実施例においては駆動ＴＦＴ７２のゲート幅が大きい方が、画素回路のインバータ特性の立上りがより急峻になるため、インバータ回路の論理しきい値ばらつきの低減能力は向上する。但し駆動ＴＦＴ７２のゲートが大きくする場合には、それに対応して記憶容量７４も大きくする必要があることには注意が必要である。
【００３３】
以上の本実施例では「発光期間」に信号線７８に印加する三角波の波形を単一の三角形としたが、これを複数の三角形に変更することも可能である。また三角形の形状を非線形とすることで、表示画像に適当なガンマ特性を付与することもできる。
【００３４】
また本実施例においては電源線７９はＲＧＢの三色の画素で共通とした。しかしながら電源線７９を複数チャネル設け、発光色毎に有機ＥＬ素子１の駆動電圧を変更することにより、色バランスを制御や変更することが可能であるようにすることもできる。
（第六の実施例）
以下図１７を用いて、本発明における第六の実施例に関して説明する。
図１７は第六の実施例であるＴＶ画像表示装置２００の構成図である。
地上波デジタル信号等を受信する無線インターフェース（Ｉ／Ｆ）回路２０２には、圧縮された画像データ等が外部から無線データとして入力し、無線Ｉ／Ｆ回路２０２の出力はＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）回路２０３を介してデータバス２０８に接続される。データバス２０８にはこの他にマイクロプロセサ（ＭＰＵ）２０４、表示パネルコントローラ２０６、フレームメモリ２０７等が接続されている。更に表示パネルコントローラ２０６の出力は有機ＥＬ表示パネル２０１に入力している。なお画像表示端末２００には更に、定電圧発生回路２０５、電源２０９が設けられており、定電圧発生回路２０５の出力は有機ＥＬ表示パネル２０１に入力している。なおここで有機ＥＬ表示パネル２０１は、先に延べた第一の実施例と同一の構成および動作を有しているので、その内部の構成及び動作の記載はここでは省略する。
【００３５】
以下に本第六の実施例の動作を説明する。始めに無線Ｉ／Ｆ回路２０２は命令に応じて圧縮された画像データを外部から取り込み、この画像データをＩ／Ｏ回路２０３を介してマイクロプロセサ２０４及びフレームメモリ２０７に転送する。マイクロプロセサ２０４はユーザからの命令操作を受けて、必要に応じて画像表示端末２００全体を駆動し、圧縮された画像データのデコードや信号処理、情報表示を行う。ここで信号処理された画像データは、フレームメモリ２０７に一時的に蓄積が可能である。
ここでマイクロプロセサ２０４が表示命令を出した場合には、その指示に従ってフレームメモリ２０７から表示パネルコントローラ２０６を介して有機ＥＬ表示パネル２０１に画像データが入力され、有機ＥＬ表示パネル２０１は入力された画像データをリアルタイムで表示する。このとき表示パネルコントローラ２０６は、同時に画像を表示するために必要な所定のタイミングパルスを出力し、定電圧発生回路２０５は所定の定電圧を出力する。この定電圧は画質を調整するために可変である。なお有機ＥＬ表示パネル２０１がこれらの信号を用いて、６ビット画像データから生成された表示データをリアルタイムで表示することに関しては、第一の実施例で述べたとおりである。なおここで電源２０９には二次電池が含まれており、これらの画像表示端末２００全体を駆動する電力を供給する。
本実施例によれば、高精度な多階調表示が可能である画像表示端末２００を提供することができる。
なお本実施例では画像表示デバイスとして、第一の実施例で説明した有機ＥＬ表示パネルを用いたが、これ以外にその他の本発明の実施例に記載されたような種々の表示パネルを用いることが可能であることは明らかである。但しこの場合は有機ＥＬ表示パネルの構造に応じた若干の回路変更が必要になることは言うまでもなく、例えば第五の実施例で説明した有機ＥＬ表示パネルを用いた場合には、定電圧発生回路２０５に替えて三角波電圧発生回路が必要である。
【００３６】
【発明の効果】
本発明によれば、高画質画像表示が可能であり、かつ高歩留りによる低コスト化に好適な画像表示装置を提供することができる。
【図面の簡単な説明】
【図１】第一の実施例である有機ＥＬ表示パネルの全体構成図。
【図２】第一の実施例における画素回路構成図。
【図３】第一の実施例における有機ＥＬ表示パネルの動作タイミングチャート。
【図４】第一の実施例における画素の動作タイミングチャート。
【図５】第一の実施例における画素のレイアウト図。
【図６】第二の実施例における画素回路構成図。
【図７】第三の実施例である有機ＥＬ表示パネルの全体構成図。
【図８】第三の実施例における画素回路構成図。
【図９】第三の実施例における有機ＥＬ表示パネルの動作タイミングチャート。
【図１０】第三の実施例における画素の行の動作タイミングチャート。
【図１１】第三の実施例における画素のレイアウト図。
【図１２】第四の実施例における画素回路構成図。
【図１３】第五の実施例である有機ＥＬ表示パネルの全体構成図。
【図１４】第五の実施例における画素回路構成図。
【図１５】第五の実施例における有機ＥＬ表示パネルの動作タイミングチャート。
【図１６】第五の実施例における画素の行の動作タイミングチャート。
【図１７】第六の実施例であるＴＶ画像表示装置の構成図。
【図１８】従来の技術を用いた発光表示デバイスの画素構成図。
【図１９】従来の技術を用いた画素の動作タイミングチャート。
【符号の説明】
１…有機ＥＬ素子、２…駆動ＴＦＴ、４…記憶容量、６…リセットスイッチ、７…ＯＬＥＤスイッチ、８…信号線、、９…電源線、１０…画素、１１…リセットゲート線、１２…ＯＬＥＤゲート線、１４…定電圧入力線、１５…走査回路、１６…信号電圧生成回路。

Claims (29)

1. 表示信号電圧に基づいて発光駆動される発光素子を有する画素と、
   複数の該画素により構成された表示部と、
   該画素に表示信号電圧を書込むための信号線と、
   該信号線を介して該表示信号電圧を書込む画素を、複数の該画素の中から選択するための書込み画素選択手段と、
   該表示信号電圧を生成するための表示信号電圧生成手段を有する画像表示装置において、
   該表示信号電圧を書込まれた該表示部に対して、発光状態／非発光状態の選択を一括制御するための発光状態制御手段と、
   上記発光状態選択時において、各画素に対し該信号線を介して一定電圧を供給するための一定電圧供給手段を有することを特徴とする画像表示装置。
2. 各画素内に設けられた上記発光素子の一端は共通電源に接続される一方、上記発光素子の他端は第一のスイッチを介して発光素子駆動トランジスタの第一のソース／ドレイン電極に接続されており、該発光素子駆動トランジスタの第二のソース／ドレイン電極は電源供給線に接続されており、該発光素子駆動トランジスタのゲートは第二のスイッチを介して該発光素子駆動トランジスタの第一のソース／ドレイン電極に接続されており、かつまた該発光素子駆動トランジスタのゲートは結合容量を介して各画素に対応する上記信号線に接続されていることを特徴とする請求項１記載の画像表示装置。
3. 上記第一のソース／ドレイン電極はドレイン電極であり、上記第二のソース／ドレイン電極はソース電極であることを特徴とする請求項２記載の画像表示装置。
4. 上記第一のスイッチ、上記第二のスイッチ、及び上記発光素子駆動トランジスタは全てｐチャネルトランジスタで構成されていることを特徴とする請求項２記載の画像表示装置。
5. 上記第一のスイッチ、上記第二のスイッチ、及び上記発光素子駆動トランジスタは全てｐチャネルトランジスタで構成されており、かつまた上記結合容量の構造もｐチャネルを用いたＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量で構成されていることを特徴とする請求項２記載の画像表示装置。
6. 上記第一のスイッチ、上記第二のスイッチ、上記発光素子駆動トランジスタは全て多結晶Ｓｉ薄膜トランジスタで構成されていることを特徴とする請求項２記載の画像表示装置。
7. 上記第一のスイッチ、上記第二のスイッチ、及び上記発光素子駆動トランジスタは全てｎチャネルトランジスタで構成されていることを特徴とする請求項２記載の画像表示装置。
8. 上記第一のスイッチ、上記第二のスイッチ、及び上記発光素子駆動トランジスタは全てｎチャネルトランジスタで構成されており、かつまた上記結合容量の構造もｎチャネルを用いたＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量で構成されていることを特徴とする請求項２記載の画像表示装置。
9. 上記第一のスイッチ、上記第二のスイッチ、上記発光素子駆動トランジスタは全てアモルファスＳｉ薄膜トランジスタで構成されていることを特徴とする請求項２記載の画像表示装置。
10. 上記信号線及び上記電源供給線は平行して設けられ、共に同一の金属配線層を加工して形成されていることを特徴とする請求項２記載の画像表示装置。
11. 上記結合容量は、上記信号線に重ねて設けられていることを特徴とする請求項１０記載の画像表示装置。
12. 上記発光素子駆動トランジスタはゲート・ソース間電圧がしきい値（Ｔｈｒｅｓｈｏｌｄ）電圧以下であるサブスレッショルド領域で実質的に駆動されることを特徴とする請求項２記載の画像表示装置。
13. 各画素内に設けられた上記発光素子の一端は共通電源に接続される一方、上記発光素子の他端は発光素子駆動トランジスタの第一のソース／ドレイン電極に接続されており、該発光素子駆動トランジスタの第二のソース／ドレイン電極は電源供給線に接続されており、該発光素子駆動トランジスタのゲートは第三のスイッチを介して該発光素子駆動トランジスタの第一のソース／ドレイン電極に接続されており、かつまた該発光素子駆動トランジスタのゲートは結合容量を介して各画素に対応する上記信号線に接続されていることを特徴とする請求項１記載の画像表示装置。
14. 上記第一のソース／ドレイン電極はドレイン電極であり、上記第二のソース／ドレイン電極はソース電極であることを特徴とする請求項１３記載の画像表示装置。
15. 上記三のスイッチ、及び上記発光素子駆動トランジスタは全てｐチャネルトランジスタで構成されていることを特徴とする請求項１３記載の画像表示装置。
16. 上記三のスイッチ、及び上記発光素子駆動トランジスタは全てｐチャネルトランジスタで構成されており、かつまた上記結合容量の構造もｐチャネルを用いたＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量で構成されていることを特徴とする請求項１３記載の画像表示装置。
17. 上記三のスイッチ、上記発光素子駆動トランジスタは全て多結晶Ｓｉ薄膜トランジスタで構成されていることを特徴とする請求項１３記載の画像表示装置。
18. 上記三のスイッチ、及び上記発光素子駆動トランジスタは全てｎチャネルトランジスタで構成されていることを特徴とする請求項１３記載の画像表示装置。
19. 上記三のスイッチ、及び上記発光素子駆動トランジスタは全てｎチャネルトランジスタで構成されており、かつまた上記結合容量の構造もｎチャネルを用いたＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量で構成されていることを特徴とする請求項１３記載の画像表示装置。
20. 上記三のスイッチ、上記発光素子駆動トランジスタは全てアモルファスＳｉ薄膜トランジスタで構成されていることを特徴とする請求項１３記載の画像表示装置。
21. 上記信号線及び上記電源供給線は互いに垂直方向に設けられ、上記電源供給線は金属配線層を加工して形成されていることを特徴とする請求項１３記載の画像表示装置。
22. 上記結合容量は、上記信号線に重ねて設けられていることを特徴とする請求項２１記載の画像表示装置。
23. 上記発光素子駆動トランジスタはゲート・ソース間電圧がしきい値（Ｔｈｒｅｓｈｏｌｄ）電圧以下であるサブスレッショルド領域で実質的に駆動されることを特徴とする請求項１３記載の画像表示装置。
24. 上記発光状態／非発光状態の選択は１フレーム期間を単位に繰り返されることを特徴とする請求項１記載の画像表示装置。
25. 表示信号電圧に基づいて発光駆動される発光素子を有する画素と、
    複数の該画素により構成された表示部と、
    該画素に表示信号電圧を書込むための信号線と、
    該信号線を介して該表示信号電圧を書込む画素を、複数の該画素の中から選択するための書込み画素選択手段と、
    該表示信号電圧を生成するための表示信号電圧生成手段を有する画像表示装置において、
    該表示信号電圧を書込まれた該表示部に対して、発光状態／非発光状態の選択を一括制御するための発光状態制御手段と、
    上記発光状態選択時において、各画素に対し該信号線を介して三角波形状の電圧を供給するための三角波電圧供給手段を有し、
    各画素内に設けられた上記発光素子の一端は共通電源に接続される一方、上記発光素子の他端は発光素子駆動トランジスタのドレイン電極に接続されており、該発光素子駆動トランジスタのソース電極は電源供給線に接続されており、該発光素子駆動トランジスタのゲートは第三のスイッチを介して該発光素子駆動トランジスタのドレイン電極に接続されており、かつまた該発光素子駆動トランジスタのゲートは結合容量を介して各画素に対応する上記信号線に接続されていることを特徴とする画像表示装置。
26. 上記三角波形状の電圧は、１個の三角波から成っていることを特徴とする請求項２５記載の画像表示装置。
27. 上記発光状態／非発光状態の選択は１フレーム期間を単位に繰り返されることを特徴とする請求項２５記載の画像表示装置。
28. 表示信号電圧に基づいて発光駆動される発光素子を有する画素と、
    複数の該画素により構成された表示部と、
    該画素に表示信号電圧を書込むための信号線と、
    該信号線を介して該表示信号電圧を書込む画素を、複数の該画素の中から選択するための書込み画素選択手段と、
    外部から取り込まれたデータを記憶し、更にそのデータを元に画像データ処理を行い、該表示信号電圧を生成するための表示信号電圧生成手段を有する画像表示装置において
    該表示信号電圧を書込まれた該表示部に対して、発光状態／非発光状態の選択を一括制御するための発光状態制御手段と、
    上記発光状態選択時において、各画素に対し該信号線を介して一定電圧を供給するための一定電圧供給手段を有することを特徴とする画像表示装置。
29. 表示信号電圧に基づいて発光駆動される発光素子を有する画素と、
    複数の該画素により構成された表示部と、
    該画素に表示信号電圧を書込むための信号線と、
    該信号線を介して該表示信号電圧を書込む画素を、複数の該画素の中から選択するための書込み画素選択手段と、
    外部から取り込まれたデータを記憶し、更にそのデータを元に画像データ処理を行い、該表示信号電圧を生成するための表示信号電圧生成手段を有する画像表示装置において、
    該表示信号電圧を書込まれた該表示部に対して、発光状態／非発光状態の選択を一括制御するための発光状態制御手段と、
    上記発光状態選択時において、各画素に対し該信号線を介して三角波形状の電圧を供給するための三角波電圧供給手段を有し、
    各画素内に設けられた上記発光素子の一端は共通電源に接続される一方、上記発光素子の他端は発光素子駆動トランジスタのドレイン電極に接続されており、該発光素子駆動トランジスタのソース電極は電源供給線に接続されており、該発光素子駆動トランジスタのゲートは第三のスイッチを介して該発光素子駆動トランジスタのドレイン電極に接続されており、かつまた該発光素子駆動トランジスタのゲートは結合容量を介して各画素に対応する上記信号線に接続されていることを特徴とする画像表示装置。

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