JP2004221263A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】電力損失が少なく、信頼性の高い半導体装置およびその製造方法を提供する。
【解決手段】炭化珪素基板１０の上に、ｐ型のｐウェル領域１２およびｎ型のドリフト領域１３を有する第１炭化珪素層１１と、コンタクトホール１５を有する第２炭化珪素層１４とが設けられている。第２炭化珪素層１４の端部と第１炭化珪素層１１のうちその下に位置する部分とにはｎ型のコンタクト領域１７が設けられている。蓄積型チャネル層１６の上にはゲート絶縁膜１９およびゲート電極２０が設けられており、炭化珪素基板１０の下面上にはドレイン電極２１が設けられている。本発明では、コンタクトホール１５がテーパー状になっており、その側面および下面の上にソース電極１８が設けられている。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素を用いた半導体装置に関し、特に、炭化珪素を用いた蓄積型ＭＩＳＦＥＴに関する。
【０００２】
【従来の技術】
炭化珪素（シリコンカーバイド、以下ではＳｉＣと示す。）は、珪素（Ｓｉ）と比較して、硬度が高く、バンドギャップが大きく、薬品にも犯されにくいという性質を有している。そのため、ＳｉＣは、次世代のパワーデバイスや高温動作デバイスなどへ応用できる半導体材料として期待されている。
【０００３】
ＳｉＣは、立方晶系の３Ｃ−ＳｉＣ、六方晶系の６Ｈ−ＳｉＣあるいは４Ｈ−ＳｉＣなど、多くのポリタイプに分類される。これらのポリタイプのうち、実用的なＳｉＣ半導体装置を作製するために一般的に使用されているのは、６Ｈ−ＳｉＣおよび４Ｈ−ＳｉＣである。６Ｈ−ＳｉＣおよび４Ｈ−ＳｉＣの基板としては、ｃ軸の結晶軸に対して垂直な（ ０ ０ ０ １ ）面とほぼ一致する面を主面とするものが広く用いられている。
【０００４】
ＳｉＣを用いた半導体装置では、ＳｉＣ基板上に、活性領域として機能するエピタキシャル成長層が設けられている。このエピタキシャル成長層内には、素子の種類に応じて必要な領域が設けられている。例えば、ＦＥＴであれば、エピタキシャル成長層内にソース・ドレイン領域やチャネル領域を設けることになる。
【０００５】
ところで、ＭＩＳ（金属／絶縁膜／半導体）型のＦＥＴのなかでは、熱酸化膜をゲート絶縁膜として用いるＭＯＳ（金属／酸化膜／半導体）型のＦＥＴが広く知られている。Ｓｉ層を用いてＭＯＳＦＥＴを形成する場合には、Ｓｉ層の上部を熱酸化することによって、良好なゲート絶縁膜を得ることができる。
【０００６】
それに対し、ＳｉＣ層を用いてＭＯＳＦＥＴを形成する場合には、ＳｉＣ層の上部を熱酸化することによって良好なゲート絶縁膜を得ることは難しい。それは、ＳｉＣ層の上に熱酸化膜を形成した場合には、熱酸化膜中に含まれるＣが原因となって、ＳｉＣ層と熱酸化膜との界面付近に界面準位が形成されてしまうからである。界面準位が形成されると、酸化膜の固定電荷によって電子がトラップされやすくなるため、チャネル層（反転層）における電子のチャネル移動度が非常に低い値となってしまう。
【０００７】
以上のような問題を解決するために、ＳｉＣ層を用いたパワーＦＥＴでは、蓄積型（アキミュレーション型）のＭＯＳＦＥＴ（ＡＣＣＵＦＥＴ）が広く採用されている。蓄積型のＭＯＳＦＥＴでは、ＳｉＣ層内に設けられたｐ型不純物ドープ層（ｐ型ウェル領域）と、ＳｉＣ層の上に設けられたゲート絶縁膜との間に、蓄積型チャネル層が形成されている。
【０００８】
一般的に、蓄積型チャネル層を形成する方法としては、ＳｉＣ層の上部に不純物イオンを注入することにより形成する第１の方法と、不純物およびＳｉＣの原料を供給しながらエピタキシャル成長させることにより形成する第２の方法とがある。
【０００９】
第１の方法では、ＳｉＣ層内に、局所的に蓄積型チャネル層となる領域を形成することが可能である。しかしながら、蓄積型チャネル層では、イオン注入の際に結晶性が悪化するため電子の移動度が低くなってしまう。そのため、この方法で形成された半導体装置には大電流を流しにくい。
【００１０】
一方、第２の方法では、結晶性の良好な蓄積型チャネル層を形成することが可能である。そのため、蓄積型チャネル層内における電子の移動度は非常に高く、この方法で形成された半導体装置には比較的容易に大電流を流すことができる。さらに、デルタドープ構造のような新規構造を採用することも可能である。
【００１１】
以下に、第２の方法により形成した蓄積型ＭＩＳＦＥＴの構造について、図７を参照しながら説明する。図７は、従来におけるＳｉＣを用いた蓄積型ＭＩＳＦＥＴの構造を示す断面図である。
【００１２】
図７に示すように、一般的なＳｉＣの蓄積型ＭＩＳＦＥＴでは、炭化珪素基板１００の上に、第１炭化珪素層１０１が形成されている。
【００１３】
そして、第１炭化珪素層１０１の上部の一部には、第２導電型（ｐ型）の不純物を含むｐウェル領域１０２が設けられており、第１炭化珪素層１０１のうちｐウェル領域１０２を囲む領域には、第１導電型（ｎ型）の不純物を含むドリフト層１０３が設けられている。
【００１４】
第１炭化珪素層１０１のうち、ドリフト領域１０３の上から、互いに離間する２つのｐウェル領域１０２の上には、コンタクトホール（溝）１０５を有する第２炭化珪素層１０４が設けられている。そして、第２炭化珪素層１０４のうち両端部を除く部分には、第１導電型の不純物を含む蓄積型チャネル層１０６が設けられている。そして、第２炭化珪素層１０４のうちの両端部から、第１炭化珪素層１０１のうち上記両端部の下に位置する部分に亘って、第１導電型の不純物を含むコンタクト領域１０７が設けられている。
【００１５】
コンタクト領域１０７の上から、コンタクトホール１０５の下面に露出するｐウェル領域１０２の上に亘って、第１のオーミック電極（ソース電極）１０８が設けられている。一般的に、パワーＦＥＴでは、ｐ型ウェル領域１０２の電位を定めるために、ソース電極１０８を、コンタクト領域１０７およびｐ型ウェル領域１０２に接触させている。
【００１６】
第２炭化珪素層１０４のうち蓄積型チャネル層１０６の上から、コンタクト領域１０７のうち蓄積型チャネル層１０６との境界に位置する部分の上に亘って、ゲート絶縁膜１０９が設けられている。ゲート絶縁膜１０９の上にはゲート電極１１０が設けられている。
【００１７】
そして、炭化珪素基板１００の主面と対向する面（下面）上には、第２オーミック電極（ドレイン電極）１１１が設けられている。
【００１８】
第１炭化珪素層１０１の上に、局所的に蓄積型チャネル層１０６を形成するのは困難である。そのため、まず、ドリフト領域１０３およびｐ型ウェル領域１０２が形成されている第１炭化珪素層１０１の全上面を覆うように、第２炭化珪素層１０４を形成する。
【００１９】
そして、第２炭化珪素層１０４のうちの一部と、ｐウェル領域１０２のうち上記一部の下に位置する部分とにイオン注入を行なうことにより、コンタクト領域１０７を形成する。その後、第２炭化珪素層１０４のうちソース領域Ｒｓに位置する部分を除去することにより、コンタクト領域１０７を側面に露出して、ｐ型ウェル領域１０２を下面に露出するコンタクトホール１０５を形成する。なお、第２炭化珪素層１０４のうち両端部を除く部分は蓄積型チャネル層１０６となる。その後、コンタクト領域１０７とｐ型ウェル領域１０２とに接するようにソース電極１０８を形成する。
【００２０】
【特許文献】
特開２００２−２７０８３９号公報
【００２１】
【発明が解決しようとする課題】
しかしながら、図７に示すような従来の半導体装置においては、ソース電極１０８のオーミック特性が劣化してしまい、電力損失は無視できないほど大きくなってしまう。
【００２２】
また、ソース電極１０８が剥がれたり、場合によっては断線するおそれも生じてしまう。
【００２３】
これらの問題によって、素子の歩留まりが悪くなって生産性が低下したり、素子の信頼性が低下することが大きな問題となっていた。
【００２４】
本発明では、上述のような不具合を解決する手段を講ずることにより、電力損失が少なく、信頼性の高い半導体装置およびその製造方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板と、第１炭化珪素層と、上記第１炭化珪素層の上に設けられた第２炭化珪素層と、上記第２炭化珪素層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記第１炭化珪素層のうち上記ゲート電極の側方の領域に設けられた第１導電型のウェル領域と、上記第１炭化珪素層のうち上記ウェル領域の側方および下方を囲む領域に設けられた第２導電型のドリフト領域と、上記第２炭化珪素層の少なくとも一部に設けられた第２導電型のチャネル領域と、上記第２炭化珪素層を貫通して上記ウェル領域に到達し、下方に向かって順テーパー状の側面を有するコンタクトホールと、上記コンタクトホールの側面から、上記コンタクトホールの底面に露出する上記ウェル領域の上に亘って設けられた第１オーミック電極と、上記半導体基板の下面上に設けられた第２オーミック電極とを備える。
【００２６】
これにより、第１オーミック電極とコンタクトホールの側面の第２炭化珪素層との密着性が向上し、第１オーミック電極のオーミック特性が向上する。これにより、オン電流が向上する。、また、第１オーミック電極が良好なステップカバレッジで形成されることから、剥がれや断線等の問題が発生しにくくなり、歩留まりが向上する。
【００２７】
上記コンタクトホールの側面のうちの少なくとも一部は、水平方向から１０°以上７５°以下の範囲内で傾いていることが好ましい。
【００２８】
上記コンタクトホールは、プラズマを用いたエッチングにより形成されたことにより、テーパー状に成形されやすい。
【００２９】
上記第２炭化珪素層は、チャネル層と、上記チャネル層と隣接し、上記チャネル層よりも高い第２不純物濃度を有するコンタクト領域の少なくとも一部とを有しており、上記コンタクトホールの上記側面には、上記コンタクト領域が露出していることにより、第１オーミック電極は、コンタクト領域の上層部よりも不純物濃度の高い中層部と接することができるので、より大きな値のオン電流を得ることができる。
【００３０】
上記コンタクト層は、上記第２炭化珪素層および上記第１炭化珪素層に設けられており、上記コンタクトホールは、上記第１炭化珪素層の上面の位置よりも深いことにより、コンタクト領域と第１オーミック電極との接触面積が大きくなり、また、第１オーミック電極は、コンタクト領域のうちより高い不純物濃度を有する領域と接することができる。これにより、より大きな値のオン電流を得ることができる。
【００３１】
上記コンタクト層は、上記第２炭化珪素層および上記第１炭化珪素層に設けられており、上記コンタクトホールは、上記コンタクト領域の底面の位置よりも深くてもよい。
【００３２】
本発明の半導体装置の製造方法は、半導体基板の上に、第２導電型の第１炭化珪素層を形成する工程（ａ）と、上記第１炭化珪素層の一部に第１導電型の不純物を注入することによりウェル領域を形成する工程（ｂ）と、上記第１炭化珪素層の上に、第２導電型のチャネル層を有する第２炭化珪素層を形成する工程（ｃ）と、上記第２炭化珪素層の上に、テーパー状の開口部を有するマスクパターンを形成する工程（ｄ）と、上記マスクパターンをマスクとして、上記第２炭化珪素層を貫通して上記ウェル領域に到達するコンタクトホールを形成する工程（ｅ）と、上記コンタクトホールの側面上から底面上に亘って第１オーミック電極を形成する工程（ｆ）と、上記第２炭化珪素層の上記チャネル層の上に、ゲート絶縁膜を挟んでゲート電極を形成する工程（ｇ）と、上記半導体基板の下面上に第２オーミック電極を形成する工程（ｈ）とを含む。
【００３３】
これにより、第１オーミック電極とコンタクトホールの側面の第２炭化珪素層との密着性が向上し、第１オーミック電極のオーミック特性を向上させることができる。また、第１オーミック電極が良好なステップカバレッジで形成されることから、剥がれや断線等の問題が発生しにくくなる。以上のことから、高い歩留まりで、高い値のオン電流を有する半導体装置を得ることができる。
【００３４】
上記工程（ｄ）では、プロキシミティ露光処理を行い、現像を行なうことにより上記マスクパターンを形成することにより、テーパー状のコンタクトホールを容易に形成することができる。
【００３５】
上記工程（ｅ）では、プラズマエッチングを行なうことにより、テーパー状のコンタクトホールを容易に形成することができる。
【００３６】
【発明の実施の形態】
（第１の実施形態）
第１の実施形態では、ＳｉＣを用いた蓄積型ＭＩＳＦＥＴにおいて、ソース電極の下に位置するコンタクトホールの側面がテーパー角を有している場合について説明する。
【００３７】
図１は、第１の実施形態におけるＳｉＣの蓄積型ＭＩＳＦＥＴの構造を示す断面図である。図１に示すように、本実施形態の蓄積型ＭＩＳＦＥＴでは、炭化珪素基板１０上に、第１炭化珪素層１１と、第２炭化珪素層１４とが設けられている。
【００３８】
第２炭化珪素層１４の上には、ゲート絶縁膜１９を介してゲート電極２０が設けられている。
【００３９】
第１炭化珪素層１１のうちゲート電極２０の側方に位置する領域には、第１導電型（ｐ型）の不純物を含むｐウェル領域１２が設けられており、第１炭化珪素層１１のうちｐウェル領域１２の側方および下方を囲む領域には、第２導電型（ｎ型）の不純物を含むドリフト領域１３が設けられている。
【００４０】
第２炭化珪素層１４にはコンタクトホール１５が設けられており、コンタクトホール１５の下面上には、ウェル領域１２が露出している。コンタクトホール１５は、その側面がテーパー状になるように形成されており、下（深さ方向）に向かうにしたがって小さくなっている。コンタクトホール１５の側面は、特に、水平方向から１０度以上７５度以下の範囲で傾いていることにより、本実施形態の効果を得ることができる。より好ましくは、コンタクトホール１５の側面は水平方向から１０度以上４５度以下の範囲で傾いていることによって、より良好なステップカバレッジのオーミック電極を形成することが可能となる。
【００４１】
第２炭化珪素層１４のうちゲート絶縁膜１９の下に位置する領域には、第２導電型の不純物を含む蓄積型チャネル層１６が設けられている。第２炭化珪素層１４の端部から、第１半導体層１１のうち上記端部の下に位置する領域には、蓄積型チャネル層１６よりも高い濃度の第２導電型の不純物を含むコンタクト領域１７が設けられている。
【００４２】
コンタクトホール１５の側面に露出するコンタクト領域１７の上からコンタクトホール１５の底面に露出するｐウェル領域１２の上に亘って、第１のオーミック電極（ソース電極）１８が設けられている。
【００４３】
炭化珪素基板１０の主面と対向する面（下面）上には、第２オーミック電極（ドレイン電極）２１が設けられている。
【００４４】
次に、本実施形態の蓄積型ＭＩＳＦＥＴの製造方法について、図２（ａ）〜（ｅ）を参照しながら説明する。図２（ａ）〜（ｅ）は、第１の実施形態における蓄積型ＭＩＳＦＥＴの製造工程を示す断面図である。
【００４５】
まず、図２（ａ）に示す工程で、炭化珪素基板１０を準備する。炭化珪素基板１０としては、例えば、（ ０ ０ ０ １ ）面から［ １ １ −２ ０ ］（ １ １ ２バー ０ ）方向へ８度傾いてオフカットされた主面を有する、直径５０ｍｍの４Ｈ−炭化珪素基板を用いる。炭化珪素基板１０には、キャリア濃度１×１０^１８ｃｍ^−３のｎ型不純物が含まれている。
【００４６】
次に、ＣＶＤ法によって、炭化珪素基板１０の上に厚さ１０μｍの第１炭化珪素層１１をエピタキシャル成長させる。このエピタキシャル成長は、ｎ型不純物を供給しながら行なうため、第１炭化珪素層１１は約５×１０^１５ｃｍ^−３のｎ型キャリア濃度を有している。
【００４７】
続いて、第１炭化珪素層１１の上にニッケル（Ｎｉ）からなる注入マスク２３を形成する。この注入マスク２３は、第１炭化珪素層１１のうちｐウェル領域１２となる部分の上に開口部２４を有している。そして、注入マスク２３の上方から、第１炭化珪素層１１に多段階のＡｌイオンの注入を行なう。その後、活性化アニールを行なうことにより、第１炭化珪素層１１の上方の一部に、深さ２μｍで１×１０^１７ｃｍ^−３のｐ型キャリア濃度を有するｐウェル領域１２を形成する。
【００４８】
このとき、第１炭化珪素層１１のうちｐウェル領域１２の側方および下方を囲む領域にはｐ型不純物が注入されないので、この工程の注入前の不純物濃度が保たれたドリフト領域１３となる。その後、注入マスク２３を除去する。
【００４９】
次に、図２（ｂ）に示す工程で、ＣＶＤ法によって、第１炭化珪素層１１の上に、厚さ３００ｎｍの第２炭化珪素層１４をエピタキシャル成長させる。このエピタキシャル成長はｎ型不純物を供給しながら行なうため、第２炭化珪素層１４は約５×１０^１７ｃｍ^−３のｎ型キャリア濃度を有している。
【００５０】
続いて、第２炭化珪素層１４の上に開口部２５を有する注入マスク２６を形成する。そして、注入マスク２６の上方から、第２炭化珪素層１４に窒素（Ｎ）のイオン注入を行なう。その後、活性化アニールを行なうことにより、第２炭化珪素層１４の一部と、ｐウェル領域１２のうち上記一部の下に位置する部分とに、深さ０．４μｍでｎ型キャリア濃度が１×１０^１８ｃｍ^−３のコンタクト領域１７を形成する。ここで、第２炭化珪素層１４のうち２つのコンタクト領域１７に挟まれる部分は、ｎ型不純物濃度が保たれて蓄積型チャネル層１６となる。その後、注入マスク２６を除去する。
【００５１】
なお、以上の処理工程では、注入マスク２６の寸法を調整することによって、ｐ型ウェル領域１２の上に形成される蓄積型チャネル層１６の幅を約１０μｍとする。
【００５２】
次に、図２（ｃ）に示す工程で、第２炭化珪素層１４の上にフォトレジスト層（図示せず）を形成した後、プロキシミティー露光処理および現像を施すことにより、開口部２８を有するマスクパターン２７が形成される。この露光処理および現像を行なうと、開口部２８の側面はテーパー状に形成され、開口部２８は、下に向かって小さく形成される。
【００５３】
次に、図２（ｄ）に示す工程で、マスクパターン２７（図２（ｃ）に示す）をエッチングマスクとしてプラズマエッチングを行なう。これにより、第２炭化珪素層１４のうちソース領域Ｒｓに位置する部分を除去することにより、コンタクトホール１５を形成する。コンタクトホール１５の側面はテーパー状になる。コンタクトホール１５は、第２炭化珪素層１４を貫通して、第１炭化珪素層１１におけるｐウェル領域１２の一部を露出させている。
【００５４】
プラズマエッチングは、平行平板型のリアクティブイオンエッチング（ＲＩＥ）装置を用いて、エッチングガスとしてＣＦ_４ を用い、ガス流量を１０ｍＬ／ｍｉｎとし、ＲＦ電力を３００Ｗとして、１０分間のエッチング時間で行なった。この条件下では、ＳｉＣ（第２炭化珪素層１４）のエッチングレートは３０ｎｍ／ｍｉｎ．であり、フォトレジスト（マスクパターン２７）のエッチングレートは８０ｎｍ／ｍｉｎ．であった。
【００５５】
このように、マスクパターン２７の深さ方向と横方向とのエッチング速度の相違を考慮した上で、開口部２８の側面の傾斜を調整することにより、横方向（水平方向）からの傾きが約１５°のコンタクトホール１５がソース領域Ｒｓに形成される。
【００５６】
次に、図２（ｅ）に示す工程で、温度１１００℃で第２炭化珪素層１４の上部を熱酸化することにより、第２炭化珪素層１４のうち蓄積型チャネル層１６の上からコンタクト領域１７のうち蓄積型チャネル層１６との境界に位置する部分の上に亘って、厚さ３０ｎｍのゲート絶縁膜１９を形成する。
【００５７】
続いて、電子ビーム（ＥＢ）蒸着装置を用いて、ソース領域Ｒｓに位置するコンタクト領域１７およびｐウェル領域１２の上に、厚さ２００ｎｍのＡｌ／Ｎｉを蒸着する。続いて、炭化珪素基板１０の裏面上に、厚さ２００ｎｍのＮｉを蒸着する。その後、加熱炉内で、基板を温度１０００℃まで加熱することにより、ソース領域Ｒｓに位置するコンタクト領域１７およびｐウェル領域１２の上には、オーミック電極となるソース電極１８を形成し、炭化珪素基板１０の裏面上には、オーミック電極となるドレイン電極２１を形成する。
【００５８】
続いて、ゲート絶縁膜１９の上に厚さ２００ｎｍのＡｌを蒸着して、ゲート電極２０を形成する。以上の工程により、図１に示すような蓄積型ＭＩＳＦＥＴが形成される。
【００５９】
次に、本実施形態に係る蓄積型ＭＩＳＦＥＴの電流電圧特性の測定結果について説明する。この測定では、本実施形態の蓄積型ＭＩＳＦＥＴの性能を、従来の蓄積型ＭＩＳＦＥＴの性能と比較して評価した。具体的には、これら２種類の蓄積型ＭＩＳＦＥＴに、同じ値のゲート電極を印加したオン状態において、ドレイン電流（オン電流）を測定した。
【００６０】
従来の蓄積型ＭＩＳＦＥＴとしては、図７に示すような、ソース領域におけるコンタクトホールがテーパー角を有していないものを準備した。コンタクトホールの構造以外は、本実施形態の蓄積型ＭＩＳＦＥＴと同一の条件とした。
【００６１】
測定結果から、本実施形態の蓄積型ＭＩＳＦＥＴでは、従来の蓄積型ＭＩＳＦＥＴと比較してオン電流が約２倍以上増加することが判明した。さらに、素子の歩留まりも２倍以上向上することが確認された。その理由の考察について、以下に述べる。
【００６２】
まず、従来の蓄積型ＭＩＳＦＥＴでは、図７に示すように、ソース電極１０８がコンタクトホール１０５の側壁を構成する段差部を覆うように形成されている。すると、段差部の角におけるステップカバレッジが良好でないため、ソース電極１０８とコンタクトホール１０５の壁との密着性は部分的に悪化してしまう。密着性が悪化すると、ソース電極１０８のオーミック特性が劣化するために、ソース電極１０８とコンタクトホール１０５の壁との間に抵抗成分が生じてしまう。
【００６３】
そして、コンタクト領域１０７では、イオン注入によって形成されているため、上部におけるドーパントの濃度は低くなっている。そのため、ソース電極１０８をコンタクト領域１０７の上面上および側面上に形成しても、良好なオーミック接触を得ることは困難であり、接触抵抗が大きくなってしまう。
【００６４】
以上のように、従来の蓄積型ＭＩＳＦＥＴでは、抵抗成分による電力損失は無視できないほど大きくなってしまい、オン電流が抑圧されてしまうと考えられる。
【００６５】
これに対し、本実施形態の蓄積型ＭＩＳＦＥＴでは、図１に示すように、コンタクトホール１５の側面がテーパー角を有している。そのため、コンタクトホール１５の段差部の角において、ソース電極１８は良好なステップカバレッジで形成される。その結果、ソース電極１８とコンタクトホール１５の壁との密着性は向上し、ソース電極のオーミック特性も向上する。
【００６６】
さらに、コンタクトホール１５の側壁が、コンタクト領域１７の上部から内部にかけて斜めに形成されている。そのため、コンタクトホール１５の側壁上にソース電極１８を形成すると、ソース電極１８がコンタクト領域１７の内部にも接するようになる。コンタクト領域１７の内部では、上部と比較してドーパント濃度が高いことから、コンタクト領域１７とソース電極１８との界面での接触抵抗が低減される。
【００６７】
これらの理由によって、本実施形態の蓄積型ＭＩＳＦＥＴでは、高い電流密度のオン電流を流すことが可能となると考えられる。
【００６８】
また、ソース電極１８が良好なステップカバレッジで形成されることから、電極の剥がれや断線等の問題も発生しにくくなり、歩留まりが向上し、素子の信頼性も向上する。
【００６９】
なお、本実施形態においては、蓄積型チャネル層１６として、ドーパントがほぼ一様に分布するような層を形成した。しかし、本発明では、デルタドープ構造のドープ層を用いても効果が得られることを確認した。
【００７０】
また、本実施形態においては、第２炭化珪素層１４の両端部から第１炭化珪素層１１のうち上記両端部の下に位置する領域にかけて、コンタクト領域１７を形成した。しかし、本発明では、コンタクト領域１７を形成しなくてもよい。図３は、第１の実施形態における半導体装置の変形例の構造を示す断面図である。図３に示すように、第２炭化珪素層１４の両端部まで蓄積型チャネル層１６が延びており、蓄積型チャネル層１６を側壁とするコンタクトホール１５が形成されることになる。この場合でも、コンタクトホール１５の側面がテーパー角を有していると効果が得られることを確認した。また、蓄積型チャネル層１６がデルタドープ構造である場合には、コンタクトホール１５の側面にテーパー角を持たせることによって、ソース電極１８とデルタドープ層における積層構造とが直接接するようになり、ソース電極１８とコンタクトホール１５との接触抵抗が低減されて、より電力損失が抑制されることを確認した。
【００７１】
また、本実施形態においては、蓄積型ＭＩＳＦＥＴのソース領域Ｒｓにおけるコンタクトホール１５の側面にテーパー角を持たせた。しかし、ＳｉＣを用いた蓄積型ＩＧＢＴのソース領域におけるコンタクトホールの側面にテーパー角を持たせてもステップカバレッジを向上させることができる。
【００７２】
また、本実施の形態においては、４Ｈ−ＳｉＣを炭化珪素基板１０として用いたが、４Ｈ−ＳｉＣ以外のポリタイプからなる基板を用いても、本発明の効果が発揮されることを確認した。
【００７３】
（第２の実施形態）
第２の実施形態では、ＳｉＣを用いた蓄積型ＭＩＳＦＥＴにおいて、ソース電極の下に位置するコンタクトホールがテーパー角を有しており、コンタクトホールの底面が第１炭化珪素層の表面より下に位置する場合について説明する。
【００７４】
図４は、第２の実施形態におけるＳｉＣの蓄積型ＭＩＳＦＥＴの構造を示す断面図である。図４に示すように、本実施形態の蓄積型ＭＩＳＦＥＴでは、炭化珪素基板３０上に、第１炭化珪素層３１と、第２炭化珪素層３４とが設けられている。
【００７５】
第２炭化珪素層３４の上には、ゲート絶縁膜３９を介してゲート電極４０が設けられている。
【００７６】
第１炭化珪素層３１のうちゲート電極４０の側方に位置する領域には、第１導電型（ｐ型）の不純物を含むｐウェル領域３２が設けられており、第１炭化珪素層３１のうちｐウェル領域３２の側方および下方を囲む領域には、第２導電型（ｎ型）の不純物を含むドリフト領域３３が設けられている。
【００７７】
本実施形態のうちで第１の実施形態と異なのは、コンタクトホール３５が、第２炭化珪素層３４を貫通して、さらに第１炭化珪素層３３のうちのｐウェル領域３２の上部を除去することにより設けられている点である。コンタクトホール３５は、その側面がテーパー状になるように形成されており、下に向かうにしたがって小さくなっている。コンタクトホール３５の側面は、特に、水平方向から１０度〜７５度の範囲で傾いていることにより、本実施形態の効果を得ることができる。
【００７８】
第２炭化珪素層３４のうちゲート絶縁膜３９の下に位置する領域には、第２導電型の不純物を含む蓄積型チャネル層３６が設けられている。第２炭化珪素層３４のうちの端部から、第１炭化珪素層３１のうち上記両端部の下に位置する領域には、蓄積型チャネル層３６よりも高い濃度の第２導電型の不純物を含むコンタクト領域３７が設けられている。
【００７９】
コンタクトホール３５の側面に露出するコンタクト領域３７の上からコンタクトホール３５の底面に露出するｐウェル領域３２の上に亘って、第１のオーミック電極（ソース電極）３８が設けられている。
【００８０】
炭化珪素基板３０の主面と対向する面（下面）上には、第２オーミック電極（ドレイン電極）４１が設けられている。
【００８１】
次に、本実施形態の蓄積型ＭＩＳＦＥＴの製造方法について、図５（ａ）〜（ｆ）を参照しながら説明する。図５（ａ）〜（ｆ）は、第２の実施形態における蓄積型ＭＩＳＦＥＴの構造を示す断面図である。
【００８２】
まず、図５（ａ）に示す工程で、炭化珪素基板３０を準備する。炭化珪素基板３０としては、例えば、（ ０ ０ ０ １ ）面から［ １ １ −２ ０ ］（ １ １ ２バー ０ ）方向へ８度傾いてオフカットされた主面を有する、直径５０ｍｍの４Ｈ−炭化珪素基板を用いる。炭化珪素基板３０の導電型はｎ型であり、炭化珪素基板３０にはキャリア濃度１×１０^１８ｃｍ^−３のｎ型不純物が含まれている。
【００８３】
次に、ＣＶＤ法によって、炭化珪素基板３０の上に厚さ１０μｍの第１炭化珪素層３１をエピタキシャル成長させる。このエピタキシャル成長はｎ型不純物を供給しながら行なうため、第１炭化珪素層３１は約５×１０^１５ｃｍ^−３のｎ型キャリア濃度を有している。
【００８４】
続いて、第１炭化珪素層３１の上に、ニッケル（Ｎｉ）からなる注入マスク４３を形成する。この注入マスク４３は、第１炭化珪素層３１のうちｐウェル領域３２となる部分の上に開口部４４を有している。そして、注入マスク４３の上方から、第１炭化珪素層３１に多段階のＡｌイオンの注入を行なう。その後、活性化アニールを行なうことにより、第１炭化珪素層の上方の一部に、深さ２μｍで１×１０^１７ｃｍ^−３のｐ型キャリア濃度を有するｐウェル領域３２を形成する。
【００８５】
このとき、第１炭化珪素層３１のうちｐウェル領域３２を囲む領域にはｐ型不純物が注入されないので、この工程の注入前の不純物濃度が保たれたドリフト領域３３となる。その後、注入マスク４３を除去する。
【００８６】
次に、図５（ｂ）に示す工程で、ＣＶＤ法によって、第１炭化珪素層３１の上に厚さ３００ｎｍの第２炭化珪素層３４をエピタキシャル成長させる。このエピタキシャル成長はｎ型不純物を供給しながら行なうため、第２炭化珪素層３４は約５×１０^１７ｃｍ^−３のｎ型キャリア濃度を有している。
【００８７】
続いて、第２炭化珪素層３４の上に、開口部４５を有する注入マスク４６を形成する。そして、注入マスク４６の上方から第２炭化珪素層３４に窒素（Ｎ）のイオン注入を行なう。その後、活性化アニールを行なうことにより、第２炭化珪素層３４の一部と、ｐウェル領域３２のうち上記一部の下に位置する部分とに、深さ０．４μｍでｎ型キャリア濃度が１×１０^１８ｃｍ^−３のコンタクト領域３７を形成する。ここで、第２炭化珪素層３４のうち２つのコンタクト領域３７に挟まれる部分は、ｎ型不純物濃度が保たれて蓄積型チャネル層３６となる。その後、注入マスク４６を除去する。
【００８８】
なお、以上の処理工程では、注入マスク４６の寸法を調整することによって、ｐ型ウェル領域３２の上に形成される蓄積型チャネル層３６の幅を約１０μｍとする。
【００８９】
次に、図５（ｃ）に示す工程で、第２炭化珪素層３４の上にフォトレジスト層（図示せず）を形成し、露光および現像を施すことにより、開口部４８を有するマスクパターン４７を形成する。本実施形態では、第１の実施形態とは異なり、マスクパターン４７に故意にはテーパー角を設けないが、形成されるコンタクトホール３５の側面はテーパー角を有するようになる。それについて、以下に説明する。
【００９０】
図５（ｄ）に示すように、プラズマエッチングを進めると、第２炭化珪素層３４のうち開口部４８に露出する部分がエッチングされていくのと並行して、マスクパターン４７も除去されていく。プラズマエッチングは等方的に進行するため、マスクパターン４７の端部４９が除去されていき、第２炭化珪素層３４のうち端部４９の下に位置する部分が露出していく。このとき、第２炭化珪素層３４のうちエッチング途中で露出した領域では、第２炭化珪素層３４のうちエッチング開始時から露出していた領域と比較してエッチング時間が短いため、深さが浅くなる。その結果、エッチングの進行する面はテーパー角を有するようになる。
【００９１】
プラズマエッチングは、第２炭化珪素層３４を貫通して第１炭化珪素層３１のうち深さ１００ｎｍまでの領域を除去するまで行なうことにより、図５（ｅ）に示すようなコンタクトホール３５を形成する。ここで、コンタクトホール３５の底面の高さと、コンタクト領域３７の下面の高さとをほぼ一致させる。コンタクトホール３７の側面は、水平方向から３０度の角度を有している。
【００９２】
プラズマエッチングは、平行平板型のリアクティブイオンエッチング（ＲＩＥ）装置を用いて、エッチングガスとしてＣＦ_４ を用い、ガス流量を１０ｍＬ／ｍｉｎとし、ＲＦ電力を１５０Ｗとして、４５分間のエッチング時間で行った。この条件下では、ＳｉＣ（第２炭化珪素層３４）のエッチングレートは１０ｎｍ／ｍｉｎ．であり、フォトレジスト（マスクパターン３７）のエッチングレートは４０ｎｍ／ｍｉｎ．であった。
【００９３】
プラズマエッチングを行なう際には、ＲＦ電力を、第１の実施形態の場合の３００Ｗと比較して小さな値に設定した。それは、ＲＦ電力を小さくすると、フォトレジスト（マスクパターン３７）のエッチングレートよりもＳｉＣ（第２炭化珪素層３４）のエッチングレートの方が大きく減少し、マスクパターン３７と第２炭化珪素層３４とのエッチングレートの比（エッチング選択比）が大きくなり、コンタクトホール３５がテーパー形状に形成されやすくなるためである。
【００９４】
次に、図５（ｆ）に示す工程で、温度１１００℃で第２炭化珪素層３４の上部を熱酸化することにより、第２炭化珪素層３４のうち蓄積型チャネル層３６の上からコンタクト領域３７のうち蓄積型チャネル層３６との境界に位置する部分の上に亘って、厚さ３０ｎｍのゲート絶縁膜３９を形成する。
【００９５】
続いて、電子ビーム（ＥＢ）蒸着装置を用いて、ソース領域Ｒｓに位置するコンタクト領域３７およびｐウェル領域３２の上に、厚さ２００ｎｍのＡｌ／Ｎｉを蒸着する。続いて、炭化珪素基板３０の裏面上に、厚さ２００ｎｍのＮｉを蒸着する。その後、加熱炉内で、基板を温度１０００℃まで加熱することにより、ソース領域Ｒｓに位置するコンタクト領域３７およびｐウェル領域３２の上には、オーミック電極となるソース電極３８を形成し、炭化珪素基板３０の裏面上には、オーミック電極となるドレイン電極４１を形成する。
【００９６】
続いて、ゲート絶縁膜３９の上に、厚さ２００ｎｍのＡｌを蒸着してゲート電極４０を形成する。以上の工程により蓄積型ＭＩＳＦＥＴが形成される。
【００９７】
次に、本実施形態に係る蓄積型ＭＩＳＦＥＴの電流電圧特性の測定結果について説明する。この測定では、本実施形態の蓄積型ＭＩＳＦＥＴの性能を、従来の蓄積型ＭＩＳＦＥＴの性能と比較して評価した。具体的には、これら２種類の蓄積型ＭＩＳＦＥＴに、同じ値のゲート電極を印加したオン状態において、ドレイン電流（オン電流）を測定した。
【００９８】
従来の蓄積型ＭＩＳＦＥＴとしては、図７に示すような、ソース領域におけるコンタクトホールがテーパー角を有していないものを準備した。なお、本実施形態のコンタクトホール３５が第１炭化珪素層３１の上部を除去して形成されているのに対し、従来のコンタクトホールは第１炭化珪素層の上部を除去せずに第２炭化珪素層を除去することにより形成されている。コンタクトホールの構造以外は、本実施形態の蓄積型ＭＩＳＦＥＴと同一の条件とした。
【００９９】
測定結果から、本実施形態の蓄積型ＭＩＳＦＥＴでは、従来の蓄積型ＭＩＳＦＥＴと比較してオン電流が約３倍以上増加することが判明した。さらに、素子の歩留まりも約２倍程度向上することが確認された。その理由の考察について、以下に述べる。
【０１００】
まず、従来の蓄積型ＭＩＳＦＥＴでは、図７に示すように、ソース電極１０８は、コンタクトホール１０５の側壁を構成する段差部を覆うように形成されている。すると、段差部の角におけるステップカバレッジが良好でないため、ソース電極１０８とコンタクトホール１０５の壁との密着性は部分的に悪化してしまう。密着性が悪化すると、ソース電極１０８のオーミック特性が劣化するために、ソース電極１０８とコンタクトホール１０５の壁との間に抵抗成分が生じてしまう。
【０１０１】
そして、コンタクト領域１０７では、イオン注入によって形成されているため、上部におけるドーパントの濃度は低くなっている。そのため、ソース電極１０８を、コンタクト領域１０７の上面上および鉛直方向に形成された側面上に形成しても、良好なオーミック接触を得ることは困難であり、接触抵抗が大きくなってしまう。
【０１０２】
以上のように、従来の蓄積型ＭＩＳＦＥＴでは、抵抗成分による電力損失は無視できないほど大きくなってしまい、オン電流が抑圧されてしまうと考えられる。
【０１０３】
これに対し、本実施形態の蓄積型ＭＩＳＦＥＴでは、図４に示すように、コンタクトホール３５の側面がテーパー角を有している。そのため、コンタクトホール３５の段差部の角において、ソース電極３８は良好なステップカバレッジで形成される。その結果、ソース電極３８とコンタクトホール３５の壁との密着性は向上し、ソース電極のオーミック特性も向上する。
【０１０４】
さらに、コンタクトホール３５の側壁が、コンタクト領域３７の上部から内部にかけて斜めに形成されている。そのため、コンタクトホール３５の側壁上にソース電極３８を形成すると、ソース電極３８がコンタクト領域３７の内部にも接するようになる。コンタクト領域３７の内部では、上部と比較してドーパント濃度が高いことから、コンタクト領域３７とソース電極３８との界面での接触抵抗が低減される。
【０１０５】
また、本実施形態では、第１の実施形態と比較して、コンタクト領域３７とソース電極３８との接触面積が大きくなる。そして、コンタクトホール３５の深さもより深くなるので、ソース電極３８は、コンタクト領域３７のうちより高い不純物濃度を有する領域と接することができる。これらのことから、本実施形態では、第１の実施形態と比較して、より大きな値のオン電流を得ることができると考えられる。
【０１０６】
また、本実施形態の蓄積型ＭＩＳＦＥＴでは、ソース電極３８は、良好なステップカバレッジでコンタクトホール３５の壁の上に形成される。そのため、電極の剥がれや断線等の問題も発生しにくくなり、歩留まりが向上し、素子の信頼性も向上する。
【０１０７】
なお、本実施形態においては、蓄積型チャネル層３６として、ドーパントがほぼ一様に分布するような層を形成した。しかし、本発明では、デルタドープ構造のドープ層を用いても効果が得られることを確認した。
【０１０８】
また、本実施形態においては、第２炭化珪素層３４の両端部にイオン注入を行なうことによりコンタクト領域３７を形成した。しかし、本発明では、コンタクト領域３７を形成しなくてもよい。具体的にいうと、第２炭化珪素層３４の両端部まで蓄積型チャネル層３６が延びており、蓄積型チャネル層３６を側壁とするコンタクトホール３５が形成されることになる。この場合でも、コンタクトホール３５の側面がテーパー角を有していると、効果が得られることを確認した。また、蓄積型チャネル層３６がデルタドープ構造である場合には、コンタクトホール３５の側面にテーパー角を持たせることによって、ソース電極３８とデルタドープ層における積層構造とが直接接するようになり、ソース電極３８とコンタクトホール３５の側面との接触抵抗が低減されて電力損失がより抑制されることを確認した。
【０１０９】
また、本実施形態においては、蓄積型ＭＩＳＦＥＴのソース領域Ｒｓにおけるコンタクトホール３５の側面にテーパー角を持たせた。しかし、ＳｉＣを用いた蓄積型ＩＧＢＴのソース領域におけるコンタクトホールの側面にテーパー角を持たせてもステップカバレッジを向上させることができる
また、本実施の形態においては、４Ｈ−ＳｉＣを炭化珪素基板３０として用いたが、４Ｈ−ＳｉＣ以外のポリタイプからなる基板を用いても、本発明の効果が発揮されることを確認した。
【０１１０】
また、本実施形態においては、コンタクトホール３５の底面の高さをコンタクト領域３７の底面の高さと一致させた。しかしながら、本発明では、図６に示すように、コンタクトホール５１の底面の高さがコンタクト領域３４の底面の高さよりも下に形成されていてもよい。図６は、第２の実施形態におけるＳｉＣの蓄積型ＭＩＳＦＥＴの変形例の構造を示す断面図である。なお、図６に示す構造のうちコンタクトホール５１の深さ以外は図４に示した構造と同様であるので、説明を省略する。この場合にも、上述した効果と同様の効果を得ることができる。
【０１１１】
【発明の効果】
本発明では、コンタクトホールの側面をテーパー状にすることにより、ソース電極と炭化珪素層との間に良好なオーミック特性を実現することができ、高い電流密度のドレイン電流を流すことができる炭化珪素の蓄積型ＭＩＳＦＥＴを得ることができる。
【図面の簡単な説明】
【図１】第１の実施形態におけるＳｉＣの蓄積型ＭＩＳＦＥＴの構造を示す断面図である。
【図２】（ａ）〜（ｅ）は、第１の実施形態の蓄積型ＭＩＳＦＥＴの製造工程を示す断面図である。
【図３】第１の実施形態における半導体装置の変形例の構造を示す断面図である。
【図４】第２の実施形態におけるＳｉＣの蓄積型ＭＩＳＦＥＴの構造を示す断面図である。
【図５】（ａ）〜（ｆ）は、第２の実施形態における蓄積型ＭＩＳＦＥＴの構造を示す断面図である。
【図６】第２の実施形態におけるＳｉＣの蓄積型ＭＩＳＦＥＴの変形例の構造を示す断面図である。
【図７】従来におけるＳｉＣを用いた蓄積型ＭＩＳＦＥＴの構造を示す断面図である。
【符号の説明】
１０ 炭化珪素基板
１１ 第１炭化珪素層
１２ ｐウェル領域
１３ ドリフト領域
１４ 第２炭化珪素層
１５ コンタクトホール
１６ 蓄積型チャネル層
１７ コンタクト領域
１８ ソース電極
１９ ゲート絶縁膜
２０ ゲート電極
２１ ドレイン電極
２３ 注入マスク
２４ 開口部
２５ 開口部
２６ 注入マスク
２７ マスクパターン
２８ 開口部
３０ 炭化珪素基板
３１ 第１炭化珪素層
３２ ｐウェル
３３ ドリフト領域
３４ 第２炭化珪素層
３５ コンタクトホール
３６ 蓄積型チャネル層
３７ コンタクト領域
３８ ソース電極
３９ ゲート絶縁膜
４０ ゲート電極
４１ ドレイン電極
４３ 注入マスク
４４ 開口部
４５ 開口部
４６ 注入マスク
４７ マスクパターン
４８ 開口部
４９ 端部
５１ コンタクトホール

Claims (9)

1. 半導体基板と、
   第１炭化珪素層と、
   上記第１炭化珪素層の上に設けられた第２炭化珪素層と、
   上記第２炭化珪素層の上に設けられたゲート絶縁膜と、
   上記ゲート絶縁膜の上に設けられたゲート電極と、
   上記第１炭化珪素層のうち上記ゲート電極の側方の領域に設けられた第１導電型のウェル領域と、
   上記第１炭化珪素層のうち上記ウェル領域の側方および下方を囲む領域に設けられた第２導電型のドリフト領域と、
   上記第２炭化珪素層の少なくとも一部に設けられた第２導電型のチャネル領域と
   上記第２炭化珪素層を貫通して上記ウェル領域に到達し、下方に向かって順テーパー状の側面を有するコンタクトホールと、
   上記コンタクトホールの側面から、上記コンタクトホールの底面に露出する上記ウェル領域の上に亘って設けられた第１オーミック電極と、
   上記半導体基板の下面上に設けられた第２オーミック電極と
   を備える半導体装置。
2. 請求項１に記載の半導体装置において、
   上記コンタクトホールの側面のうちの少なくとも一部は、水平方向から１０°以上７５°以下の範囲内で傾いていることを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置において、
   上記コンタクトホールは、プラズマを用いたエッチングにより形成されたことを特徴とする半導体装置。
4. 請求項１〜３のうちいずれか１つに記載の半導体装置において、
   上記第２炭化珪素層は、チャネル層と、上記チャネル層と隣接し、上記チャネル層よりも高い第２不純物濃度を有するコンタクト領域の少なくとも一部とを有しており、
   上記コンタクトホールの上記側面には、上記コンタクト領域が露出していることを特徴とする半導体装置。
5. 請求項４に記載の半導体装置において、
   上記コンタクト層は、上記第２炭化珪素層および上記第１炭化珪素層に設けられており、
   上記コンタクトホールは、上記第１炭化珪素層の上面の位置よりも深いことを特徴とする半導体装置。
6. 請求項５に記載の半導体装置において、
   上記コンタクト層は、上記第２炭化珪素層および上記第１炭化珪素層に設けられており、
   上記コンタクトホールは、上記コンタクト領域の底面の位置よりも深いことを特徴とする半導体装置。
7. 半導体基板の上に、第２導電型の第１炭化珪素層を形成する工程（ａ）と、
   上記第１炭化珪素層の一部に第１導電型の不純物を注入することによりウェル領域を形成する工程（ｂ）と、
   上記第１炭化珪素層の上に、第２導電型のチャネル層を有する第２炭化珪素層を形成する工程（ｃ）と、
   上記第２炭化珪素層の上に、テーパー状の開口部を有するマスクパターンを形成する工程（ｄ）と、
   上記マスクパターンをマスクとして、上記第２炭化珪素層を貫通して上記ウェル領域に到達するコンタクトホールを形成する工程（ｅ）と、
   上記コンタクトホールの側面上から底面上に亘って第１オーミック電極を形成する工程（ｆ）と、
   上記第２炭化珪素層の上記チャネル層の上に、ゲート絶縁膜を挟んでゲート電極を形成する工程（ｇ）と、
   上記半導体基板の下面上に第２オーミック電極を形成する工程（ｈ）と
   を含む半導体装置の製造方法。
8. 請求項７に記載の半導体装置の製造方法において、
   上記工程（ｄ）では、プロキシミティ露光処理を行い、現像を行なうことにより上記マスクパターンを形成することを特徴とする半導体装置の製造方法。
9. 請求項７または８に記載の半導体装置の製造方法において、
   上記工程（ｅ）では、プラズマエッチングを行なうことを特徴とする半導体装置の製造方法。

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