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JP2004128415A - トランジスタ、ウェーハ、トランジスタの製造方法、ウェーハの製造方法および半導体層の形成方法 - Google Patents

トランジスタ、ウェーハ、トランジスタの製造方法、ウェーハの製造方法および半導体層の形成方法 Download PDF

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JP2004128415A JP2002294101A JP2002294101A JP2004128415A JP 2004128415 A JP2004128415 A JP 2004128415A JP 2002294101 A JP2002294101 A JP 2002294101A JP 2002294101 A JP2002294101 A JP 2002294101A JP 2004128415 A JP2004128415 A JP 2004128415A
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temperature
inp
indium
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JP2002294101A
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Hidetoshi Fujimoto
藤本　英俊
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

【課題】安価で素子寿命の長いトランジスタを提供する。
【解決手段】ガリウム砒素（ＧａＡｓ）基板上にインジウム砒素（ＩｎＡｓ）層を設け、インジウム砒素層上にガリウム砒素基板より大きくインジウム砒素層より小さい格子定数を有する半導体層設ける。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、ガリウム砒素（ＧａＡｓ）基板上にＧａＡｓではない化合物半導体のエピ層を形成する方法に関する。
【０００２】
【従来の技術】
ＩＩＩ−Ｖ族化合物半導体であるＧａＡｓ系のトランジスタは、シリコン（Ｓｉ）トランジスタに比べて、高動作周波数、低雑音、高出力、高利得、低動作電圧、高動作効率、低消費電力など、さまざまな優れた特徴を有している。これらの特徴のために、ＧａＡｓ系電界効果型トランジスタ（ＦＥＴ）やヘテロ接合バイポーラ型トランジスタ（ＨＢＴ）は、移動体通信用のデバイスとしてすでに実用化されている。このＧａＡｓ系ＦＥＴやＨＢＴの中で、インジウムガリウム砒素（ＩｎＧａＡｓ）層をベース層、このベース層に格子整合するインジウムガリウム燐（ＩｎＧａＰ）層あるいはインジウム燐（ＩｎＰ）層をエミッタ層として有するＨＢＴは動作電圧を低くすることができるので、注目を浴びつつある。
【０００３】
このようなＩｎＧａＡｓ層をベース層とするＨＢＴでは、ＩｎＧａＡｓ層に格子整合するＩｎＰ層あるいはＩｎＧａＰ層上に形成することが一般的である。従って、形成される基板としては、ＩｎＰ層を用いる場合のＩｎＰ基板を除いて格子整合する半導体基板が存在しないこともあり、ＩｎＰ基板が用いられる。しかし、ＩｎＰ基板は大口径化が困難であり、口径の小さなＩｎＰ基板でさえその価格はＧａＡｓ基板の５倍以上と高価である。このために、ＩｎＧａＡｓ層をベース層とするＨＢＴでは、ＩｎＰ基板に比較して大口径で安価なＧａＡｓ基板上にＩｎＰ層あるいはＩｎＧａＰ層を成長する試みがなされている。
【０００４】
しかし、例えば、ＧａＡｓ基板の格子定数に対するＧａＡｓ基板とＩｎＰ層の格子定数の差の比率が約３．８％あることから、ＧａＡｓ基板上に直接ＩｎＰ単結晶層を成長することは困難である。そこで、従来、ＧａＡｓ基板からＩｎＰ層へと格子定数を連続的あるいは段階的に変化させるようなバッファ層を介して成長を行なっている（例えば、非特許文献１参照）。しかし、このようなバッファ層を有するＨＢＴでは、素子寿命が短かった。
【０００５】
【非特許文献１】
ルビシェヴ（Ｄ．Ｌｕｂｙｓｈｅｖ）、外９名，砒素（Ａｓ）、アンチモン（Ｓｂ）と燐（Ｐ）をベースとしたメタモルフィックＨＥＭＴの比較研究（Ａ　Ｃｏｍｐａｒａｔｉｖｅ　Ｓｔｕｄｙ　ｏｆ　Ａｓ，　Ｓｂ　ａｎｄ　Ｐ−ｂａｓｅｄ　Ｍｅｔａｍｏｒｐｈｉｃ　ＨＥＭＴ），２０００　ＧａＡｓマンテック（２０００　ＧａＡｓ　ＭＡＮＴＥＣＨ），アメリカ合衆国，ＧａＡｓマンテック株式会社（ＧａＡｓ　ＭＡＮＴＥＣＨ，　Ｉｎｃ．），２０００年，ｐ．８５−８８
【０００６】
【発明が解決しようとする課題】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、安価で素子寿命の長いトランジスタを提供することにある。
【０００７】
また、本発明の目的は、安価で素子寿命を長くすることが可能なウェーハを提供することにある。
【０００８】
本発明の目的は、安価で素子寿命を長くすることが可能なウェーハの製造方法を提供することにある。
【０００９】
本発明の目的は、安価で素子寿命を長くすることが可能なトランジスタの製造方法を提供することにある。
【００１０】
本発明の目的は、安価で素子寿命を長くすることが可能な半導体層の形成方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記問題点を解決するための本発明の第１の特徴は、ガリウム砒素基板と、このガリウム砒素基板上に設けられるインジウム砒素層と、このインジウム砒素層上に設けられガリウム砒素基板より大きくインジウム砒素層より小さい格子定数を有する半導体層を有するトランジスタにある。
【００１２】
本発明の第２の特徴は、ガリウム砒素基板と、このガリウム砒素基板上に設けられるインジウム砒素層と、このインジウム砒素層上に設けられガリウム砒素基板より大きくインジウム砒素層より小さい格子定数を有する半導体層を有するウェーハにある。
【００１３】
本発明の第３の特徴は、シリコン基板と、このシリコン基板の上方に設けられるガリウム砒素層と、このガリウム砒素層上に設けられるインジウム砒素層と、このインジウム砒素層上に設けられガリウム砒素層より大きくインジウム砒素層より小さい格子定数を有する半導体層を有するウェーハにある。
【００１４】
本発明の第４の特徴は、ガリウム砒素基板上に第１の基板温度でインジウム砒素層を形成することと、このインジウム砒素層上に第１の基板温度でガリウム砒素基板より大きくインジウム砒素層より小さい第１の格子定数を有する第１の半導体層を形成することと、この第１の半導体層上に第１の基板温度より高い第２の基板温度でガリウム砒素基板より大きくインジウム砒素層より小さい第２の格子定数を有する第２の半導体層を形成することを有するウェーハの製造方法にある。
【００１５】
本発明の第５の特徴は、ガリウム砒素基板上に第１の基板温度でインジウム砒素層を形成することと、このインジウム砒素層上に第１の基板温度でガリウム砒素基板より大きくインジウム砒素層より小さい第１の格子定数を有する第１の半導体層を形成することと、この第１の半導体層上に第１の基板温度より高い第２の基板温度でガリウム砒素基板より大きくインジウム砒素層より小さい第２の格子定数を有する第２の半導体層を形成することを有するトランジスタの製造方法にある。
【００１６】
本発明の第６の特徴は、ガリウム砒素基板上に第１の基板温度でインジウム砒素層を形成することと、このインジウム砒素層上に第１の基板温度でガリウム砒素基板より大きくインジウム砒素層より小さい第１の格子定数を有する第１の半導体層を形成することと、この第１の半導体層上に第１の基板温度より高い第２の基板温度でガリウム砒素基板より大きくインジウム砒素層より小さい第２の格子定数を有する第２の半導体層を形成することを有する半導体層の形成方法にある。
【００１７】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【００１８】
ＧａＡｓ基板上に形成されたＩｎＰ層等を有するトランジスタの素子寿命が短い原因について考察した。この原因は、従来のバッファ層に起因していると考えられた。従来のバッファ層では、ＧａＡｓ基板とＩｎＰ層の格子定数の違いによる歪を、コレクタ領域、ベース領域とエミッタ領域の結晶内部も有する。このため、トランジスタ形成後の信頼性試験においては、コレクタ領域等に存在する歪によって素子が劣化したと考えられた。
【００１９】
ＧａＡｓ基板とＩｎＰ層とでは、ＧａＡｓ基板の方が格子定数が小さいため、ＩｎＰ層は圧縮歪を受ける。通常ＨＢＴでは、厚さ１−２μｍ程度の厚い積層構造を有するコレクタ領域等をＧａＡｓ基板上に有する。このため、素子形成直後は歪んだ結晶構造を積層構造が保持することができても、トランジスタ動作時の通電によりコレクタ領域等の温度が上昇し、積層構造にストレスが加わると歪は素子形成直後より大きくなり、コレクタ領域等に転位が入ると考えられた。素子形成直後のトランジスタのコレクタ領域等の結晶構造の歪みを小さくすることが必要であると考えられた。
【００２０】
（第１の実施形態）
本発明の第１の実施形態に係るダブルヘテロ接合型バイポーラトランジスタ（ＤＨＢＴ）は、図１に示すように、半絶縁性ＧａＡｓ基板１の上に、順にＩｎＡｓバッファ層３、低温成長ＩｎＰ層４、高温成長ＩｎＰ層５、ｎ型ＩｎＧａＡｓコレクタコンタクト層６、アンドープＩｎＰコレクタ層７、ｐ型ＩｎＧａＡｓベース層８、ｎ型ＩｎＰエミッタ層９、ｎ型ＩｎＰエミッタコンタクト層１０とｎ型ＩｎＧａＡｓエミッタコンタクト層１１が積層されている。
【００２１】
ＩｎＡｓバッファ層３の厚さは約１ｎｍとした。ＩｎＡｓバッファ層３がＧａＡｓ基板１とＩｎＰ層４、５の格子不整合に伴って発生する歪を緩和する働きを持つ。ＩｎＡｓバッファ層３の厚さは１０ｎｍ以下より好ましくは３ｎｍ以下であることが望ましい。これは、厚すぎるとＩｎＡｓバッファ層３自身に入る転位が上層のＩｎＰ層４、５へ引き継がれるからである。これより、ＩｎＡｓバッファ層３の厚さは、１ｎｍより薄くてもよい。すなわち、ＧａＡｓ基板１の表面のＡｓの単原子層の上に設けられるＩｎの単原子層と、このＩｎの単原子層の上に設けられるＡｓの単原子層とによってＩｎＡｓバッファ層３が構成されていてもよい。
【００２２】
低温成長ＩｎＰ層４の厚さは２０ｎｍとした。高温成長ＩｎＰ層５の厚さは０．５μｍとした。ｎ型ＩｎＧａＡｓコレクタコンタクト層６の厚さは０．５μｍとし、キャリア濃度は２×１０１９ｃｍ−３とした。アンドープＩｎＰコレクタ層７の厚さは１０ｎｍとした。ｐ型ＩｎＧａＡｓベース層８の厚さは５０ｎｍとし、キャリア濃度は４×１０１９ｃｍ−３とした。ｎ型ＩｎＰエミッタ層９の厚さは２０ｎｍとし、キャリア濃度は３×１０１７ｃｍ−３とした。ｎ型ＩｎＰエミッタコンタクト層１０の厚さは１００ｎｍとし、キャリア濃度は２×１０１８ｃｍ−３とした。ｎ型ＩｎＧａＡｓエミッタコンタクト層１１の厚さは１００ｎｍとし、キャリア濃度は３×１０１９ｃｍ−３とした。
【００２３】
ｎ型ＩｎＧａＡｓコレクタコンタクト層６の上にはコレクタ電極２１が設けられている。ｐ型ＩｎＧａＡｓベース層８の上にはベース電極２２が設けられている。ｎ型ＩｎＧａＡｓエミッタコンタクト層１１の上にはエミッタ電極２３が設けられている。コレクタ電極２１、ベース電極２２とエミッタ電極２３はオーミック電極である。
【００２４】
ＧａＡｓ基板１とＩｎＰ層４、５あるいはＩｎＧａＰ層との間にＩｎＡｓバッファ層３を介在させる。ここで、各材料系の格子定数を記述すると、基板１のＧａＡｓの格子定数が０．５６５３ｎｍ、半導体層４、５のＩｎＰの格子定数が０．５８６９ｎｍ、ＩｎＡｓバッファ層３のＩｎＡｓの格子定数が０．６０５８ｎｍである。ＩｎＧａＰの格子定数はＩｎとＧａの組成比ｘに応じて変化する。ここで、組成比ｘはＩｎｘＧａ１−ｘＰ（０＜ｘ＜１）と表記される。組成比ｘが０．４８において、ＩｎＧａＰの格子定数はＧａＡｓの格子定数と等しくなる。組成比ｘが０．４８より大きいと、ＩｎＧａＰの格子定数はＧａＡｓの格子定数より大きくなる。組成比ｘが１に近づく程、組成がＩｎＰに近づくため、格子定数もＩｎＰの格子定数に近づく。
【００２５】
ＧａＡｓ基板１の上にＩｎＰ層４、５あるいは組成比ｘが０．４８より大きいＩｎＧａＰ層を形成する場合に、ＩｎＰ層４、５あるいはＩｎＧａＰ層に圧縮歪みが発生する。そこで、ＧａＡｓ基板１とＩｎＰ層等４、５の間に、ＧａＡｓとＩｎＰより格子定数の大きなＩｎＡｓバッファ層３を挿入する。ＩｎＡｓバッファ層３の内部や界面では、大量の転位が発生する。これは圧縮歪みの限界を越える程に格子定数の差があるからである。この転位の発生により、歪みは緩和され、ＩｎＡｓバッファ層３の上に形成されるＩｎＰ層４、５は、下地であるＧａＡｓ基板１の格子定数の影響をほとんど受けない。そして、ＧａＡｓ基板１の上にＩｎＰ層等４、５を形成した場合のＩｎＰ層４、５の圧縮歪みは緩和される。そして、ＩｎＡｓバッファ層３を省いて低温ＩｎＰ層４を設けたＤＨＢＴと比較して第１の実施形態のＤＨＢＴでは、素子寿命が約３０％改善された。そして、素子寿命の長いＨＢＴを安価なＧａＡｓ基板１上に形成することができる。
【００２６】
次に、第１の実施形態のＤＨＢＴの製造方法について述べる。
【００２７】
ＧａＡｓ基板１上に積層した各層３乃至１１は有機金属化学気相成長（ＭＯＣＶＤ）法で成長した。成長に用いた原料は次の通りである。ＩＩＩ族原料としてトリメチルガリウム（ＴＭＧ、（ＣＨ３）３Ｇａ）、トリエチルガリウム（ＴＥＧ、（Ｃ２Ｈ５）３Ｇａ）とトリメチルインジウム（ＴＭＩ、（ＣＨ３）３Ｉｎ）を用いた。水素（Ｈ２）をＩＩＩ族原料のキャリアガスとした。水素によってＩＩＩ族原料をバブリングした。Ｖ族原料はアルシン（ＡｓＨ３）ガスおよび　ホスフィン（ＰＨ３）ガスを用いた。ｎ型層のドーピング原料にはシラン（ＳｉＨ４）ガスおよびジエチルテルル（ＤＥＴｅ、（Ｃ２Ｈ５）２Ｔｅ）を用いた。ｐ型層のドーピング原料には四臭化炭素（ＣＢｒ４）を用いた。Ｖ族原料とドーピング原料のキャリアガスにも水素を用いた。各種原料とキャリアガスの反応管内の総流量は０．１６６（ｌ／ｓ）で、反応管内の圧力は０．１気圧程度の減圧で、各層３乃至１１の成長を行った。
【００２８】
まず、抵抗率が１０７Ωｃｍ以上で、主面が（１００）面から＜１１０＞方向に２°程度傾いた半絶縁性ＧａＡｓ基板１をメタルオーガニック（ＭＯ）ＣＶＤ装置内の加熱可能なサセプタ上に配置した。加熱方法は抵抗加熱、ＲＦコイルによる誘導加熱、ランプ加熱等があるが、いずれの場合も可能である。本第１の実施形態ではランプ加熱法を用いた。なお、以下に記載する温度は、サセプタに取りつけた熱電対の指示温度いわゆるサセプタ温度であり、ＧａＡｓ基板１の表面の温度いわゆる基板温度とは異なる。しかし、反応管内の圧力と総流量が一定の条件下では、サセプタ温度が上昇すれば基板温度も上昇する１対１の相関関係にあると考えられる。
【００２９】
次に、サセプタ温度を６５０℃程度に昇温し、反応管内の雰囲気を約１０分間ＡｓＨ３雰囲気にした。反応管内の圧力は０．２気圧程度とした。このことにより、ＧａＡｓ基板１の表面にある酸化膜などを除去した。
【００３０】
次に、反応管内の雰囲気をＡｓＨ３雰囲気のまま、サセプタ温度を３５０℃まで降温した。サセプタ温度が３５０℃で、まずＡｓＨ３の供給を停止し、次にＴＭＩを供給し、次にＰＨ３を供給した。このことにより、ＩｎＡｓバッファ層３および低温ＩｎＰ層４を成長させた。ＡｓＨ３の供給停止後にＴＭＩの供給を行なうことによって、Ａｓ原子で覆われているＧａＡｓ基板１の表面に、ＩｎＡｓバッファ層３を形成することができる。なお、低温ＩｎＰ層４の成膜直後は、低温ＩｎＰ層４は多結晶層である。また、「ＡｓＨ３雰囲気」とは、キャリアガスの中に、ＧａＡｓ基板１などのＡｓを含む層からＡｓが蒸発しない程度にＡｓを供給可能な雰囲気のことで、ＡｓＨ３の熱分解によりＡｓが供給される。以下に用いる「ＰＨ３雰囲気」も同等の意味である。ＡｓをＰに読み替えればよい。
【００３１】
本第１の実施形態においては、ＩｎＡｓバッファ層３をＧａＡｓ基板１の表面をＩｎで置換することによって形成した。これに限らず、Ｉｎ原料であるＴＭＩとＡｓ原料であるＡｓＨ３とを流すことによってもＩｎＡｓバッファ層３を形成できる。この場合にはより厚いＩｎＡｓバッファ層３を形成できる。
【００３２】
また、このＩｎＡｓバッファ層３の成長時のサセプタ温度は、４５０℃以下より望ましくは４００℃以下であることが望ましい。これより高い温度、例えば５００℃では、ＩｎＡｓ表面に起因すると思われる表面状態の荒れが発生するためである。
【００３３】
次に、反応管内の雰囲気をＰＨ３雰囲気のまま、サセプタ温度を６５０℃まで昇温する。サセプタ温度が６５０℃において、ＴＭＩを供給し高温ＩｎＰ層５を形成した。昇温過程において多結晶であった低温ＩｎＰ層４の表面が単結晶となり、高温ＩｎＰ層５の形成において種結晶としての働きをする。
【００３４】
サセプタ温度を６５０℃のまま、ＡｓＨ３、ＰＨ３、ＴＭＧ、ＴＭＩ、ＳｉＨ４を用いてｎ型ＩｎＧａＡｓコレクタコンタクト層６とアンドープＩｎＰコレクタ層７を形成した。
【００３５】
次に、ＰＨ３雰囲気中で、サセプタ温度を４７５℃に降温した。サセプタ温度が４７５℃に安定した後、Ｖ族原料ガスをＡｓＨ３に切り換え、さらにＴＥＧ、ＴＭＩおよびＣＢｒ４を供給して　ｐ型ＩｎＧａＡｓ層８を形成した。
【００３６】
次に、ＡｓＨ３雰囲気中で、サセプタ温度を５６０℃に昇温した。サセプタ温度が５６０℃に安定した後、Ｖ族原料ガスをＰＨ３に切り換え、さらにＴＭＩおよびＳｉＨ４を供給してｎ型ＩｎＰ層９とｎ型ＩｎＰ層１０を形成した。
【００３７】
次に、ＰＨ３雰囲気中でサセプタ温度を４５０℃に降温した。サセプタ温度が４５０℃に安定した後、Ｖ族原料ガスをＡｓＨ３に切り換え、さらにＴＥＧ、ＴＭＩおよびＤＥＴｅを供給してｎ型ＩｎＧａＡｓ層１１を形成した。
【００３８】
ｎ型ＩｎＧａＡｓ層１１を形成した後、すべての原料を停止し、Ｈ２雰囲気中でサセプタ温度を室温まで降温し、窒素（Ｎ２）雰囲気に切り換えた後、結晶成長されたＧａＡｓ基板１をＭＯＣＶＤ装置から取り出した。
【００３９】
ＩｎＧａＡｓ層８、１１およびＧａＡｓ層は、燐酸（Ｈ３ＰＯ４）と過酸化水素水（Ｈ２Ｏ２）と純水（Ｈ２Ｏ）との混合溶液によって、ＩｎＰ層７、９、１０に対して選択的にエッチング除去することが可能である。ＩｎＰ層７、９、１０は、塩酸（ＨＣｌ）と純水との混合溶液によって、ＩｎＧａＡｓ層６、８に対して選択的にエッチング除去することが可能である。ｎ型ＩｎＧａＡｓコレクタコンタクト層６とｐ型ＩｎＧａＡｓベース層８を露出させた。なお、各層３乃至１１間には製造プロセス上必要となるエッチングストップ層などを適宜配することも可能である。
【００４０】
露出したｎ型ＩｎＧａＡｓコレクタコンタクト層６、ｐ型ＩｎＧａＡｓベース層８と　ｎ型ＩｎＧａＡｓエミッタコンタクト層１１の上に、リフトオフプロセスを用いて適宜オーミック電極２１乃至２３を形成する。電極２１乃至２３に用いる金属材料としては、例えば、コレクタ電極２１およびエミッタ電極２３については、金（Ａｕ）／ゲルマニウム（Ｇｅ）／ニッケル（Ｎｉ）の積層構造を用いた。ベース電極２２については、チタニウム（Ｔｉ）／白金（Ｐｔ）／Ａｕの積層構造が用いることができる。
【００４１】
ＧａＡｓ基板１上に複数個作製されたＤＨＢＴは素子毎に分離・分割される。各素子は、別に用意した窒化アルミニウム（ＡｌＮ）マウント用支持基板上に配置される。同一のマウント用支持基板上に配置された他の素子と組み合わせ・結線し、モールドなどの処理を施す。以上で半導体装置が完成する。
【００４２】
なお、本第１の実施形態においては、ＧａＡｓ基板１として主面が（１００）面から＜１１０＞方向に２°程度傾いた半絶縁性ＧａＡｓ基板を用いたが、主面がほぼ（１００）面である傾斜角のないＧａＡｓ基板から、主面が（１００）面から＜１１０＞方向に８°程度傾いたＧａＡｓ基板までを用いることが望ましい。また、特に、主面がほぼ（１００）面である、すなわち傾斜角度が１°未満であるＧａＡｓ基板を用いることが望ましい。これは、低温ＩｎＰ層４が成長直後には多結晶状態であるため、ＧａＡｓ基板１の表面にテラスが広くサイトのほとんどないＧａＡｓ基板１の方が平坦性の高い低温ＩｎＰ層４を形成しやすいためである。一方、傾斜角の範囲が６°以上８°以下であると、ドーピング原料を減らしても所定のキャリア濃度が得られた。ドーピング原料の使用量を減らすことができる。
【００４３】
以上述べてきたように、第１の実施形態のＤＨＢＴの製造方法を用いることで、比較的安価で大口径化可能なＧａＡｓ基板１上に設けられ低電圧動作が可能なＩｎＧａＡｓベース層８を有するＨＢＴを提供することができる。
【００４４】
なお、第１の実施形態においては、エミッタ層９をＩｎＰとしたが、ＩｎＧａＡｓベース層と格子整合するＩｎＡｌＡｓ層を用いることも可能である。これは、伝導帯と価電子帯とのエネルギー障壁の割合を変えることができるためで、用途によって異なる仕様にデバイス特性を変えることができる。
【００４５】
（第２の実施形態）
本発明の第２の実施形態に係るＤＨＢＴでは、図２に示すように、図１の第１の実施形態のＤＨＢＴの構成に加えて、半絶縁性ＧａＡｓ基板１とＩｎＡｓバッファ層３との間にＧａＡｓ層２を挿入している。ＧａＡｓ層２の厚さは４０ｎｍとした。これは、ＩｎＡｓバッファ層３との界面となるＧａＡｓ表面の改質を目的とする。ＧａＡｓ表面の結晶性が向上し、均一なＩｎＡｓバッファ層３を得ることができる。このことにより、素子寿命が第１の実施形態のＤＨＢＴに比べて、さらに約３０％改善された。
【００４６】
次に、第２の実施形態に係るＤＨＢＴの製造方法について説明する。原料等については第１の実施形態と同じである。
【００４７】
まず、抵抗率が１０７Ωｃｍ以上で、主面が（１００）面から＜１１０＞方向に２°程度傾いた半絶縁性ＧａＡｓ基板１をＭＯＣＶＤ装置内の加熱可能なサセプタ上に配置した。
【００４８】
サセプタ温度を６５０℃程度にまで昇温した。反応管内の雰囲気を約１０分間ＡｓＨ３雰囲気にした。反応管内の圧力は０．２気圧程度とした。このことにより、ＧａＡｓ基板１の表面にある酸化膜などを除去した。続いて、ＴＭＧを供給し、ＧａＡｓ層２を成長した。成長時の反応管内の圧力は０．２気圧程度とした。以下、積層構造の形成方法および素子化プロセスについては第１の実施形態と同じである。
【００４９】
（第３の実施形態）
本発明の第３の実施形態に係るシングルヘテロ接合型バイポーラトランジスタ（ＳＨＢＴ）について、図３に示すように、半絶縁性ＧａＡｓ基板１の上に、順にＧａＡｓ層２、ＩｎＡｓバッファ層３、低温成長ＩｎＰ層４、高温成長ＩｎＧａＰ層１５、ｎ型ＩｎＧａＡｓコレクタコンタクト層６、ｎ型ＩｎＧａＡｓコレクタ層１７、ｐ型ＩｎＧａＡｓベース層８、ｎ型ＩｎＧａＰエミッタ層１９、ｎ型ＩｎＧａＡｓエミッタコンタクト層２０、ｎ型ＩｎＧａＡｓエミッタコンタクト層１１が積層されている。
【００５０】
ＧａＡｓ層２の厚さは約５０ｎｍとした。ＩｎＡｓバッファ層３の厚さは約１ｎｍとした。低温成長ＩｎＰ層４の厚さは２０ｎｍとした。高温成長ＩｎＧａＰ層１５の厚さは１μｍとした。ｎ型ＩｎＧａＡｓコレクタコンタクト層６のＩｎの組成比は１５％とし、厚さは０．５μｍとし、キャリア濃度は３×１０１８ｃｍ−３とした。ｎ型ＩｎＧａＡｓコレクタ層１７のＩｎの組成比は１５％とし、厚さは０．７μｍとし、キャリア濃度は１×１０１６ｃｍ−３とした。ｐ型ＩｎＧａＡｓベース層８のＩｎの組成比は１５％とし、厚さは８０ｎｍとし、キャリア濃度３×１０１９ｃｍ−３とした。ｎ型ＩｎＧａＰエミッタ層１９のＩｎの組成比は５６％とし、厚さは２５ｎｍとし、キャリア濃度は３×１０１７ｃｍ−３とした。ｎ型ＩｎＧａＡｓエミッタコンタクト層２０のＩｎの組成比は１５％とし、厚さは５０ｎｍとし、キャリア濃度は２×１０１８ｃｍ−３とした。ｎ型ＩｎＧａＡｓエミッタコンタクト層１１の表面でのＩｎの組成比は７０％とし、厚さは１００ｎｍとし、キャリア濃度は３×１０１９ｃｍ−３とした。なお、ｎ型ＩｎＧａＡｓエミッタコンタクト層１１は、Ｉｎ組成比を１５％から７０％まで傾斜的に変化させた傾斜領域と組成比が均一な均一領域とを有する。それぞれの領域の厚さは、エミッタ抵抗の仕様によって適宜分配することができる。本第３の実施形態においては、傾斜領域と均一領域の厚さをおのおの５０ｎｍとした。
【００５１】
ｎ型ＩｎＧａＡｓコレクタコンタクト層６の上にはコレクタ電極２１が設けられている。ｐ型ＩｎＧａＡｓベース層８の上にはベース電極２２が設けられている。ｎ型ＩｎＧａＡｓエミッタコンタクト層１１の上にはエミッタ電極２３が設けられている。コレクタ電極２１、ベース電極２２とエミッタ電極２３はオーミック電極である。
【００５２】
次に、第３の実施形態のＳＨＢＴの製造方法について述べる。原料等については第１の実施形態と同じものを用いた。
【００５３】
半絶縁性ＧａＡｓ基板１の抵抗率は１０７Ωｃｍ以上で、主面が（１００）面から＜１１０＞方向に２°程度傾いている。この半絶縁性ＧａＡｓ基板１をＭＯＣＶＤ装置内の加熱可能なサセプタ上に配置した。サセプタ温度を６５０℃程度まで昇温し、ＧａＡｓ基板１を加熱した。反応管内の雰囲気をＡｓＨ３雰囲気にし、このＡｓＨ３雰囲気を約１０分間維持した。反応管内の圧力は０．２気圧程度とした。このことにより、ＧａＡｓ基板１の表面にある酸化膜などを除去した。続いて、反応管内にＴＭＧを供給し、ＧａＡｓ層２を成長した。
【００５４】
次に、ＡｓＨ３雰囲気中で成長圧力を０．１気圧程度に減圧するとともに、サセプタ温度を３５０℃まで降温した。その３５０℃の温度のまま、まずＡｓＨ３の供給を停止し、次にＴＭＩを供給し、次にＰＨ３を供給した。このことにより、ＩｎＡｓバッファ層３および低温成長ＩｎＰ層４を成長した。以下、積層構造１５、６、１７、８、１９、２０、１１の形成方法については、第１の実施形態に準じるため詳細については省略する。成長時のサセプタ温度は、高温ＩｎＧａＰ層１５とｎ型ＩｎＧａＡｓ層６、１７までが６５０℃であり、ｐ型ＩｎＧａＡｓ層８が４７５℃であり、ｎ型ＩｎＧａＰ層１９とｎ型ＩｎＧａＡｓ層２０が５６０℃であり、ｎ型ＩｎＧａＡｓ層１１が４５０℃であった。結晶成長後の製造方法は第１の実施形態に準じるため、説明は省略する。
【００５５】
本第３の実施形態のＳＨＢＴを用いると、ターンオン電圧が、ＧａＡｓ層２とＩｎＡｓバッファ層２が無くＧａＡｓ基板１に格子整合するＩｎＧａＰ／ＧａＡｓ系のＨＢＴでは１．１Ｖ程度であるのに対して、０．９Ｖと低電圧化を図ることができた。また、組成傾斜ＩｎＡｌＡｓ層をＧａＡｓ基板１上に形成する場合と比較して、本第３の実施形態のＳＨＢＴでは、素子の信頼性が改善された。また、本第３の実施形態では、ＳＨＢＴを紹介したが、ｎ型ＩｎＧａＡｓコレクタ層１７をｎ型ＩｎＧａＰコレクタ層としたダブルへテロ構造を有するＤＨＢＴであってもよい。このＤＨＢＴであれば、逆方向のリーク電流を抑制することができるためターンオン電圧をさらに低減することができる。
【００５６】
本第３の実施形態のＳＨＢＴの低温ＩｎＰ層４の代わりに、低温ＩｎＧａＰ層を用いることもできる。この低温ＩｎＧａＰ層を用いることにより、上層の高温ＩｎＧａＰ層１５とのＩｎの組成比の合わせ込みが困難になる。しかし、組成比を合わせることができれば、低温ＩｎＧａＰ層を高温ＩｎＧａＰ層１５の種結晶とすることができ、高温ＩｎＧａＰ層１５の単結晶化を促進することができる。この単結晶化の促進により、素子寿命を２０％程度改善できた。
【００５７】
（第４の実施形態）
本発明の第４の実施形態に係る高電子移動度トランジスタ（ＨＥＭＴ）について、図４に示すように、半絶縁性ＧａＡｓ基板１の上に、順にＧａＡｓ層２、ＩｎＡｓバッファ層３、低温成長ＩｎＰ層４、高温成長ＩｎＰ層５、アンドープＩｎＧａＡｓ電子走行層２４、ｎ型ＩｎＰ電子供給層２５、アンドープＩｎＰショットキー層２６、ｎ型ＩｎＧａＡｓオーミックコンタクト層２７、２８が積層されている。
【００５８】
ＧａＡｓ層２の厚さは約５０ｎｍとした。ＩｎＡｓバッファ層３の厚さは約１ｎｍとした。低温成長ＩｎＰ層４の厚さは２０ｎｍとした。高温成長ＩｎＰ層５の厚さは１μｍとした。アンドープＩｎＧａＡｓ電子走行層２４のＩｎの組成比は５３％とし、厚さは２０ｎｍとした。ｎ型ＩｎＰ電子供給層２５の厚さは３０ｎｍとし、キャリア濃度は５×１０１７ｃｍ−３とした。アンドープＩｎＰショットキー層２６の厚さは１０ｎｍとした。ｎ型ＩｎＧａＡｓオーミックコンタクト層２７、２８のＩｎの組成比は５３％とし、厚さは２０ｎｍとし、キャリア濃度は２×１０１８ｃｍ−３とした。
【００５９】
ｎ型ＩｎＧａＡｓオーミックコンタクト層２８の上にはソース電極２９が設けられている。ｎ型ＩｎＧａＡｓオーミックコンタクト層２７の上にはドレイン電極３１が設けられている。アンドープＩｎＰショットキー層２６の上にはゲート電極３０が設けられている。
【００６０】
このような構成をとることにより、比較的安価なＧａＡｓ基板１上に高周波特性にすぐれたＩｎＰ系ＨＥＭＴを形成することができる。
【００６１】
本第４の実施形態のＨＥＭＴにおいては、ｎ型ＩｎＰ電子供給層２５とアンドープＩｎＧａＡｓ電子走行層２４の組み合わせについて説明した。別の組み合わせとして、ＩｎＧａＰ層を電子供給層とし、それにおおよそ格子整合するＩｎＧａＡｓ層を電子走行層とすることも可能である。電子供給層をＩｎＧａＰ層にすることにより、ＩｎＧａＡｓ電子走行層中のＩｎの組成比を下げることができ、合金散乱を抑制することができるので、移動度を上昇させることができる。
【００６２】
（第５の実施形態）
本発明の第５の実施形態に係るウェーハは、図５に示すように、半絶縁性ＧａＡｓ基板１上に、順にＧａＡｓ層２、ＩｎＡｓバッファ層３、低温成長ＩｎＰ層４と高温成長ＩｎＰ層５が積層されている。ＧａＡｓ層２の厚さは約５０ｎｍとした。ＩｎＡｓバッファ層３の厚さは約１ｎｍとした。低温成長ＩｎＰ層４の厚さは２０ｎｍとした。高温成長ＩｎＰ層５の厚さは１μｍとした。
【００６３】
本第５の実施形態のウェーハの製造方法では、ＭＯＣＶＤ法で各層２乃至５を成長させた。ＧａＡｓ基板１をＭＯＣＶＤ装置内の加熱可能なサセプタ上に配置した。ＧａＡｓ層２の成長時には、サセプタ温度を６５０℃まで昇温し、ＧａＡｓ基板１を加熱した。ＩｎＡｓバッファ層３および低温成長ＩｎＰ層４の成長時には、サセプタ温度を３５０℃まで降温し、ＧａＡｓ基板１を加熱した。高温成長ＩｎＰ層５の成長時には、サセプタ温度を５６０℃まで昇温し、ＧａＡｓ基板１を加熱した。
【００６４】
本第５の実施形態のウェーハと、ＩｎＡｓバッファ層３がない構造のウェーハとで、高温成長ＩｎＰ層５の比較評価を行なった。　本第５の実施形態のウェーハはＩｎＡｓバッファ層３がない構造のウェーハと比較して、抵抗率が３０％大きく、キャリア濃度が３０％低く、Ｘ線回折の半値幅が３０％狭かった。このように評価したすべての項目が改善された。
【００６５】
（第６の実施形態）
本発明の第６の実施形態に係るＤＨＢＴは、図６に示すように、シリコン（Ｓｉ）基板３２上に、順にＧａＡｓバッファ層３３、ＧａＡｓ層３４、ＩｎＡｓバッファ層３、低温成長ＩｎＰ層４、高温成長ＩｎＰ層５、ｎ型ＩｎＧａＡｓコレクタコンタクト層６、アンドープＩｎＰコレクタ層７、ｐ型ＩｎＧａＡｓベース層８、ｎ型ＩｎＰエミッタ層９、ｎ型ＩｎＰエミッタコンタクト層１０とｎ型ＩｎＧａＡｓエミッタコンタクト層１１が積層されている。
【００６６】
ＧａＡｓバッファ層３３の厚さは０．１μｍ　とした。ＧａＡｓ層３４の厚さは２μｍとした。ＩｎＡｓバッファ層３の厚さは約１ｎｍとした。低温成長ＩｎＰ層４の厚さは２０ｎｍとした。高温成長ＩｎＰ層５の厚さは０．５μｍとした。以下各層の厚さとキャリア濃度は第１の実施形態と等しい。コレクタ電極２１、ベース電極２２とエミッタ電極２３の配置も第１の実施形態と等しい。
【００６７】
第６の実施形態のＤＨＢＴでは、第１の実施形態のＤＨＢＴと同等の素子寿命が得られた。素子寿命の長いＨＢＴを安価なＳｉ基板３２上に形成することができる。
【００６８】
次に、第６の実施形態のＤＨＢＴの製造方法について述べる。
【００６９】
Ｓｉ基板３２上に積層した各層３３、３４、３乃至１１はＭＯＣＶＤ法で成長した。成長に用いた原料は第１の実施形態と同じである。
【００７０】
まず、Ｓｉ基板３２をＭＯＣＶＤ装置内の加熱可能なサセプタ上に配置した。
【００７１】
次に、サセプタ温度を６５０℃程度に昇温し、反応管内の雰囲気を約１０分間ＡｓＨ３雰囲気にした。反応管内の圧力は０．２気圧程度とした。続いて、反応管内にＴＭＧを供給し、ＧａＡｓバッファ層３３を成長した。さらに、ＴＭＧの供給量を増やして、ＧａＡｓ層３４を成長した。
【００７２】
次に、反応管内の雰囲気をＡｓＨ３雰囲気のまま、サセプタ温度を３５０℃まで降温した。サセプタ温度が３５０℃で、まずＡｓＨ３の供給を停止し、次にＴＭＩを供給し、次にＰＨ３を供給した。このことにより、ＩｎＡｓバッファ層３および低温ＩｎＰ層４を成長させた。以下、各層５乃至１１の成長は第１の実施形態と同様に行った。また、コレクタ電極２１、エミッタ電極２３とベース電極２２の形成、素子毎のダイシングやパッケージングも第１の実施形態を同様に行った。
【００７３】
以上述べてきたように、第６の実施形態のＤＨＢＴの製造方法を用いることで、安価で大口径なＳｉ基板３２上に設けられ低電圧動作が可能なＩｎＧａＡｓベース層８を有するＨＢＴを提供することができる。
【００７４】
（第７の実施形態）
本発明の第７の実施形態に係るウェーハは、図７に示すように、Ｓｉ基板３２上に、順にＧａＡｓバッファ層３３、ＧａＡｓ層３４、ＧａＡｓバッファ層２、ＩｎＡｓバッファ層３、低温成長ＩｎＰ層４、高温成長ＩｎＰ層５が積層されている。ＧａＡｓバッファ層３３の厚さは０．１μｍとした。ＧａＡｓ層３４の厚さは２μｍとした。ＧａＡｓバッファ層２の厚さは４０ｎｍ　とした。ＩｎＡｓバッファ層３の厚さは約１ｎｍとした。低温成長ＩｎＰ層４の厚さは２０ｎｍとした。高温成長ＩｎＰ層５の厚さは０．５μｍとした。
【００７５】
本第７の実施形態のウェーハの製造方法は、第６の実施形態の製造方法での各層３３、３４と２乃至５の成長方法と同じである。
【００７６】
本第７の実施形態のウェーハは、第５の実施形態のウェーハと比較して、高温成長ＩｎＰ層５の抵抗率が同等で、キャリア濃度も等しく、Ｘ線回折の半値幅も等しかった。
【００７７】
【発明の効果】
以上説明したように、本発明によれば、安価で素子寿命の長いトランジスタを提供することができる。
【００７８】
また、本発明によれば、安価で素子寿命を長くすることが可能なウェーハを提供することができる。
【００７９】
本発明によれば、安価で素子寿命を長くすることが可能なウェーハの製造方法を提供することができる。
【００８０】
本発明によれば、安価で素子寿命を長くすることが可能なトランジスタの製造方法を提供することができる。
【００８１】
本発明によれば、安価で素子寿命を長くすることが可能な半導体層の形成方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＨＢＴの模式的な断面図である。
【図２】本発明の第２の実施形態に係るＨＢＴの模式的な断面図である。
【図３】本発明の第３の実施形態に係るＨＢＴの模式的な断面図である。
【図４】本発明の第４の実施形態に係るＨＥＭＴの模式的な断面図である。
【図５】本発明の第５の実施形態に係るウェーハの模式的な断面図である。
【図６】本発明の第６の実施形態に係るＨＢＴの模式的な断面図である。
【図７】本発明の第７の実施形態に係るウェーハの模式的な断面図である。
【符号の説明】
１　ＧａＡｓ基板
２　ＧａＡｓ層
３　ＩｎＡｓバッファ層
４　低温ＩｎＰ層
５　高温ＩｎＰ層
６　ｎ型ＩｎＧａＡｓ層
７　アンドープＩｎＰ層
８　ｐ型ＩｎＧａＡｓ層
９　ｎ型ＩｎＰ層
１０　ｎ型ＩｎＰ層
１１　ｎ型ＩｎＧａＡｓ層
１５　高温ＩｎＧａＰ層
１７　ｎ型ＩｎＧａＡｓ層
１９　ｎ型ＩｎＧａＰ層
２０　ｎ型ＩｎＧａＡｓ層
２１　コレクタ電極
２２　ベース電極
２３　エミッタ電極
２４　ＩｎＧａＡｓ層
２５　ｎ型ＩｎＰ層
２６　ＩｎＰ層
２７、２８　ｎ型ＩｎＧａＡｓ層
２９　ソース電極
３０　ゲート電極
３１　ドレイン電極
３２　Ｓｉ基板
３３　ＧａＡｓバッファ層
３４　ＧａＡｓ層

Claims (12)

  1. ガリウム砒素（ＧａＡｓ）基板と、
    前記ガリウム砒素基板上に設けられるインジウム砒素（ＩｎＡｓ）層と、
    前記インジウム砒素層上に設けられ、前記ガリウム砒素基板より大きく前記インジウム砒素層より小さい格子定数を有する半導体層を有することを特徴とするトランジスタ。
  2. 前記半導体層がインジウムガリウム燐（ＩｎＧａＰ）層であることを特徴とする請求項１に記載のトランジスタ。
  3. 前記半導体層がインジウム燐（ＩｎＰ）層であることを特徴とする請求項１に記載のトランジスタ。
  4. ガリウム砒素基板と、
    前記ガリウム砒素基板上に設けられるインジウム砒素層と、
    前記インジウム砒素層上に設けられ、前記ガリウム砒素基板より大きく前記インジウム砒素層より小さい格子定数を有する半導体層を有することを特徴とするウェーハ。
  5. シリコン（Ｓｉ）基板と、
    前記シリコン基板の上方に設けられるガリウム砒素層と、
    前記ガリウム砒素層上に設けられるインジウム砒素層と、
    前記インジウム砒素層上に設けられ、前記ガリウム砒素層より大きく前記インジウム砒素層より小さい格子定数を有する半導体層を有することを特徴とするウェーハ。
  6. 前記半導体層がインジウムガリウム燐層であることを特徴とする請求項４又は請求項５に記載のウェーハ。
  7. 前記半導体層がインジウム燐層であることを特徴とする請求項４又は請求項５に記載のウェーハ。
  8. ガリウム砒素基板上に第１の基板温度でインジウム砒素層を形成することと、
    前記インジウム砒素層上に前記第１の基板温度で、前記ガリウム砒素基板より大きく前記インジウム砒素層より小さい第１の格子定数を有する第１の半導体層を形成することと、
    前記第１の半導体層上に前記第１の基板温度より高い第２の基板温度で、前記ガリウム砒素基板より大きく前記インジウム砒素層より小さい第２の格子定数を有する第２の半導体層を形成することを有することを特徴とするウェーハの製造方法。
  9. 前記第１の半導体層がインジウムガリウム燐層又はインジウム燐層であることを特徴とする請求項８に記載のウェーハの製造方法。
  10. 前記第２の半導体層がインジウムガリウム燐層又はインジウム燐層であることを特徴とする請求項８又は請求項９に記載のウェーハの製造方法。
  11. ガリウム砒素基板上に第１の基板温度でインジウム砒素層を形成することと、
    前記インジウム砒素層上に前記第１の基板温度で、前記ガリウム砒素基板より大きく前記インジウム砒素層より小さい第１の格子定数を有する第１の半導体層を形成することと、
    前記第１の半導体層上に前記第１の基板温度より高い第２の基板温度で、前記ガリウム砒素基板より大きく前記インジウム砒素層より小さい第２の格子定数を有する第２の半導体層を形成することを有することを特徴とするトランジスタの製造方法。
  12. ガリウム砒素基板上に第１の基板温度でインジウム砒素層を形成することと、
    前記インジウム砒素層上に前記第１の基板温度で、前記ガリウム砒素基板より大きく前記インジウム砒素層より小さい第１の格子定数を有する第１の半導体層を形成することと、
    前記第１の半導体層上に前記第１の基板温度より高い第２の基板温度で、前記ガリウム砒素基板より大きく前記インジウム砒素層より小さい第２の格子定数を有する第２の半導体層を形成することを有することを特徴とする半導体層の形成方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006216876A (ja) * 2005-02-07 2006-08-17 Sumitomo Chemical Co Ltd 化合物半導体エピタキシャル基板及びその製造方法
JP2007180269A (ja) * 2005-12-28 2007-07-12 Sumitomo Chemical Co Ltd 化合物半導体エピタキシャル基板の製造方法
JP2010062401A (ja) * 2008-09-05 2010-03-18 Nippon Telegr & Teleph Corp <Ntt> 半導体構造及びその半導体構造を用いた光半導体素子
JP2018516448A (ja) * 2014-12-23 2018-06-21 インテグレイテッド ソーラー 残留歪を相殺するｉｉｉ−ｖ族材料とシリコンウェハとの間の材料界面のエピタキシャル成長方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5498662B2 (ja) * 2008-03-26 2014-05-21 国立大学法人 東京大学 半導体装置および半導体装置の製造方法
US20110140173A1 (en) * 2009-12-16 2011-06-16 National Semiconductor Corporation Low OHMIC contacts containing germanium for gallium nitride or other nitride-based power devices
TWI394217B (zh) * 2009-12-22 2013-04-21 Just Innovation Corp 雙極性電晶體的製造方法
CN114374146B (zh) * 2020-10-15 2024-07-09 山东华光光电子股份有限公司 一种GaAs基915nm/976nm大功率双波长激光器外延片及其制备方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5281831A (en) * 1990-10-31 1994-01-25 Kabushiki Kaisha Toshiba Optical semiconductor device
US5693963A (en) * 1994-09-19 1997-12-02 Kabushiki Kaisha Toshiba Compound semiconductor device with nitride
US5740192A (en) * 1994-12-19 1998-04-14 Kabushiki Kaisha Toshiba Semiconductor laser
JP3557011B2 (ja) * 1995-03-30 2004-08-25 株式会社東芝 半導体発光素子、及びその製造方法
JP3905935B2 (ja) * 1995-09-01 2007-04-18 株式会社東芝 半導体素子及び半導体素子の製造方法
JP3409958B2 (ja) * 1995-12-15 2003-05-26 株式会社東芝 半導体発光素子
US5903017A (en) * 1996-02-26 1999-05-11 Kabushiki Kaisha Toshiba Compound semiconductor device formed of nitrogen-containing gallium compound such as GaN, AlGaN or InGaN
US5966396A (en) * 1996-07-26 1999-10-12 Kabushiki Kaisha Toshiba Gallium nitride-based compound semiconductor laser and method of manufacturing the same
US5987048A (en) * 1996-07-26 1999-11-16 Kabushiki Kaisha Toshiba Gallium nitride-based compound semiconductor laser and method of manufacturing the same
JP3688843B2 (ja) * 1996-09-06 2005-08-31 株式会社東芝 窒化物系半導体素子の製造方法
US6057565A (en) * 1996-09-26 2000-05-02 Kabushiki Kaisha Toshiba Semiconductor light emitting device including a non-stoichiometric compound layer and manufacturing method thereof
US5994205A (en) * 1997-02-03 1999-11-30 Kabushiki Kaisha Toshiba Method of separating semiconductor devices
US6121634A (en) * 1997-02-21 2000-09-19 Kabushiki Kaisha Toshiba Nitride semiconductor light emitting device and its manufacturing method
JPH10294531A (ja) * 1997-02-21 1998-11-04 Toshiba Corp 窒化物化合物半導体発光素子
US6281524B1 (en) * 1997-02-21 2001-08-28 Kabushiki Kaisha Toshiba Semiconductor light-emitting device
JPH11251685A (ja) * 1998-03-05 1999-09-17 Toshiba Corp 半導体レーザ
JP3559453B2 (ja) * 1998-06-29 2004-09-02 株式会社東芝 発光素子
JP2002164352A (ja) * 2000-09-13 2002-06-07 Toshiba Corp バイポーラトランジスタ、半導体発光素子、及び半導体素子
JP2002261271A (ja) * 2001-03-01 2002-09-13 Nec Corp 半導体装置及びその製造方法
US6697412B2 (en) * 2001-04-13 2004-02-24 Triquint Semiconductor, Inc. Long wavelength laser diodes on metamorphic buffer modified gallium arsenide wafers
US6835969B1 (en) * 2003-06-26 2004-12-28 Raytheon Company Split-channel high electron mobility transistor (HEMT) device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006216876A (ja) * 2005-02-07 2006-08-17 Sumitomo Chemical Co Ltd 化合物半導体エピタキシャル基板及びその製造方法
JP2007180269A (ja) * 2005-12-28 2007-07-12 Sumitomo Chemical Co Ltd 化合物半導体エピタキシャル基板の製造方法
JP2010062401A (ja) * 2008-09-05 2010-03-18 Nippon Telegr & Teleph Corp <Ntt> 半導体構造及びその半導体構造を用いた光半導体素子
JP2018516448A (ja) * 2014-12-23 2018-06-21 インテグレイテッド ソーラー 残留歪を相殺するｉｉｉ−ｖ族材料とシリコンウェハとの間の材料界面のエピタキシャル成長方法
JP2021073721A (ja) * 2014-12-23 2021-05-13 インテグレイテッド ソーラー 残留歪を相殺するｉｉｉ−ｖ族材料とシリコンウェハとの間の材料界面のエピタキシャル成長方法

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