JP2004004680A - 表示装置用配線基板及びその製造方法 - Google Patents
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Abstract
【解決手段】厚型樹脂膜5及びこれを貫く上層コンタクトホール51の形成後に、一つのレジストパターン8の下で、ゲート絶縁膜15を貫く下層コンタクトホール41の作成と、透明画素電極形成のためのITO膜のパターニングとを一括して行う。詳しくは、ITO膜の堆積後にレジストパターン8を設けるにあたり、パッド用配線14aの端部では、上層コンタクトホール51の内縁より内側に、サイドエッチング寸法及びマージンの分だけ、より径の小さい開口81を設ける。そして、(1)レジストパターン8に沿ったITO膜のパターニング、(2)バッファードフッ酸等のエッチング液による下層コンタクトホール41の作成、及び(3)ITO膜の「ひさし状部分」6aの除去という3段階のエッチングを行う。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、液晶表示装置等の表示装置に用いられる配線基板及びその製造方法に関する。特には、厚型樹脂膜を備えた配線基板に関する。
【0002】
【従来の技術】
近年、CRTディスプレイに代わる表示装置として、平面型の表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から注目を集めている。特には、各画素電極にスイッチ素子が電気的に接続されて成るアクティブマトリクス型液晶表示装置は、隣接画素間でクロストークのない良好な表示画像を実現できることから、液晶表示装置の主流となっている。
【0003】
以下に、TFT(Thin Film Transistor)をスイッチ素子とする光透過型のアクティブマトリクス型液晶表示装置を例にとり説明する。
【0004】
アクティブマトリクス型液晶表示装置は、アレイ基板と対向基板との間に配向膜を介して液晶層が保持されて成っている。アレイ基板においては、ガラスや石英等の透明絶縁基板上に、複数本の信号線と複数本の走査線とが絶縁膜を介して格子状に配置され、格子の各マス目に相当する領域にITO(Indium−Tin−Oxide)等の透明導電材料からなる画素電極が配される。そして、格子の各交点部分には、オン画素とオフ画素とを電気的に分離し、且つオン画素への映像信号を保持する機能を有するスイッチング素子としてのTFTが配置される。TFTのゲート電極は走査線に、ドレイン電極は信号線にそれぞれ電気的に接続され、さらにソース電極は画素電極に電気的に接続されている。
【0005】
対向基板は、ガラス等の透明絶縁基板上にITOから成る対向電極が配置され、またカラー表示を実現するのであればカラーフィルタ層が配置されて構成されている。
【0006】
液晶表示装置の表示領域外周部では、アレイ基板が対向基板から突き出して棚状の接続領域をなしており、この接続領域に配列される接続パッドと、外部駆動系統からの入力を行うための端子とが接続される。また、対向基板の端縁の部分とアレイ基板との間にシール材が配置されて、液晶層の四周を封止している。
【0007】
このようなアクティブマトリクス液晶表示装置の製造コストを低減する上で、アレイ基板製造のための工程数が多く、そのためアレイ基板のコスト比率が高いという問題があった。
【0008】
そこで、特開平9−160076号においては、画素電極を最上層に配置し、これに伴い信号線、ソース、ドレイン電極と共に、半導体被膜等を同一のマスクパターンに基づいて一括してパターニングを行った後、ソース電極と画素電極とを接続するソース電極用コンタクトホールの作製と共に、信号線や走査線の接続端を露出するための外周部コンタクトホールの作製を同時に行うことが提案されている。これにより、少ないマスク数で生産性を向上でき、しかも製造歩留まりを低下させることもない。
【0009】
ここで、走査線の接続端等を露出するための外周部コンタクトホールを作成するためには、層間絶縁膜だけでなく、ゲート絶縁膜をも貫く必要がある。そのため、酸化シリコン層を含むゲート絶縁膜と、窒化シリコン膜からなる層間絶縁膜とを同時に貫くことのできるように、BHF等を用いたウェットエッチングを行っていた(特開2000−267595号)。
【0010】
一方、このようなアレイ基板において、バックライト光の利用効率を向上させるように画素部分の開口率を向上させることが求められている。また、反射型の平面表示装置に用いる場合には、画素電極の面積比率を増やすことにより光の有効反射率を向上させることが求められている。
【0011】
そこで、近年、画素開口率や光反射率を向上すべく、絶縁性の厚型樹脂膜を介して、アレイ基板の配線パターンやTFTの上層に画素電極を配置し、画素電極の外周の縁部を信号線及び走査線と重ね合わせることが行われている。厚型樹脂膜は、一般に1〜10μm、典型的には2〜4μmの厚さを有する低誘電率の有機樹脂からなり、これを介して重ねられる画素電極と信号線等との間での、電気容量の発生や短絡のおそれを充分に小さくすることを可能にするものである。
【0012】
従前は、遮光膜が、対向基板上またはアレイ基板上にあって、TFTの個所のみならず、画素電極の縁部と信号線との間の間隔、及び、画素電極の縁部と走査線との間の間隔を覆う個所にも設けられていた。これは、画素電極と信号線または走査線とが重なることによる不所望の電気容量や短絡を充分に防止しつつ、画素電極のパターンと信号線または走査線のパターンとの位置ずれを吸収し、該間隔からの光漏れを確実に防止するために必要であったのである。
【0013】
厚型樹脂膜を配置する構成により、位置合わせマージンに起因する画素開口の損失をなくすことができるので、画素開口率を大きく向上することができる。
【0014】
特に、反射型の液晶表示装置に用いるアレイ基板にあっては、アルミニウム(Al)等からなる反射型の画素電極をアレイパターンの最上層に形成し、この反射型電極層と下方の配線層との間に厚型の樹脂膜を配することが行われている。この厚型樹脂膜は、反射型画素電極の縁部が走査線、信号線及びTFTに被さるように配置することを可能にし、それだけ画素電極面積を向上させることで、光利用効率を向上させるものである。厚型樹脂膜が介在することにより、重ね合わせによる寄生容量の増大が防がれている。また、厚型樹脂膜は、一般には、絶縁基板面からの画素電極の高さを均一にし、液晶層の厚さを均一にするための平坦化膜としての役割も果たす。
【0015】
【発明が解決しようとする課題】
最近、携帯情報端末や携帯電話における表示装置の要求性能が向上するにつれて、半透過型または透過反射兼用型と呼ばれる形式の表示装置の使用が検討されるようになった。これは、一つの画素電極中に光透過性を有する透明導電膜(ITO等)と、光反射性を有する反射電極とを備えたものであり、太陽光の下などの明るい環境では反射電極板(反射型画素電極部分)での外光の反射により表示を行い、暗い環境では透明導電膜部分、すなわち透明電極部分を通るバックライト光により表示を行うのである。
【0016】
このような半透過型の表示装置であると、画素電極を形成するのに2種の導電層が必要であり、それぞれパターニングを行う必要があった。そのため、半透過型でない反射型の液晶表示装置を作成する場合に比べて、パターニング工程(PEP: Photo Engraving Process)が一つ増加してしまう。パターニング工程数が増える分だけ必要なマスクパターンの枚数が増加し、レジスト樹脂の塗布、現像、エッチング、レジスト剥離及び洗浄の一連の工程数が増加し、それだけ、工程負担及び製造コストの増大を招く。
【0017】
パターニング工程数を減少する目的で、例えば、厚型樹脂膜のパターンをそのままマスクとして、ゲート絶縁膜等を貫くコンタクトホールを作成することも考えられる。厚型樹脂膜のコンタクトホールに整合した形のコンタクトホールをゲート絶縁膜等に設けるのである。
【0018】
しかし、この場合、ゲート絶縁膜のサイドエッチング等に起因して、オーバーハング部分が生じ、これにより、コンタクトホールを被覆する導電膜に不連続個所(いわゆる「段切れ」)が生じてしまうという問題があった。
【0019】
本発明は、上記問題点に鑑みなされたものであり、表示装置及びその製造方法において、接続不良等を発生させることなく製造効率を向上し、製造コスト及び工程負担を低減することのできる装置及び方法を提供するものである。
【0020】
【課題を解決するための手段】
本発明のアレイ基板は、基板上に形成された第1導電層のパターンと、前記第1導電層のパターン上に配置され、前記パターンに対応する位置に開口を有する第1絶縁膜と、前記第1絶縁膜の開口よりも大きな径を有し、その内壁が第2導電層で覆われるコンタクトホールを有する第2絶縁膜と、前記第2導電層上に形成され、前記コンタクトホールを介して前記第1導電層と接続する第3導電層を備え、前記第1絶縁膜の開口の上端と前記第2導電層の開口は同一形状であることを特徴とする。
【0021】
例えば、絶縁基板上の第1導電層のパターンと、これを覆うゲート絶縁膜と、さらにこの上に形成される第2導電層のパターンとからなり、略平行に配列される走査線と、これに前記ゲート絶縁膜を介して略直交するように配列される信号線と、これら走査線及び信号線の各交点近傍に設けられるスイッチング素子とを含む積層配線パターンと、前記積層配線パターンを覆う厚さ1μm以上の絶縁性の樹脂膜と、この樹脂膜の上に配置される第3導電層のパターン及び第4導電層のパターンと、前記の第3及び第4導電層のパターンの少なくともいずれかからなり、画素領域にマトリクス状に配列される画素電極と、前記樹脂膜及び前記ゲート絶縁膜を貫き前記第1導電層のパターンを部分的に露出させる第1コンタクトホールと、前記樹脂膜を貫き前記第2導電層のパターンを部分的に露出させる第2コンタクトホールとを備えるアレイ基板において、前記第1及び第2コンタクトホールは、底面を含む略全体が前記第4導電層のパターンにより覆われ、また、前記第1コンタクトホールには、前記第3導電層からなり、底面から前記ゲート絶縁膜の端面の上縁に至る領域が省かれた穴あき状のパターンが配されている。
【0022】
上記構成により、パターニングの工程数を少なくすることができ、これにより、製造効率を向上し、製造コスト及び工程負担を低減することができる。
【0023】
前記積層配線パターンと前記樹脂膜との間に、層間絶縁膜といった、非樹脂材料からなる絶縁膜が介在される場合、前記の第1コンタクトホールの穴あき状のパターンは、底面から該絶縁膜の端面の上縁に至る領域が省かれたものである。
【0024】
本発明のアレイ基板の製造方法は、例えば、絶縁基板上に、第1導電層のパターンと、これを覆うゲート絶縁膜と、さらにこの上に形成される第2導電層のパターンとを形成し、これにより、略平行に配列される走査線と、これに前記ゲート絶縁膜を介して略直交するように配列される信号線と、これら走査線及び信号線の各交点近傍に設けられるスイッチング素子とを含む積層配線パターンを設ける工程と、前記積層配線パターンを覆う厚さ1μm以上の絶縁性の樹脂膜、及びこれを貫く上層コンタクトホールを、感光性樹脂の塗布、露光、及び現像を経て作成する工程と、前記上層コンタクトホールの輪郭内にて、前記第1導電層のパターンを露出させる下層コンタクトホールをエッチングにより作成する工程と、この樹脂膜の上に、第3及び第4の導電層のパターンを形成し、この際に、少なくともこれらのうちの一方の導電層からなる画素電極を前記各スイッチング素子にそれぞれ対応して設ける工程とを含むアレイ基板の製造方法において、前記樹脂膜及び前記上層コンタクトホールの作成後、前記第3の導電層を堆積してから、前記各上層コンタクトホールの内壁の下縁より内側に開口を有するレジストパターンを作成する工程と、このレジストパターンに沿って前記第3の導電層をパターニングする第1のエッチングと、引き続き前記レジストパターンの下で、前記開口を通じてエッチング液を作用させ、サイドエッチング寸法が前記所定寸法より小さい条件で前記ゲート絶縁膜を除去することにより、前記下層コンタクトホールを、サイドエッチング後の内壁面が前記上層コンタクトホールの内壁の下縁よりも内側に位置するように作成する第2のエッチングと、さらに引き続き、前記レジストパターンの下面に沿って該レジストパターンの開口へと突き出している前記第3導電層のひさし状部分に対して、前記下層コンタクトホールを通じて裏面側からエッチング液を作用させることにより、該ひさし状部分を除去する第3のエッチングと、この後に前記レジストパターンを除去してから前記第4導電層の堆積及びパターニングを行う工程とを含む。
【0025】
【発明の実施の形態】
<実施例1>
実施例1のアレイ基板及びその製造方法について図1〜8を用いて説明する。
【0026】
図1は、実施例の製造方法の要部について説明するための、部分積層断面図による模式的な工程図である。図2は、実施例のアレイ基板10についての模式的な平面図であり、図3及び図4は、それぞれ、実施例のアレイ基板10を含む表示パネル100についての画素部分及び周縁部の積層構造を示す。
【0027】
まず、アレイ基板10の構成について、図2〜4を用いて説明する。
【0028】
図2〜3に示すように、下層の走査線11と上層の信号線31との交点付近には、走査線11に印加されるパルス電圧にしたがい信号線31から画素電極6への信号入力をスイッチングするためのTFT9が配置されている。TFT9のゲート電極11aは走査線11からの延在部により形成されており、TFT9のドレイン電極32は、信号線31の延在部により形成されている。そして、TFT9のソース電極33は、透光性の厚型樹脂膜5を貫くコンタクトホール53を通じて、画素電極6に電気的に接続している。
【0029】
画素電極6は、走査線11と信号線31とにより画されるマス目状の領域(画素ドット領域)ごとに互いに電気的に絶縁されて配置され、該領域の略全体を覆うとともに両縁部が信号線31と重ねられている。各画素電極6は、金属からなる、ここでは一つの反射画素電極73と、ITO等の光透過性を有する透明画素電極63a,63b及び63cとが組み合わさってなる。これら透明画素電極63a,63b及び63cは、反射画素電極73の3つの窓状開口に対応する位置に配置され、反射画素電極の窓状開口の内縁部と透明画素電極63a,63b及び63cの外縁部が直接重ね合わされて互いに導通されている。
【0030】
反射画素電極73は、光散乱性を向上させるべく凸凹パターンが形成される。
【0031】
透光性の厚型樹脂膜5は、例えば厚さが1μm以上であり、低誘電率の絶縁性の樹脂材料からなる。特には、アクリル系樹脂等の感光型の硬化性有機樹脂材料からなる。厚型樹脂膜5は、接続パッド14の配置個所と、上層コンタクトホール51〜53の個所とを除き、アレイ基板上のほぼ全体を被覆する。
【0032】
画素ドットの略中央では、反射画素電極73により覆われる領域内で、走査線と同一材料で構成される補助容量線幅広部12aと、ソース電極33から延在された補助容量用延在部35と重ね合わされて画素電極6の補助容量を形成している。
【0033】
図2及び図4に示すように、接続用周縁部では、厚型樹脂膜5の抜き領域54中に、接続パッド14が配列される。接続パッド14は、走査線11と同一工程で同一材料により作成され、該接続パッド14から基板内側へと延在されるパッド用配線14aと、コンタクトホール41,51,52及びこれらを覆うブリッジ状導電膜71とにより、信号線31の先端部31aに電気的に接続されている。ここで、パッド用配線14aの端部では、厚型樹脂膜5を貫く上層コンタクトホール51の底部に、ゲート絶縁膜15を貫く下層コンタクトホール41が配置されている。一方、信号線の先端部31aには、厚型樹脂膜5を貫く上層コンタクトホール52のみが配されている。
【0034】
図1には、パッド用配線14aの基板内側の端部の個所に下層コンタクトホール41を作成する工程について示す。この工程の概略は、以下の通りである。
【0035】
まず、厚型樹脂膜5のパターンの上にレジストパターン8が設けられる。このレジストパターン8は、厚型樹脂膜5を貫く上層コンタクトホール51の個所に、これより一回り径寸法の小さい開口81を設けたものである。
【0036】
このレジストパターン8の下で、下記(1)〜(3)の3段階のウェットエッチングが行われる。また、これに引き続き、ブリッジ状導電膜71を形成する工程(4)が行われる。
【0037】
(1)第1のエッチング(ITOパターンの形成;5PEP(1)、図7)
a−ITO膜のみをエッチングするシュウ酸溶液により、レジストパターン8の輪郭に沿ってa−ITO膜をパターニングする。これにより、開口81の輪郭内を除いて上層コンタクトホール51及びその近傍を覆うITO膜パターン61’が形成される。
【0038】
同時に、画素領域では、透明画素電極63a,63b及び63cが形成される。
【0039】
(2)第2のエッチング(スルーホールの形成;5PEP(2))
酸化シリコン等からなるゲート絶縁膜15がウェットエッチング液によりエッチングされて、ゲート絶縁膜15を貫く下層コンタクトホール41が形成される。このエッチングではサイドエッチングが大きく、形成される下層コンタクトホール41は、レジストパターン8の開口81よりもかなり径寸法が大きい。このため、開口81の下縁と、下層コンタクトホール41の上縁との間の領域には、ITO膜が内側へと突き出した「ひさし状部分」6aが形成される。
【0040】
(3)第3のエッチング(ITOのバックエッチング;5PEP(3)、図8)再びシュウ酸水溶液を用い、「ひさし状部分」6aを除去する。この際、第2のエッチングにより形成された下層コンタクトホール41を通じて、レジストパターン8の裏側からエッチング液が作用する。すなわち「バックエッチング」が行われる。
【0041】
これら一連のパターニングの結果、下層コンタクトホール41の個所が省かれた穴あきITO膜パッチ61が形成される。
【0042】
この後、レジストパターン8の剥離、洗浄、a−ITO膜のアニーリング(加熱による結晶化)を行う。
【0043】
(4)最上層金属パターンの形成(6PEP、図9)
モリブデン金属膜とアルミニウム金属膜との積層膜(Mo/Al)を堆積した後、さらなるレジストの塗布、フォトマスクを用いる露光、及び現像を行う。そして、エッチングにより、下層コンタクトホール41及びこれに連なる上層コンタクトホール51の個所から、その隣の上層コンタクトホール52に至る領域を覆うブリッジ状導電膜71を作成する。このとき、画素領域では、反射画素電極73が形成される。
【0044】
次ぎに、図5〜8を用いて、アレイ基板10の製造工程について詳細に説明する。
【0045】
なお、アレイ基板10の製造の際には、一つの大判の原基板(例えば550mm X 650mm)の状態で、所定寸法(例えば対角寸法2.2インチ)の領域ごとに、各液晶表示装置のための配線・成膜パターンを形成する。そして、同様に大判の状態で作成された対向基板用の原基板と、シール材及びスペーサを介して貼り合わされた後、各液晶表示装置に相当するセル構造体が切り出される。
【0046】
(1)第1のパターニング(図5)
ガラス基板18上に、スパッタ法によりモリブデン−タングステン合金膜(MoW膜)を230nm堆積させる。そして、第1のフォトマスクを用いるパターニングにより、対角寸法2.2インチ(56mm)の長方形領域ごとに、176本の走査線11、その延在部からなるゲート電極11a、及び、走査線11と略同数の補助容量線(Cs配線)12を形成する。図示の例で、補助容量線12は、隣接する走査線11の略中間に配されており、画素ドットごとに、信号線31の配置個所近傍を避けて一つの略正方形状の幅広部12aを形成している。
【0047】
また、同時に、周縁部では、接続パッド14及びこれから延在されるパッド用配線14aを作成する。
【0048】
(2)第2のパターニング(図6)
まず、第1ゲート絶縁膜15aをなす350nm厚の酸化シリコン膜(SiOx膜)を堆積する。表面をフッ酸で処理した後、さらに、第2ゲート絶縁膜15bをなす40〜50nmの窒化シリコン膜(SiNx膜)、TFT9の半導体膜36を作成するための50nm厚のアモルファスシリコン(a−Si:H)層、及び、TFT9のチャネル保護膜21等を形成するための膜厚200nmの窒化シリコン膜(SiNx膜)を、大気に曝すことなく連続して成膜する(図3)。
【0049】
レジスト層を塗布した後、第1のパターニングにより得られた走査線11等のパターンをマスクとする裏面露光技術により、各ゲート電極11a上にチャネル保護膜21を作成する。
【0050】
(3)第3のパターニング(図6)
良好なオーミックコンタクトが得られるように、アモルファスシリコン(a−Si:H)層の露出する表面をフッ酸で処理した後、低抵抗半導体膜37を作成するための50nm厚のリンドープアモルファスシリコン(n+a−Si:H)層を上記と同様のCVD法により堆積する(図3)。
【0051】
この後、スパッタ法により、25nm厚のボトムMo層、250nm厚のAl層、及び、50nm厚のトップMo層からなる三層金属膜(Mo/Al/Mo)を堆積する。
【0052】
そして、第3のフォトマスクを用いて、レジストを露光、現像した後、a−Si:H層、n+a−Si:H層、及び三層金属膜(Mo/Al/Mo)を一括してパターニングする。この第3のパターニングにより、対角寸法2.2インチ(56mm)の長方形領域ごとに、220×3本の信号線31と、各信号線31から延在するドレイン電極32と、ソース電極33とを作成する。
【0053】
また、同時に、補助容量線12の幅広部12aにほぼ重なり合うように、幅広部12aより外周の縁から少しはみ出す補助容量用延在部(Cs用パターン)35が配されている。この補助容量用延在部35は、ソース電極33から信号線31に沿って延在される直線配線33aからさらに延在された矩形状のパターンである。
【0054】
(4)第4のパターニング
上記のように得られた多層膜パターンの上に、アクリル樹脂からなるポジ型の感光性の硬化性樹脂液を、コーターにより、乾燥後の膜厚が2μmとなるよう均一に塗布する。そして、以下に説明するような露光操作を行った後、現像、紫外線照射、ポストベーク、及び洗浄の操作を行う。紫外線照射は、厚型樹脂膜5中の未反応部分を低減させることにより、厚型樹脂膜5の光透過率を向上させる操作である。
【0055】
露光操作は、上層コンタクトホール51〜53を設ける個所、及び接続パッドのための抜き領域54では、強い露光を行い、反射画素電極領域内の凹部56を設ける個所では、弱い露光を行うようにする(図2〜3参照)。
【0056】
例えば、2枚のフォトマスクを用意し、一方フォトマスクの下で強い露光を行い、他方のフォトマスクの下で弱い露光を行うことができる。この「強い露光」及び「弱い露光」は、露光強度及び露光時間の調整により、有効な光線の積算露光量に適宜差を設けることにより行うことができる。
【0057】
「強い露光」を受けた個所に、厚型樹脂膜5を貫く上層コンタクトホール51〜53及びパッド用抜き領域54が作成されるが、「弱い露光」を受けた個所には、例えば1μmの深さをもつ凹部56が形成される。
【0058】
反射画素電極73を配置する領域に、多数の凹部56が設けられることにより、反射画素電極73に光散乱機能をもたせるための凹凸パターンが形成される。
【0059】
厚型樹脂膜5は、図示の例で、液晶表示装置に組み立てられた場合に液晶層の厚さを略均一にする平坦化膜の役割を果たすとともに、画素電極を信号線等に重ねられるようにすることで、光利用効率を向上させる役割を果たす。
【0060】
上記の説明において、厚型樹脂膜5がポジ型の感光性樹脂により形成されるとして説明したが、ネガ型の感光性樹脂を用いることも可能である。この場合、露光を行わない領域と、強い露光を行う領域とが入れ替わるが、弱い露光を行う領域は全く同様である。
【0061】
また、上記の説明においては、2枚のフォトマスクを用いる代わりに、所定領域にメッシュパターンを有するフォトマスクを用いて、すなわち、いわゆるハーフトーンパターニングを採用することにより積算露光量に段差を設けることもできる。
【0062】
(5)第5のパターニング(図7〜8、及び図1)
透明導電層として、40nm厚のa−ITOを堆積した後、レジストの塗布、露光及び現像を行う。そして、このレジストパターン8の下で、以下の3段階のエッチング操作を行う。レジストパターン8は、上層コンタクトホール51の個所に開口を有する。パッド用配線14aの端部の個所では、開口81の寸法が、上層コンタクトホール51の内径(すなわち底面の径)より一回り小さい。
【0063】
(5−1)ITOパターンの形成(図7)
まず、シュウ酸水溶液をエッチング液として、例えば45℃にて約50秒間処理することにより、レジストパターン8被覆個所以外のa−ITO膜を除去する。すなわち、レジストパターン8に沿った形状のa−ITO膜のパターンを作成する。
【0064】
これにより、画素ドットごとに、透過画素電極63をなす、3つの略矩形状のパターン63a、63b及び63cが形成される。
【0065】
同時に、アレイ基板の周縁部においては、一対の上層コンタクトホール51の壁面を覆うように、小穴と、より大きい穴とがあいたITO膜パターン61’が形成される。同時に、接続パッド14を、その中心の線状領域を除いて覆うようにパッド被覆ITO層64’が形成される。
【0066】
(5−2)スルーホール形成(図1上段)
次ぎに、バッファードフッ酸(BHF、フッ化水素−フッ化アンモニウム緩衝液をエッチング液として例えば28℃にて120秒間、スプレー方式により処理する。これにより、走査線11(ゲート線)と同時に形成されたパッド用配線14aの上面を露出させるように、上層コンタクトホール51の底面の領域内で、ゲート絶縁膜15を除去する。バッファードフッ酸は、例えば6%のフッ化水素、及び30%のフッ化アンモニウムを含むものである。エッチングの時間は、サイドエッチングが過大とならず、かつ、形成される下層コンタクトホール41の内壁面が、45°前後の傾斜のテーパー面をなすように設定される。
【0067】
図1上段に示すように、スルーホール作成のためのウェットエッチングの際には、ゲート絶縁膜15にかなりのサイドエッチングが生じる。そのため、レジストパターン8の開口81の内径D1(底部の径)は、対応する樹脂膜の上層コンタクトホール51〜53の底部の内径D2よりも、両側にてサイドエッチングの寸法dに多少のマージンmを加えた寸法だけ、小さく設定される。すなわち、D1=D2−2(d+m)である。マージンmは、本実施例の具体例において、約2μmである。
【0068】
このマージンmは、サイドエッチングの条件の多少のバラツキをも考慮して、ゲート絶縁膜15を貫く下層コンタクトホール41の上縁が、それぞれ対応する、厚型樹脂膜5を貫く上層コンタクトホール51の下縁(底側の縁)よりも、必ず内側に来るように設定される。コンタクトホールの壁面を覆う導電層が、オーバーハング部分の形成により、いわゆる「段切れ」を起こすのを防止するためである。
【0069】
(5−3)a−ITOのバックエッチング(図1中段及び図8)
再びシュウ酸水溶液をエッチング液として、例えば45℃にて15秒間処理することにより、ゲート絶縁膜15のサイドエッチングに起因するa−ITOの「ひさし状部分」6aを除去する。図1中段に模式的に示すように、レジストパターン8の裏側へとエッチング液が回り込むことによるエッチング、すなわち「バックエッチング」が行われる。
【0070】
このバックエッチングの完了後、レジストパターン8が剥離され、洗浄後に、a−ITOを結晶化させるためのアニーリングが行われる。
【0071】
なお、バックエッチングの後には、コンタクトホール51近傍を覆うパッチ状のITO膜の内縁が、下層コンタクトホール41の上縁と上層コンタクトホール51の下縁との間の棚状領域内に位置する。そして、上記ITO膜パターン61’及びパッド被覆ITO層64’から下層コンタクトホール41及び接続パッド14露出部の個所が除かれる結果、周縁部には、1穴のITO膜パッチ61と、接続パッド14の露出部を囲む縁取り状のITO膜パッチ64とが形成される。
【0072】
(6)第6のパターニング(図8及び図1の下段)
スパッタ法により、50nm厚のモリブデン金属膜と、この上の50nm厚のアルミニウム金属膜とからなる積層膜(Mo/Al)を堆積する。この後、フォトマスクを用いてレジストパターンを形成後、ウェットエッチングによるパターニングにより、隣り合う一対の下層コンタクトホール41,42を覆うブリッジ状導電膜71と、パッド被覆部74と、各画素ドットの大部分を覆う反射画素電極73とを作成する。
【0073】
各画素ドットにおいて、反射画素電極73は、先に形成された透過画素電極63a,63b及び63cの周縁部以外を露出するように透過用開口73a,73b及び73cをなしている。また、透過画素電極63a,63b及び63cの周縁部に重なり合わされることで、これら各画素電極63a,63b及び63cと電気的に導通している。
【0074】
反射画素電極73は、TFT9の個所をも被覆しており、ソース電極33上のコンタクトホール43,53により、ソース電極33に、直接接続して導通している。また、反射画素電極73は、信号線31に沿った縁部が、厚型樹脂膜5を介して信号線31の両縁と重ね合わされている。
【0075】
このようにして、大判の原基板の状態のアレイ基板10が完成する。
【0076】
これに組み合わされる、対向基板102の原基板は、(i)遮光層パターン(ブラックマトリクス)108の形成、(ii)各画素ドットにレッド(R)、ブルー(B)、グリーン(G)のカラーフィルタ層109の形成、(iii)柱状スペーサの形成、及び、(iv)対向電極107をなすITO膜の成膜の各工程を経て作成される。
【0077】
この後、いずれかの原基板にシール材105が塗布されて圧着、硬化を行う。スクライブによるセル構造体の切り出しの後、液晶材料103の注入及び注入口の封止により表示パネル100本体を作成してから、TCP及び駆動回路基板の装着、及びバックライト装置の組み付けを経て液晶表示装置が完成される。
【0078】
なお、図3〜4では省略したが、アレイ基板10及び対向基板102の液晶側の最表層には、これに接する液晶材料の配向を決めるための配向膜が、ポリイミド(PI)等からなる樹脂膜の形成、及びこれに続くラビング処理により形成されている。また、アレイ基板10及び対向基板102の外面側には、偏光板104が貼り付けられる。
【0079】
<比較例1>
次ぎに、図10を用いて比較例の製造方法について説明する。
【0080】
比較例のアレイ基板の製造方法においては、厚型樹脂膜5のパターンをマスクとして、その下層側のゲート絶縁膜のパターニングを行った。酸化シリコン膜または酸化窒化シリコン膜を一括してエッチングするために、上記実施例と同様、バッファードフッ酸を用いた。
【0081】
この結果、図10の上段に示すように、サイドエッチングに起因して、上層コンタクトホール51の下縁が、下層コンタクトホール41の上縁からコンタクトホール内方へと突き出して、下層コンタクトホール41の全周にわたって縁部を覆うオーバーハングが形成された。そのため、上層及び下層のコンタクトホール51,41を覆う金属膜71’を設けた際、金属膜71’に「段切れ」71aが生じることとなった。
【0082】
<実施例2>
実施例2のアレイ基板及びその製造方法について図11〜18を用いて説明する。
【0083】
図11は、実施例2の製造方法の要部について説明するための、部分積層断面図1による模式的な工程図1である。図12は、実施例2のアレイ基板10’についての模式的な平面図であり、図13及び図14は、それぞれ、実施例2のアレイ基板10’を含む表示パネル100’についての画素部分及び周縁部の積層構造を示す。
【0084】
まず、アレイ基板10’の構成について、図12〜14を用いて説明する。
【0085】
画素部分においては、図12〜13に示すように、実施例1の場合と同様の構成において、層間絶縁膜4が透光性の厚型樹脂膜5に、下方から重ね合わされており(厚型樹脂膜5およびゲート絶縁膜15間に層間絶縁膜4を更に備えた構造)、TFT9のソース電極33は、層間絶縁膜4及び透光性の厚型樹脂膜5を貫くコンタクトホール43,53を通じて、画素電極6に電気的に接続している。また、このコンタクトホール43,53の個所に、穴あきドーナツ状のITO膜62が形成されている。
【0086】
周縁部においては、図12及び図14に示すように、実施例1の場合と同様の構成において、次のように構成される、各信号線31の先端部31aと、接続パッド14から基板内側へと延在されるパッド用配線14aとの接続個所で、画素電極と同時に形成されるブリッジ状導電膜71が、コンタクトホール41,42,51,52の配置領域の全体を覆っている。
【0087】
図11には、パッド用配線14aの基板内側の端部の個所に下層コンタクトホール41を作成する工程について示す。この工程の概略は、以下の通りである。
【0088】
まず、厚型樹脂膜5のパターンの上にレジストパターン8が設けられる。このレジストパターン8は、厚型樹脂膜5を貫く上層コンタクトホール51の個所に、これより一回り径寸法の小さい開口81を設けたものである。
【0089】
このレジストパターン8の下で、下記(1)〜(3)の3段階のウェットエッチングが行われる。また、これに引き続き、ブリッジ状導電膜71を形成する工程(4)が行われる。
【0090】
(1)第1のエッチング(ITOパターンの形成;5PEP(1)、図17)
a−ITO膜のみをエッチングするシュウ酸溶液により、レジストパターン8の輪郭に沿ってa−ITO膜をパターニングする。これにより、上層コンタクトホール51及びその近傍を覆うITO膜パターン61’が形成される。
【0091】
同時に、画素領域では、透明画素電極63a,63b及び63cが形成される。
【0092】
(2)第2のエッチング(スルーホールの形成;5PEP(2))
窒化シリコンからなる層間絶縁膜4と、酸化シリコンからなるゲート絶縁膜15とが、一つのウェットエッチング液によりエッチングされて、これら絶縁膜4,15を貫く下層コンタクトホール41が形成される。このエッチングではサイドエッチングが大きく、形成される下層コンタクトホール41は、レジストパターン8の開口81よりもかなり径寸法が大きい。このため、開口81の下縁と、下層コンタクトホール41の上縁との間の領域には、ITO膜が内側へと突き出した「ひさし状部分」が形成される。
【0093】
同時に画素領域では、層間絶縁膜4にソース電極33を露出するコンタクトホール43が形成される。
【0094】
(3)第3のエッチング(ITOのバックエッチング;5PEP(3)、図18)
再びシュウ酸水溶液を用い、「ひさし状部分」6aを除去する。この際、第2のエッチングにより形成された下層コンタクトホール41を通じて、レジストパターン8の裏側からエッチング液が作用する。すなわち「バックエッチング」が行われる。
【0095】
これら一連のパターニングの結果、下層コンタクトホール41の個所が省かれた穴あきITO膜パッチ61が形成される。
【0096】
この後、レジストパターン8の剥離、洗浄、a−ITO膜のアニーリング(加熱による結晶化)を行う。
【0097】
(4)最上層金属パターンの形成(6PEP、図19)
モリブデン金属膜とアルミニウム金属膜との積層膜(Mo/Al)を堆積した後、さらなるレジストの塗布、フォトマスクを用いる露光、及び現像を行う。そして、エッチングにより、図11に示す下層コンタクトホール41から、その隣の下層コンタクトホール42(図19)に至る領域を覆うブリッジ状導電膜71を作成する。このとき、画素領域では、反射画素電極73が形成される。
【0098】
次ぎに、図15〜18を用いて、アレイ基板10’の製造工程について詳細に説明する。
【0099】
なお、アレイ基板10’の製造の際には、一つの大判の原基板(例えば550mm X650mm)の状態で、所定寸法(例えば対角寸法2.2インチ)の領域ごとに、各液晶表示装置のための配線・成膜パターンを形成する。そして、同様に大判の状態で作成された対向基板用の原基板と、シール材及びスペーサを介して貼り合わされた後、各液晶表示装置に相当するセル構造体が切り出される。
【0100】
(1)第1のパターニング(図15)
ガラス基板18上に、スパッタ法によりモリブデン−タングステン合金膜(MoW膜)を230nm堆積させる。そして、第1のフォトマスクを用いるパターニングにより、対角寸法2.2インチ(56mm)の長方形領域ごとに、176本の走査線11、その延在部からなるゲート電極11a、及び、走査線11と略同数の補助容量線12を形成する。図示の例で、補助容量線12は、2本の走査線11の略中間に配されており、画素ドットごとに、信号線31の配置個所近傍を避けて一つの略正方形状の幅広部12aを形成している。
【0101】
また、同時に、周縁部では、接続パッド14及びこれから延在されるパッド用配線14aを作成する。
【0102】
(2)第2のパターニング(図16)
まず、ゲート絶縁膜15をなす350nm厚の酸化・窒化シリコン膜(SiONx膜)を堆積する。表面をフッ酸で処理した後、さらに、TFT9の半導体膜36を作成するための50nm厚のアモルファスシリコン(a−Si:H)層、及び、TFT9のチャネル保護膜21等を形成するための膜厚200nmの窒化シリコン膜(SiNx膜)を、大気に曝すことなく連続して成膜する(図13)。
【0103】
レジスト層を塗布した後、第1のパターニングにより得られた走査線11等のパターンをマスクとする裏面露光技術により、各ゲート電極11a上にチャネル保護膜21を作成する。
【0104】
(3)第3のパターニング(図16)
良好なオーミックコンタクトが得られるように、アモルファスシリコン(a−Si:H)層の露出する表面をフッ酸で処理した後、低抵抗半導体膜37を作成するための50nm厚のリンドープアモルファスシリコン(n+a−Si:H)層を上記と同様のCVD法により堆積する(図13)。
【0105】
この後、スパッタ法により、25nm厚のボトムMo層、250nm厚のAl層、及び、50nm厚のトップMo層からなる三層金属膜(Mo/Al/Mo)を堆積する。
【0106】
そして、第3のフォトマスクを用いて、レジストを露光、現像した後、a−Si:H層、n+a−Si:H層、及び三層金属膜(Mo/Al/Mo)を一括してパターニングする。この第3のパターニングにより、対角寸法2.2インチ(56mm)の長方形領域ごとに、220×3本の信号線31と、各信号線31から延在するドレイン電極32と、ソース電極33とを作成する。
【0107】
また、同時に、補助容量線12の幅広部12aにほぼ重なり合うように、幅広部12aより外周の縁から少し、はみ出す補助容量用延在部35が配されている。この補助容量用延在部35は、ソース電極33から信号線31に沿って延在される直線配線33aからさらに延在された矩形状のパターンである。
【0108】
(4)第4のパターニング
上記のように得られた多層膜パターンの上に、50nm厚の窒化シリコン膜からなる層間絶縁膜4を堆積する。
【0109】
引き続いて、アクリル樹脂からなるポジ型の感光性の硬化性樹脂液を、コーターにより、乾燥後の膜厚が2μmとなるよう均一に塗布する。そして、以下に説明するような露光操作を行った後、現像、紫外線照射、ポストベーク、及び洗浄の操作を行う。紫外線照射は、厚型樹脂膜5中の未反応部分を低減させることにより、厚型樹脂膜5の光透過率を向上させる操作である。
【0110】
露光操作は、上層コンタクトホール51〜53を設ける個所、及び接続パッドのための抜き領域54では、強い露光を行い、反射画素電極領域内の凹部56を設ける個所では、弱い露光を行うようにする(図12〜13参照)。
【0111】
実施例1にて説明したと同様、ネガ型の感光性樹脂を用いることも可能であり、2枚のフォトマスクを用いる代わりに、所定領域にメッシュパターンを有するフォトマスクを用いて積算露光量に段差を設けることもできる。
【0112】
(5)第5のパターニング(図17〜8、及び図11)
透明導電層として、40nm厚のa−ITOを堆積した後、レジストの塗布、露光及び現像を行う。そして、このレジストパターン8の下で、以下の3段階のエッチング操作を行う。レジストパターン8は、上層コンタクトホール51〜53の個所に開口81を有し、これら開口81の寸法は、対応するコンタクトホールの内径(すなわち底面の径)よりも一回り小さい。
【0113】
(5−1)ITOパターンの形成(図17)
まず、シュウ酸水溶液をエッチング液として、例えば45℃にて約50秒間処理することにより、レジストパターン8被覆個所以外のa−ITO膜を除去する。すなわち、レジストパターン8に沿った形状のa−ITO膜のパターンを作成する。
【0114】
これにより、画素ドットごとに、透過画素電極63をなす、3つの略矩形状のパターン63a、63b及び63cが形成される。また、ソース電極33の個所のコンタクトホール53をその中心部を除いて覆うように、小穴のあいたITO膜パターン62’が形成される。
【0115】
同時に、アレイ基板の周縁部においては、一対の上層コンタクトホール51〜52を各コンタクトホールの中心部を除いて覆うように、小穴のあいたITO膜パターン61’が形成される。同時に、接続パッド14を、その中心の線状領域を除いて覆うようにパッド被覆ITO層64’が形成される。
【0116】
(5−2)スルーホール形成(図11上段)
次ぎに、バッファードフッ酸(BHF、フッ化水素−フッ化アンモニウム緩衝液)をエッチング液として例えば28℃にて、120秒間、スプレー方式により処理することにより、厚型樹脂膜5を貫く上層コンタクトホール51〜53の底面の領域内で、絶縁膜4,15または層間絶縁膜4のみを除去してその下層の金属層を露出させる。バッファードフッ酸は、例えば6%のフッ化水素、及び30%のフッ化アンモニウムを含むものである。エッチングの時間は、サイドエッチングが過大とならず、かつ、形成される下層コンタクトホール41〜43の内壁面が、45°前後の傾斜のテーパー面をなすように設定される。
【0117】
図11の上段に示すように、接続パッド14から基板内側へと延びるパッド用配線14aの端部では、上層コンタクトホール51の底部の輪郭内にて、ゲート絶縁膜15及び層間絶縁膜4が同時に除去される。すなわち、これら絶縁膜15,4を貫きバッド用配線14aの内側端部を露出させるパッド配線下層コンタクトホール41が、作成される。
【0118】
また、これに隣接する信号線31の端部31aの個所では、上層コンタクトホール52の内側にて、層間絶縁膜4が除去されて、信号線の端部31aを露出させる信号線端下層コンタクトホール42が作成される。同時に、各画素ドットにおいては、層間絶縁膜4を貫きソース電極33を露出させるソース下層コンタクトホール43が作成される。
【0119】
図11上段に示すように、スルーホール作成のためのウェットエッチングの際には、絶縁膜15,4にかなりのサイドエッチングが生じる。そのため、レジストパターン8の開口81の内径D1(底部の径)は、対応する樹脂膜の上層コンタクトホール51〜53の底部の内径D2よりも、両側にてサイドエッチングの寸法dに多少のマージンmを加えた寸法だけ、小さく設定される。すなわち、D1=D2−2(d+m)である。具体例において、マージンmは約2μmである。
【0120】
このマージンmは、サイドエッチングの条件の多少のバラツキをも考慮して、絶縁膜15,4を貫く下層コンタクトホール41〜43の上縁が、それぞれ対応する、厚型樹脂膜5を貫く上層コンタクトホール51〜53の下縁(底側の縁)よりも、必ず内側に来るように設定される。コンタクトホールの壁面を覆う導電層が、オーバーハング部分の形成により、いわゆる「段切れ」を起こすのを防止するためである。
【0121】
なお、バッファードフッ酸等のフッ酸系エッチング液を用いる場合、サイドエッチングの速度は、窒化シリコン膜からなる層間絶縁膜4において、ゲート絶縁膜15におけるよりも一般にかなり大きいため、ゲート絶縁膜15をも貫く下層コンタクトホール41の壁面を容易に順テーパー状、すなわち緩やかな上向き斜面状とすることができる。
【0122】
(5−3)a−ITOのバックエッチング(図11中段及び図18)
再びシュウ酸水溶液をエッチング液として、例えば45℃にて15秒間処理することにより、絶縁膜15,4のサイドエッチングに起因するa−ITOの「ひさし状部分」6aを除去する。図11中段に模式的に示すように、レジストパターン8の裏側へとエッチング液が回り込むことによるエッチング、すなわち「バックエッチング」が行われる。
【0123】
このバックエッチングの完了後、レジストパターン8が剥離され、洗浄後に、a−ITOを結晶化させるためのアニーリングが行われる。
【0124】
なお、バックエッチングの後には、コンタクトホール51〜53近傍を覆うパッチ状のITO膜の内縁が、下層コンタクトホール41〜43の上縁と上層コンタクトホールの下縁との間の棚状領域内に位置する。そして、上記ITO膜パターン61’〜62’から下層コンタクトホール41〜43の個所が除かれる結果、周縁部には2穴のITO膜パッチ61が形成され、ソース電極33上には穴あきドーナツ状のITO膜パッチ62が形成される。また、接続パッド14の露出部を囲むように、穴あきITO膜パッチ64が形成される。
【0125】
(6)第6のパターニング(図18及び図11の下段)
スパッタ法により、50nm厚のモリブデン金属膜と、この上の50nm厚のアルミニウム金属膜とからなる積層膜(Mo/Al)を堆積する。この後、フォトマスクを用いてレジストパターンを形成後、ウェットエッチングによるパターニングにより、隣り合う一対の下層コンタクトホール41,42を覆うブリッジ状導電膜71と、パッド被覆部74と、各画素ドットの大部分を覆う反射画素電極73とを作成する。
【0126】
各画素ドットにおいて、反射画素電極73は、先に形成された透過画素電極63a,63b及び63cの周縁部以外を露出するように透過用開口73a,73b及び73cをなしている。また、透過画素電極63a,63b及び63cの周縁部に重なり合わされることで、これら各画素電極63a,63b及び63cと電気的に導通している。
【0127】
反射画素電極73は、TFT9の個所をも被覆しており、ソース電極33上のコンタクトホール43,53により、ソース電極33に、直接接続して導通している。また、反射画素電極73は、信号線31に沿った縁部が、厚型樹脂膜5を介して信号線31の両縁と重ね合わされている。
【0128】
このようにして、大判の原基板の状態のアレイ基板10’が完成する。
【0129】
対向基板102の作製、及びこれと組み合わせての表示パネル100’の作製は、実施例1にて説明したのと同様である。
【0130】
<比較例2>
次ぎに、図20を用いて比較例2の製造方法について説明する。
【0131】
比較例2のアレイ基板の製造方法においては、厚型樹脂膜5のパターンをマスクとして、その下層側の層間絶縁膜4及びゲート絶縁膜のパターニングを行った。窒化シリコン膜と、酸化シリコン膜または酸化窒化シリコン膜とを一括してエッチングするために、上記実施例と同様、バッファードフッ酸を用いた。
【0132】
この結果、図20の上段に示すように、サイドエッチングに起因して、上層コンタクトホール51の下縁が、下層コンタクトホール41の上縁からコンタクトホール内方へと突き出して、下層コンタクトホール41の全周にわたって縁部を覆うオーバーハングが形成された。そのため、上層及び下層のコンタクトホール51,41を覆う金属膜71’を設けた際、金属膜71’に「段切れ」71aが生じることとなった。
【0133】
<実施例3〜4>
実施例3〜4は、上記実施例1または2と同様のアレイ基板の製造方法において、パッド用配線14aの根元部を露出させるコンタクトホール41が、ドライエッチングとウェットエッチングとの組み合わせにより除去される。
【0134】
詳しくは、上記第5のパターニングの第2エッチング工程(5PEP(2))が次の2段階のエッチングにより行われる。
【0135】
(i)ドライエッチングによる窒化シリコン膜の除去(図21上段)
まず、窒化シリコン膜からなる第2ゲート絶縁膜15bを、ケミカルドライエッチング(CDE)により除去する。実施例2に対応する実施例4においては、同時に、層間絶縁膜4を除去する(図22)。エッチング用のチャンバー内を60℃の温度、及び、45Paの真空に保ちつつ、330sccmの酸素(O2)ガス及び670sccmの四フッ化炭素(CF4)ガスを導入し続けた。そして、600Wのパワーにて、45秒間エッチングを行った。
【0136】
(ii)ウェットエッチングによる酸化シリコン膜の除去(図21下段)
次いで、酸化シリコン膜からなる第1ゲート絶縁膜15aを、上記実施例と同様のバッファードフッ酸により除去する。このとき、例えば、6%のフッ化水素、及び30%のフッ化アンモニウムを重量比で含むバッファードフッ酸を用い、28℃にて70秒間、スプレー方式により処理する。
【0137】
ウェットエッチングの際のサイドエッチングは、一般に、ドライエッチングの際のサイドエッチングよりも大きいが、図21中に示すように、窒化シリコン膜(第2ゲート絶縁膜15b)もウェットエッチングによりサイドエッチングを受ける。その結果、コンタクトホール41の内壁が、なだらかなテーパー状となる。
【0138】
<実施例5〜6>
実施例5〜6は、上記実施例1または2と同様のアレイ基板の製造方法において、ゲート絶縁膜15を窒化シリコン膜のみからなる単層膜とするものである。そして、ゲート絶縁膜15を除去してコンタクトホール41を形成する工程は、全て、ドライエッチングにより行われる(図23〜24)。
【0139】
ドライエッチングの場合のサイドエッチングは、上記実施例のようにウェットエッチングを行う場合に比べて小さいものの、ある程度の寸法となるため、上記実施例と同様の方法で製造を行うことで、段切れを確実に防止する。
【0140】
以下、製造方法の詳細について、実施例1または2と異なる個所のみ説明する。
【0141】
上記第2のパターニングの工程において、単層膜のゲート絶縁膜15’としての約300nm厚の窒化シリコン膜(SiNx膜)を堆積する。表面をフッ酸で処理した後、引き続き、TFT9の半導体膜36を作成するための50nm厚のアモルファスシリコン(a−Si:H)層、及び、TFT9のチャネル保護膜21等を形成するための膜厚200nmの窒化シリコン膜(SiNx膜)を、大気に曝すことなく連続して成膜する。
【0142】
そして、上記第5のパターニングにおける、第2のエッチングをケミカルドライエッチング(CDE)のみにより行う。
【0143】
詳しくは、エッチング用のチャンバー内を60℃の温度、及び、45Paの真空に保ちつつ、330sccmの酸素(O2)ガス及び670sccmの四フッ化炭素(CF4)ガスを導入し、600Wのパワーにて、60秒間エッチングを行った。
【0144】
<実施例7〜8>
実施例7〜8は、上記実施例1または2と同様のアレイ基板の製造方法において、透明画素電極63の配置個所で、厚型樹脂膜5が省かれたものである。図25は、実施例1に対応する実施例7についての画素部の積層断面図である。また、図26は、実施例2に対応する実施例8についての画素部の積層断面図である。周縁部の積層構造や、製造工程は、実施例1または2と全く同様である。
【0145】
このように透明画素電極63の個所で厚型樹脂膜5を省くことにより、該樹脂膜を光が透過する際の損失を避けることができる。すなわち、バックライト光の利用効率を向上することができる。
【0146】
<実施例9〜10>
実施例9〜10は、上記実施例1または2と同様のアレイ基板の製造方法において、反射画素電極73の配置個所で、厚型樹脂膜5の凹部56が省かれたものである。つまり、反射画素電極が凸凹パターンを有さず、フラットパターンである。
【0147】
図27は、実施例1に対応する実施例9についての画素部の積層断面図である。また、図28は、実施例2に対応する実施例10についての画素部の積層断面図である。周縁部の積層構造は、実施例1または2と全く同様である。
【0148】
製造工程は、上記第4のパターニングの工程で、凹部56を形成するための弱い露光を行わない以外は、全く同様である。
【0149】
<実施例11〜12>
実施例11〜12は、上記実施例1または2と同様のアレイ基板の製造方法において、透明画素電極63の配置個所で厚型樹脂膜5が省かれるとともに、反射画素電極73の配置個所で、厚型樹脂膜5の凹部56が省かれたものである。
【0150】
図29は、実施例1に対応する実施例11についての画素部の積層断面図である。また、図30は、実施例2に対応する実施例12についての画素部の積層断面図である。周縁部の積層構造は、実施例1または2と全く同様である。
【0151】
<実施例13>
次に、実施例13について、図31〜32の積層断面図、及び図33の平面図を用いて説明する。
【0152】
実施例13の液晶表示装置は、ノーマリホワイトモードの光透過型である点では上記実施例1〜12と同様である。しかし、上記各実施例と異なり、ポリシリコン(p−Si)TFTタイプものである。
【0153】
図31には、本実施例に係る表示パネル100”の画素部分の積層構造を示す。画素ドットごとのTFT9が、ポリシリコン(p−Si)の半導体層36’からなり、トップゲート型である。すなわち、ゲート電極11aが、半導体層36’やこれを囲むコンタクト部32A,33Aより上方に、ゲート絶縁膜15を介して配されている。
【0154】
また、カラーフィルタ層が、アレイ基板10”上の厚型樹脂膜(平坦化膜)5により形成されている。そのため、ブラックマトリクスはアレイ基板10”及び対向基板102のいずれにも設けられておらず、カラーフィルタ層が画素ドット配列部分の全体を覆う領域で、インクジェット方式による染色等により形成されている。
【0155】
反射画素電極73は、保護膜45を貫くコンタクトホール43’、及びカラーフィルタ層として厚型樹脂膜5を貫くコンタクトホール53を介して、ソース電極33に導通されている。ここで、上記実施例2の場合と全く同様に、ソース電極33上には穴あきドーナツ状のITO膜62が形成される。
【0156】
また、ゲート絶縁膜15上に走査線と同時に形成される補助容量線(Cs配線)12には、TFTの半導体層36´と同時に形成される補助用療養パターン35´がゲート絶縁膜15を介して重ねられている。そして、この補助容量用パターン35’と、ソース電極33および反射画素電極73とは、層間絶縁膜4、及びゲート絶縁膜を貫くコンタクトホールを介して、互いに電気的に接続されている。
【0157】
図32には、本実施例に係る表示パネル100”の周縁部を示す。上記各実施例と全く同様に、信号線31と同時に形成される上層配線と、走査線11と同時に形成される下層配線とが、厚型樹脂膜5を貫くコンタクトホール51,52を介して、画素電極73,63と同時に形成される導電層により電気的に接続されている。
【0158】
本実施例における、信号線31の末端の接続構造は、実施例2の場合と全く同様である。但し、実施例2の場合の層間絶縁膜4が、本実施例では保護膜45に置き換わっている。
【0159】
また、これらコンタクトホール51〜53,53’及び41〜42,43’,43”を設ける工程は、上記実施例1〜2において、第2のエッチング(スルーホールの形成;5PEP(2))として説明したのと方法と全く同様である。
【0160】
このようなp−SiTFTタイプのアレイ基板10”を作製するための他の工程は、例えば、特開2000−330484や特開2001−339070に記載の方法にしたがって行うことができる。
【0161】
なお、図32中に示すように、本実施例における接続パッド14”の個所の構造は、上記各実施例と異なる。駆動ICがアレイ基板10”の周縁部に作りつけられているため、接続パッド14”は、外部駆動部からのフレキシブル配線基板と接続を行う個所である。そのため、接続パッド14”の周囲では厚型樹脂膜5が省かれており、接続パッド14”内の領域で、走査線11と同時に形成される下層配線層と、信号線31と同時に形成される上層配線層とが重ねられ、これらが、透明画素電極63と同時に形成されるITO膜により覆われている。
【0162】
図33の平面図には、本実施例のアレイ基板10”における各画素ドット部分を示す。図に示すように、アルミニウム(Al)からなる反射画素電極73が、一つの窓枠状のパターンをなし、このパターンがなす一つの開口をITOからなる透明画素電極63が覆っている。
【0163】
<実施例14>
最後に、実施例14について、図34の積層断面図を用いて説明する。
【0164】
図34は、反射画素電極73及び透明画素電極63の配置個所について、実施例14にかかる信号線31を横切る断面での積層構造を示す。厚型樹脂膜5は、透明画素電極63の配置個所で省かれており、これにより光の透過損失を低減している。また、対向基板側にカラーフィルタ層が配置され、透過画素電極63の外周の縁、すなわち、厚型樹脂膜5がなす斜面の個所には、走査線11と同時に形成される遮光膜19が設けられている。これは、該個所からの光漏れを防止し、表示性能を高く保つためのものである。
【0165】
尚、反射画素電極73に凸凹パターンを有さない状態を図示しているが、厚型樹脂膜5に凹凸を設け、上記実施例と同様反射電極73に光散乱性をもたせてもよい。
【0166】
アレイ基板10”から表示パネル100”を組み立てる工程についても、上記実施例1にて説明したのと全く同様である。なお、本実施例に係る図31では、アレイ基板10”及び対向基板102の液晶側の最上層にあるポリイミド(PI)製の配向膜106が描かれている。この配向膜は、上記実施例1に係る図3〜4、上記実施例2に係る図13〜14、上記実施例7に係る図25、上記実施例8に係る図26、実施例9に係る図27、実施例10に係る図28、実施例11に係る図29、実施例12に係る図30、実施例13に係る図32では図示を省略している。
【0167】
本実施例においては、厚型樹脂膜5の下地をなす保護膜45を設けるものとして説明したが、保護膜45を省くこともできる。この場合、周縁部のコンタクトホールの構造及び製造工程は、実施例1と全く同様である。
【0168】
上記各実施例においては、穴あき導電膜(第2導電層)が透明導電材料からなりブリッジ状導電膜(第3導電層)が金属膜であるとして説明したが、これらが入れ替わっても全く同様である。この場合、第5のパターニングにおける第1及び第3のエッチングは、金属膜を除去するエッチングとなり、コンタクトホールの底面を覆う導電層は透明導電材料からなる。
【0169】
上記実施例1〜12においては、画素ドットごとのスイッチング素子が、エッチストッパ型のTFTであるとして説明したが、チャネルエッチ型でも全く同様であり、場合によってはトップゲート型のものであっても良い。
【0170】
また、上記実施例においては、第1層の配線パターン(走査線等のパターン)がモリブデン−タングステン合金(MoW)といった高融点金属からなるものとして説明したが、アルミニウム(Al)とモリブデン(Mo)との積層膜であっても良い。例えば、15nmのボトムMo層と、中間の270nmのAl層と、50nmのトップMo層とからなる3層構造とすることや、270nmのAl層と、これを覆う50nmのMo層とからなる2層構造とすることができる。
【0171】
また、上記実施例においては、表示装置として半透過型液晶表示装置を例にとり説明したが、これに限定されず、アレイ基板のTFTや配線パターンの上層に厚型樹脂膜を介して画素電極を配置する構造で、複数の画素電極膜をアレイ基板上に有する表示装置全般に適用することができる。
【0172】
例えば、有機EL表示装置の様に、アレイ基板上に陽極および陰極が形成される場合にも適用することができる。この場合は、例えば、陽極で穴開き導電幕を形成し、陰極でブリッジ状導電膜を構成することができる。
【0173】
【発明の効果】
表示装置用配線基板及びその製造方法において、パターニング工程数を少なくすることで、製造効率を向上し、製造コスト及び工程負担を低減することができるものを提供する。
【図面の簡単な説明】
【図1】実施例1の製造方法の要部について説明するための、部分積層断面図による模式的な工程図である。
【図2】実施例1のアレイ基板についての模式的な平面図である。
【図3】実施例1のアレイ基板を含む表示パネルについての、画素部分の模式的な積層断面図である。
【図4】実施例1のアレイ基板を含む表示パネルについての、周縁部の模式的な積層断面図である。
【図5】実施例1のアレイ基板の製造方法における第1のパターニング後の様子を模式的に示す要部平面図である。
【図6】実施例1のアレイ基板の製造方法における第3のパターニング後の様子を模式的に示す要部平面図である。
【図7】実施例1のアレイ基板の製造方法における、第5のパターニングの第1のエッチング終了後の様子を模式的に示す要部平面図である。
【図8】実施例1のアレイ基板の製造方法における第5のパターニング完了後の様子を模式的に示す要部平面図である。
【図9】実施例1のアレイ基板の製造方法における第6のパターニング後の様子を模式的に示す要部平面図である。
【図10】比較例1のアレイ基板の製造方法について説明するための、図1に対応する模式的な工程図である。
【図11】実施例2の製造方法の要部について説明するための、部分積層断面図による模式的な工程図である。
【図12】実施例2のアレイ基板についての模式的な平面図である。
【図13】実施例2のアレイ基板を含む表示パネルについての、画素部分の模式的な積層断面図である。
【図14】実施例2のアレイ基板を含む表示パネルについての、周縁部の模式的な積層断面図である。
【図15】実施例2のアレイ基板の製造方法における第1のパターニング後の様子を模式的に示す要部平面図である。
【図16】実施例2のアレイ基板の製造方法における第3のパターニング後の様子を模式的に示す要部平面図である。
【図17】実施例2のアレイ基板の製造方法における、第5のパターニングの第1のエッチング終了後の様子を模式的に示す要部平面図である。
【図18】実施例2のアレイ基板の製造方法における第5のパターニング完了後の様子を模式的に示す要部平面図である。
【図19】実施例2のアレイ基板の製造方法における第6のパターニング後の様子を模式的に示す要部平面図である。
【図20】比較例2のアレイ基板の製造方法について説明するための、図11に対応する模式的な工程図である。
【図21】実施例3のアレイ基板の製造方法について要部を説明するための模式的な工程図である。
【図22】実施例4のアレイ基板の製造方法について要部を説明するための模式的な工程図である。
【図23】実施例5のアレイ基板の製造方法について要部を説明するための模式的な工程図である。
【図24】実施例6のアレイ基板の製造方法について要部を説明するための模式的な工程図である。
【図25】実施例7のアレイ基板を含む表示パネルについての、図3に対応する、画素部分の模式的な積層断面図である。
【図26】実施例8のアレイ基板を含む表示パネルについての、図13に対応する、画素部分の模式的な積層断面図である。
【図27】実施例9のアレイ基板を含む表示パネルについての、図3に対応する、画素部分の模式的な積層断面図である。
【図28】実施例10のアレイ基板を含む表示パネルについての、図13に対応する、画素部分の模式的な積層断面図である。
【図29】実施例11のアレイ基板を含む表示パネルについての、図3に対応する、画素部分の模式的な積層断面図である。
【図30】実施例12のアレイ基板を含む表示パネルについての、図13に対応する、画素部分の模式的な積層断面図である。
【図31】実施例13のアレイ基板を含む表示パネルについての、画素部分の模式的な積層断面図である。
【図32】実施例13のアレイ基板を含む表示パネルについての、周縁部の模式的な積層断面図である。
【図33】実施例13のアレイ基板における画素ドット部分の平面図である。
【図34】実施例14のアレイ基板における、透明画素電極及び反射画素電極の配置個所についての積層断面図である。
【符号の説明】
10 表示パネル本体
14 接続パッド
14a パッド用配線
15 ゲート絶縁膜(酸化・窒化シリコン膜)
41 ゲート絶縁膜15を貫く下層コンタクトホール
5 感光性樹脂からなる厚型樹脂膜
51 厚型樹脂膜5を貫く上層コンタクトホール
6a ITO膜のひさし状部分
61 穴あきITO膜パッチ
71 ブリッジ状導電膜(Mo/Al)
Claims (16)
- 基板上に形成された第1導電層のパターンと、
前記第1導電層のパターン上に配置され、前記パターンに対応する位置に開口を有する第1絶縁膜と、
前記第1絶縁膜の開口よりも大きな径を有し、その内壁が第2導電層で覆われるコンタクトホールを有する第2絶縁膜と、
前記第2導電層上に形成され、前記コンタクトホールを介して前記第1導電層と接続する第3導電層を備え、
前記第1絶縁膜の開口の上端と前記第2導電層の開口は同一形状であることを特徴とする表示装置用配線基板。 - 前記第2絶縁膜は、膜厚1μm以上の絶縁性樹脂膜であることを特徴とする請求項1に記載の表示装置用配線基板。
- 前記表示装置用配線基板は、前記第2導電層および前記第3導電層のうち少なくとも一方と同一の導電材料からなる画素電極をマトリクス状に備えたことを特徴とする請求項1記載の表示装置用配線基板。
- 前記画素電極は、前記第2導電層および前記第3導電層から構成され、一方が光透過性の導電膜、他方が光反射性の導電膜からなることを特徴とする請求項3記載の表示装置用配線基板。
- 前記表示装置用配線基板は、半透過型液晶表示装置に用いられることを特徴とする請求項4記載の表示装置用配線基板。
- 前記光反射性の導電膜でなる前記画素電極に対応する位置の前記第2絶縁膜は凹凸パターンを有することを特徴とする請求項4記載の表示装置用配線基板。
- 前記第2絶縁膜は、前記光透過性の導電膜でなる前記画素電極に対応する位置が切りかかれた開口を有することを特徴とする請求項4記載の表示装置用配線基板。
- 前記表示装置用配線基板は、有機EL表示装置に用いられることを特徴とする請求項1記載の表示装置用配線基板。
- 前記第2導電層がEL素子の陽極、前記第3導電層がEL素子の陰極と同一導電材料で構成されることを特徴とする請求項8記載の表示装置用配線基板。
- 絶縁基板上に、第1導電層のパターンを形成する工程と、
これを覆う第1絶縁膜を成膜する工程と、
さらにこの第1絶縁膜上に形成され、前記第1導電層のパターンに対応する位置にコンタクトホールを有する第2絶縁膜を形成する工程と、
前記第2絶縁膜上に第2導電層を形成する工程と、
前記コンタクトホールよりも径の小さい開口を有するパターンマスクを用いて前記第2導電層をパターニングする第1パターニング工程と、
前記パターンマスクを用いて、前記第2導電層の開口を介して、前記第1絶縁膜をエッチングし、前記開口よりも径の大きなコンタクトホールを形成することにより、前記第1導電層を露出する第2パターニング工程と、
前記第1絶縁膜のコンタクトホールをマスクとして前記第2導電層をパターニングする第3パターニング工程と、
前記パターンマスクを除去し、前記第1および第2絶縁膜のコンタクトホールを介して前記第1導電層と接続する第3導電層を形成する工程とを含むことを特徴とする配線基板の形成方法。 - 前記第1絶縁膜および前記第2絶縁膜間に更に第3絶縁膜を有し、前記第3絶縁膜は、前記第1絶縁膜と同一工程でエッチング処理されることを特徴とする請求項3記載の配線の製造方法。
- 前記第2のパターニング工程において、第3絶縁膜が、前記第1絶縁膜よりもサイドエッチングの速度が大きいことを特徴とする請求項11記載のアレイ基板の製造方法。
- 前記第1絶縁膜が、下層絶縁膜と、その上層に配される上層絶縁膜からなり、前記第2のパターニング工程において、前記上層絶縁膜が前記下層絶縁膜よりもサイドエッチングの速度が大きいことを特徴とする請求項11記載のアレイ基板の製造方法。
- 前記第2のパターニング工程がウェットエッチングにより行われることを特徴とする請求項12または13記載のアレイ基板の製造方法。
- 前記ウェットエッチングの際、エッチング液としてバッファードフッ酸を用いることを特徴とする請求項14記載のアレイ基板の製造方法。
- 前記第2のエッチングがドライエッチングにより行われることを特徴とする請求項12または13記載のアレイ基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003086638A JP4488688B2 (ja) | 2002-03-27 | 2003-03-26 | 表示装置用配線基板及びその製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002089731 | 2002-03-27 | ||
JP2002089732 | 2002-03-27 | ||
JP2003086638A JP4488688B2 (ja) | 2002-03-27 | 2003-03-26 | 表示装置用配線基板及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004004680A true JP2004004680A (ja) | 2004-01-08 |
JP4488688B2 JP4488688B2 (ja) | 2010-06-23 |
Family
ID=30449155
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003086638A Expired - Fee Related JP4488688B2 (ja) | 2002-03-27 | 2003-03-26 | 表示装置用配線基板及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4488688B2 (ja) |
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006011398A (ja) * | 2004-05-21 | 2006-01-12 | Sanyo Electric Co Ltd | 液晶表示装置 |
JP2006047827A (ja) * | 2004-08-06 | 2006-02-16 | Mitsubishi Electric Corp | 液晶表示装置およびその製造方法 |
WO2007007808A1 (ja) * | 2005-07-13 | 2007-01-18 | Sharp Kabushiki Kaisha | 液晶ディスプレイ用基板、液晶表示装置及び液晶ディスプレイ用基板の製造方法 |
KR100730161B1 (ko) | 2005-11-11 | 2007-06-19 | 삼성에스디아이 주식회사 | 유기 박막 트랜지스터 및 이를 구비한 평판 디스플레이장치 |
KR100801172B1 (ko) * | 2004-10-26 | 2008-02-11 | 미쓰비시덴키 가부시키가이샤 | 전기광학장치, 액정표시장치 및 그것들의 제조방법 |
US7646017B2 (en) | 2004-09-03 | 2010-01-12 | Samsung Electronics Co., Ltd. | Thin film transistor array panel including assistant lines |
WO2011016287A1 (ja) * | 2009-08-04 | 2011-02-10 | シャープ株式会社 | アクティブマトリックス基板、液晶表示パネル、液晶表示装置およびアクティブマトリックス基板の製造方法 |
WO2011016286A1 (ja) * | 2009-08-04 | 2011-02-10 | シャープ株式会社 | アクティブマトリックス基板、液晶表示パネル、液晶表示装置およびアクティブマトリックス基板の製造方法 |
US7920117B2 (en) | 2004-05-21 | 2011-04-05 | Sanyo Electric Co., Ltd. | Liquid crystal display apparatus |
JP2012238863A (ja) * | 2012-07-10 | 2012-12-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2014115678A (ja) * | 2005-12-28 | 2014-06-26 | Semiconductor Energy Lab Co Ltd | 表示装置 |
US9059045B2 (en) | 2000-03-08 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
JP2015122449A (ja) * | 2013-12-24 | 2015-07-02 | 株式会社ジャパンディスプレイ | 基板装置の製造方法 |
JP2016200659A (ja) * | 2015-04-08 | 2016-12-01 | 株式会社ジャパンディスプレイ | トランジスタ基板および表示装置 |
US9690154B2 (en) | 2012-11-29 | 2017-06-27 | Mitsubishi Electric Corporation | Liquid crystal display panel and method of manufacturing the same |
JP2018197877A (ja) * | 2005-10-14 | 2018-12-13 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
2003
- 2003-03-26 JP JP2003086638A patent/JP4488688B2/ja not_active Expired - Fee Related
Cited By (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9786687B2 (en) | 2000-03-08 | 2017-10-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
US9368514B2 (en) | 2000-03-08 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
US9059045B2 (en) | 2000-03-08 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
US7920117B2 (en) | 2004-05-21 | 2011-04-05 | Sanyo Electric Co., Ltd. | Liquid crystal display apparatus |
JP4738055B2 (ja) * | 2004-05-21 | 2011-08-03 | 三洋電機株式会社 | 液晶表示装置 |
JP2006011398A (ja) * | 2004-05-21 | 2006-01-12 | Sanyo Electric Co Ltd | 液晶表示装置 |
JP2006047827A (ja) * | 2004-08-06 | 2006-02-16 | Mitsubishi Electric Corp | 液晶表示装置およびその製造方法 |
US7989809B2 (en) | 2004-09-03 | 2011-08-02 | Samsung Electronice Co., Ltd. | Thin film transistor array panel including assistant lines |
US7646017B2 (en) | 2004-09-03 | 2010-01-12 | Samsung Electronics Co., Ltd. | Thin film transistor array panel including assistant lines |
KR100801172B1 (ko) * | 2004-10-26 | 2008-02-11 | 미쓰비시덴키 가부시키가이샤 | 전기광학장치, 액정표시장치 및 그것들의 제조방법 |
WO2007007808A1 (ja) * | 2005-07-13 | 2007-01-18 | Sharp Kabushiki Kaisha | 液晶ディスプレイ用基板、液晶表示装置及び液晶ディスプレイ用基板の製造方法 |
US8094268B2 (en) | 2005-07-13 | 2012-01-10 | Sharp Kabushiki Kaisha | Liquid crystal display substrate, liquid crystal display device and manufacturing method of the liquid crystal display substrate |
JP2021185425A (ja) * | 2005-10-14 | 2021-12-09 | 株式会社半導体エネルギー研究所 | 液晶表示装置、携帯情報端末、携帯電話 |
US11296124B2 (en) | 2005-10-14 | 2022-04-05 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
US11901370B2 (en) | 2005-10-14 | 2024-02-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
JP7279247B2 (ja) | 2005-10-14 | 2023-05-22 | 株式会社半導体エネルギー研究所 | 液晶表示装置、携帯情報端末、携帯電話 |
JP2022171720A (ja) * | 2005-10-14 | 2022-11-11 | 株式会社半導体エネルギー研究所 | 液晶表示装置、携帯情報端末、携帯電話 |
JP2022166017A (ja) * | 2005-10-14 | 2022-11-01 | 株式会社半導体エネルギー研究所 | 表示装置 |
JP7129528B2 (ja) | 2005-10-14 | 2022-09-01 | 株式会社半導体エネルギー研究所 | 液晶表示装置、携帯情報端末、携帯電話 |
JP2021009406A (ja) * | 2005-10-14 | 2021-01-28 | 株式会社半導体エネルギー研究所 | 表示装置 |
US10847547B2 (en) | 2005-10-14 | 2020-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device having transparent conductive film and metal film |
JP2020112823A (ja) * | 2005-10-14 | 2020-07-27 | 株式会社半導体エネルギー研究所 | 表示装置 |
JP2018197877A (ja) * | 2005-10-14 | 2018-12-13 | 株式会社半導体エネルギー研究所 | 表示装置 |
KR100730161B1 (ko) | 2005-11-11 | 2007-06-19 | 삼성에스디아이 주식회사 | 유기 박막 트랜지스터 및 이를 구비한 평판 디스플레이장치 |
US10739637B2 (en) | 2005-12-28 | 2020-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
US9703140B2 (en) | 2005-12-28 | 2017-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
US11269214B2 (en) | 2005-12-28 | 2022-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
US10444564B1 (en) | 2005-12-28 | 2019-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
JP2014115678A (ja) * | 2005-12-28 | 2014-06-26 | Semiconductor Energy Lab Co Ltd | 表示装置 |
WO2011016287A1 (ja) * | 2009-08-04 | 2011-02-10 | シャープ株式会社 | アクティブマトリックス基板、液晶表示パネル、液晶表示装置およびアクティブマトリックス基板の製造方法 |
WO2011016286A1 (ja) * | 2009-08-04 | 2011-02-10 | シャープ株式会社 | アクティブマトリックス基板、液晶表示パネル、液晶表示装置およびアクティブマトリックス基板の製造方法 |
JPWO2011016286A1 (ja) * | 2009-08-04 | 2013-01-10 | シャープ株式会社 | アクティブマトリックス基板、液晶表示パネル、液晶表示装置およびアクティブマトリックス基板の製造方法 |
JPWO2011016287A1 (ja) * | 2009-08-04 | 2013-01-10 | シャープ株式会社 | アクティブマトリックス基板、液晶表示パネル、液晶表示装置およびアクティブマトリックス基板の製造方法 |
JP2012238863A (ja) * | 2012-07-10 | 2012-12-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US9690154B2 (en) | 2012-11-29 | 2017-06-27 | Mitsubishi Electric Corporation | Liquid crystal display panel and method of manufacturing the same |
JP2015122449A (ja) * | 2013-12-24 | 2015-07-02 | 株式会社ジャパンディスプレイ | 基板装置の製造方法 |
JP2016200659A (ja) * | 2015-04-08 | 2016-12-01 | 株式会社ジャパンディスプレイ | トランジスタ基板および表示装置 |
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---|---|
JP4488688B2 (ja) | 2010-06-23 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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