JP2004080129A - 超電導ドライバ回路及び超電導機器 - Google Patents
超電導ドライバ回路及び超電導機器 Download PDFInfo
- Publication number
- JP2004080129A JP2004080129A JP2002234486A JP2002234486A JP2004080129A JP 2004080129 A JP2004080129 A JP 2004080129A JP 2002234486 A JP2002234486 A JP 2002234486A JP 2002234486 A JP2002234486 A JP 2002234486A JP 2004080129 A JP2004080129 A JP 2004080129A
- Authority
- JP
- Japan
- Prior art keywords
- superconducting
- driver circuit
- input
- josephson
- superconducting driver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Logic Circuits (AREA)
Abstract
【課題】超電導ドライバ回路及び超電導機器に関し、超電導ドライバ回路の入力感度を高め、バイアスマージンを広くする。
【解決手段】複数個のジョセフソン効果素子１を直列に接続した直列接続体を、複数個並列に接続した超電導ドライバ回路の直列接続体の一方の最も接地点に近い側の少なくとも一個のジョセフソン接合効果素子１を超電導量子干渉計２を用いたスイッチングゲートに置き換え、前記超電導量子干渉計２の入力端子を前記超電導ドライバ回路の入力端子として用いる。
【選択図】 図１
【解決手段】複数個のジョセフソン効果素子１を直列に接続した直列接続体を、複数個並列に接続した超電導ドライバ回路の直列接続体の一方の最も接地点に近い側の少なくとも一個のジョセフソン接合効果素子１を超電導量子干渉計２を用いたスイッチングゲートに置き換え、前記超電導量子干渉計２の入力端子を前記超電導ドライバ回路の入力端子として用いる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は超電導ドライバ回路及び超電導機器に関するものであり、特に、ジョセフソン効果素子を用いた超電導ドライバ回路のバイアスマージンを大きくするための入力側の構成に特徴のある超電導ドライバ回路及び超電導機器に関するものである。
【０００２】
【従来の技術】
ジョセフソン効果素子を用いた超電導単一磁束量子回路は超高速、低エネルギーという特徴を持っており、従来の半導体集積回路装置を用いた情報処理システムに代わる将来の高速情報処理システムの構成要素として期待されている。
【０００３】
しかし、単一磁束量子（ＳＦＱ）回路の信号振幅は１ｍＶ程度と小さく、動作電圧を１Ｖ以上必要とする既存の半導体機器とデータをやりとりするには、信号電圧の整合をとるために、まず超電導ドライバ回路によって電圧増幅する必要がある。
【０００４】
図９参照
図９は、従来の超電導ドライバ回路の等価回路図であり、ここでは、ラッチ型ジョセフソン接合を用いたラッチ型ドライバを示す。
図に示すように、Ｊ１ 〜Ｊ８ の８つのジョセフソン接合３１からなる直列接続体とＪ９ 〜Ｊ１６の８つのジョセフソン接合３１からなる直列接続体を抵抗３２，３３を介して並列接続し、抵抗３２，３３を介してバイアス電流Ｊｂｉａｓを流すとともに、一方の直列接続体の最も接地点に近いジョセフソン接合Ｊ１ に入力電流Ｊｉｎを印加し、その増幅出力を抵抗３２，３３を介して取り出すようにしたものである。
【０００５】
この場合、バイアス電流Ｊｂｉａｓは、１／２づつ２つの直列接続体に流れ、この状態では各ジョセフソン接合Ｊ１ 〜Ｊ１６において臨界電流を超えず、超電導状態になっている。
【０００６】
ここで、入力端子よりジョセフソン接合Ｊ１ に、Ｊｂｉａｓ／２のバイアス電流と合わせて臨界電流を超えるように入力電流Ｊｉｎを印加すると、まず、ジョセフソン接合Ｊ１ に流れる電流が臨界電流を越えて抵抗状態にスイッチする。
すると、バイアス電流Ｊｂｉａｓは全て右側の直列接続体に流れ込み、Ｊ９ 〜Ｊ１６の８つのジョセフソン接合１１を抵抗状態にスイッチさせる。
【０００７】
次いで、バイアス電流Ｊｂｉａｓは左側の直列接続体に流れ込み、Ｊ２ 〜Ｊ８ の７つのジョセフソン接合１１を抵抗状態にスイッチさせ、その結果、バイアス電流は出力端子へ流れ、増幅された出力電圧が発生する。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記の動作からわかるように、超電導ドライバ回路を動作させるには、まず一方の直列接続体の最も接地点に近いジョセフソン接合、即ち入力電流が印加されるジョセフソン接合Ｊ１ を抵抗状態にスイッチさせる必要があるが、そのためには次の条件を満たさねばならない。
Ｊ１ に流れるバイアス電流（Ｊｂｉａｓ／２）＋入力電流（Ｊｉｎ）＞Ｊ１ の臨界電流
【０００９】
上記の式から、バイアス電流あるいは入力電流の下限が決まり、例えば、Ｊ１ の臨界電流を５００μＡ、入力電流をピーク値１６０μＡのＳＦＱパルスとした場合、上記の式をもっと厳密にしてシミュレーションして解析した結果、バイアス電流の下限は８３２μＡとなる。
【００１０】
一方、バイアス電流の上限は、同様なシミュレーション解析から９６３μＡであることがわかった。
これから、図９に示した従来の超電導ドライバ回路のバイアスマージンは、約８９８〔≒（８３２＋９６３）／２〕μＡ±７〔≒（９６３−８３２）／（８３２＋９６３）／１００〕％となる。
【００１１】
この値は、臨界電流のばらつきが５％以下であるＮｂ系接合においては十分であるが、ばらつきが１０％以上ある高温超電導接合では不十分であり、誤動作の原因となる。
【００１２】
したがって、本発明は、超電導ドライバ回路の入力感度を高め、バイアスマージンを広くすることを目的とする。
【００１３】
【課題を解決するための手段】
図１は本発明の原理的構成図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
上記目的を達成するため、本発明は、複数個のジョセフソン効果素子１を直列に接続した直列接続体を、複数個並列に接続した超電導ドライバ回路において、前記直列接続体の一方の最も接地点に近い側の少なくとも一個のジョセフソン接合効果素子１を超電導量子干渉計２を用いたスイッチングゲートに置き換え、前記超電導量子干渉計２の入力端子を前記超電導ドライバ回路の入力端子として用いたことを特徴とする。
【００１４】
この様に、直列接続体の一方の最も接地点に近い側の少なくとも一個のジョセフソン接合効果素子１を同じ臨界電流の超電導量子干渉計（ＳＱＵＩＤ）２を用いたスイッチングゲートに置き換えることにより、このスイッチングゲートをスイッチングさせるためには、超電導量子干渉計２を構成する臨界電流の小さなジョセフソン効果素子をスイッチさせれば良く、したがって、小さな入力電流でスイッチが可能になるので、マージンを広くすることができる。
【００１５】
なお、この様なスイッチングゲートに置き換えるジョセフソン接合効果素子１は、複数個であっても良いが、最も接地点に近い側の一個のジョセフソン接合効果素子１とすることが最も好適であり、また、超電導量子干渉計２は３個以上のジョセフソン接合素子から構成しても良いが、２個のジョセフソン接合素子で十分である。
【００１６】
また、この様な超電導ドライバ回路としては、入力としては超電導単一磁束量子回路からの信号を用いることが一般的であるが、入力端子から単一磁束量子回路へ不所望な逆流が生じないように、入力端子と単一磁束量子回路を抵抗、キャパシタ、ジョセフソン効果素子のいずれかあるいはそれらの組み合わせを介して接続することが望ましい。
【００１７】
また、この場合の入力端子からの入力は、スイッチングゲートに直接入力するようにしても良いし、磁気結合を介してスイッチングゲートに印加しても良いし、或いは、ＭＶＴＬ（Ｍｏｄｉｆｉｅｄ Ｖａｒｉａｂｌｅ Ｔｈｒｅｓｈｐｌｄ Ｌｏｇｉｃ）ゲートのように、スイッチングゲートに直接入力するとともに、磁気結合を介してもスイッチングゲートに印加するようにしても良い。
【００１８】
また、この様な超電導ドライバ回路を備えることによって、超高速情報処理装置等の超電導機器と半導体機器との電圧整合を良好に取ることが可能になる。
【００１９】
【発明の実施の形態】
ここで、図２を参照して、本発明の第１の実施の形態の超電導ドライバ回路を説明する。
図２参照
図２は、本発明の第１の実施の形態の超電導ドライバ回路の等価回路図であり、図９に示した従来の超電導ドライバ回路の左側の直列接続体の接地点に一番近いジョセフソン接合Ｊ１ を、例えば、臨界電流の比が１：３の非対称ゲートを用いた２接合のＳＱＵＩＤ１４に置き換えたものである。
【００２０】
即ち、図に示すように、Ｊ２ 〜Ｊ８ の７つのジョセフソン接合１１とＳＱＵＩＤ１４からなる直列接続体とＪ９ 〜Ｊ１６の８つのジョセフソン接合１１からなる直列接続体を抵抗１２，１３を介して並列接続し、抵抗１２，１３を介してバイアス電流Ｊｂｉａｓを流すとともに、一方の直列接続体の最も接地点に近いジョセフソン接合Ｊ１ に入力電流Ｊｉｎを印加し、その増幅出力を抵抗１２，１３を介して取り出すようにしたものである。
【００２１】
この２接合のＳＱＵＩＤ１４は、臨界電流が１２５μＡのＪ１ａ及び臨界電流が３７５μＡのＪ１ｂからなり、インダクタンス１５及びインダクタンス１６によりバイアス電流が分配される。
【００２２】
このＳＱＵＩＤ１４においては、入力電流により臨界電流が１２５μＡのジョセフソン接合Ｊ１ａをスイッチングさせれば良く、この様な構成の超電導ドライバ回路を上述と同様にシミュレーション解析を行い上限及び下限を求め、その平均値及び平均値からの乖離を求めることによって、バイアスマージンは８４２μＡ±１４％となる。
【００２３】
このように、本発明の第１の実施の形態においては、最終段のジョセフソン接合Ｊ１ を小さな入力電流で動作可能なＳＱＵＩＤ１４に置き換えているので、入力感度を高めることができる。
【００２４】
また、バイアス電流のマージンを１０％以上とすることができるので、臨界電流のバラツキが１０％以上ある酸化物高温超電導接合によって、この様な超電導ドライバ回路を構成することが可能になる。
【００２５】
次に、図３を参照して、本発明の第２の実施の形態の超電導ドライバ回路を説明する。
図３参照
図３は、本発明の第２の実施の形態の超電導ドライバ回路の等価回路図であり、図９に示した従来の超電導ドライバ回路の左側の直列接続体の接地点に一番近いジョセフソン接合Ｊ１ を、例えば、臨界電流比が１：３：１の非対称ゲートを用いた３接合のＳＱＵＩＤ１７に置き換えたものである。
【００２６】
この３接合のＳＱＵＩＤ１７は、臨界電流が１００μＡのＪ１ａ、臨界電流が３００μＡのＪ１ｂ、及び、臨界電流が１００μＡのＪ１ｃからなり、インダクタンス１５及びインダクタンス１６によりバイアス電流が分配される。
なお、Ｊ１ｂに対しても接続配線によりインダクタンスが構成される。
【００２７】
このＳＱＵＩＤ１７においても、入力電流により臨界電流が一番小さく、且つ、入力に一番近くインダクタンスの寄与の少ないＪ１ａをスイッチングさせれば良い。
【００２８】
次に、図４を参照して、本発明の第３の実施の形態の超電導ドライバ回路を説明する。
図４参照
図４は、本発明の第３の実施の形態の超電導ドライバ回路の等価回路図であり、図２に示した上記の第１の実施の形態における入力手段として磁気結合を用いたものである。
【００２９】
即ち、入力端子からの入力は、直列接続したインダクタンス１８，１９に入力され、このインダクタンス１８，１９により発生した磁界により臨界電流が小さなＪ１ａをスイッチングさせて抵抗状態にするものである。
【００３０】
このように、本発明の第３の実施の形態においては、磁気結合により入力を印加しているので、入力側と超電導ドライバ回路とを電気的に分離することができる。
但し、インダクタンス１８，１９に起因する時定数により周波数が制限を受けることになる。
【００３１】
次に、図５を参照して、本発明の第４の実施の形態の超電導ドライバ回路を説明する。
図５参照
図５は、本発明の第４の実施の形態の超電導ドライバ回路の等価回路図であり、図３に示した上記の第２の実施の形態における入力手段として磁気結合を用いたものである。
【００３２】
即ち、入力端子からの入力は、直列接続したインダクタンス１８，１９に入力され、このインダクタンス１８，１９により発生した磁界により臨界電流が一番小さなＪ１ａをスイッチングさせて抵抗状態にするものである。
【００３３】
このように、本発明の第４の実施の形態においては、上記の第２実施の形態に対して、入力と超電導ドライバ回路とを電気的に分離することができるが、インダクタンス１８，１９に起因する時定数により周波数が制限を受けることになる。
【００３４】
また、本発明の第４の実施の形態においては、３接合のＳＱＵＩＤ１７を用いているので、上述の第３の実施の形態の２接合のＳＱＵＩＤ１４を用いた場合に比べて入力に対する動作マージンが広く、過大な入力に対しても誤動作の虞が少ない。
【００３５】
次に、図６を参照して、本発明の第５の実施の形態の超電導ドライバ回路を説明する。
図６参照
図６は、本発明の第５の実施の形態の超電導ドライバ回路の等価回路図であり、図９に示した従来の超電導ドライバ回路の左側の直列接続体の接地点に一番近いジョセフソン接合Ｊ１ を、所謂ＭＶＴＬゲート（必要ならば、Ｎ．Ｆｕｊｉｍａｋｉ 他，”Ｊｏｓｅｐｈｓｏｎ ｍｏｄｉｆｉｅｄ ｖａｒｉａｂｌｅ ｔｈｒｅｓｈｐｌｄ ｌｏｇｉｃ ｇａｔｅｓ ｆｏｒ ｕｓｅ ｉｎ ｕｌｔｒａ−ｈｉｇｈ−ｓｐｅｅｄＬＳＩ”，ＩＥＥＥ Ｔｒａｎｓ．ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，ｖｏｌ．３６，ｎｏ．２，ｐｐ．４３３参照）に置き換えたものである。
【００３６】
即ち、臨界電流が１２５μＡのＪ１ａ及び臨界電流が３７５μＡのＪ１ｂをインダクタンス１５及びインダクタンス１６により並列接続するとともに、この並列接続体にジョセフソン接合２０を介して抵抗２１に接続し、さらに、直列接続したインダクタンス１８，１９を介して入力端子に接続するものである。
【００３７】
この場合、臨界電流が小さなＪ１ａに入力電流を直接入力するとともに、磁気結合によりインダクタンス１８で発生した磁界を印加させて、電流及び磁界の総合作用によりＪ１ａをスイッチングさせて抵抗状態にするものである。
なお、抵抗２１は、ジョセフソン接合Ｊ１ａ及びジョセフソン接合Ｊ１ｂが抵抗状態になったときに、入力電流を接地に逃がす作用がある。
【００３８】
この第５の実施の形態においては、同じ入力電流を用いて電流及び磁界の総合作用によりＪ１ａをスイッチングさせているので、入力感度をより高くすることができる。
但し、インダクタンス１８，１９に起因する時定数により周波数が制限を受けることになる。
【００３９】
こので、図７を参照して、本発明の第６の実施の形態の超電導ドライバ回路を説明する。
図７（ａ）参照
図７（ａ）は、本発明の第６の実施の形態の超電導ドライバ回路の等価回路図であり、図２に示した本発明の第１の実施の形態の超電導ドライバ回路の入力端子にジョセフソン接合２３を介してＳＦＱ回路２２を接続したものである。
【００４０】
即ち、上述の第１の実施の形態の超電導ドライバ回路においても、ＳＦＱ回路２２からの信号を入力にすることを前提としているが、この本発明の第６の実施の形態においては、ジョセフソン接合２３を介することによって、ＳＦＱ回路２２に、超電導ドライバ回路側からの電流が流れ込まないようにしたものである。
【００４１】
図７（ｂ）参照
図７（ｂ）は、図７（ａ）におけるジョセフソン接合２３を抵抗２４に置き換えたものであり、機能は図７（ａ）に示した場合と同様である。
【００４２】
図７（ｃ）参照
図７（ｃ）は、図７（ａ）におけるジョセフソン接合２３をキャパシタ２５に置き換えたものであり、機能は図７（ａ）に示した場合と同様である。
【００４３】
この第６の実施の形態においては、入力端子とＳＦＱ回路２２との間にジョセフソン接合２３、抵抗２４、或いは、キャパシタ２５を介在させているので、超電導ドライバ回路側からの電流が流れ込むことがなく、情報処理部を構成するＳＦＱ回路２２が過大電流により破壊されることがない。
【００４４】
次に、図８を参照して、本発明の第７の実施の形態の超電導ドライバ回路を説明する。
図８参照
図８は、本発明の第８の実施の形態の超電導ドライバ回路の等価回路図であり、図９に示した従来の超電導ドライバ回路の左側の直列接続体の接地点に一番近い２つのジョセフソン接合Ｊ１ ，Ｊ２ を、２つの接合からなる直列接続体を並列接続した４接合のＳＱＵＩＤ２２に置き換えたものである。
【００４５】
即ち、この４接合のＳＱＵＩＤ２２は、Ｊ１ａとＪ２ａとの直列接続体とＪ１ｂとＪ２ｂとの直列接続体を並列接続して２接合タイプと同様のＳＱＵＩＤとしたものである。
【００４６】
この第７の実施の形態に示すように、ＳＱＵＩＤに置き換えるジョセフソン接合は、直列接続体の接地点に一番近い１個のジョセフソン接合に限られるものではない。
【００４７】
以上、本発明の各実施の形態を説明したが、本発明は各実施の形態に記載した構成及び条件に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、入力をＳＦＱ回路からのパルス入力を前提としているが、必ずしもＳＦＱ回路からのパルス入力である必要はなく、各種の超電導機器の出力を入力としても良いものである。
【００４８】
また、上記の各実施の形態においては、高温超電導接合を前提としているが、Ｎｂ系等の金属超電導接合にも適用されることは言うまでもない。
【００４９】
また、上記の各実施の形態においては、８個のジョセフソン接合により直列接続体を構成し、この直列接続体を２つ並列接続して超電導ドライバ回路を構成しているが、直列接続体は２列に限られるものではなく、また、直列接続体を構成するジョセフソン接合は８個に限られるものではなく、例えば、４〜５２の範囲で接続することが望ましい。
【００５０】
この場合、増幅率を高めるためには接続個数を多くすれば良いが、高速動作化のためには１０個以下とすることが望ましい。
【００５１】
また、上記の各実施の形態においては、ジョセフソン効果素子として、超電導トンネル電流を流す狭義のジョセフソン接合素子を用いているが、狭義のジョセフソン接合素子に限られるものではなく、所謂ジョセフソン効果を示す素子であれば良い。
【００５２】
ここで、再び図１を参照して、改めて本発明の詳細な特徴を説明する。
再び、図１参照
（付記１） 複数個のジョセフソン効果素子１を直列に接続した直列接続体を、複数個並列に接続した超電導ドライバ回路において、前記直列接続体の一方の最も接地点に近い側の少なくとも一個のジョセフソン接合効果素子１を超電導量子干渉計２を用いたスイッチングゲートに置き換え、前記超電導量子干渉計２の入力端子を前記超電導ドライバ回路の入力端子として用いたことを特徴とする超電導ドライバ回路。
（付記２） 上記スイッチングゲートに置き換えるジョセフソン接合効果素子１が、上記最も接地点に近い側の一個のジョセフソン接合効果素子１であり、前記超電導量子干渉計２が２個のジョセフソン接合素子から構成されることを特徴とする付記１記載の超電導ドライバ回路。
（付記３） 上記入力端子と単一磁束量子回路が、抵抗、キャパシタ、ジョセフソン効果素子のいずれかあるいはそれらの組み合わせを介して接続されたことを特徴とする付記１または２に記載の超電導ドライバ回路。
（付記４） 上記入力端子からの入力が、上記スイッチングゲートに直接入力されることを特徴とする付記１乃至３のいずれか１に記載の超電導ドライバ回路。
（付記５） 上記入力端子からの入力が、磁気結合を介してスイッチングゲートに印加されることを特徴とする付記１乃至３のいずれか１に記載の超電導ドライバ回路。
（付記６） 上記入力端子からの入力が、上記スイッチングゲートに直接入力されるとともに、磁気結合を介してスイッチングゲートに印加されることを特徴とする付記１乃至３のいずれか１に記載の超電導ドライバ回路。
（付記７） 付記１乃至６のいずれか１に記載の超電導ドライバ回路を備えたことを特徴とする超電導機器。
【００５３】
【発明の効果】
本発明によれば、超電導ドライバ回路を構成するジョセフソン接合直列接続体の接地点に一番近いジョセフソン接合をＳＱＵＩＤゲートに置き換えているので、バイアスマージンが広くかつ入力感度の高い超電導ドライバ回路を実現することができ、ジョセフソン素子を用いた超電導システムの性能向上と歩留まり向上に寄与するところ大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の超電導ドライバ回路の等価回路図である。
【図３】本発明の第２の実施の形態の超電導ドライバ回路の等価回路図である。
【図４】本発明の第３の実施の形態の超電導ドライバ回路の等価回路図である。
【図５】本発明の第４の実施の形態の超電導ドライバ回路の等価回路図である。
【図６】本発明の第５の実施の形態の超電導ドライバ回路の等価回路図である。
【図７】本発明の第６の実施の形態の超電導ドライバ回路の等価回路図である。
【図８】本発明の第７の実施の形態の超電導ドライバ回路の等価回路図である。
【図９】従来の超電導ドライバ回路の等価回路図である。
【符号の説明】
１ ジョセフソン効果素子
２ 超電導量子干渉計
１１ ジョセフソン接合
１２ 抵抗
１３ 抵抗
１４ ＳＱＵＩＤ
１５ インダクタンス
１６ インダクタンス
１７ ＳＱＵＩＤ
１８ インダクタンス
１９ インダクタンス
２０ ジョセフソン接合
２１ 抵抗
２２ ＳＦＱ回路
２３ ジョセフソン接合
２４ 抵抗
２５ キャパシタ
３１ ジョセフソン接合
３２ 抵抗
３３ 抵抗
【発明の属する技術分野】
本発明は超電導ドライバ回路及び超電導機器に関するものであり、特に、ジョセフソン効果素子を用いた超電導ドライバ回路のバイアスマージンを大きくするための入力側の構成に特徴のある超電導ドライバ回路及び超電導機器に関するものである。
【０００２】
【従来の技術】
ジョセフソン効果素子を用いた超電導単一磁束量子回路は超高速、低エネルギーという特徴を持っており、従来の半導体集積回路装置を用いた情報処理システムに代わる将来の高速情報処理システムの構成要素として期待されている。
【０００３】
しかし、単一磁束量子（ＳＦＱ）回路の信号振幅は１ｍＶ程度と小さく、動作電圧を１Ｖ以上必要とする既存の半導体機器とデータをやりとりするには、信号電圧の整合をとるために、まず超電導ドライバ回路によって電圧増幅する必要がある。
【０００４】
図９参照
図９は、従来の超電導ドライバ回路の等価回路図であり、ここでは、ラッチ型ジョセフソン接合を用いたラッチ型ドライバを示す。
図に示すように、Ｊ１ 〜Ｊ８ の８つのジョセフソン接合３１からなる直列接続体とＪ９ 〜Ｊ１６の８つのジョセフソン接合３１からなる直列接続体を抵抗３２，３３を介して並列接続し、抵抗３２，３３を介してバイアス電流Ｊｂｉａｓを流すとともに、一方の直列接続体の最も接地点に近いジョセフソン接合Ｊ１ に入力電流Ｊｉｎを印加し、その増幅出力を抵抗３２，３３を介して取り出すようにしたものである。
【０００５】
この場合、バイアス電流Ｊｂｉａｓは、１／２づつ２つの直列接続体に流れ、この状態では各ジョセフソン接合Ｊ１ 〜Ｊ１６において臨界電流を超えず、超電導状態になっている。
【０００６】
ここで、入力端子よりジョセフソン接合Ｊ１ に、Ｊｂｉａｓ／２のバイアス電流と合わせて臨界電流を超えるように入力電流Ｊｉｎを印加すると、まず、ジョセフソン接合Ｊ１ に流れる電流が臨界電流を越えて抵抗状態にスイッチする。
すると、バイアス電流Ｊｂｉａｓは全て右側の直列接続体に流れ込み、Ｊ９ 〜Ｊ１６の８つのジョセフソン接合１１を抵抗状態にスイッチさせる。
【０００７】
次いで、バイアス電流Ｊｂｉａｓは左側の直列接続体に流れ込み、Ｊ２ 〜Ｊ８ の７つのジョセフソン接合１１を抵抗状態にスイッチさせ、その結果、バイアス電流は出力端子へ流れ、増幅された出力電圧が発生する。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記の動作からわかるように、超電導ドライバ回路を動作させるには、まず一方の直列接続体の最も接地点に近いジョセフソン接合、即ち入力電流が印加されるジョセフソン接合Ｊ１ を抵抗状態にスイッチさせる必要があるが、そのためには次の条件を満たさねばならない。
Ｊ１ に流れるバイアス電流（Ｊｂｉａｓ／２）＋入力電流（Ｊｉｎ）＞Ｊ１ の臨界電流
【０００９】
上記の式から、バイアス電流あるいは入力電流の下限が決まり、例えば、Ｊ１ の臨界電流を５００μＡ、入力電流をピーク値１６０μＡのＳＦＱパルスとした場合、上記の式をもっと厳密にしてシミュレーションして解析した結果、バイアス電流の下限は８３２μＡとなる。
【００１０】
一方、バイアス電流の上限は、同様なシミュレーション解析から９６３μＡであることがわかった。
これから、図９に示した従来の超電導ドライバ回路のバイアスマージンは、約８９８〔≒（８３２＋９６３）／２〕μＡ±７〔≒（９６３−８３２）／（８３２＋９６３）／１００〕％となる。
【００１１】
この値は、臨界電流のばらつきが５％以下であるＮｂ系接合においては十分であるが、ばらつきが１０％以上ある高温超電導接合では不十分であり、誤動作の原因となる。
【００１２】
したがって、本発明は、超電導ドライバ回路の入力感度を高め、バイアスマージンを広くすることを目的とする。
【００１３】
【課題を解決するための手段】
図１は本発明の原理的構成図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
上記目的を達成するため、本発明は、複数個のジョセフソン効果素子１を直列に接続した直列接続体を、複数個並列に接続した超電導ドライバ回路において、前記直列接続体の一方の最も接地点に近い側の少なくとも一個のジョセフソン接合効果素子１を超電導量子干渉計２を用いたスイッチングゲートに置き換え、前記超電導量子干渉計２の入力端子を前記超電導ドライバ回路の入力端子として用いたことを特徴とする。
【００１４】
この様に、直列接続体の一方の最も接地点に近い側の少なくとも一個のジョセフソン接合効果素子１を同じ臨界電流の超電導量子干渉計（ＳＱＵＩＤ）２を用いたスイッチングゲートに置き換えることにより、このスイッチングゲートをスイッチングさせるためには、超電導量子干渉計２を構成する臨界電流の小さなジョセフソン効果素子をスイッチさせれば良く、したがって、小さな入力電流でスイッチが可能になるので、マージンを広くすることができる。
【００１５】
なお、この様なスイッチングゲートに置き換えるジョセフソン接合効果素子１は、複数個であっても良いが、最も接地点に近い側の一個のジョセフソン接合効果素子１とすることが最も好適であり、また、超電導量子干渉計２は３個以上のジョセフソン接合素子から構成しても良いが、２個のジョセフソン接合素子で十分である。
【００１６】
また、この様な超電導ドライバ回路としては、入力としては超電導単一磁束量子回路からの信号を用いることが一般的であるが、入力端子から単一磁束量子回路へ不所望な逆流が生じないように、入力端子と単一磁束量子回路を抵抗、キャパシタ、ジョセフソン効果素子のいずれかあるいはそれらの組み合わせを介して接続することが望ましい。
【００１７】
また、この場合の入力端子からの入力は、スイッチングゲートに直接入力するようにしても良いし、磁気結合を介してスイッチングゲートに印加しても良いし、或いは、ＭＶＴＬ（Ｍｏｄｉｆｉｅｄ Ｖａｒｉａｂｌｅ Ｔｈｒｅｓｈｐｌｄ Ｌｏｇｉｃ）ゲートのように、スイッチングゲートに直接入力するとともに、磁気結合を介してもスイッチングゲートに印加するようにしても良い。
【００１８】
また、この様な超電導ドライバ回路を備えることによって、超高速情報処理装置等の超電導機器と半導体機器との電圧整合を良好に取ることが可能になる。
【００１９】
【発明の実施の形態】
ここで、図２を参照して、本発明の第１の実施の形態の超電導ドライバ回路を説明する。
図２参照
図２は、本発明の第１の実施の形態の超電導ドライバ回路の等価回路図であり、図９に示した従来の超電導ドライバ回路の左側の直列接続体の接地点に一番近いジョセフソン接合Ｊ１ を、例えば、臨界電流の比が１：３の非対称ゲートを用いた２接合のＳＱＵＩＤ１４に置き換えたものである。
【００２０】
即ち、図に示すように、Ｊ２ 〜Ｊ８ の７つのジョセフソン接合１１とＳＱＵＩＤ１４からなる直列接続体とＪ９ 〜Ｊ１６の８つのジョセフソン接合１１からなる直列接続体を抵抗１２，１３を介して並列接続し、抵抗１２，１３を介してバイアス電流Ｊｂｉａｓを流すとともに、一方の直列接続体の最も接地点に近いジョセフソン接合Ｊ１ に入力電流Ｊｉｎを印加し、その増幅出力を抵抗１２，１３を介して取り出すようにしたものである。
【００２１】
この２接合のＳＱＵＩＤ１４は、臨界電流が１２５μＡのＪ１ａ及び臨界電流が３７５μＡのＪ１ｂからなり、インダクタンス１５及びインダクタンス１６によりバイアス電流が分配される。
【００２２】
このＳＱＵＩＤ１４においては、入力電流により臨界電流が１２５μＡのジョセフソン接合Ｊ１ａをスイッチングさせれば良く、この様な構成の超電導ドライバ回路を上述と同様にシミュレーション解析を行い上限及び下限を求め、その平均値及び平均値からの乖離を求めることによって、バイアスマージンは８４２μＡ±１４％となる。
【００２３】
このように、本発明の第１の実施の形態においては、最終段のジョセフソン接合Ｊ１ を小さな入力電流で動作可能なＳＱＵＩＤ１４に置き換えているので、入力感度を高めることができる。
【００２４】
また、バイアス電流のマージンを１０％以上とすることができるので、臨界電流のバラツキが１０％以上ある酸化物高温超電導接合によって、この様な超電導ドライバ回路を構成することが可能になる。
【００２５】
次に、図３を参照して、本発明の第２の実施の形態の超電導ドライバ回路を説明する。
図３参照
図３は、本発明の第２の実施の形態の超電導ドライバ回路の等価回路図であり、図９に示した従来の超電導ドライバ回路の左側の直列接続体の接地点に一番近いジョセフソン接合Ｊ１ を、例えば、臨界電流比が１：３：１の非対称ゲートを用いた３接合のＳＱＵＩＤ１７に置き換えたものである。
【００２６】
この３接合のＳＱＵＩＤ１７は、臨界電流が１００μＡのＪ１ａ、臨界電流が３００μＡのＪ１ｂ、及び、臨界電流が１００μＡのＪ１ｃからなり、インダクタンス１５及びインダクタンス１６によりバイアス電流が分配される。
なお、Ｊ１ｂに対しても接続配線によりインダクタンスが構成される。
【００２７】
このＳＱＵＩＤ１７においても、入力電流により臨界電流が一番小さく、且つ、入力に一番近くインダクタンスの寄与の少ないＪ１ａをスイッチングさせれば良い。
【００２８】
次に、図４を参照して、本発明の第３の実施の形態の超電導ドライバ回路を説明する。
図４参照
図４は、本発明の第３の実施の形態の超電導ドライバ回路の等価回路図であり、図２に示した上記の第１の実施の形態における入力手段として磁気結合を用いたものである。
【００２９】
即ち、入力端子からの入力は、直列接続したインダクタンス１８，１９に入力され、このインダクタンス１８，１９により発生した磁界により臨界電流が小さなＪ１ａをスイッチングさせて抵抗状態にするものである。
【００３０】
このように、本発明の第３の実施の形態においては、磁気結合により入力を印加しているので、入力側と超電導ドライバ回路とを電気的に分離することができる。
但し、インダクタンス１８，１９に起因する時定数により周波数が制限を受けることになる。
【００３１】
次に、図５を参照して、本発明の第４の実施の形態の超電導ドライバ回路を説明する。
図５参照
図５は、本発明の第４の実施の形態の超電導ドライバ回路の等価回路図であり、図３に示した上記の第２の実施の形態における入力手段として磁気結合を用いたものである。
【００３２】
即ち、入力端子からの入力は、直列接続したインダクタンス１８，１９に入力され、このインダクタンス１８，１９により発生した磁界により臨界電流が一番小さなＪ１ａをスイッチングさせて抵抗状態にするものである。
【００３３】
このように、本発明の第４の実施の形態においては、上記の第２実施の形態に対して、入力と超電導ドライバ回路とを電気的に分離することができるが、インダクタンス１８，１９に起因する時定数により周波数が制限を受けることになる。
【００３４】
また、本発明の第４の実施の形態においては、３接合のＳＱＵＩＤ１７を用いているので、上述の第３の実施の形態の２接合のＳＱＵＩＤ１４を用いた場合に比べて入力に対する動作マージンが広く、過大な入力に対しても誤動作の虞が少ない。
【００３５】
次に、図６を参照して、本発明の第５の実施の形態の超電導ドライバ回路を説明する。
図６参照
図６は、本発明の第５の実施の形態の超電導ドライバ回路の等価回路図であり、図９に示した従来の超電導ドライバ回路の左側の直列接続体の接地点に一番近いジョセフソン接合Ｊ１ を、所謂ＭＶＴＬゲート（必要ならば、Ｎ．Ｆｕｊｉｍａｋｉ 他，”Ｊｏｓｅｐｈｓｏｎ ｍｏｄｉｆｉｅｄ ｖａｒｉａｂｌｅ ｔｈｒｅｓｈｐｌｄ ｌｏｇｉｃ ｇａｔｅｓ ｆｏｒ ｕｓｅ ｉｎ ｕｌｔｒａ−ｈｉｇｈ−ｓｐｅｅｄＬＳＩ”，ＩＥＥＥ Ｔｒａｎｓ．ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，ｖｏｌ．３６，ｎｏ．２，ｐｐ．４３３参照）に置き換えたものである。
【００３６】
即ち、臨界電流が１２５μＡのＪ１ａ及び臨界電流が３７５μＡのＪ１ｂをインダクタンス１５及びインダクタンス１６により並列接続するとともに、この並列接続体にジョセフソン接合２０を介して抵抗２１に接続し、さらに、直列接続したインダクタンス１８，１９を介して入力端子に接続するものである。
【００３７】
この場合、臨界電流が小さなＪ１ａに入力電流を直接入力するとともに、磁気結合によりインダクタンス１８で発生した磁界を印加させて、電流及び磁界の総合作用によりＪ１ａをスイッチングさせて抵抗状態にするものである。
なお、抵抗２１は、ジョセフソン接合Ｊ１ａ及びジョセフソン接合Ｊ１ｂが抵抗状態になったときに、入力電流を接地に逃がす作用がある。
【００３８】
この第５の実施の形態においては、同じ入力電流を用いて電流及び磁界の総合作用によりＪ１ａをスイッチングさせているので、入力感度をより高くすることができる。
但し、インダクタンス１８，１９に起因する時定数により周波数が制限を受けることになる。
【００３９】
こので、図７を参照して、本発明の第６の実施の形態の超電導ドライバ回路を説明する。
図７（ａ）参照
図７（ａ）は、本発明の第６の実施の形態の超電導ドライバ回路の等価回路図であり、図２に示した本発明の第１の実施の形態の超電導ドライバ回路の入力端子にジョセフソン接合２３を介してＳＦＱ回路２２を接続したものである。
【００４０】
即ち、上述の第１の実施の形態の超電導ドライバ回路においても、ＳＦＱ回路２２からの信号を入力にすることを前提としているが、この本発明の第６の実施の形態においては、ジョセフソン接合２３を介することによって、ＳＦＱ回路２２に、超電導ドライバ回路側からの電流が流れ込まないようにしたものである。
【００４１】
図７（ｂ）参照
図７（ｂ）は、図７（ａ）におけるジョセフソン接合２３を抵抗２４に置き換えたものであり、機能は図７（ａ）に示した場合と同様である。
【００４２】
図７（ｃ）参照
図７（ｃ）は、図７（ａ）におけるジョセフソン接合２３をキャパシタ２５に置き換えたものであり、機能は図７（ａ）に示した場合と同様である。
【００４３】
この第６の実施の形態においては、入力端子とＳＦＱ回路２２との間にジョセフソン接合２３、抵抗２４、或いは、キャパシタ２５を介在させているので、超電導ドライバ回路側からの電流が流れ込むことがなく、情報処理部を構成するＳＦＱ回路２２が過大電流により破壊されることがない。
【００４４】
次に、図８を参照して、本発明の第７の実施の形態の超電導ドライバ回路を説明する。
図８参照
図８は、本発明の第８の実施の形態の超電導ドライバ回路の等価回路図であり、図９に示した従来の超電導ドライバ回路の左側の直列接続体の接地点に一番近い２つのジョセフソン接合Ｊ１ ，Ｊ２ を、２つの接合からなる直列接続体を並列接続した４接合のＳＱＵＩＤ２２に置き換えたものである。
【００４５】
即ち、この４接合のＳＱＵＩＤ２２は、Ｊ１ａとＪ２ａとの直列接続体とＪ１ｂとＪ２ｂとの直列接続体を並列接続して２接合タイプと同様のＳＱＵＩＤとしたものである。
【００４６】
この第７の実施の形態に示すように、ＳＱＵＩＤに置き換えるジョセフソン接合は、直列接続体の接地点に一番近い１個のジョセフソン接合に限られるものではない。
【００４７】
以上、本発明の各実施の形態を説明したが、本発明は各実施の形態に記載した構成及び条件に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、入力をＳＦＱ回路からのパルス入力を前提としているが、必ずしもＳＦＱ回路からのパルス入力である必要はなく、各種の超電導機器の出力を入力としても良いものである。
【００４８】
また、上記の各実施の形態においては、高温超電導接合を前提としているが、Ｎｂ系等の金属超電導接合にも適用されることは言うまでもない。
【００４９】
また、上記の各実施の形態においては、８個のジョセフソン接合により直列接続体を構成し、この直列接続体を２つ並列接続して超電導ドライバ回路を構成しているが、直列接続体は２列に限られるものではなく、また、直列接続体を構成するジョセフソン接合は８個に限られるものではなく、例えば、４〜５２の範囲で接続することが望ましい。
【００５０】
この場合、増幅率を高めるためには接続個数を多くすれば良いが、高速動作化のためには１０個以下とすることが望ましい。
【００５１】
また、上記の各実施の形態においては、ジョセフソン効果素子として、超電導トンネル電流を流す狭義のジョセフソン接合素子を用いているが、狭義のジョセフソン接合素子に限られるものではなく、所謂ジョセフソン効果を示す素子であれば良い。
【００５２】
ここで、再び図１を参照して、改めて本発明の詳細な特徴を説明する。
再び、図１参照
（付記１） 複数個のジョセフソン効果素子１を直列に接続した直列接続体を、複数個並列に接続した超電導ドライバ回路において、前記直列接続体の一方の最も接地点に近い側の少なくとも一個のジョセフソン接合効果素子１を超電導量子干渉計２を用いたスイッチングゲートに置き換え、前記超電導量子干渉計２の入力端子を前記超電導ドライバ回路の入力端子として用いたことを特徴とする超電導ドライバ回路。
（付記２） 上記スイッチングゲートに置き換えるジョセフソン接合効果素子１が、上記最も接地点に近い側の一個のジョセフソン接合効果素子１であり、前記超電導量子干渉計２が２個のジョセフソン接合素子から構成されることを特徴とする付記１記載の超電導ドライバ回路。
（付記３） 上記入力端子と単一磁束量子回路が、抵抗、キャパシタ、ジョセフソン効果素子のいずれかあるいはそれらの組み合わせを介して接続されたことを特徴とする付記１または２に記載の超電導ドライバ回路。
（付記４） 上記入力端子からの入力が、上記スイッチングゲートに直接入力されることを特徴とする付記１乃至３のいずれか１に記載の超電導ドライバ回路。
（付記５） 上記入力端子からの入力が、磁気結合を介してスイッチングゲートに印加されることを特徴とする付記１乃至３のいずれか１に記載の超電導ドライバ回路。
（付記６） 上記入力端子からの入力が、上記スイッチングゲートに直接入力されるとともに、磁気結合を介してスイッチングゲートに印加されることを特徴とする付記１乃至３のいずれか１に記載の超電導ドライバ回路。
（付記７） 付記１乃至６のいずれか１に記載の超電導ドライバ回路を備えたことを特徴とする超電導機器。
【００５３】
【発明の効果】
本発明によれば、超電導ドライバ回路を構成するジョセフソン接合直列接続体の接地点に一番近いジョセフソン接合をＳＱＵＩＤゲートに置き換えているので、バイアスマージンが広くかつ入力感度の高い超電導ドライバ回路を実現することができ、ジョセフソン素子を用いた超電導システムの性能向上と歩留まり向上に寄与するところ大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の超電導ドライバ回路の等価回路図である。
【図３】本発明の第２の実施の形態の超電導ドライバ回路の等価回路図である。
【図４】本発明の第３の実施の形態の超電導ドライバ回路の等価回路図である。
【図５】本発明の第４の実施の形態の超電導ドライバ回路の等価回路図である。
【図６】本発明の第５の実施の形態の超電導ドライバ回路の等価回路図である。
【図７】本発明の第６の実施の形態の超電導ドライバ回路の等価回路図である。
【図８】本発明の第７の実施の形態の超電導ドライバ回路の等価回路図である。
【図９】従来の超電導ドライバ回路の等価回路図である。
【符号の説明】
１ ジョセフソン効果素子
２ 超電導量子干渉計
１１ ジョセフソン接合
１２ 抵抗
１３ 抵抗
１４ ＳＱＵＩＤ
１５ インダクタンス
１６ インダクタンス
１７ ＳＱＵＩＤ
１８ インダクタンス
１９ インダクタンス
２０ ジョセフソン接合
２１ 抵抗
２２ ＳＦＱ回路
２３ ジョセフソン接合
２４ 抵抗
２５ キャパシタ
３１ ジョセフソン接合
３２ 抵抗
３３ 抵抗
Claims (5)
- 複数個のジョセフソン効果素子を直列に接続した直列接続体を、複数個並列に接続した超電導ドライバ回路において、前記直列接続体の一方の最も接地点に近い側の少なくとも一個のジョセフソン接合効果素子を超電導量子干渉計を用いたスイッチングゲートに置き換え、前記超電導量子干渉計の入力端子を前記超電導ドライバ回路の入力端子として用いたことを特徴とする超電導ドライバ回路。
- 上記入力端子と単一磁束量子回路が、抵抗、キャパシタ、ジョセフソン効果素子のいずれかあるいはそれらの組み合わせを介して接続されたことを特徴とする請求項１記載の超電導ドライバ回路。
- 上記入力端子からの入力が、上記スイッチングゲートに直接入力されることを特徴とする請求項１または２に記載の超電導ドライバ回路。
- 上記入力端子からの入力が、磁気結合を介してスイッチングゲートに印加されることを特徴とする請求項１または２に記載の超電導ドライバ回路。
- 請求項１乃至４のいずれか１項に記載の超電導ドライバ回路を備えたことを特徴とする超電導機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002234486A JP4066012B2 (ja) | 2002-08-12 | 2002-08-12 | 超電導ドライバ回路及び超電導機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002234486A JP4066012B2 (ja) | 2002-08-12 | 2002-08-12 | 超電導ドライバ回路及び超電導機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004080129A true JP2004080129A (ja) | 2004-03-11 |
| JP4066012B2 JP4066012B2 (ja) | 2008-03-26 |
Family
ID=32019286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002234486A Expired - Fee Related JP4066012B2 (ja) | 2002-08-12 | 2002-08-12 | 超電導ドライバ回路及び超電導機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4066012B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018513580A (ja) * | 2015-02-27 | 2018-05-24 | イェール ユニバーシティーＹａｌｅ Ｕｎｉｖｅｒｓｉｔｙ | 量子増幅器を作製するための技術ならびに関連する系および方法 |
| WO2019217153A1 (en) * | 2018-05-07 | 2019-11-14 | Northrop Grumman Systems Corporation | Current driver system |
| US10491178B2 (en) | 2017-10-31 | 2019-11-26 | Northrop Grumman Systems Corporation | Parametric amplifier system |
| US10622977B2 (en) | 2017-07-25 | 2020-04-14 | Northrop Grumman Systems Corporation | Superconducting bi-directional current driver |
| US10693566B2 (en) | 2015-04-17 | 2020-06-23 | Yale University | Wireless Josephson parametric converter |
| US11184006B2 (en) | 2016-01-15 | 2021-11-23 | Yale University | Techniques for manipulation of two-qubit quantum states and related systems and methods |
| US11211722B2 (en) | 2017-03-09 | 2021-12-28 | Microsoft Technology Licensing, Llc | Superconductor interconnect system |
| US11271533B2 (en) | 2014-02-21 | 2022-03-08 | Yale University | Wireless Josephson bifurcation amplifier |
| US11737376B2 (en) | 2017-12-11 | 2023-08-22 | Yale University | Superconducting nonlinear asymmetric inductive element and related systems and methods |
| US11791818B2 (en) | 2019-01-17 | 2023-10-17 | Yale University | Josephson nonlinear circuit |
-
2002
- 2002-08-12 JP JP2002234486A patent/JP4066012B2/ja not_active Expired - Fee Related
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11271533B2 (en) | 2014-02-21 | 2022-03-08 | Yale University | Wireless Josephson bifurcation amplifier |
| JP2018513580A (ja) * | 2015-02-27 | 2018-05-24 | イェール ユニバーシティーＹａｌｅ Ｕｎｉｖｅｒｓｉｔｙ | 量子増幅器を作製するための技術ならびに関連する系および方法 |
| US10693566B2 (en) | 2015-04-17 | 2020-06-23 | Yale University | Wireless Josephson parametric converter |
| US11184006B2 (en) | 2016-01-15 | 2021-11-23 | Yale University | Techniques for manipulation of two-qubit quantum states and related systems and methods |
| US11211722B2 (en) | 2017-03-09 | 2021-12-28 | Microsoft Technology Licensing, Llc | Superconductor interconnect system |
| US10622977B2 (en) | 2017-07-25 | 2020-04-14 | Northrop Grumman Systems Corporation | Superconducting bi-directional current driver |
| US10491178B2 (en) | 2017-10-31 | 2019-11-26 | Northrop Grumman Systems Corporation | Parametric amplifier system |
| US11737376B2 (en) | 2017-12-11 | 2023-08-22 | Yale University | Superconducting nonlinear asymmetric inductive element and related systems and methods |
| JP2021520751A (ja) * | 2018-05-07 | 2021-08-19 | ノースロップ グラマン システムズ コーポレーション | 電流ドライバシステム |
| KR20200137007A (ko) * | 2018-05-07 | 2020-12-08 | 노스롭 그루먼 시스템즈 코포레이션 | 전류 드라이버 시스템 |
| WO2019217153A1 (en) * | 2018-05-07 | 2019-11-14 | Northrop Grumman Systems Corporation | Current driver system |
| JP7077422B2 (ja) | 2018-05-07 | 2022-05-30 | ノースロップ グラマン システムズ コーポレーション | 電流ドライバシステム |
| KR102449554B1 (ko) | 2018-05-07 | 2022-10-04 | 노스롭 그루먼 시스템즈 코포레이션 | 전류 드라이버 시스템 |
| US11791818B2 (en) | 2019-01-17 | 2023-10-17 | Yale University | Josephson nonlinear circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4066012B2 (ja) | 2008-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| AU2021204013B2 (en) | Four-input Josephson gates | |
| US20220014203A1 (en) | Superconducting Logic Circuits | |
| US10171087B1 (en) | Large fan-in RQL gates | |
| US10084454B1 (en) | RQL majority gates, and gates, and or gates | |
| JPH0413312A (ja) | 非ヒステリシス性超電導論理回路 | |
| JP4044807B2 (ja) | 超電導ドライバ回路 | |
| JP4066012B2 (ja) | 超電導ドライバ回路及び超電導機器 | |
| US4980580A (en) | CMOS interconnection circuit | |
| JPS61251228A (ja) | 複数入力論理集積回路 | |
| JPS5840945U (ja) | ３ジヨセフソン接合直結形分離回路 | |
| EP0074604B1 (en) | Circuit utilizing josephson effect | |
| JP4116978B2 (ja) | 超電導ラッチ・ドライバ回路 | |
| JP2694778B2 (ja) | 超伝導ニューロン素子 | |
| Fulton et al. | Josephson junction current-switched logic circuits | |
| US20240039541A1 (en) | SFQ-based Pulse-conserving Logic Gates | |
| JP2000252811A (ja) | Ｓｆｑ／ラッチング変換回路及び超電導／半導体インタフェース回路 | |
| JP2783032B2 (ja) | ジョセフソン逆流電流防止回路 | |
| JP2856535B2 (ja) | 超伝導回路 | |
| JP2674652B2 (ja) | ジョセフソン論理セルゲート | |
| JP2003060499A (ja) | 超伝導論理集積回路 | |
| JPS61137427A (ja) | 超電導高速回路 | |
| JP2931725B2 (ja) | 超電導素子 | |
| JP2004096261A (ja) | Ｓｆｑ／ラッチング変換回路 | |
| JPS6360626A (ja) | ジヨセフソン回路 | |
| JPH0460373B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050811 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070515 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070821 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070920 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20071029 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071204 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071219 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120118 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130118 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130118 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140118 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |