JP2004080029A - ダマシン配線を利用した半導体素子の製造方法 - Google Patents
ダマシン配線を利用した半導体素子の製造方法 Download PDFInfo
- Publication number
- JP2004080029A JP2004080029A JP2003288199A JP2003288199A JP2004080029A JP 2004080029 A JP2004080029 A JP 2004080029A JP 2003288199 A JP2003288199 A JP 2003288199A JP 2003288199 A JP2003288199 A JP 2003288199A JP 2004080029 A JP2004080029 A JP 2004080029A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- insulating film
- film pattern
- bit line
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 56
- 239000004020 conductor Substances 0.000 claims abstract description 46
- 238000003860 storage Methods 0.000 claims description 40
- 238000005530 etching Methods 0.000 claims description 35
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000001020 plasma etching Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims 3
- 238000000206 photolithography Methods 0.000 abstract description 14
- 230000002093 peripheral effect Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 239000002985 plastic film Substances 0.000 description 1
- 229920006255 plastic film Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】 ダマシン配線を利用した半導体素子の製造方法を提供する。
【解決手段】 ダマシン配線を形成する溝を定義する絶縁膜パターンを形成した後、絶縁膜パターン間に第１コンタクトホールをエッチングしてから、第１コンタクトホール及び溝を同時に導電物質で埋め立てる。エッチバックを行って導電物質を溝内に充填しつつ絶縁膜パターンもエッチングして、ダマシン配線を形成すると同時に第２コンタクトホールが形成される領域だけ絶縁膜パターンで覆っておく。絶縁膜パターンと並べた高さにマスク膜を充填した後、マスク膜について絶縁膜パターンを選択的に除去することによって配線と自動的に整列される位置に第２コンタクトホールを形成する。フォトリソグラフィ工程によらずに第２コンタクトホールを形成するので、工程マージンを考慮せずにも第２コンタクトホールをそのままに正確に整列して形成できる。
【選択図】 図３Ｄ
【解決手段】 ダマシン配線を形成する溝を定義する絶縁膜パターンを形成した後、絶縁膜パターン間に第１コンタクトホールをエッチングしてから、第１コンタクトホール及び溝を同時に導電物質で埋め立てる。エッチバックを行って導電物質を溝内に充填しつつ絶縁膜パターンもエッチングして、ダマシン配線を形成すると同時に第２コンタクトホールが形成される領域だけ絶縁膜パターンで覆っておく。絶縁膜パターンと並べた高さにマスク膜を充填した後、マスク膜について絶縁膜パターンを選択的に除去することによって配線と自動的に整列される位置に第２コンタクトホールを形成する。フォトリソグラフィ工程によらずに第２コンタクトホールを形成するので、工程マージンを考慮せずにも第２コンタクトホールをそのままに正確に整列して形成できる。
【選択図】 図３Ｄ
Description
本発明は半導体素子製造方法に係り、より詳細にはダマシン配線を形成して半導体素子を製造する方法に関する。
これまでの半導体工程は所望のパターンを具現するためにフォトリソグラフィ工程を利用してきた。しかし、デザインルールの減少によってフォトリソグラフィ工程での整列余裕度も減少して、フォトリソグラフィで所望のパターンを形成することは次第に難しくなっている。
ＤＲＡＭのような半導体素子のビットラインを形成する時にも、このような難しさがある。例えば、ビットラインの大きさが１００ｎｍであると仮定し、誤整列マージン４０ｎｍを考慮すれば、ストレージノードコンタクトホールの大きさは４０ｎｍとならねばならない。この程度は露光装備の限界であるので、コンタクトパターンが形成できない。しかし、ストレージノードコンタクトホールの大きさを増加させれば誤整列マージンがそれだけ損になるので、ストレージノードコンタクトプラグ及びビットライン間のショートに対して脆弱な工程となる。
したがって、ビットライン及びストレージノードコンタクトホールを形成する時、またある任意の配線及びその傍を過ぎるコンタクトホールを形成する時に、フォトリソグラフィ工程の限界の克服及び誤整列マージンの確保がより重要な問題として台頭されている。
本発明が解決しようとする技術的課題は、ある配線及びコンタクトホールを形成することにおいて、誤整列マージンを十分に確保しうる半導体素子の製造方法を提供することである。
本発明が解決しようとする他の技術的課題は、ＤＲＡＭのビットライン及びストレージノードコンタクトホールを形成することにおいて、誤整列マージンを十分に確保しうる半導体素子の製造方法を提供することである。
本発明による半導体素子の製造方法では、基板上に下部絶縁膜及び上部絶縁膜を順次積層した後、前記上部絶縁膜をエッチングすることによって互いに平行なダマシン配線を形成するための絶縁膜パターンを形成する。この時、各絶縁膜パターンは第１幅を有するようにする。次いで、前記絶縁膜パターン間の下部絶縁膜をエッチングして第１コンタクトホールを形成しつつ、前記第１コンタクトホール両側絶縁膜パターンの側壁の一部高さもエッチングする。これにより、前記絶縁膜パターンは第１幅より狭い第２幅の部分も有するようにする。前記第１コンタクトホールに導電物質を充填して第１コンタクトプラグを形成しつつ、前記絶縁膜パターン間にも導電物質を一部高さに埋め立ててダマシン配線を形成し、前記絶縁膜パターンから第１幅の部分だけ前記配線より上側に残るように前記配線の上側の絶縁膜パターンをエッチングする。次いで、前記配線上にマスク膜を覆い、前の段階で残された絶縁膜パターンの上面が表れるまで平坦化させる。前記マスク膜について、前記残された絶縁膜パターン及びその下の下部絶縁膜を選択的に除去することによって、前記残された絶縁膜パターンのあった所に前記配線と自動的に整列された第２コンタクトホールとを形成する。前記第２コンタクトホールに導電物質を充填して第２コンタクトプラグを形成する。
上記方法によれば、フォトリソグラフィによらずに第２コンタクトホールを形成しうるので、工程マージンを考慮しなくても第２コンタクトホールを所望の位置に正確に整列して形成できる。
本発明による他の半導体素子製造方法では、ビットラインをダマシン方法で形成しつつ、ストレージノードコンタクトホールの領域を事前に確保する方法であって、フォトリソグラフィによらずにストレージノードコンタクトホールを形成する。この方法では、基板上にゲート絶縁膜、ゲート導電層及びキャッピング膜の積層体およびその側壁をめぐるゲートスペーサを含むゲートスタックと、ソース／ドレーンとを形成する。前記ゲートスタック間の空間を充填する第１酸化膜を覆って平坦化させる。前記第１酸化膜を貫通して前記各ソースに連結する第１セルパッド及び前記各ドレーンに連結する第２セルパッドを形成する。前記第１酸化膜と第１及び第２セルパッド上に第２酸化膜を形成する。前記第２酸化膜上にエッチング阻止膜及び第３酸化膜を順次積層した後、前記第３酸化膜をエッチングすることによって前記第２酸化膜上に互いに平行なダマシンビットラインを形成するための酸化膜パターンを形成する。ここで、各酸化膜パターンは第１幅を有するようにする。次いで、前記酸化膜パターン間のエッチング阻止膜及び第２酸化膜をエッチングして前記各第２セルパッドの上面を露出させるビットラインコンタクトホールを形成しつつ、前記ビットラインコンタクトホールの両側の酸化膜パターンの側壁の一部高さもエッチングして前記酸化膜パターンが第１幅より狭い第２幅の部分を有するようにする。前記ビットラインコンタクトホールに導電物質を充填してビットラインコンタクトプラグを形成しつつ、前記酸化膜パターン間にも導電物質を一部高さに埋め立てて前記ビットラインコンタクトプラグの上部にダマシンビットラインを形成し、前記酸化膜パターンから第１幅の部分だけ前記ビットラインより上側に残るように前記ビットラインの上側の酸化膜パターンをエッチングする。前記ビットライン上にマスク膜を覆い、前の段階以後に残された酸化膜パターンの上面が表れるまで平坦化させる。前記マスク膜について選択的に、前記残された酸化膜パターン及びその下のエッチング阻止膜と第２酸化膜とを除去して前記第１セルパッドの上面を露出させることによって、前記残された酸化膜パターンのあった所に前記ビットラインと自動的に整列されたストレージノードコンタクトホールを形成した後、前記ストレージノードコンタクトホールに導電物質を充填してストレージノードコンタク
トプラグを形成する。
トプラグを形成する。
ここで、前記マスク膜は前記第３酸化膜及び第２酸化膜に対してエッチング選択性を有する膜質よりなることが望ましく、例えば、窒化膜または酸化窒化膜よりなることが望ましい。
前記マスク膜を平坦化させる段階は、エッチバックまたはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）が利用でき、前記第３酸化膜の厚さは約５００ないし６０００Åとなっても、前記エッチング阻止膜の厚さは約１０ないし５００Åとなっても良い。
上記方法によれば、ダマシン法でビットラインを形成しつつ、ストレージノードコンタクトホールが形成される領域を比較的誤整列の問題なしに事前に確保しておいた後、確保しておいた領域にビットラインと自己整列的にストレージノードコンタクトホールとを形成する。ビットラインを形成した後にフォトリソグラフィによってストレージノードコンタクトホールを形成する場合よりストレージノードコンタクトホールを所望の位置に正確に整列して形成できる。したがって、ビットライン及びストレージノードコンタクトプラグ間のショートなしに半導体素子を製造しうる。
前述した本発明によれば、任意のコンタクトホールまたはストレージノードコンタクトホールを形成すると共に、誤整列マージンが不足した工程をダマシン配線またはダマシンビットラインを形成する間に確保しておいた領域に後続的に形成するので、誤整列マージンがさらに確保される利点がある。したがって、コンタクトのサイズを大きくできるので、接触抵抗を改善しうる。
フォトリソグラフィを省略し、下部層のパターンに沿ってそのままエッチングすれば、自動的にコンタクトホールまたはストレージノードコンタクトホールが形成されて配線またはビットラインとの誤整列マージンを考えずにコンタクトホールまたはストレージノードコンタクトホールを形成しうる。したがって、任意のコンタクトプラグ及び配線間、ストレージノードコンタクトプラグ及びビットライン間のショートなしに工程を進行しうる。
以下、添付した図面を参照して、本発明の望ましい実施例を説明する。しかし、本発明の実施例は色々な他の形態に変形でき、本発明の範囲が後述する実施例によって限定されると解釈されてはならない。本発明の実施例は当業者に本発明をより完全に説明するために提供されるものである。図面における要素の形状はより明確な説明を強調するために誇張されたものであり、図面上で同じ符号として表示された要素は同じ要素を意味する。
本実施例では、ＤＲＡＭのビットラインをダマシン法で形成した後、ストレージノードコンタクトホールを形成する場合を説明する。図１は、本発明の実施例で具現しようとするＤＲＡＭセルのレイアウトである。図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ及び図８Ａは、図１のａ−ａ’断面に対応するものであって、本発明の実施例による半導体素子の製造方法の工程を順に示す断面図である。図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ及び図６Ｂは、図１のｂ−ｂ’断面に対応し、図２Ｃ、図３Ｃ、図４Ｃ、図５Ｃ及び図６Ｃは、図１のｃ−ｃ’断面に対応する。図３Ｄは、図３Ａないし図３Ｃの上面図であり、図４Ｄは図４Ａないし図４Ｃの上面図であり、図５Ｄは図５Ａないし図５Ｃの上面図であり、図６Ｄは図６Ａないし図６Ｃの上面図であり、図７Ｂは図７Ａの上面図であり、図８Ｂは図８Ａの上面図である。
図１のレイアウトを注意深く見れば、短軸及び長軸を有する活性領域１１５が基板上に行及び列に沿って反復的に配置されている。活性領域１１５以外の部分は絶縁物質よりなる素子分離膜１１０である。活性領域１１５の短軸方向に伸張するゲートスタック１２０が活性領域１１５と直交し、活性領域１１５当り２個ずつ配置される。ゲートスタック１２０の両側の活性領域１１５にはソース１２５ａ／ドレーン１２５ｂが形成される。ソース１２５ａ／ドレーン１２５ｂには各々セルパッド１３５ａ、１３５ｂによるコンタクト領域が設けられる。ドレーン１２５ｂに接するセルパッド１３５ｂ上にはビットラインコンタクトプラグ１４５が形成され、ビットラインコンタクトプラグ１４５上にはゲートスタック１２０の延長方向に垂直にビットライン１７０が配置される。ソース１２５ａに接するセルパッド１３５ａ上にはストレージノードコンタクトプラグ１９５によるコンタクト領域が設けられる。
図２Ａないし図２Ｃを参照すれば、シリコン単結晶のような基板１０５上に図１のような活性領域１１５を限定する素子分離膜１１０をＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）方法で形成する。素子分離膜１１０が形成された基板１０５上にゲートスタック１２０とソース１２５ａ／ドレーン１２５ｂとを形成する。
ゲートスタック１２０は、ゲート絶縁膜１１２、ゲート導電層１１４及びキャッピング膜１１６を形成し、これをパターニングした後、その側壁にゲートスペーサ１１８を形成して得られる。ゲート導電層１１４は、ポリシリコン上にシリサイドが蒸着されたポリサイド構造で形成できる。キャッピング膜１１６及びゲートスペーサ１１８は、窒化膜で形成できる。次いで、ゲートスタック１２０の両側の基板１０５内に不純物をイオン注入して、ソース１２５ａ／ドレーン１２５ｂを形成する。ソース１２５ａ／ドレーン１２５ｂはＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造も有しうる。
次いで、ゲートスタック１２０間の空間を充填する第１酸化膜１３０を覆い、キャッピング膜１１６をストッパとするＣＭＰ工程によって平坦化した後、ソース１２５ａ／ドレーン１２５ｂが露出されるように第１酸化膜１３０をエッチングする。この時、キャッピング膜１１６及びゲートスペーサ１１８についての第１酸化膜１３０のエッチング選択比が高くなるようにＣ４Ｆ８またはＣ５Ｆ８のエッチングガスを使用する。ゲート導電層１１４はキャッピング膜１１６及びゲートスペーサ１１８によって囲まれており、第１酸化膜１３０がキャッピング膜１１６及びゲートスペーサ１１８とエッチング選択比が相異なるので、キャッピング膜１１６及びゲートスペーサ１１８の側面に沿って自己整列方式でホールが形成される。このホールにドープトポリシリコンのような導電層を充填してソース１２５ａに連結される第１セルパッド１３５ａと、ドレーン１２５ｂに連結される第２セルパッド１３５ｂとを形成する。
次いで、第１酸化膜１３０と第１及び第２セルパッド１３５ａ、１３５ｂ上に第２酸化膜１４０とを形成した後、エッチング阻止膜１４２及び第３酸化膜１５０を順次積層する。第３酸化膜１５０はダマシンビットラインを形成するためのモールド用であって、形成しようとするビットラインより厚い、例えば、約５００〜７０００Å程度の厚さよりなる。第３酸化膜１５０として蒸着されうる膜には、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＨＤＰ−ＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を利用して形成したシリコン酸化膜、及びＰＥ−ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ−ＣＶＤ）法を利用して形成したＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜がある。
次いで、図３Ａないし図３Ｄに示したように、第３酸化膜１５０をエッチングすることによって第２酸化膜１４０上に互いに平行なダマシンビットラインを形成するための酸化膜パターン１５０ａを形成する。各酸化膜パターン１５０ａは第１幅Ｗ１を有するようにする。酸化膜パターン１５０ａ間はダマシンビットライン用溝１５２と定義される。
図４Ａないし図４Ｄを参照すれば、酸化膜パターン１５０ａ間のエッチング阻止膜１４２と第２酸化膜１４０とをエッチングして第２セルパッド１３５ｂの上面を露出させるビットラインコンタクトホール１４４を形成する。これと同時に、ビットラインコンタクトホール１４４の両側の酸化膜パターン１５０ａの側壁の一部高さもエッチングして酸化膜パターン１５０ａが第１幅Ｗ１より狭い第２幅Ｗ２の部分を有するようにする。これは、ビットラインコンタクトホール１４４がダマシンビットライン用溝１５２に満たされるビットラインと十分にオーバラップされうる大きな模様でパターニングされることも意味する。参照番号“１５０ｂ”は第１幅Ｗ１の部分と第２幅Ｗ２の部分とを有するように変形された酸化膜パターンを示す。
図４Ｄによく示したように、このためには、形成しようとするビットラインコンタクトホール１４４のサイズより広い開口部Ａを有するフォトレジストパターン１４３をマスクとして開口部Ａ内に表れている酸化膜パターン１５０ａ、エッチング阻止膜１４２及び第２酸化膜１４０を選択比なしにエッチングすれば良い。
次いで、図５Ａないし図５Ｄを参照すれば、ビットラインコンタクトホール１４４に導電物質を充填してビットラインコンタクトプラグ１４５を形成しつつ、変形された酸化膜パターン１５０ｂ間、すなわちダマシンビットライン用溝１５２にも導電物質を一部高さに埋め立ててビットラインコンタクトプラグ１４５の上部に連結されるダマシンビットライン１７０を形成する。これと同時に、変形された酸化膜パターン１５０ｂで第１幅（Ｗ１）の部分だけビットライン１７０より上側に残るようにビットライン１７０の上側の変形された酸化膜パターン１５０ｂをエッチングする。
参照番号“１５０ｃ”は、このようなエッチング後に残された酸化膜パターンを示す。図５Ａないし図５Ｄと図１とを共に参照すれば、残された酸化膜パターン１５０ｃのうちビットライン１７０より上側にある部分はストレージノードコンタクトホールを形成しようとする位置にだけ置かれていることが分かる。すなわち、ストレージノードコンタクトホールが形成される部分にだけ周辺より高い酸化膜を残して先に領域を確保しておく。
このような段階を具体的に見れば、ビットラインコンタクトホール１４４に導電物質を充填してビットラインコンタクトプラグ１４５を形成すると同時に、変形された酸化膜パターン１５０ｂ間も完全に充填するように導電物質を蒸着する。導電物質は、例えばドープトポリシリコンまたは金属（例えば、タングステン）よりなる。導電物質として金属を形成する場合には、その前にＴｉ／ＴｉＮ膜のようなバリヤー膜（図示せず）をさらに形成して金属の拡散を防止する。次いで、導電物質が蒸着された結果物の上面をエッチバックして、変形された酸化膜パターン１５０ｂの上面から導電物質をリセスさせる。すなわち、ビットラインダマシン用溝１５２内に導電物質を充填してビットライン１７０を形成する。エッチバックによるので、ビットライン１７０が形成されると同時に変形された酸化膜パターン１５０ｂもエッチングされる。これにより、変形された酸化膜パターン１５０ｂの全体の高さも低められつつ、変形された酸化膜パターン１５０ｂで相対的に薄かった第２幅Ｗ２の部分はエッチングされてなくなり、相対的に厚かった第１幅Ｗ１の部分だけビットライン１７０より上側に余る。
前の方法の代りに次の方法を利用しても良い。ビットラインコンタクトホール１４４及び変形された酸化膜パターン１５０ｂ間を完全に充填するように導電物質を蒸着した後、変形された酸化膜パターン１５０ｂから導電物質をリセスしてビットライン１７０を形成すると同時にビットライン１７０より上側にある変形された酸化膜パターン１５０ｂの幅を全体的に減少させるように、導電物質が蒸着された結果物の上面をエッチバックする。そうした後、狭まった酸化膜パターンをドライエッチング、ウェットエッチングまたはプラズマエッチングによってエッチングする。これにより、変形された酸化膜パターン１５０ｂで相対的に薄かった第２幅Ｗ２の部分はエッチングされてなくなり、第１幅Ｗ１を有した部分だけビットライン１７０より上側に残る。
そして、前の方法を利用するが、その前に、変形された酸化膜パターン１５０ｂの側壁にビットラインスペーサを形成する段階をさらに含んでビットラインスペーサが形成されたビットライン１７０を形成しても良い。
次いで、図６Ａないし図６Ｄのように、ビットライン１７０上にマスク膜１７６を覆い、前の段階以後に残された酸化膜パターン１５０ｃの上面が表れるまで平坦化させる。マスク膜１７６を覆う厚さは約１００〜５０００Åであって、マスク膜１７６を平坦化させる方法はエッチバックまたはＣＭＰである。マスク膜１７６は残された酸化膜パターン１５０ｃとエッチング選択比とが他の膜質、例えば窒化膜または酸化窒化膜よりなることが望ましい。
図７Ａと図７Ｂを参照すれば、マスク膜１７６について選択的に、残された酸化膜パターン１５０ｃ及びその下のエッチング阻止膜１４２と第２酸化膜１４０とを除去して第１セルパッド１３５ａの上面を露出させる。これにより、残された酸化膜パターン１５０ｃのあった所にビットライン１７０と自動的に整列されたストレージノードコンタクトホール１９２が形成される。
残された酸化膜パターン１５０ｃをマスク膜１７６について選択的に除去できるＨＦやＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）を利用する。ＨＦはＨ２Ｏに希薄したものを利用するが、その温度は普通室温とする。ＨＦとＨ２Ｏとの比率は１：１０−１：１０００とできる。ＨＦを適用する方法もディプ方式またはスプレイ方式を利用しうる。ＨＦをＮＨ４Ｆと混合すればＢＯＥとなる。残された酸化膜パターン１５０ｃを選択的に除去すれば、エッチング阻止膜１４２が表れるオープニングが形成されるが、エッチング阻止膜１４２と第２酸化膜１４０とのエッチング選択比のない乾式エッチングを行えば、開口部に沿って自動的に第２絶縁膜１４０がエッチングされて第１セルパッド１３５ａの上面を露出させつつ、ビットライン１７０についてそのままアラインされたストレージノードコンタクトホール１９２が形成される。したがって、難しいフォトリソグラフィによらずにもストレージノードコンタクトホール１９２を所望の位置にそのまま形成できる。
次いで、ストレージノードコンタクトホール１９２を完全に充填する導電物質を蒸着した後、マスク膜１７６を終了点としてＣＭＰのような平坦化工程を行えば、図８Ａ及び図８Ｂに示されたように、ストレージノードコンタクトプラグ１９５が形成される。ストレージノードコンタクトホール１９２を完全に充填する導電物質ではドープトポリシリコン膜を蒸着できる。そして、ストレージノードコンタクトホール１９２を充填する前に、その内壁に絶縁膜でスペーサを形成する段階をさらに含んでストレージノードコンタクトプラグ１９５を絶縁しても良い。
このように本実施例では、ダマシンビットラインを埋め立てる溝を定義するモールド酸化膜パターンを形成した後、その間にビットラインコンタクトホールをエッチングしてから、ビットラインコンタクトホール及び溝を同時に埋めたててエッチバックで充填しつつ酸化膜パターンをエッチングしてストレージノードコンタクトホールが形成される領域を酸化膜パターンで覆った後、あらかじめ確保する。残り部分はマスク膜で覆った後、マスク膜について選択的に酸化膜パターンを除去することによってビットラインと自動的に整列されるストレージノードコンタクトホールをフォトリソグラフィ工程によらずに形成する。ビットラインを形成した後にフォトリソグラフィでストレージノードコンタクトホールを形成する従来の方法に比べて十分の誤整列マージンが確保される。したがって、ストレージノードコンタクトプラグ及びビットライン間にショートされる問題なしに工程が進行でき、従来に比べてストレージノードコンタクトホールのオープンサイズが大きくなるので、接触抵抗が改善される。
前の実施例では、ＤＲＡＭのビットラインとストレージノードコンタクトホールとを形成する場合を例として説明したが、本発明はある任意の配線及びその傍を過ぎるコンタクトホールを形成する場合にも適用される。すなわち、基板上に下部絶縁膜及び上部絶縁膜を順次積層した後、上部絶縁膜をエッチングすることによって互いに平行なダマシン配線を形成するための絶縁膜パターンを形成する。この時、各絶縁膜パターンは第１幅を有するようにする。次いで、絶縁膜パターン間の下部絶縁膜をエッチングして第１コンタクトホールを形成しつつ、第１コンタクトホールの両側の縁膜パターンの側壁の一部高さもエッチングする。例えば、第１コンタクトホール及び絶縁膜パターン間を完全に充填するように導電物質を蒸着した後、絶縁膜パターンから導電物質をリセスして配線を形成すると同時に絶縁膜パターンで第１幅の部分だけ配線より上側に残るように、導電物質が蒸着された結果物の上面をエッチバックする。これにより、絶縁膜パターンは第１幅より狭い第２幅部分も有するようにする。第１コンタクトホールに導電物質を充填して第１コンタクトプラグを形成しつつ、絶縁膜パターン間にも導電物質を一部高さに埋め立ててダマシン配線を形成し、絶縁膜パターンで第１幅の部分だけ配線より上側に残るように配線の上側の絶縁膜パターンをエッチングする。次いで、配線上に上部絶縁膜及び下部絶縁膜に対してエッチング選択性を有する膜質よりなるマスク膜を覆い、前の段階で残された絶縁膜パターンの上面が表れるまでエッチバックまたはＣＭＰで平坦化させる。マスク膜について、残された絶縁膜パターン及びその下の下部絶縁膜を選択的に除去することによって、残された絶縁膜パターンのあった所に配線と自動的に整列された第２コンタクトホールを形成する。第２コンタクトホールに導電物質を充填して第２コンタクトプラグを形成する。
上記方法によれば、フォトリソグラフィによらずに第２コンタクトホールを形成しうるので、工程マージンを考慮せずにも第２コンタクトホールをそのままに正確に整列して形成しうる。
本発明を望ましい実施例を上げて詳細に説明したが、本発明は前記実施例に限定されないし、本発明の技術的思想内で当業者によって色々な多くの変形が可能なのは明白である。本発明によれば工程後に別途にパッド形成のためのフォトリソグラフィ工程が不要であるが、もしコア／周辺領域に望まないコンタクトが形成される時にはセル領域だけ別途に形成しても良い。ところが、ＤＲＡＭの製造工程では一般的には、セル領域及びコア／周辺領域を同時に形成する。したがって、セル領域及びコア／周辺領域に本発明を同時に適用する場合には、コア／周辺領域に願わないコンタクトが形成されることもできる。このような場合を対備して、周辺領域を保護しうる別途のエッチング停止膜を追加する方法を利用しても良い。
工程が単純化され、誤整列マージンを考慮しなくても良いので、急速なデザインルールの減少ができて、半導体素子の集積度を高めるのに寄与できる。十分なコンタクトマージンが確保できて、工程の複雑性を避けうり、半導体素子の収率を改善しうる。
１４２ エッチング阻止膜
１５０ａ 酸化膜パターン
１５０ａ 酸化膜パターン
Claims (17)
- （ａ）基板上に下部絶縁膜及び上部絶縁膜を順次積層する段階と、
（ｂ）前記上部絶縁膜をエッチングすることによって前記下部絶縁膜上に互いに平行なダマシン配線を形成するための絶縁膜パターンを形成する段階であって、各絶縁膜パターンは第１幅を有する段階と、
（ｃ）前記絶縁膜パターン間の下部絶縁膜をエッチングして第１コンタクトホールを形成しつつ、前記第１コンタクトホールの両側の絶縁膜パターンの側壁の一部高さもエッチングして前記絶縁膜パターンが第１幅より狭い第２幅部分を有する段階と、
（ｄ）前記第１コンタクトホールに導電物質を充填して第１コンタクトプラグを形成しつつ、前記絶縁膜パターン間にも導電物質を一部高さに埋め立てて前記第１コンタクトプラグの上部にダマシン配線を形成し、前記絶縁膜パターンで第１幅の部分だけ前記配線より上側に残るように前記配線の上側の絶縁膜パターンをエッチングする段階と、
（ｅ）前記配線の上にマスク膜を覆い、前記（ｄ）段階以後に残された絶縁膜パターンの上面が表れるまで平坦化させる段階と、
（ｆ）前記マスク膜について選択的に、前記残された絶縁膜パターンとその下の下部絶縁膜とを除去することによって、前記残された絶縁膜パターンのあった所に前記配線及び自動で整列された第２コンタクトホールを形成する段階と、
（ｇ）前記第２コンタクトホールに導電物質を充填して第２コンタクトプラグを形成する段階と、を含むことを特徴とする半導体素子の製造方法。 - 前記（ｄ）段階は、
前記第１コンタクトホール及び前記絶縁膜パターン間を完全に充填するように導電物質を蒸着する段階と、
前記絶縁膜パターンから前記導電物質をリセスして前記配線を形成すると同時に前記絶縁膜パターンから第１幅の部分だけ前記配線より上側に残るように、前記導電物質が蒸着された結果物の上面をエッチバックする段階と、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記（ｄ）段階は、
前記第１コンタクトホール及び前記絶縁膜パターン間を完全に充填するように導電物質を蒸着する段階と、
前記絶縁膜パターンから前記導電物質をリセスさせて前記配線を形成すると同時に前記配線より上側にある絶縁膜パターンの幅を全体的に狭めるように、前記導電物質が蒸着された結果物の上面をエッチバックする段階と、
前記絶縁膜パターンから第１幅を有した部分だけ前記配線より上に残るように、狭まった前記絶縁膜パターンをエッチングする段階と、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 狭まった前記絶縁膜パターンをエッチングする段階は、ドライエッチング、ウェットエッチングまたはプラズマエッチングによることを特徴とする請求項３に記載の半導体素子の製造方法。
- 前記マスク膜は前記上部絶縁膜及び下部絶縁膜に対してエッチング選択性を有する膜質よりなることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記マスク膜は窒化膜または酸化窒化膜よりなり、前記上部絶縁膜及び下部絶縁膜は酸化膜よりなることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記下部絶縁膜及び上部絶縁膜間にエッチング阻止膜をさらに形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記マスク膜を平坦化させる段階は、エッチバックまたはＣＭＰを利用することを特徴とする請求項１に記載の半導体素子の製造方法。
- （ａ）基板上にゲート絶縁膜、ゲート導電層及びキャッピング膜の積層体およびその側壁を取り囲むゲートスペーサを含むゲートスタックと、ソース／ドレーンとを形成する段階と、
（ｂ）前記ゲートスタック間の空間を充填する第１酸化膜を覆って平坦化させる段階と、
（ｃ）前記第１酸化膜を貫通して前記各ソースに連結する第１セルパッド及び前記各ドレーンに連結する第２セルパッドを形成する段階と、
（ｄ）前記第１酸化膜及び第１及び第２セルパッド上に第２酸化膜を形成する段階と、
（ｅ）前記第２酸化膜上にエッチング阻止膜及び第３酸化膜を順次積層する段階と、
（ｆ）前記第３酸化膜をエッチングすることによって前記第２酸化膜上に互いに平行なダマシンビットラインを形成するための酸化膜パターンを形成する段階であって、各酸化膜パターンは第１幅を有する段階と、
（ｇ）前記酸化膜パターン間のエッチング阻止膜及び第２酸化膜をエッチングして前記各第２セルパッドの上面を露出させるビットラインコンタクトホールを形成しつつ、前記ビットラインコンタクトホールの両側の酸化膜パターンの側壁の一部高さもエッチングして前記酸化膜パターンが第１幅より狭い第２幅の部分を有するようにする段階と、
（ｈ）前記ビットラインコンタクトホールを導電物質で充填してビットラインコンタクトプラグを形成しつつ、前記酸化膜パターン間にも導電物質を一部高さに埋め立てて前記ビットラインコンタクトプラグの上部にダマシンビットラインを形成し、前記酸化膜パターンから第１幅の部分だけ前記ビットラインより上側に残るように前記ビットラインの上側の酸化膜パターンをエッチングする段階と、
（ｉ）前記ビットライン上にマスク膜を覆い、前記（ｈ）段階以後に残された酸化膜パターンの上面が表れるまで平坦化させる段階と、
（ｊ）前記マスク膜について選択的に、前記残された酸化膜パターン及びその下のエッチング阻止膜と第２酸化膜とを除去して前記第１セルパッドの上面を露出させることによって、前記残された酸化膜パターンのあった所に前記ビットラインと自動的に整列されたストレージノードコンタクトホールを形成する段階と、
（ｋ）前記ストレージノードコンタクトホールを導電物質で充填してストレージノードコンタクトプラグを形成する段階と、を含むことを特徴とする半導体素子の製造方法。 - 前記（ｈ）段階は、
前記ビットラインコンタクトホール及び前記酸化膜パターン間を完全に充填するように導電物質を蒸着する段階と、
前記酸化膜パターンから前記導電物質をリセスさせて前記ビットラインを形成すると同時に前記酸化膜パターンから第１幅の部分だけ前記ビットラインより上側に残るように、前記導電物質が蒸着された結果物の上面をエッチバックする段階と、を含むことを特徴とする請求項９に記載の半導体素子の製造方法。 - 前記（ｈ）段階は、
前記ビットラインコンタクトホール及び前記酸化膜パターン間を完全に充填するように導電物質を蒸着する段階と、
前記酸化膜パターンから前記導電物質をリセスさせて前記ビットラインを形成すると同時に前記ビットラインより上側にある酸化膜パターンの幅を全体的に減少させるように、前記導電物質が蒸着された結果物の上面をエッチバックする段階と、
前記酸化膜パターンから第１幅を有した部分だけ前記ビットラインより上に残るように、狭まった前記酸化膜パターンをエッチングする段階と、を含むことを特徴とする請求項９に記載の半導体素子の製造方法。 - 狭まった前記酸化膜パターンをエッチングする段階は、ドライエッチング、ウェットエッチングまたはプラズマエッチングによることを特徴とする請求項１１に記載の半導体素子の製造方法。
- 前記マスク膜は、前記第３酸化膜及び第２酸化膜に対してエッチング選択性を有する膜質よりなることを特徴とする請求項９に記載の半導体素子の製造方法。
- 前記マスク膜は、窒化膜または酸化窒化膜よりなることを特徴とする請求項１３に記載の半導体素子の製造方法。
- 前記マスク膜を平坦化させる段階は、エッチバックまたはＣＭＰを利用することを特徴とする請求項９に記載の半導体素子の製造方法。
- 前記第３酸化膜の厚さは、約５００ないし６０００Åとなるように形成することを特徴とする請求項９に記載の半導体素子の製造方法。
- 前記エッチング阻止膜の厚さは約１０ないし５００Åとなるように形成することを特徴とする請求項９に記載の半導体素子の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0047588A KR100434511B1 (ko) | 2002-08-12 | 2002-08-12 | 다마신 배선을 이용한 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004080029A true JP2004080029A (ja) | 2004-03-11 |
| JP4303058B2 JP4303058B2 (ja) | 2009-07-29 |
Family
ID=31492877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003288199A Expired - Fee Related JP4303058B2 (ja) | 2002-08-12 | 2003-08-06 | ダマシン配線を利用した半導体素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6897145B2 (ja) |
| JP (1) | JP4303058B2 (ja) |
| KR (1) | KR100434511B1 (ja) |
| CN (1) | CN1320631C (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006121038A (ja) * | 2004-10-21 | 2006-05-11 | Hynix Semiconductor Inc | 半導体メモリ素子の金属配線形成方法 |
| JP2008288597A (ja) * | 2007-05-18 | 2008-11-27 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法並びにｄｒａｍの製造方法 |
| JP2010016220A (ja) * | 2008-07-04 | 2010-01-21 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR100939110B1 (ko) * | 2007-05-09 | 2010-01-28 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10055290C1 (de) * | 2000-11-08 | 2002-07-25 | Infineon Technologies Ag | Herstellungsverfahren für eine integrierte Schaltung |
| KR100548996B1 (ko) * | 2003-07-14 | 2006-02-02 | 삼성전자주식회사 | 바 형태의 스토리지 노드 콘택 플러그들을 갖는 디램 셀들및 그 제조방법 |
| KR100685583B1 (ko) * | 2005-06-30 | 2007-02-22 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| KR100693253B1 (ko) * | 2005-07-06 | 2007-03-13 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| US20070202710A1 (en) * | 2006-02-27 | 2007-08-30 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device using hard mask |
| KR100997295B1 (ko) | 2008-05-30 | 2010-11-29 | 주식회사 하이닉스반도체 | 반도체 기억 장치와 그의 제조 방법 |
| JP2010050311A (ja) | 2008-08-22 | 2010-03-04 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR101414076B1 (ko) * | 2008-09-10 | 2014-07-02 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| KR20140130594A (ko) * | 2013-05-01 | 2014-11-11 | 삼성전자주식회사 | 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법 |
| CN109524295B (zh) * | 2017-09-20 | 2023-12-08 | 长鑫存储技术有限公司 | 半导体器件及其形成方法、存储器 |
| US10707215B2 (en) * | 2018-08-22 | 2020-07-07 | Micron Technology, Inc. | Methods of forming semiconductor devices, and related semiconductor devices, memory devices, and electronic systems |
| CN114725103B (zh) * | 2021-01-05 | 2024-05-17 | 长鑫存储技术有限公司 | 位线接触结构的形成方法及半导体结构 |
| US20220216217A1 (en) * | 2021-01-05 | 2022-07-07 | Changxin Memory Technologies, Inc. | Method for forming bit line contact structure and semiconductor structure |
| CN115249658B (zh) * | 2021-04-28 | 2024-06-21 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0185298B1 (ko) * | 1995-12-30 | 1999-04-15 | 김주용 | 반도체 소자의 콘택홀 매립용 플러그 형성방법 |
| KR100327123B1 (ko) * | 1998-03-30 | 2002-08-24 | 삼성전자 주식회사 | 디램셀캐패시터의제조방법 |
| FR2777697B1 (fr) * | 1998-04-16 | 2000-06-09 | St Microelectronics Sa | Circuit integre avec couche d'arret et procede de fabrication associe |
| KR100279298B1 (ko) * | 1998-07-02 | 2001-02-01 | 윤종용 | 반도체 메모리 장치의 제조 방법 및 그 구조 |
| US6218302B1 (en) * | 1998-07-21 | 2001-04-17 | Motorola Inc. | Method for forming a semiconductor device |
| JP2000188383A (ja) * | 1998-10-14 | 2000-07-04 | Fujitsu Ltd | 半導体装置およびその製造方法、半導体集積回路およびその製造方法 |
| JP2000349152A (ja) * | 1999-03-29 | 2000-12-15 | Sony Corp | 半導体装置の製造方法 |
| JP3762148B2 (ja) * | 1999-06-30 | 2006-04-05 | 株式会社東芝 | 半導体装置の製造方法 |
| US6326301B1 (en) * | 1999-07-13 | 2001-12-04 | Motorola, Inc. | Method for forming a dual inlaid copper interconnect structure |
| US6107177A (en) * | 1999-08-25 | 2000-08-22 | Siemens Aktienesellschaft | Silylation method for reducing critical dimension loss and resist loss |
| JP3346475B2 (ja) * | 2000-01-18 | 2002-11-18 | 日本電気株式会社 | 半導体集積回路の製造方法、半導体集積回路 |
| KR100450671B1 (ko) * | 2002-02-26 | 2004-10-01 | 삼성전자주식회사 | 스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법 |
| JP4131648B2 (ja) * | 2002-07-10 | 2008-08-13 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
-
2002
- 2002-08-12 KR KR10-2002-0047588A patent/KR100434511B1/ko not_active IP Right Cessation
-
2003
- 2003-07-24 US US10/627,895 patent/US6897145B2/en not_active Expired - Lifetime
- 2003-08-06 JP JP2003288199A patent/JP4303058B2/ja not_active Expired - Fee Related
- 2003-08-12 CN CNB031278485A patent/CN1320631C/zh not_active Expired - Fee Related
-
2005
- 2005-03-17 US US11/083,637 patent/US7273807B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006121038A (ja) * | 2004-10-21 | 2006-05-11 | Hynix Semiconductor Inc | 半導体メモリ素子の金属配線形成方法 |
| KR100939110B1 (ko) * | 2007-05-09 | 2010-01-28 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| JP2008288597A (ja) * | 2007-05-18 | 2008-11-27 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法並びにｄｒａｍの製造方法 |
| JP2010016220A (ja) * | 2008-07-04 | 2010-01-21 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1320631C (zh) | 2007-06-06 |
| US20050186781A1 (en) | 2005-08-25 |
| US6897145B2 (en) | 2005-05-24 |
| CN1485897A (zh) | 2004-03-31 |
| JP4303058B2 (ja) | 2009-07-29 |
| US20040029324A1 (en) | 2004-02-12 |
| US7273807B2 (en) | 2007-09-25 |
| KR100434511B1 (ko) | 2004-06-05 |
| KR20040014840A (ko) | 2004-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100503519B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JP4303058B2 (ja) | ダマシン配線を利用した半導体素子の製造方法 | |
| US8975173B2 (en) | Semiconductor device with buried gate and method for fabricating the same | |
| KR100434505B1 (ko) | 다마신 배선을 이용한 반도체 소자의 제조방법 | |
| US7547938B2 (en) | Semiconductor devices having elongated contact plugs | |
| US8647973B2 (en) | Semiconductor device capable of reducing electrical defects and method of fabricating the same | |
| KR100378200B1 (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
| JP5667240B2 (ja) | 半導体素子の製造方法 | |
| JP2004274063A (ja) | Ｄｒａｍデバイスの縦型トランジスタに線成形マスタ・マスクを使用してビットライン・コンタクトを形成する方法 | |
| US20060284229A1 (en) | Semiconductor device with a bit line contact plug and method of fabricating the same | |
| US7858461B2 (en) | Semiconductor device and method of fabricating the same | |
| US7037774B1 (en) | Self-aligned contact structure and process for forming self-aligned contact structure | |
| US7098135B2 (en) | Semiconductor device including bit line formed using damascene technique and method of fabricating the same | |
| US20080067692A1 (en) | Semiconductor devices having contact pad protection for reduced electrical failures and methods of fabricating the same | |
| KR20090012834A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100604812B1 (ko) | 자기 정렬된 컨택 공정을 이용한 반도체 소자의 제조 방법 | |
| US20240244835A1 (en) | Semiconductor device | |
| US7268085B2 (en) | Method for fabricating semiconductor device | |
| KR100525088B1 (ko) | 이중 다마신 공정을 이용한 배선 형성 방법 | |
| KR100964271B1 (ko) | 반도체소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051214 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070517 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070522 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070822 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070827 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090324 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090423 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130501 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |