JP2003218747A - テストシステム、並びに、テストシステムの操作方法 - Google Patents
テストシステム、並びに、テストシステムの操作方法Info
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- JP2003218747A JP2003218747A JP2002285118A JP2002285118A JP2003218747A JP 2003218747 A JP2003218747 A JP 2003218747A JP 2002285118 A JP2002285118 A JP 2002285118A JP 2002285118 A JP2002285118 A JP 2002285118A JP 2003218747 A JP2003218747 A JP 2003218747A
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- H04L1/242—Testing correct operation by comparing a transmitted test signal with a locally generated replica
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
- Tests Of Electronic Circuits (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 改善された並列チャネルビット誤り率テス
タ、並びに、それを用いて通信ネットワーク等をテスト
するための方法を提供する。 【解決手段】 本発明のテストシステム（１０，２５）
は、複数の装置通信チャネルを有する装置（１１）をテ
ストするために共働動作する発生器（１２，２２）及び
解析器（１３，２１）を含む。
タ、並びに、それを用いて通信ネットワーク等をテスト
するための方法を提供する。 【解決手段】 本発明のテストシステム（１０，２５）
は、複数の装置通信チャネルを有する装置（１１）をテ
ストするために共働動作する発生器（１２，２２）及び
解析器（１３，２１）を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、高速通信チャネル
のテストに関し、より詳しくは、改善された並列チャネ
ルビット誤り率テスタ、並びに、それを用いてそのよう
なチャネルをテストするための方法に関する。また、本
発明は、並列チャネルビット誤り率テスタにおける入れ
替わりチャネルの識別及び同期化に関する。
のテストに関し、より詳しくは、改善された並列チャネ
ルビット誤り率テスタ、並びに、それを用いてそのよう
なチャネルをテストするための方法に関する。また、本
発明は、並列チャネルビット誤り率テスタにおける入れ
替わりチャネルの識別及び同期化に関する。
【０００２】
【従来の技術】並列チャネルビット誤り率テスタは、通
常複数の分離したチャネルを有する通信システムに用い
られる。このようなテスタは、多くのチャネルを同時に
テストする手段を提供し、従って通信システムをテスト
するために必要な時間を減少する。加えてこのようなテ
スタは、複数のチャネルが同時に動作しているときにだ
け存在する誤りを検出することができる。例えば、２つ
のチャネルの間の漏話の結果生じる誤りは、両方のチャ
ネルにデータが存在するときにしか現われない。並列チ
ャネルビット誤り率テスタは、典型的にテストすべきそ
れぞれのチャネルに信号を発生するパターン発生器（パ
ターン発生器）、及び受信された信号がパターン発生器
から発生された信号に整合しているかどうかを判定する
ために、通信チャネルの終点において受信された信号を
テストする解析器を含んでいる。
常複数の分離したチャネルを有する通信システムに用い
られる。このようなテスタは、多くのチャネルを同時に
テストする手段を提供し、従って通信システムをテスト
するために必要な時間を減少する。加えてこのようなテ
スタは、複数のチャネルが同時に動作しているときにだ
け存在する誤りを検出することができる。例えば、２つ
のチャネルの間の漏話の結果生じる誤りは、両方のチャ
ネルにデータが存在するときにしか現われない。並列チ
ャネルビット誤り率テスタは、典型的にテストすべきそ
れぞれのチャネルに信号を発生するパターン発生器（パ
ターン発生器）、及び受信された信号がパターン発生器
から発生された信号に整合しているかどうかを判定する
ために、通信チャネルの終点において受信された信号を
テストする解析器を含んでいる。
【０００３】並列チャネルビット誤り率テスタは、テス
タの個々のチャネルのものより高いデータ速度を有する
通信チャネルをテストするために利用してもよい。この
ことを行なうために、パターン発生器チャネルからの個
々のテスト信号は、高速チャネルに送信される高速信号
を形成するように一緒に多重化される。通信チャネルの
終点において、高速データストリームは、デマルチプレ
ックス化（逆多重化）され、かつ並列チャネルビット誤
り率テスタの誤り（エラー）解析器チャネルに供給され
る。
タの個々のチャネルのものより高いデータ速度を有する
通信チャネルをテストするために利用してもよい。この
ことを行なうために、パターン発生器チャネルからの個
々のテスト信号は、高速チャネルに送信される高速信号
を形成するように一緒に多重化される。通信チャネルの
終点において、高速データストリームは、デマルチプレ
ックス化（逆多重化）され、かつ並列チャネルビット誤
り率テスタの誤り（エラー）解析器チャネルに供給され
る。
【０００４】マルチプレクサ及びデマルチプレクサ回路
は、用途によって、器具の一部又はテスト中の装置（Ｄ
ＵＴ；Device Under Test）の一部と考えることができ
る。例えば多数の比較的低速の信号が多重化されて、高
速リンクに送信される単一高速信号を形成し、かつ、そ
れからデマルチプレックス化される通信システムは、通
信技術において良く知られている。このようなシステム
において、並列チャネルビット誤り率テスタは、これら
がテストされる通信システムの一部である場合には、マ
ルチプレクサ及びデマルチプレクサを含む必要がない。
他方において、テストされる通信システムが１つの入力
及び出力チャネルしか持たない場合には、マルチプレク
サ及びデマルチプレクサは、高速リンクをテストするた
めにテストシステムの一部として設けなければならな
い。
は、用途によって、器具の一部又はテスト中の装置（Ｄ
ＵＴ；Device Under Test）の一部と考えることができ
る。例えば多数の比較的低速の信号が多重化されて、高
速リンクに送信される単一高速信号を形成し、かつ、そ
れからデマルチプレックス化される通信システムは、通
信技術において良く知られている。このようなシステム
において、並列チャネルビット誤り率テスタは、これら
がテストされる通信システムの一部である場合には、マ
ルチプレクサ及びデマルチプレクサを含む必要がない。
他方において、テストされる通信システムが１つの入力
及び出力チャネルしか持たない場合には、マルチプレク
サ及びデマルチプレクサは、高速リンクをテストするた
めにテストシステムの一部として設けなければならな
い。
【０００５】マルチプレクサ及びデマルチプレクサを介
した並列ストリームの直列ストリームへの変換、そして
その後の並列ストリームへの変換は、送信装置のｉ番目
のチャネルにおけるパターン入力が受信機のｉ番目のチ
ャネルにおいて受信されないような、データパターンの
再構成（rearrangement）に通じることがある。このこ
とは、種々のマルチプレクサ及びデマルチプレクサの位
相が適切に同期化されていない場合に生じることがあ
る。同期化のこの欠落は、マルチプレクサが互いに同期
化されていない、デマルチプレクサが互いに同期化され
ていない、又はグループとしてのデマルチプレクサがグ
ループとしてのマルチプレクサに同期化されていないこ
との結果として生じることがある。しばしば通信リンク
を通した未知の時間遅延の結果、マルチプレクサとデマ
ルチプレクサの間の同期の欠落が生じる。これらの条件
のそれぞれの結果、データパターンの再構成を生じるこ
とがある。
した並列ストリームの直列ストリームへの変換、そして
その後の並列ストリームへの変換は、送信装置のｉ番目
のチャネルにおけるパターン入力が受信機のｉ番目のチ
ャネルにおいて受信されないような、データパターンの
再構成（rearrangement）に通じることがある。このこ
とは、種々のマルチプレクサ及びデマルチプレクサの位
相が適切に同期化されていない場合に生じることがあ
る。同期化のこの欠落は、マルチプレクサが互いに同期
化されていない、デマルチプレクサが互いに同期化され
ていない、又はグループとしてのデマルチプレクサがグ
ループとしてのマルチプレクサに同期化されていないこ
との結果として生じることがある。しばしば通信リンク
を通した未知の時間遅延の結果、マルチプレクサとデマ
ルチプレクサの間の同期の欠落が生じる。これらの条件
のそれぞれの結果、データパターンの再構成を生じるこ
とがある。
【０００６】これらのデータ再構成は、ビット誤り率テ
ストが誤り解析器（エラー解析器）によってそれぞれの
チャネルにおいて予測されるデータパターンの認識に基
づいて行なわれるので、問題を提起する。予測されたデ
ータパターンが再構成される場合には、テストは、この
再構成が識別できない限り、無効である。識別されるな
らば、適当な補償を設定することができる。
ストが誤り解析器（エラー解析器）によってそれぞれの
チャネルにおいて予測されるデータパターンの認識に基
づいて行なわれるので、問題を提起する。予測されたデ
ータパターンが再構成される場合には、テストは、この
再構成が識別できない限り、無効である。識別されるな
らば、適当な補償を設定することができる。
【０００７】基本的に再構成は、マルチプレクサ回路相
互の同期化によって、かつ／又は、デマルチプレクサ回
路相互の同期化によって、そしてその後におけるデマル
チプレクサ回路とマルチプレクサ回路の同期化によって
除去することができる。このポイントにおいて、解析器
に入るデータストリームは、時間的に互いに同期化する
ことができる。互いに同期化された（かつ同期化した位
相も有する）通信マルチプレクサは構成することができ
るが、一方、互いに同期化できかつ共通の内部位相を共
有できる通信デマルチプレクサを実現することは、ほと
んど現実的ではない。このことは、主として２つの現象
のためである。第１に、デマルチプレクサは、しばしば
ここを通るデータからデータクロックを回復する。これ
らのデマルチプレクサ回路におけるクロック回復回路
（クロック発生回路）は、ｎ個の分割回路を有してい
る。なお、ここで、ｎはデマルチプレクサのファンアウ
ト数（出力数）である。これらの回路は、典型的にマル
チプレクサに対して相対的にランダムな状態において初
期設定され、かつそれ故に一般に適切に同期化されな
い。第２に、マルチプレクサとデマルチプレクサを接続
する通信リンクを通るデータストリームの伝搬の不可避
の時間遅延の結果、マルチプレクサのデータに対して相
対的に未知の位相でデータが到着する。
互の同期化によって、かつ／又は、デマルチプレクサ回
路相互の同期化によって、そしてその後におけるデマル
チプレクサ回路とマルチプレクサ回路の同期化によって
除去することができる。このポイントにおいて、解析器
に入るデータストリームは、時間的に互いに同期化する
ことができる。互いに同期化された（かつ同期化した位
相も有する）通信マルチプレクサは構成することができ
るが、一方、互いに同期化できかつ共通の内部位相を共
有できる通信デマルチプレクサを実現することは、ほと
んど現実的ではない。このことは、主として２つの現象
のためである。第１に、デマルチプレクサは、しばしば
ここを通るデータからデータクロックを回復する。これ
らのデマルチプレクサ回路におけるクロック回復回路
（クロック発生回路）は、ｎ個の分割回路を有してい
る。なお、ここで、ｎはデマルチプレクサのファンアウ
ト数（出力数）である。これらの回路は、典型的にマル
チプレクサに対して相対的にランダムな状態において初
期設定され、かつそれ故に一般に適切に同期化されな
い。第２に、マルチプレクサとデマルチプレクサを接続
する通信リンクを通るデータストリームの伝搬の不可避
の時間遅延の結果、マルチプレクサのデータに対して相
対的に未知の位相でデータが到着する。
【０００８】
【発明が解決しようとする課題】概して、本発明の目的
は、改善された並列チャネルビット誤り率テスタ、並び
に、それを用いて通信ネットワーク等をテストするため
の方法を提供することにある。
は、改善された並列チャネルビット誤り率テスタ、並び
に、それを用いて通信ネットワーク等をテストするため
の方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明のこれらの目的及
びその他の目的は、以下に記載の本発明の詳細な説明及
び添付の図面により、当業者にとって明らかになるであ
ろう。
びその他の目的は、以下に記載の本発明の詳細な説明及
び添付の図面により、当業者にとって明らかになるであ
ろう。
【００１０】本発明は、複数の装置通信チャネルを有す
る装置をテストするように共働動作して作用する発生器
及び解析器を含むテストシステムである。装置は、複数
の入力端子及びそれらに対応する出力端子を有してお
り、各々の入力端子は、対応する１つの出力端子にデー
タをルーティング（ルート指定；routing）する。発生
器は、複数のテストパターンチャネルを含む。それぞれ
のテストパターンチャネルは、装置の入力端子に通信す
べきテストシーケンスを記憶するパターン発生器基準メ
モリと、装置の１つのチャネルにテストシーケンスを繰
返し送信する回路とを含む。解析器は、複数の解析器チ
ャネルを含む。それぞれの解析器チャネルは、チャネル
入力信号を受信する入力端子と、その解析器チャネルに
よって利用される基準パターンを記憶する解析器パター
ン基準メモリと、装置の１つの通信チャネルにおいて受
信された信号とその基準パターンを比較する比較回路と
を含む。比較回路は、基準パターンと受信された信号と
の間の不整合の程度を表わすビット誤り値を提供する。
テストシステムは、解析器及び発生器を動作させるプロ
グラムを含んでおり、このプログラムは、装置の入力チ
ャネルから装置の出力チャネルへのマッピングを提供す
る。プログラムは、（ａ）発生器及び解析器のうちの一
方に、それぞれの基準メモリがここに記憶された独自の
テストパターンを有するように、互いに排他的なマッピ
ングテストパターンのセットによってここに含まれる基
準メモリをロードさせ；（ｂ）発生器及び解析器のうち
の他方に、全てのメモリにマッピングテストパターンの
セットのうちの１つをロードさせ；（ｃ）それぞれの解
析器のチャネルに、そのチャネルに記憶された基準パタ
ーンと、そのチャネルにおいて受信されたチャネル入力
信号を比較させ；（ｄ）比較回路によって提供される１
つのビット誤り値がビット誤り閾値より小さいかどうか
を判定し、かつそうである場合には、ビット誤り値が前
記のビット誤り閾値より小さい解析器チャネルを同じマ
ッピングテストパターンを有する発生器チャネルにマッ
ピングする。テストシステムは、制御器が、全ての入力
チャネルをその対応する出力チャネルに割り当てること
ができるまで、（ａ）〜（ｄ）の操作を繰返し、マッピ
ングテストパターンの異なった１つは、（ｂ）において
メモリ内にロードされる。テストシステムは、前記のア
ルゴリズムを利用して、１つ又は複数の対応するチャネ
ルがマッピングされると、残りのチャネルをマッピング
するために、１つ又は複数のチャネルマッピングに関連
してテストされる装置に関する情報も利用することがで
きる。本発明の好ましい実施例において、解析器ではな
く発生器の基準メモリが、入力対出力チャネルマッピン
グ動作の間に、互いに排他的なマッピングテストパター
ンのセットによってロードされる。テストシステムが装
置の入力及び出力チャネルをマッピングした後に、発生
器は、制御器の基準メモリ内にかつビット誤りテストを
続行するために、ビット誤りテストパターンのセットを
ロードする。
る装置をテストするように共働動作して作用する発生器
及び解析器を含むテストシステムである。装置は、複数
の入力端子及びそれらに対応する出力端子を有してお
り、各々の入力端子は、対応する１つの出力端子にデー
タをルーティング（ルート指定；routing）する。発生
器は、複数のテストパターンチャネルを含む。それぞれ
のテストパターンチャネルは、装置の入力端子に通信す
べきテストシーケンスを記憶するパターン発生器基準メ
モリと、装置の１つのチャネルにテストシーケンスを繰
返し送信する回路とを含む。解析器は、複数の解析器チ
ャネルを含む。それぞれの解析器チャネルは、チャネル
入力信号を受信する入力端子と、その解析器チャネルに
よって利用される基準パターンを記憶する解析器パター
ン基準メモリと、装置の１つの通信チャネルにおいて受
信された信号とその基準パターンを比較する比較回路と
を含む。比較回路は、基準パターンと受信された信号と
の間の不整合の程度を表わすビット誤り値を提供する。
テストシステムは、解析器及び発生器を動作させるプロ
グラムを含んでおり、このプログラムは、装置の入力チ
ャネルから装置の出力チャネルへのマッピングを提供す
る。プログラムは、（ａ）発生器及び解析器のうちの一
方に、それぞれの基準メモリがここに記憶された独自の
テストパターンを有するように、互いに排他的なマッピ
ングテストパターンのセットによってここに含まれる基
準メモリをロードさせ；（ｂ）発生器及び解析器のうち
の他方に、全てのメモリにマッピングテストパターンの
セットのうちの１つをロードさせ；（ｃ）それぞれの解
析器のチャネルに、そのチャネルに記憶された基準パタ
ーンと、そのチャネルにおいて受信されたチャネル入力
信号を比較させ；（ｄ）比較回路によって提供される１
つのビット誤り値がビット誤り閾値より小さいかどうか
を判定し、かつそうである場合には、ビット誤り値が前
記のビット誤り閾値より小さい解析器チャネルを同じマ
ッピングテストパターンを有する発生器チャネルにマッ
ピングする。テストシステムは、制御器が、全ての入力
チャネルをその対応する出力チャネルに割り当てること
ができるまで、（ａ）〜（ｄ）の操作を繰返し、マッピ
ングテストパターンの異なった１つは、（ｂ）において
メモリ内にロードされる。テストシステムは、前記のア
ルゴリズムを利用して、１つ又は複数の対応するチャネ
ルがマッピングされると、残りのチャネルをマッピング
するために、１つ又は複数のチャネルマッピングに関連
してテストされる装置に関する情報も利用することがで
きる。本発明の好ましい実施例において、解析器ではな
く発生器の基準メモリが、入力対出力チャネルマッピン
グ動作の間に、互いに排他的なマッピングテストパター
ンのセットによってロードされる。テストシステムが装
置の入力及び出力チャネルをマッピングした後に、発生
器は、制御器の基準メモリ内にかつビット誤りテストを
続行するために、ビット誤りテストパターンのセットを
ロードする。
【００１１】
【発明の実施の形態】本発明がその利点を提供する様式
は、テスト中の装置（ＤＵＴ；被験装置）１１（以下、
ＤＵＴと記載する）に接続された並列チャネルビット誤
り率テスタ（テストシステム）１０の略図である図１を
参照することによって、一層容易に理解することができ
る。その最も簡単な形において、並列チャネルビット誤
り率テスタ１０は、ＤＵＴ１１を介して接続されたパタ
ーン発生器１２と誤り解析器１３とから成る。パターン
発生器１２は、ＤＵＴ１１の入力のために所定のパター
ンを発生する。このパターンは、パターンメモリ１２１
に記憶されている。誤り解析器１３は、受信されたデー
タをパターンメモリ１３１に記憶された既知のパターン
と比較し、かつビット誤り（ＢＥＲ；bit error）を測
定する。パターン発生器は、クロック源１５を有してお
り、このクロック源１５は、テストデータの発生をトリ
ガする。ビット誤り率テストを実行するために、誤り解
析器１３は、到来するデータストリームと同じ速度でク
ロック制御されなければならない。このことは、共通の
クロック源１５から誤り解析器１３及びパターン発生器
１２をトリガすることによって、又はデータから回復さ
れたクロックによる誤り解析器作業を有することによっ
て達成される。図１に示された実施例において、誤り解
析器１３は、同じクロックを共有するためにパターン発
生器１２に十分に近くにあるものと想定する。用途、及
びパターン発生器１２に対する誤り解析器１３の近さに
依存してその選択がなされる。解析器部分が、パターン
発生器１２から遠い場合には、図２に示すように、クロ
ック回復回路（クロック発生回路）２０が解析器２１に
含まれるが、クロック回復回路２０が既述の誤り解析器
１３内に含まれている実施例も実現することができる。
図２は、解析器２１がパターン発生器２２から遠くに配
置されている場合の並列チャネルビット誤り率テスタ２
５の略図である。図面を簡単にするために、図面からパ
ターンメモリは省略されている。クロック発生回路２０
は、通常のものであり、かつそれ故にここにおいて詳細
に説明しない。誤り解析器２１及びパターン発生器２２
は、一般に、互いの間において命令を通信するための通
信路１７を有する。
は、テスト中の装置（ＤＵＴ；被験装置）１１（以下、
ＤＵＴと記載する）に接続された並列チャネルビット誤
り率テスタ（テストシステム）１０の略図である図１を
参照することによって、一層容易に理解することができ
る。その最も簡単な形において、並列チャネルビット誤
り率テスタ１０は、ＤＵＴ１１を介して接続されたパタ
ーン発生器１２と誤り解析器１３とから成る。パターン
発生器１２は、ＤＵＴ１１の入力のために所定のパター
ンを発生する。このパターンは、パターンメモリ１２１
に記憶されている。誤り解析器１３は、受信されたデー
タをパターンメモリ１３１に記憶された既知のパターン
と比較し、かつビット誤り（ＢＥＲ；bit error）を測
定する。パターン発生器は、クロック源１５を有してお
り、このクロック源１５は、テストデータの発生をトリ
ガする。ビット誤り率テストを実行するために、誤り解
析器１３は、到来するデータストリームと同じ速度でク
ロック制御されなければならない。このことは、共通の
クロック源１５から誤り解析器１３及びパターン発生器
１２をトリガすることによって、又はデータから回復さ
れたクロックによる誤り解析器作業を有することによっ
て達成される。図１に示された実施例において、誤り解
析器１３は、同じクロックを共有するためにパターン発
生器１２に十分に近くにあるものと想定する。用途、及
びパターン発生器１２に対する誤り解析器１３の近さに
依存してその選択がなされる。解析器部分が、パターン
発生器１２から遠い場合には、図２に示すように、クロ
ック回復回路（クロック発生回路）２０が解析器２１に
含まれるが、クロック回復回路２０が既述の誤り解析器
１３内に含まれている実施例も実現することができる。
図２は、解析器２１がパターン発生器２２から遠くに配
置されている場合の並列チャネルビット誤り率テスタ２
５の略図である。図面を簡単にするために、図面からパ
ターンメモリは省略されている。クロック発生回路２０
は、通常のものであり、かつそれ故にここにおいて詳細
に説明しない。誤り解析器２１及びパターン発生器２２
は、一般に、互いの間において命令を通信するための通
信路１７を有する。
【００１２】ＤＵＴ１１に送信されるパターンは、既知
のパターンでなければならない。最も普通のタイプのパ
ターンは、疑似ランダムビットシーケンス（ＰＲＢＳ；
Pseudo Random Bit Sequences）、疑似ランダムワード
シーケンス（ＰＲＷＳ；Pseudo Random Word Sequence
s）及びメモリベースパターンである。メモリベースパ
ターンは、テストの間に順次に読み出すべきパターンで
あって、テストの前にメモリにロードされたパターンで
ある。ＰＲＢＳは、シフトレジスタと論理部の組合せか
ら発生されるシーケンスである。このようなシーケンス
のデータは、ランダムであるように見えるが、実際には
確定的である。種々のタイプのチャネルをテストするた
めに使われる既知の標準的なＰＲＢＳのファミリーが存
在する。ＰＲＢＳの主な利点は、これらシーケンスが確
定的であるが、一方これらが多分にランダムデータの同
じ統計的及びスペクトルの特性を有することにある。Ｐ
ＲＷＳは、ＰＲＢＳの並列の変形であり、ここにおいて
シーケンスは、多重の並列チャネルにわたって広がって
いるので、ＰＲＢＳのビットが、全てのチャネルにわた
って周期的なシーケンスで現われる。メモリベースパタ
ーンは、ＰＲＢＳ／ＰＲＷＳのものを含むあらゆる形を
とることができる。メモリベースパターンに対する唯一
の制限は、メモリの寸法及びアクセス可能な速度であ
る。メモリベースパターンは、データをシミュレートす
る群内の所定の場所にＰＲＢＳ／ＰＲＷＳパターンを有
するヘッダのために利用されるもののような繰返しパタ
ーンからなるパターンを構成することによって、種々の
通信プロトコルをシミュレートするために利用すること
ができる。多くの場合に、ＰＲＢＳ／ＰＲＷＳパターン
を利用するチャネルを同期化することは、特定のＰＲＢ
Ｓ／ＰＲＷＳアルゴリズムがわかれば、テストシーケン
スを独自に決定するために小さなセットのビットだけし
か必要ないので、メモリベースパターンよりも容易であ
る。
のパターンでなければならない。最も普通のタイプのパ
ターンは、疑似ランダムビットシーケンス（ＰＲＢＳ；
Pseudo Random Bit Sequences）、疑似ランダムワード
シーケンス（ＰＲＷＳ；Pseudo Random Word Sequence
s）及びメモリベースパターンである。メモリベースパ
ターンは、テストの間に順次に読み出すべきパターンで
あって、テストの前にメモリにロードされたパターンで
ある。ＰＲＢＳは、シフトレジスタと論理部の組合せか
ら発生されるシーケンスである。このようなシーケンス
のデータは、ランダムであるように見えるが、実際には
確定的である。種々のタイプのチャネルをテストするた
めに使われる既知の標準的なＰＲＢＳのファミリーが存
在する。ＰＲＢＳの主な利点は、これらシーケンスが確
定的であるが、一方これらが多分にランダムデータの同
じ統計的及びスペクトルの特性を有することにある。Ｐ
ＲＷＳは、ＰＲＢＳの並列の変形であり、ここにおいて
シーケンスは、多重の並列チャネルにわたって広がって
いるので、ＰＲＢＳのビットが、全てのチャネルにわた
って周期的なシーケンスで現われる。メモリベースパタ
ーンは、ＰＲＢＳ／ＰＲＷＳのものを含むあらゆる形を
とることができる。メモリベースパターンに対する唯一
の制限は、メモリの寸法及びアクセス可能な速度であ
る。メモリベースパターンは、データをシミュレートす
る群内の所定の場所にＰＲＢＳ／ＰＲＷＳパターンを有
するヘッダのために利用されるもののような繰返しパタ
ーンからなるパターンを構成することによって、種々の
通信プロトコルをシミュレートするために利用すること
ができる。多くの場合に、ＰＲＢＳ／ＰＲＷＳパターン
を利用するチャネルを同期化することは、特定のＰＲＢ
Ｓ／ＰＲＷＳアルゴリズムがわかれば、テストシーケン
スを独自に決定するために小さなセットのビットだけし
か必要ないので、メモリベースパターンよりも容易であ
る。
【００１３】基本的に、並列チャネルビット誤り率テス
タは、電気通信及びネットワークシステムをテストする
ために良好に適合する。これらのシステムは、しばしば
高速チャネルを介して送信される前に、１つ又は複数の
より高速のストリームに多重化される多重データストリ
ームを有する。チャネルの遠端において受信される高速
ストリームは、それからその構成要素の又は支流のスト
リームにデマルチプレックス（逆多重化）される。ここ
で、電気通信システムにおいて典型的に利用される多重
化方式のタイプを示す略図である図３及び４を参照され
たい。多重化は、図３に示すような単一レベルにおい
て、又は図４に示すような多重レベルにおいて行なうこ
とができる。図３によれば、支流データストリーム３０
は、マルチプレクサ３１に入力され、このマルチプレク
サ３０は、それぞれのデータストリームから順に１ビッ
トを選択しかつ組合せた高速データストリームを通信リ
ンク３２に出力することによって、データストリームを
組合せる。通信リンクの端末端子において、デマルチプ
レクサ３３は、高速データストリームを受取り、かつ３
４に示す出力データストリームの連続する１つにビット
をルーティング（ルート指定）する。
タは、電気通信及びネットワークシステムをテストする
ために良好に適合する。これらのシステムは、しばしば
高速チャネルを介して送信される前に、１つ又は複数の
より高速のストリームに多重化される多重データストリ
ームを有する。チャネルの遠端において受信される高速
ストリームは、それからその構成要素の又は支流のスト
リームにデマルチプレックス（逆多重化）される。ここ
で、電気通信システムにおいて典型的に利用される多重
化方式のタイプを示す略図である図３及び４を参照され
たい。多重化は、図３に示すような単一レベルにおい
て、又は図４に示すような多重レベルにおいて行なうこ
とができる。図３によれば、支流データストリーム３０
は、マルチプレクサ３１に入力され、このマルチプレク
サ３０は、それぞれのデータストリームから順に１ビッ
トを選択しかつ組合せた高速データストリームを通信リ
ンク３２に出力することによって、データストリームを
組合せる。通信リンクの端末端子において、デマルチプ
レクサ３３は、高速データストリームを受取り、かつ３
４に示す出力データストリームの連続する１つにビット
をルーティング（ルート指定）する。
【００１４】マルチプレクサ及びデマルチプレクサは、
サービスすべき次のチャネルを表示するポインタを含む
ものと考えることができる。マルチプレクサの場合、ポ
インタは、通信リンク３２に配置すべきビットの源とし
て利用すべき次のデータ入力を表示する。デマルチプレ
クサの場合、ポインタは、通信リンク３２からビットを
受信すべき次のデータ出力線の標識を表示する。それぞ
れのポインタは、１：Ｎマルチプレクサ又はデマルチプ
レクサにおいてＭのデータビットが伝送された後に、モ
ジュロＮだけ増加される。もっとも単純な場合において
は、Ｍ＝１である。ポインタが適切に同期化されていな
い場合には、デマルチプレクサチャネルから出るデータ
ストリームは、マルチプレクサに入ったデータストリー
ムに対して相対的に入れ代わってしまう。この問題は、
マルチプレクサ及びデマルチプレクサを同期化するため
に、マルチプレクサ又はデマルチプレクサにおけるポイ
ンタをリセットすることによって修正することができ
る。Ｍ＞１である場合には、カウンタの１つを、マルチ
プレクサ及びデマルチプレクサを同期化するためにリセ
ットしなければならないことに留意する。
サービスすべき次のチャネルを表示するポインタを含む
ものと考えることができる。マルチプレクサの場合、ポ
インタは、通信リンク３２に配置すべきビットの源とし
て利用すべき次のデータ入力を表示する。デマルチプレ
クサの場合、ポインタは、通信リンク３２からビットを
受信すべき次のデータ出力線の標識を表示する。それぞ
れのポインタは、１：Ｎマルチプレクサ又はデマルチプ
レクサにおいてＭのデータビットが伝送された後に、モ
ジュロＮだけ増加される。もっとも単純な場合において
は、Ｍ＝１である。ポインタが適切に同期化されていな
い場合には、デマルチプレクサチャネルから出るデータ
ストリームは、マルチプレクサに入ったデータストリー
ムに対して相対的に入れ代わってしまう。この問題は、
マルチプレクサ及びデマルチプレクサを同期化するため
に、マルチプレクサ又はデマルチプレクサにおけるポイ
ンタをリセットすることによって修正することができ
る。Ｍ＞１である場合には、カウンタの１つを、マルチ
プレクサ及びデマルチプレクサを同期化するためにリセ
ットしなければならないことに留意する。
【００１５】図４によれば、マルチプレクサ及びデマル
チプレクサは、それぞれ一層小さなマルチプレクサ及び
デマルチプレクサの縦続段階から構成することができ
る。図４に示した例において、図３に示したマルチプレ
クサ３１は、４１〜４４において示す２段階の一層小さ
なマルチプレクサによって置き換えられている。これと
同様に、デマルチプレクサ３３は、５１〜５４において
示す２段階の一層小さなデマルチプレクサによって置き
換えられている。段階付けされたマルチプレクサ及びデ
マルチプレクサにおいて、構成要素のマルチプレクサ及
びデマルチプレクサも、互いに同期化されていなければ
ならない。
チプレクサは、それぞれ一層小さなマルチプレクサ及び
デマルチプレクサの縦続段階から構成することができ
る。図４に示した例において、図３に示したマルチプレ
クサ３１は、４１〜４４において示す２段階の一層小さ
なマルチプレクサによって置き換えられている。これと
同様に、デマルチプレクサ３３は、５１〜５４において
示す２段階の一層小さなデマルチプレクサによって置き
換えられている。段階付けされたマルチプレクサ及びデ
マルチプレクサにおいて、構成要素のマルチプレクサ及
びデマルチプレクサも、互いに同期化されていなければ
ならない。
【００１６】本発明は、並列データが通信マルチプレク
サ及び通信デマルチプレクサを通過するときに起こるチ
ャネル入れ替わり（channel permutation）を識別する
アルゴリズムに基づいている。これらのチャネル入れ替
わりの識別及び補償により、本発明は、種々のマルチプ
レクサ及びデマルチプレクサの再同期化の問題を回避す
る。アルゴリズムが動作する様式は、図５を参照するこ
とによりさらに容易に理解することができる。図５は、
前記の同期の欠落の結果生じるチャネル入れ替わりを識
別するための本発明によるアルゴリズムの１つの実施例
のフローチャートである。１よりも大きいと仮定される
Ｎにより、テストすべきチャネルの番号を表わすものと
する。アルゴリズムは、ステップ６１において示すよう
に、Ｎ個の独自のビットパターンをＮ個の異なる発生器
チャネルにロードすることによってスタートする。以下
の議論において、パターンは、そのパターンに関連する
発生器によって番号を付けられ、すなわちパターンｋ
は、発生器ｋによって発生されたパターンである。
サ及び通信デマルチプレクサを通過するときに起こるチ
ャネル入れ替わり（channel permutation）を識別する
アルゴリズムに基づいている。これらのチャネル入れ替
わりの識別及び補償により、本発明は、種々のマルチプ
レクサ及びデマルチプレクサの再同期化の問題を回避す
る。アルゴリズムが動作する様式は、図５を参照するこ
とによりさらに容易に理解することができる。図５は、
前記の同期の欠落の結果生じるチャネル入れ替わりを識
別するための本発明によるアルゴリズムの１つの実施例
のフローチャートである。１よりも大きいと仮定される
Ｎにより、テストすべきチャネルの番号を表わすものと
する。アルゴリズムは、ステップ６１において示すよう
に、Ｎ個の独自のビットパターンをＮ個の異なる発生器
チャネルにロードすることによってスタートする。以下
の議論において、パターンは、そのパターンに関連する
発生器によって番号を付けられ、すなわちパターンｋ
は、発生器ｋによって発生されたパターンである。
【００１７】次に、テスタは、ステップ６２及びステッ
プ６３に示すように、１つのパターンを選択し、かつこ
のパターンをＮ個の解析器チャネルの全てにロードす
る。その後に、テスタは、ステップ６４に示すように、
発生器チャネルと全ての解析器チャネルとを同期化する
ように試みる。このことは、解析器のタイミングがビッ
ト誤り率を最小にするように調節されている状態の下
で、発生器が連続的にデータストリームを出力すること
を必要とする。この調節が手動で又は自動的に、完全に
ハードウエアにおいて行なうことができ、又はソフトウ
エアに関連して行なうことができることに留意する。こ
のステップにおいて、同じ遅延が、望ましくはそれぞれ
のチャネルに加えられ、かつ、それぞれのチャネルのビ
ット誤り率が測定される。このプロセスは、遅延の特定
の値に対して、ビット誤り率が所定の閾値σより下にあ
るチャネルが見つかるまで繰返される。かくして、この
チャネルは、同期化したと考えられる。
プ６３に示すように、１つのパターンを選択し、かつこ
のパターンをＮ個の解析器チャネルの全てにロードす
る。その後に、テスタは、ステップ６４に示すように、
発生器チャネルと全ての解析器チャネルとを同期化する
ように試みる。このことは、解析器のタイミングがビッ
ト誤り率を最小にするように調節されている状態の下
で、発生器が連続的にデータストリームを出力すること
を必要とする。この調節が手動で又は自動的に、完全に
ハードウエアにおいて行なうことができ、又はソフトウ
エアに関連して行なうことができることに留意する。こ
のステップにおいて、同じ遅延が、望ましくはそれぞれ
のチャネルに加えられ、かつ、それぞれのチャネルのビ
ット誤り率が測定される。このプロセスは、遅延の特定
の値に対して、ビット誤り率が所定の閾値σより下にあ
るチャネルが見つかるまで繰返される。かくして、この
チャネルは、同期化したと考えられる。
【００１８】Ｎ個の個々の解析器チャネルによって受信
されたＮ個の異なるパターンのうち、１つだけが、全て
の解析器にロードされるパターンに整合（マッチング）
する。従って、その整合したビットパターンを受信して
いる解析器（解析器ｊと称する）は、同期化され得る唯
一のものである。その他のチャネルにおけるビット誤り
率は、整合しないパターンのために大きいままである。
解析器ｊへの入力は、ステップ６５に示すように、発生
器ｋから到来することがわかっており、かつ、単一の入
力−出力の対が識別される。
されたＮ個の異なるパターンのうち、１つだけが、全て
の解析器にロードされるパターンに整合（マッチング）
する。従って、その整合したビットパターンを受信して
いる解析器（解析器ｊと称する）は、同期化され得る唯
一のものである。その他のチャネルにおけるビット誤り
率は、整合しないパターンのために大きいままである。
解析器ｊへの入力は、ステップ６５に示すように、発生
器ｋから到来することがわかっており、かつ、単一の入
力−出力の対が識別される。
【００１９】次に、テスタは、ステップ６６に示すよう
に、解析器チャネルの何れかが発生器チャネルに割り当
てられていないかどうか判定する。このようなチャネル
が存在する場合には、アルゴリズムは、そのチャネルを
解析器チャネルとして、ステップ６２に戻るループを形
成する。このステップは、Ｎ個の解析器チャネルの全て
が対応する発生器チャネルに割り当てられるまで繰返さ
れる。
に、解析器チャネルの何れかが発生器チャネルに割り当
てられていないかどうか判定する。このようなチャネル
が存在する場合には、アルゴリズムは、そのチャネルを
解析器チャネルとして、ステップ６２に戻るループを形
成する。このステップは、Ｎ個の解析器チャネルの全て
が対応する発生器チャネルに割り当てられるまで繰返さ
れる。
【００２０】解析器チャネルは、特殊同期パターンを含
む広い種類の同期テストパターンを利用して同期化する
ことができる。一般に、これらのパターンは、実際のテ
ストの間に利用しようとするパターンとは相違してい
る。しかしながら、実際のテストパターンデータは、こ
れらが前記の独自のパターン判定基準に整合する場合
に、利用することができる。送信されるデータがテスト
のために望ましいデータである場合には、解析器チャネ
ルを互いに整列する時間同期は、時間的に同期化された
全ての識別されたチャネルを得るために行なうことがで
き、かつ、それからテスト段階が開始できる。
む広い種類の同期テストパターンを利用して同期化する
ことができる。一般に、これらのパターンは、実際のテ
ストの間に利用しようとするパターンとは相違してい
る。しかしながら、実際のテストパターンデータは、こ
れらが前記の独自のパターン判定基準に整合する場合
に、利用することができる。送信されるデータがテスト
のために望ましいデータである場合には、解析器チャネ
ルを互いに整列する時間同期は、時間的に同期化された
全ての識別されたチャネルを得るために行なうことがで
き、かつ、それからテスト段階が開始できる。
【００２１】解析器及び発生器は、一般に、ここに説明
したアルゴリズムを実行するマイクロ制御器を有する。
以下の説明において、解析器の制御装置において動作す
るテストプログラムの部分は、“解析器制御プログラ
ム”と称し、かつ、発生器の制御装置において動作する
プログラムの部分は、“発生器制御プログラム”と称す
る。また、発生器からの入力チャネルを解析器における
入力チャネルにリンクするために利用されるテストシー
ケンスは、“同期テストパターン”と称する。また、実
際のビット誤り率の測定を実行するために使われるパタ
ーンは、ビット誤り率パターンと称する。
したアルゴリズムを実行するマイクロ制御器を有する。
以下の説明において、解析器の制御装置において動作す
るテストプログラムの部分は、“解析器制御プログラ
ム”と称し、かつ、発生器の制御装置において動作する
プログラムの部分は、“発生器制御プログラム”と称す
る。また、発生器からの入力チャネルを解析器における
入力チャネルにリンクするために利用されるテストシー
ケンスは、“同期テストパターン”と称する。また、実
際のビット誤り率の測定を実行するために使われるパタ
ーンは、ビット誤り率パターンと称する。
【００２２】ビット誤り率パターンが同期テストパター
ンとは相違している場合には、テストパターンは、実際
のビット誤り率テストを開始する前に、発生器及び解析
器の両方において切換えなければならない。この切換え
は、同期の識別（同一）部分が発生器制御プログラムに
対して完全であることを知らせる信号／メッセージを解
析器プログラムが送信したことによって達成されるのが
望ましい。このメッセージを受信した際、発生器制御プ
ログラムは、ビット誤り率パターンのロードをトリガす
る。このことを行なった際、解析器にテストの準備を命
令する解析器制御プログラムに指令を送信する。解析器
制御プログラムがこの指令を受信すると、発生器によっ
て送信される対応するビット誤り率パターンに整合する
ためにそのデータセグメントを再ロードする。その後
に、解析器は、時間的にチャネルを整列するために時間
同期を行なう。このことを行なうために、テストデータ
は、それぞれのチャネルにおけるテストデータに既知の
ポイントを定義する独自のビットシーケンスを含まなけ
ればならない。一度整列すれば、システムは、ビット誤
り率テストを行なうために準備される。
ンとは相違している場合には、テストパターンは、実際
のビット誤り率テストを開始する前に、発生器及び解析
器の両方において切換えなければならない。この切換え
は、同期の識別（同一）部分が発生器制御プログラムに
対して完全であることを知らせる信号／メッセージを解
析器プログラムが送信したことによって達成されるのが
望ましい。このメッセージを受信した際、発生器制御プ
ログラムは、ビット誤り率パターンのロードをトリガす
る。このことを行なった際、解析器にテストの準備を命
令する解析器制御プログラムに指令を送信する。解析器
制御プログラムがこの指令を受信すると、発生器によっ
て送信される対応するビット誤り率パターンに整合する
ためにそのデータセグメントを再ロードする。その後
に、解析器は、時間的にチャネルを整列するために時間
同期を行なう。このことを行なうために、テストデータ
は、それぞれのチャネルにおけるテストデータに既知の
ポイントを定義する独自のビットシーケンスを含まなけ
ればならない。一度整列すれば、システムは、ビット誤
り率テストを行なうために準備される。
【００２３】解析器がデータストリームからそのクロッ
ク信号を取得する、又は、デマルチプレクサがそのクロ
ックをデータストリームから発生する実施例において
は、発生器がデータの送信を停止すると、解析器側にお
けるクロックがドリフトすることに留意する。このドリ
フトが重要ではないか、又は、解析器がそのクロックを
データとは関係なく取得する場合には、このアルゴリズ
ムの２つの変形は、全てのチャネルが同期化され、か
つ、利用できることを解析器が検出するまで、解析器が
Ｎ個の異なったパターンによってロードされ、かつ、発
生器が一度に１つの異なったパターンによって再ロード
され続けることにおいて利用することができる。
ク信号を取得する、又は、デマルチプレクサがそのクロ
ックをデータストリームから発生する実施例において
は、発生器がデータの送信を停止すると、解析器側にお
けるクロックがドリフトすることに留意する。このドリ
フトが重要ではないか、又は、解析器がそのクロックを
データとは関係なく取得する場合には、このアルゴリズ
ムの２つの変形は、全てのチャネルが同期化され、か
つ、利用できることを解析器が検出するまで、解析器が
Ｎ個の異なったパターンによってロードされ、かつ、発
生器が一度に１つの異なったパターンによって再ロード
され続けることにおいて利用することができる。
【００２４】前記の議論から、通信システム等のための
ビット誤り率テストにおいて３つの別個のステップが存
在し、識別又はマッピングステップ，同期ステップ，及
びテストステップが存在することが明らかとなるであろ
う。同期は、全てのチャネル再構成のために修正するた
め、その対応する解析器チャネルにそれぞれの発生器チ
ャネルをリンクすることを含む。このステップは、テス
ト中のシステムとテスタの解析器又は発生器の何れかと
の間の物理的な配線を変更することによって達成するこ
とができる。リンク動作も、解析器又は発生器内におけ
る“論理配線”を変更することによって達成することが
できる。例えば、デマルチプレクサ出力から解析器部分
に読み込まれたデータは、典型的に解析器におけるディ
ジタルプロセッサに関連するメモリ内に記憶される。特
定のチャネルのためのデータは、１つ又は複数のメモリ
ポインタによって定義される位置に記憶されている。そ
れ故に、チャネルは、これらのポインタ値を変えること
によって入れ換えることができる。ここで利用する場
合、用語“書換え”は、物理的な書換え及び論理的な書
換え両方のことを指している。本発明によるテスタの一
般的に好ましい実施例が２つ存在する。
ビット誤り率テストにおいて３つの別個のステップが存
在し、識別又はマッピングステップ，同期ステップ，及
びテストステップが存在することが明らかとなるであろ
う。同期は、全てのチャネル再構成のために修正するた
め、その対応する解析器チャネルにそれぞれの発生器チ
ャネルをリンクすることを含む。このステップは、テス
ト中のシステムとテスタの解析器又は発生器の何れかと
の間の物理的な配線を変更することによって達成するこ
とができる。リンク動作も、解析器又は発生器内におけ
る“論理配線”を変更することによって達成することが
できる。例えば、デマルチプレクサ出力から解析器部分
に読み込まれたデータは、典型的に解析器におけるディ
ジタルプロセッサに関連するメモリ内に記憶される。特
定のチャネルのためのデータは、１つ又は複数のメモリ
ポインタによって定義される位置に記憶されている。そ
れ故に、チャネルは、これらのポインタ値を変えること
によって入れ換えることができる。ここで利用する場
合、用語“書換え”は、物理的な書換え及び論理的な書
換え両方のことを指している。本発明によるテスタの一
般的に好ましい実施例が２つ存在する。
【００２５】第１の実施例において、識別ステップの間
に見出された入れ替わりは、デマルチプレクサ出力端子
と解析器入力端子との間の書換えを特定するために利用
される。第２の実施例において、解析器におけるテスト
パターンは、チャネルにおいて測定される入れ替わりを
補償するために入れ替えられる。基本的にこれらの戦略
の組合せに基づく実施例も構成することができる。例え
ば、デマルチプレクサ出力端子と解析器入力端子との間
の接続の書換えによって、チャネル入れ替わりの識別を
行なうことができる。それから実際のテストのために、
解析器メモリにおいて、書換えを取り消し、かつ、テス
トパターンを入れ替える。
に見出された入れ替わりは、デマルチプレクサ出力端子
と解析器入力端子との間の書換えを特定するために利用
される。第２の実施例において、解析器におけるテスト
パターンは、チャネルにおいて測定される入れ替わりを
補償するために入れ替えられる。基本的にこれらの戦略
の組合せに基づく実施例も構成することができる。例え
ば、デマルチプレクサ出力端子と解析器入力端子との間
の接続の書換えによって、チャネル入れ替わりの識別を
行なうことができる。それから実際のテストのために、
解析器メモリにおいて、書換えを取り消し、かつ、テス
トパターンを入れ替える。
【００２６】基本的に発生器側において書換えが行なわ
れる実施例も実現することができる。しかしながら、こ
れらの動作がデータの発生の中断を必要とする場合に
は、マルチプレクサ／デマルチプレクサ回路は、データ
発生が再開するときに既知の位相を持たないことがあ
り、かつ、それ故に識別ステップにおいて得られた識別
は、もはや有効ではない。解析器の状態は、マルチプレ
クサ又はデマルチプレクサの位相に影響を及ぼさないの
で、データの発生よりもむしろデータの解析を中断する
方式が望ましい。
れる実施例も実現することができる。しかしながら、こ
れらの動作がデータの発生の中断を必要とする場合に
は、マルチプレクサ／デマルチプレクサ回路は、データ
発生が再開するときに既知の位相を持たないことがあ
り、かつ、それ故に識別ステップにおいて得られた識別
は、もはや有効ではない。解析器の状態は、マルチプレ
クサ又はデマルチプレクサの位相に影響を及ぼさないの
で、データの発生よりもむしろデータの解析を中断する
方式が望ましい。
【００２７】ビット誤りテストパターンが同期テストパ
ターンと相違している場合には、解析器は、発生器にデ
ータセットを切換える必要性を通信しなければならな
い。テストパターンの変更は、同期に干渉しないように
起こらなければならず、或いは、システムは、ビット誤
りテストパターン又はその一部を利用して再同期化しな
ければならない。同期テストパターンを利用してチャネ
ルが同期化された場合には、解析器は、ビット誤りテス
トを開始する準備ができたことを表示するメッセージを
発生器に送信する。その後に、発生器は、テストシーケ
ンスを切換え、かつ、それぞれのビット誤りテストパタ
ーンを繰返し送信するループ内に加わる。解析器は、そ
れからいつビット誤り測定を行い始めるかを判定しなけ
ればならない。このことは、テストされるネットワーク
の解析器側において、第１のビット誤りテストパターン
のスタートが生じる時点を判定することと等価である。
ターンと相違している場合には、解析器は、発生器にデ
ータセットを切換える必要性を通信しなければならな
い。テストパターンの変更は、同期に干渉しないように
起こらなければならず、或いは、システムは、ビット誤
りテストパターン又はその一部を利用して再同期化しな
ければならない。同期テストパターンを利用してチャネ
ルが同期化された場合には、解析器は、ビット誤りテス
トを開始する準備ができたことを表示するメッセージを
発生器に送信する。その後に、発生器は、テストシーケ
ンスを切換え、かつ、それぞれのビット誤りテストパタ
ーンを繰返し送信するループ内に加わる。解析器は、そ
れからいつビット誤り測定を行い始めるかを判定しなけ
ればならない。このことは、テストされるネットワーク
の解析器側において、第１のビット誤りテストパターン
のスタートが生じる時点を判定することと等価である。
【００２８】解析器が発生器の近くにあり、かつ、それ
ぞれの制御プログラムの間の通信における遅延が無視で
きる場合には、解析器及び発生器は、切換えが起こった
信号の際にある種の一致を有するだけでよい。例えば、
発生器は、解析器にとって既知の様式でビット誤りパタ
ーンのスタートに対して相対的なタイミングを有する肯
定応答信号を送信することができる。テストされるネッ
トワークを介した遅延が１つのシーケンスを送信するた
めに必要な時間より著しく短い場合には、現在のテスト
シーケンスの中央において送られかつ現在のシーケンス
の完了後にテストデータがスタートすることを表す信号
を利用することができる。解析器は、同期テストパター
ンの長さを知っているので、解析器は、適当な点におい
てパターンを切換えることができる。
ぞれの制御プログラムの間の通信における遅延が無視で
きる場合には、解析器及び発生器は、切換えが起こった
信号の際にある種の一致を有するだけでよい。例えば、
発生器は、解析器にとって既知の様式でビット誤りパタ
ーンのスタートに対して相対的なタイミングを有する肯
定応答信号を送信することができる。テストされるネッ
トワークを介した遅延が１つのシーケンスを送信するた
めに必要な時間より著しく短い場合には、現在のテスト
シーケンスの中央において送られかつ現在のシーケンス
の完了後にテストデータがスタートすることを表す信号
を利用することができる。解析器は、同期テストパター
ンの長さを知っているので、解析器は、適当な点におい
てパターンを切換えることができる。
【００２９】解析器が発生器から遠い場合には、解析器
が発生器に信号にて通知しかつ肯定の応答を受信するた
めに必要な時間は、１つのビット誤り率テストパターン
を送信するために必要な時間より可成り長いことがあ
る。この場合、解析器は、ビット誤りテストパターンの
始めに相当するその入力端子に入るデータストリームに
おけるポイントを検出しなければならない。本発明の１
つの好ましい実施例において、同期テストパターンは、
ビット誤りテストパターンと同じ長さであることを強制
される。このような実施例において、解析器は、ビット
誤りテストパターンの始めのその検索（サーチ）を、こ
の長さのシーケンスの始めに相当する時間におけるその
ポイントに限定することができる。このアプローチも、
ビット誤りテストパターンが同期テストパターンの整数
倍の長さを有する場合には、検索時間を改善することに
留意する。
が発生器に信号にて通知しかつ肯定の応答を受信するた
めに必要な時間は、１つのビット誤り率テストパターン
を送信するために必要な時間より可成り長いことがあ
る。この場合、解析器は、ビット誤りテストパターンの
始めに相当するその入力端子に入るデータストリームに
おけるポイントを検出しなければならない。本発明の１
つの好ましい実施例において、同期テストパターンは、
ビット誤りテストパターンと同じ長さであることを強制
される。このような実施例において、解析器は、ビット
誤りテストパターンの始めのその検索（サーチ）を、こ
の長さのシーケンスの始めに相当する時間におけるその
ポイントに限定することができる。このアプローチも、
ビット誤りテストパターンが同期テストパターンの整数
倍の長さを有する場合には、検索時間を改善することに
留意する。
【００３０】代替の実施例は、同期データとテストデー
タとの間の切換えの回避を含む。このことを行なうため
に、独自の同期ビットをテストデータ内に埋め込まなけ
ればならない。このことは、既存の並列チャネルビット
誤り率テスタシステムのある種の特徴を利用して達成す
ることができる。このようなシステムは、チャネルにお
けるタイミングを同期化するために利用されるシーケン
スがメモリ内の特定の位置に記憶されたシーケンスから
成るようなメモリ装置を利用する。同期シーケンスは、
典型的に実際のテストシーケンスの僅かな部分である。
例えば始めの４８ビットは、時間同期テストパターンの
ためにＡｇｉｌｅｎｔ８１２５０テスタに指定されてい
る。このテスタにおいて、ビット誤りテストパターン
は、典型的に３０００ビットのオーダ又はそれ以上のも
のである。例えば電気通信装置販売者にとって望ましい
共通のテストフレームは、ＳＯＮＥＴフレームである。
現われたＯＣ−７６８規格に対するＳＯＮＥＴフレーム
は、４００万より多くのビットを含む。さらにテストシ
ーケンスは、このようなフレームの複数のコピーを含む
ことがある。解析器は、対応するチャネルが接続されて
いるものと想定して、解析器及び発生器のチャネルを同
期化するために、４８ビットを利用する。それ故に、本
発明による並列チャネルビット誤り率テスタは、チャネ
ル識別を実行する制御コードを挿入し、かつ、通常この
テスタにおいて実行される同期及びテスト段階の切換え
の前に書換えることによって、このようなテスタにおい
て実現することができる。
タとの間の切換えの回避を含む。このことを行なうため
に、独自の同期ビットをテストデータ内に埋め込まなけ
ればならない。このことは、既存の並列チャネルビット
誤り率テスタシステムのある種の特徴を利用して達成す
ることができる。このようなシステムは、チャネルにお
けるタイミングを同期化するために利用されるシーケン
スがメモリ内の特定の位置に記憶されたシーケンスから
成るようなメモリ装置を利用する。同期シーケンスは、
典型的に実際のテストシーケンスの僅かな部分である。
例えば始めの４８ビットは、時間同期テストパターンの
ためにＡｇｉｌｅｎｔ８１２５０テスタに指定されてい
る。このテスタにおいて、ビット誤りテストパターン
は、典型的に３０００ビットのオーダ又はそれ以上のも
のである。例えば電気通信装置販売者にとって望ましい
共通のテストフレームは、ＳＯＮＥＴフレームである。
現われたＯＣ−７６８規格に対するＳＯＮＥＴフレーム
は、４００万より多くのビットを含む。さらにテストシ
ーケンスは、このようなフレームの複数のコピーを含む
ことがある。解析器は、対応するチャネルが接続されて
いるものと想定して、解析器及び発生器のチャネルを同
期化するために、４８ビットを利用する。それ故に、本
発明による並列チャネルビット誤り率テスタは、チャネ
ル識別を実行する制御コードを挿入し、かつ、通常この
テスタにおいて実行される同期及びテスト段階の切換え
の前に書換えることによって、このようなテスタにおい
て実現することができる。
【００３１】固定の少数の同期ビットは、このようなシ
ステムにおける本発明の実現に対して２つの問題を提出
する。第１に、残りのテストパターンは、デマルチプレ
クサ及び解析器におけるクロックの同期を維持するパタ
ーンによって満たさなければならない。このことを行な
うため、パターンは、「１」及び「０」の長い連続を含
まなければならない。このような連続の最大の長さは、
テストされる特定の装置又はネットワークに依存してい
る。このような発行を避けるために、データブロック
は、大雑把に平衡した数の「１」及び「０」を有するよ
うにし、かつ「１」又は「０」の何れかの継続長さを制
限するようにする。このことは、ユーザデータにおける
要求を介して又は継続長さ制限コーディング（ＲＬＬ）
のある種の形又はデータのスクランブルを利用すること
によって達成することができる。ＰＲＢＳシーケンスに
よるそのＸＯＲ論理結合によるデータのスクランブルの
結果、データ及びスクランブルビットが同一である病的
な場合を除いて、殆ど常に制限された継続の「１」と
「０」を生じることに留意する。この場合、スクランブ
ルされたシーケンスは、全て「０」に変質する。
ステムにおける本発明の実現に対して２つの問題を提出
する。第１に、残りのテストパターンは、デマルチプレ
クサ及び解析器におけるクロックの同期を維持するパタ
ーンによって満たさなければならない。このことを行な
うため、パターンは、「１」及び「０」の長い連続を含
まなければならない。このような連続の最大の長さは、
テストされる特定の装置又はネットワークに依存してい
る。このような発行を避けるために、データブロック
は、大雑把に平衡した数の「１」及び「０」を有するよ
うにし、かつ「１」又は「０」の何れかの継続長さを制
限するようにする。このことは、ユーザデータにおける
要求を介して又は継続長さ制限コーディング（ＲＬＬ）
のある種の形又はデータのスクランブルを利用すること
によって達成することができる。ＰＲＢＳシーケンスに
よるそのＸＯＲ論理結合によるデータのスクランブルの
結果、データ及びスクランブルビットが同一である病的
な場合を除いて、殆ど常に制限された継続の「１」と
「０」を生じることに留意する。この場合、スクランブ
ルされたシーケンスは、全て「０」に変質する。
【００３２】第２の問題は、テスト段階がＳＯＮＥＴ又
はＳＤＨのような特定の電気通信フォーマットをシミュ
レートするデータを利用するテストに関する。これらの
フォーマットは、典型的に特定のフォーマットによって
特定されるそれぞれの群内にヘッダ情報を有し、かつ、
それ故にテストデータのために利用できない。これらの
フォーマットは、伝送されるデータのためにデータ群内
に特定の位置を提供する。このような群を運ぶように構
成された通信システムをテストする場合には、テストシ
ーケンスは、典型的にデータ伝送のために設けられた位
置にテストデータを有するこれらのヘッダを含む。ヘッ
ダは、実際にはビット誤りテストの間に必要ないが、ヘ
ッダが含まれているので、テストデータは、このような
群内において送信される実際のデータと同じ周波数スペ
クトルを有する。多くの場合に、ヘッダデータは、時間
同期テストパターンのために指定されたテストデータメ
モリの領域に重なる。ヘッダデータは固定されており、
かつフォーマット特定情報を含まなければならないの
で、同期テストパターンとして便利に利用することはで
きない。本発明の有利な実施例において、この問題は、
ヘッダ情報がこの時に同期のために使われないメモリの
部分に配置されるように、データ郡を循環シフトするこ
とによって、このようなテスタにおいて回避される。独
自のシーケンスを有する群の部分は、この時、同期のた
めに指定されたメモリの部分に配置することができる。
群のあらゆる循環シフトは、群の周波数スペクトルを保
存するので、シフトされた群は、本発明の同期方式が、
問題の通信フォーマットをシミュレートしながら、この
ような既存のテスト装置において継続することを可能に
する。
はＳＤＨのような特定の電気通信フォーマットをシミュ
レートするデータを利用するテストに関する。これらの
フォーマットは、典型的に特定のフォーマットによって
特定されるそれぞれの群内にヘッダ情報を有し、かつ、
それ故にテストデータのために利用できない。これらの
フォーマットは、伝送されるデータのためにデータ群内
に特定の位置を提供する。このような群を運ぶように構
成された通信システムをテストする場合には、テストシ
ーケンスは、典型的にデータ伝送のために設けられた位
置にテストデータを有するこれらのヘッダを含む。ヘッ
ダは、実際にはビット誤りテストの間に必要ないが、ヘ
ッダが含まれているので、テストデータは、このような
群内において送信される実際のデータと同じ周波数スペ
クトルを有する。多くの場合に、ヘッダデータは、時間
同期テストパターンのために指定されたテストデータメ
モリの領域に重なる。ヘッダデータは固定されており、
かつフォーマット特定情報を含まなければならないの
で、同期テストパターンとして便利に利用することはで
きない。本発明の有利な実施例において、この問題は、
ヘッダ情報がこの時に同期のために使われないメモリの
部分に配置されるように、データ郡を循環シフトするこ
とによって、このようなテスタにおいて回避される。独
自のシーケンスを有する群の部分は、この時、同期のた
めに指定されたメモリの部分に配置することができる。
群のあらゆる循環シフトは、群の周波数スペクトルを保
存するので、シフトされた群は、本発明の同期方式が、
問題の通信フォーマットをシミュレートしながら、この
ような既存のテスト装置において継続することを可能に
する。
【００３３】第３の実施例は、分離した同期及びテスト
ブロックを利用する。同期ブロックは、前記のように構
成される。しかしながら、テストブロックも、チャネル
接続が識別されると、タイミング同期を得るために、テ
ストブロックに利用される同期ビット含んでいる。チャ
ネルは既に識別されているので、同期ビットは、所定の
チャネルに対して独自である必要はない。このことは、
識別ブロックがテストブロックと同じサイズでなければ
ならないという要求を緩和し、かつチャネルＩＤを確認
するために利用されるテストブロックの寸法を減少する
ことができる。このことは、チャネルＩＤのために要す
る時間を減少する。タイミング同期は、依然としてテス
トデータブロックにおいて行なわなければならない。
ブロックを利用する。同期ブロックは、前記のように構
成される。しかしながら、テストブロックも、チャネル
接続が識別されると、タイミング同期を得るために、テ
ストブロックに利用される同期ビット含んでいる。チャ
ネルは既に識別されているので、同期ビットは、所定の
チャネルに対して独自である必要はない。このことは、
識別ブロックがテストブロックと同じサイズでなければ
ならないという要求を緩和し、かつチャネルＩＤを確認
するために利用されるテストブロックの寸法を減少する
ことができる。このことは、チャネルＩＤのために要す
る時間を減少する。タイミング同期は、依然としてテス
トデータブロックにおいて行なわなければならない。
【００３４】本発明の前記の実施例は、前の検索におい
て見つけられた何らかの整合を引用することなく、それ
ぞれの発生器出力チャネルと解析器入力チャネルとの間
の対応を判定するチャネル整合アルゴリズムを利用す
る。マルチプレクサとデマルチプレクサの構造がわかっ
ていれば、前に判定された整合を利用して、残りの整合
を見つける作業を削減することができる。テストされる
ネットワークが、１段のマルチプレクサ及び１段のデマ
ルチプレクサを含む単純な場合を考慮されたい。マルチ
プレクサ及びデマルチプレクサにおけるポインタが、そ
れぞれのビットが送信され又は受信された後に、それぞ
れモジュロＭだけ増加することも想定されたい。ここに
おいてＭは、入力及び出力チャネルの数である。マルチ
プレクサ及びデマルチプレクサにおけるポインタの値の
間の関係がわかれば、入力対出力ポートのマッピング
は、それ以上の検索なしに計算することができる。この
場合、関係は、Ｍとは独立に、解析器においてマッピン
グされた入力及び出力ポートの第１の対から判定するこ
とができる。それ故に、Ｍ−１ステップの検索は、チャ
ネルの第１の整合した対の発見及び残りの場合の計算に
かえることができる。
て見つけられた何らかの整合を引用することなく、それ
ぞれの発生器出力チャネルと解析器入力チャネルとの間
の対応を判定するチャネル整合アルゴリズムを利用す
る。マルチプレクサとデマルチプレクサの構造がわかっ
ていれば、前に判定された整合を利用して、残りの整合
を見つける作業を削減することができる。テストされる
ネットワークが、１段のマルチプレクサ及び１段のデマ
ルチプレクサを含む単純な場合を考慮されたい。マルチ
プレクサ及びデマルチプレクサにおけるポインタが、そ
れぞれのビットが送信され又は受信された後に、それぞ
れモジュロＭだけ増加することも想定されたい。ここに
おいてＭは、入力及び出力チャネルの数である。マルチ
プレクサ及びデマルチプレクサにおけるポインタの値の
間の関係がわかれば、入力対出力ポートのマッピング
は、それ以上の検索なしに計算することができる。この
場合、関係は、Ｍとは独立に、解析器においてマッピン
グされた入力及び出力ポートの第１の対から判定するこ
とができる。それ故に、Ｍ−１ステップの検索は、チャ
ネルの第１の整合した対の発見及び残りの場合の計算に
かえることができる。
【００３５】さらに複雑なネットワークにおいて、入力
−出力の対の追加的な対は、ネットワークの知識から残
りのものが計算できる前に、判定しなければならない。
しかしながら、検索によって判定しなければならない対
の合計の数は、マルチプレクサ及びデマルチプレクサの
構造がわかっていれば、依然として著しく減少すること
ができる。
−出力の対の追加的な対は、ネットワークの知識から残
りのものが計算できる前に、判定しなければならない。
しかしながら、検索によって判定しなければならない対
の合計の数は、マルチプレクサ及びデマルチプレクサの
構造がわかっていれば、依然として著しく減少すること
ができる。
【００３６】以上を要約すると、次の通りである。すな
わち、テストシステム（１０，２５）は、複数の装置通
信チャネルを有する装置（１１）をテストするために共
働動作する発生器（１２，２２）及び解析器（１３，２
１）を含む。装置（１１）は、複数の入力端子及びこれ
らに対応する出力端子を有し、各入力端子は、前記出力
端子の対応する１つの端子に接続される。入力端子と出
力端子との間の対応は、装置（１１）がオフ状態又はオ
ン状態に切換えられた場合に、或いは、装置（１１）が
前記入力端子から前記出力端子へデータを能動的に送信
していない場合に、変更し得る。マッピングテストパタ
ーンを利用してビット誤り率テストを行なう前に、テス
トシステム（１０，２５）は、装置（１１）の入力端子
と出力端子との間のマッピングを決定（判定）する。そ
の後に、このテストシステム（１０，２５）は、装置
（１１）において入力チャネルと出力チャネルとの間の
対応が損なわれるようなドリフトが生じせしめられるこ
となく、ビット誤り率テストパターンを切換えることが
できる。
わち、テストシステム（１０，２５）は、複数の装置通
信チャネルを有する装置（１１）をテストするために共
働動作する発生器（１２，２２）及び解析器（１３，２
１）を含む。装置（１１）は、複数の入力端子及びこれ
らに対応する出力端子を有し、各入力端子は、前記出力
端子の対応する１つの端子に接続される。入力端子と出
力端子との間の対応は、装置（１１）がオフ状態又はオ
ン状態に切換えられた場合に、或いは、装置（１１）が
前記入力端子から前記出力端子へデータを能動的に送信
していない場合に、変更し得る。マッピングテストパタ
ーンを利用してビット誤り率テストを行なう前に、テス
トシステム（１０，２５）は、装置（１１）の入力端子
と出力端子との間のマッピングを決定（判定）する。そ
の後に、このテストシステム（１０，２５）は、装置
（１１）において入力チャネルと出力チャネルとの間の
対応が損なわれるようなドリフトが生じせしめられるこ
となく、ビット誤り率テストパターンを切換えることが
できる。
【００３７】前記の説明及び添付の図面によれば、当業
者にとって本発明の種々の変形は明らかであろう。従っ
て、本発明は、特許請求の範囲の権利範囲だけによって
制限されるものである。
者にとって本発明の種々の変形は明らかであろう。従っ
て、本発明は、特許請求の範囲の権利範囲だけによって
制限されるものである。
【図１】テスト中の装置に接続された並列チャネルビッ
ト誤り率テスタの略図である。
ト誤り率テスタの略図である。
【図２】解析器がパターン発生器から遠い場合の並列チ
ャネルビット誤り率テスタの略図である。
ャネルビット誤り率テスタの略図である。
【図３】電気通信システムにおいて典型的に利用される
多重化方式のタイプを示す略図である。
多重化方式のタイプを示す略図である。
【図４】電気通信システムにおいて典型的に利用される
多重化方式のタイプを示す略図である。
多重化方式のタイプを示す略図である。
【図５】同期性の欠落の結果生じるチャネル入れ替わり
を識別するための本発明によるアルゴリズムの１つの実
施例のフローチャートである。
を識別するための本発明によるアルゴリズムの１つの実
施例のフローチャートである。
１０，２５ 並列チャネルビット誤り率テスタ（テスト
システム） １１ テスト中の装置 １２，２２ パターン発生器 １３，２１ 誤り解析器 １５ クロック源 ２０ クロック回復回路 ３１ マルチプレクサ ３３ デマルチプレクサ １２１ パターンメモリ １３１ パターンメモリ
システム） １１ テスト中の装置 １２，２２ パターン発生器 １３，２１ 誤り解析器 １５ クロック源 ２０ クロック回復回路 ３１ マルチプレクサ ３３ デマルチプレクサ １２１ パターンメモリ １３１ パターンメモリ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ダニエル・ワイ・アブラモヴィッチ
アメリカ合衆国カリフォルニア州94306,
パロ・アルト，キプリング・ストリート
3372
(72)発明者 マイケル・ジェイ・ヴァインシュタイン
アメリカ合衆国カリフォルニア州94024,
ロス・アルトス，ファーンダン・アベニュ
ー 2025
(72)発明者 ハインツ・アール・プリッチュカ
ドイツ連邦共和国ハレンベルグ，アルツェ
ンタール・シュトラーセ 22
Ｆターム(参考） 2G132 AA00 AB01 AC03 AD06 AE14
AE23 AG02 AG08 AL00
5K014 AA01 GA02 GA03 HA10
5K028 AA01 AA14 MM14 PP02 PP12
PP22 QQ02 RR04 SS24
5K042 AA01 BA07 CA05 CA15 DA01
DA27 EA02 EA06 FA15 GA02
JA02 MA03
Claims (23)
- 【請求項１】 複数の装置通信チャネルを有し、かつ、
前記通信チャネルのそれぞれの入力端子を前記通信チャ
ネルの１つの出力端子に接続する装置をテストするため
に共働動作する発生器及び解析器を含むテストシステム
であって、 前記発生器が、複数の発生器チャネルを有し、それぞれ
のテストパターンチャネルが、前記装置の入力端子に通
信すべきテストシーケンスを記憶するための発生器パタ
ーン基準メモリと、前記装置の前記通信チャネルの１つ
に前記テストシーケンスを繰返し送信する回路とを含
み、 前記解析器が、複数の解析器チャネルを有し、それぞれ
の解析器チャネルが、チャネル入力信号を受信する入力
端子と、その解析器チャネルによって利用される基準パ
ターンを記憶するための解析器パターン基準メモリと、
前記装置の前記通信チャネルの１つにおいて受信された
信号とその基準パターンとを比較する比較回路を含み、
前記比較回路が、前記基準パターンと前記受信された信
号との間の不整合の程度を表わすビット誤り値を提供
し、かつ前記テストシステムが、前記解析器及び前記発
生器を動作させるプログラムをさらに含み、前記プログ
ラムが、 （ａ） 前記発生器及び前記解析器のうちの一方に、そ
れぞれの基準メモリがここに記憶された独自のテストパ
ターンを有するように、互いに排他的なマッピングテス
トパターンのセットによって、ここに含まれた前記基準
メモリをロードさせ、 （ｂ） 前記発生器及び前記解析器のうちの他方に、前
記全てのメモリにマッピングテストパターンの前記セッ
トのうちの１つをロードさせ、 （ｃ） それぞれの解析器チャネルに、そのチャネルに
記憶された前記基準パターンと、そのチャネルにおいて
受信された前記チャネル入力信号とを比較させ、 （ｄ） 前記比較回路によって提供される前記１つのビ
ット誤り値がビット誤り閾値より小さいかどうかを判定
し、かつ、そうである場合には、前記ビット誤り値が前
記ビット誤り閾値より小さい前記解析器チャネルを同じ
マッピングテストパターンを有する前記発生器チャネル
にマッピングすること、を特徴とするテストシステム。 - 【請求項２】 前記プログラムのステップ（ａ）〜
（ｄ）が繰返され、前記マッピングテストパターンの異
なった１つが、前記ステップ（ｂ）において前記メモリ
内にロードされることを特徴とする請求項１に記載のテ
ストシステム。 - 【請求項３】 前記発生器の前記基準メモリが、互いに
排他的なマッピングテストパターンの前記セットによっ
てロードされる前記基準メモリであることを特徴とする
請求項１に記載のテストシステム。 - 【請求項４】 前記比較回路が、時間的にシフトされた
前記受信された信号と前記基準パターンとを比較するこ
とを特徴とする請求項１に記載のテストシステム。 - 【請求項５】 それぞれのマッピングテストパターン
が、前記マッピングテストパターンに対して独自の第１
のシーケンスと、前記マッピングテストパターンの全て
によって共有される第２のシーケンスとを含み、前記第
２のシーケンスは、テストされる前記装置が前記テスト
システムに同期されたままであるように、選択されるこ
とを特徴とする請求項１に記載のテストシステム。 - 【請求項６】 前記第２のシーケンスが、交互の「１」
及び「０」を含むことを特徴とする請求項５に記載のテ
ストシステム。 - 【請求項７】 前記解析器が、前記受信された信号から
クロック信号を発生するクロック発生回路をさらに含
み、前記クロック信号が、前記比較回路によって利用さ
れることを特徴とする請求項１に記載のテストシステ
ム。 - 【請求項８】 前記解析器又は前記発生器が、テストさ
れる前記装置の少なくとも１つの構造要素を定義する情
報を含み、かつ、前記プログラムが、その情報及び前に
マッピングされた発生器チャネル及び解析器チャネルの
１つの対に関する情報を利用して、１つの解析器チャネ
ルに１つの発生器チャネルをマッピングすることを特徴
とする請求項７に記載のテストシステム。 - 【請求項９】 前記プログラムがそれぞれの発生器チャ
ネルを対応する解析器チャネルにマッピングした後に、
前記プログラムが、前記発生器に、前記発生器における
前記基準メモリ内にビット誤りテストパターンのセット
をロードさせることを特徴とする、請求項１に記載のテ
ストシステム。 - 【請求項１０】 前記ビット誤りテストパターンが、前
記マッピングテストパターンと同じ長さを有することを
特徴とする請求項９に記載のテストシステム。 - 【請求項１１】 前記発生器が前記ビット誤りテストパ
ターンをロードしたことを表わす信号に応答して、前記
解析器が、前記解析器チャネルにおける前記基準メモリ
内に前記ビット誤りテストパターンをロードすることを
特徴とする請求項１０に記載のテストシステム。 - 【請求項１２】 前記発生器が前記ビット誤りテストパ
ターンを送信したときに、前記プログラムが、前記解析
器に、ビット誤り値を測定させ、前記解析器が、前記解
析器チャネルと前記発生器チャネルとの間の対応を判定
するために前記マッピングを利用することを特徴とする
請求項９に記載のテストシステム。 - 【請求項１３】 前記ビット誤りテストパターンが、Ｓ
ＯＮＥＴフレームに従うことを特徴とする請求項９に記
載のテストシステム。 - 【請求項１４】 前記ビット誤りテストパターンが、Ｓ
ＤＨフレームに従うことを特徴とする請求項９に記載の
テストシステム。 - 【請求項１５】 複数の装置通信チャネルを有し、か
つ、前記通信チャネルのそれぞれの入力端子を前記通信
チャネルの１つの出力端子に接続する装置をテストする
ために共働動作する発生器及び解析器を含み、 前記発生器が、複数の発生器チャネルを有し、それぞれ
のテストパターンチャネルが、前記装置の入力端子に通
信すべきテストシーケンスを記憶するための発生器パタ
ーン基準メモリと、前記装置の前記通信チャネルの１つ
に前記テストシーケンスを繰返し送信する回路とを含
み、 前記解析器が、複数の解析器チャネルを有し、それぞれ
の解析器チャネルが、チャネル入力信号を受信する入力
端子と、その解析器チャネルによって利用される基準パ
ターンを記憶するための解析器パターン基準メモリと、
前記装置の前記通信チャネルの１つにおいて受信された
信号とその基準パターンとを比較する比較回路を含み、
前記比較回路が、前記基準パターンと前記受信された信
号との間の不整合の程度を表わすビット誤り値を提供す
るように構成して成るテストシステムを操作するための
方法であって、 （ａ） 前記発生器及び前記解析器のうちの一方に、そ
れぞれの基準メモリがここに記憶された独自のテストパ
ターンを有するように、互いに排他的なマッピングテス
トパターンのセットによって、ここに含まれた前記基準
メモリをロードさせるステップと、 （ｂ） 前記発生器及び前記解析器のうちの他方に、前
記全てのメモリにマッピングテストパターンの前記セッ
トのうちの１つをロードさせるステップと、 （ｃ） それぞれの解析器チャネルに、そのチャネルに
記憶された前記基準パターンと、そのチャネルにおいて
受信された前記チャネル入力信号とを比較させるステッ
プと、 （ｄ） 前記比較回路によって提供される前記１つのビ
ット誤り値がビット誤り閾値より小さいかどうかを判定
し、かつ、そうである場合には、前記ビット誤り値が前
記ビット誤り閾値より小さい前記解析器チャネルを同じ
マッピングテストパターンを有する前記発生器チャネル
にマッピングするステップと、を含むことを特徴とする
方法。 - 【請求項１６】 前記ステップ（ａ）〜（ｄ）を繰り返
すステップをさらに含み、前記マッピングテストパター
ンの異なった１つが、前記ステップ（ｂ）において前記
メモリ内にロードされることを特徴とする請求項１５に
記載の方法。 - 【請求項１７】 前記比較回路が、時間的にシフトされ
た前記受信された信号と前記基準パターンを比較するこ
とを特徴とする請求項１５に記載の方法。 - 【請求項１８】 それぞれのマッピングテストパターン
が、前記マッピングテストパターンに対して独自の第１
のシーケンスと、前記マッピングテストパターンの全て
によって共有される第２のシーケンスとを含み、テスト
される前記装置が、前記テストシステムに同期されたま
まであるように、前記第２のシーケンスが選択されるこ
とを特徴とする請求項１５に記載の方法。 - 【請求項１９】 前記テストシステムが、テストされる
前記装置の少なくとも１つの構造要素を定義する情報を
含み、かつ、前記テストシステムが、その情報及び前に
マッピングされた発生器チャネル及び解析器チャネルの
１つの対に関する情報を利用して、１つの解析器チャネ
ルに１つの発生器チャネルをマッピングすることを特徴
とする請求項１５に記載の方法。 - 【請求項２０】 それぞれの発生器チャネルを対応する
解析器チャネルにマッピングした後に、前記発生器に、
前記発生器における前記基準メモリ内にビット誤りテス
トパターンのセットをロードさせるステップをさらに含
むことを特徴とする請求項１５に記載の方法。 - 【請求項２１】 前記ビット誤りテストパターンが、前
記マッピングテストパターンと同じ長さを有することを
特徴とする請求項２０に記載の方法。 - 【請求項２２】 前記ビット誤りパターンが、ＳＯＮＥ
Ｔフレームに対応することを特徴とする請求項２０に記
載の方法。 - 【請求項２３】 前記ビット誤りパターンが、ＳＤＨフ
レームに対応することを特徴とする請求項２０に記載の
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/967780 | 2001-09-28 | ||
| US09/967,780 US6961317B2 (en) | 2001-09-28 | 2001-09-28 | Identifying and synchronizing permuted channels in a parallel channel bit error rate tester |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003218747A true JP2003218747A (ja) | 2003-07-31 |
| JP2003218747A5 JP2003218747A5 (ja) | 2005-11-04 |
Family
ID=25513310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002285118A Pending JP2003218747A (ja) | 2001-09-28 | 2002-09-30 | テストシステム、並びに、テストシステムの操作方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6961317B2 (ja) |
| EP (1) | EP1298830B1 (ja) |
| JP (1) | JP2003218747A (ja) |
| DE (1) | DE60203862T2 (ja) |
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