JP2003124743A - 電圧制御発振回路 - Google Patents
電圧制御発振回路Info
- Publication number
- JP2003124743A JP2003124743A JP2001317936A JP2001317936A JP2003124743A JP 2003124743 A JP2003124743 A JP 2003124743A JP 2001317936 A JP2001317936 A JP 2001317936A JP 2001317936 A JP2001317936 A JP 2001317936A JP 2003124743 A JP2003124743 A JP 2003124743A
- Authority
- JP
- Japan
- Prior art keywords
- pair
- lower electrode
- fixed
- inductor
- capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1228—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device the amplifier comprising one or more field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1206—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification
- H03B5/1212—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification the amplifier comprising a pair of transistors, wherein an output terminal of each being connected to an input terminal of the other, e.g. a cross coupled pair
- H03B5/1215—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification the amplifier comprising a pair of transistors, wherein an output terminal of each being connected to an input terminal of the other, e.g. a cross coupled pair the current source or degeneration circuit being in common to both transistors of the pair, e.g. a cross-coupled long-tailed pair
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1237—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator
- H03B5/124—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance
- H03B5/1246—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance the means comprising transistors used to provide a variable capacitance
- H03B5/1253—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance the means comprising transistors used to provide a variable capacitance the transistors being field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1237—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator
- H03B5/1293—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator having means for achieving a desired tuning characteristic, e.g. linearising the frequency characteristic across the tuning voltage range
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B2201/00—Aspects of oscillators relating to varying the frequency of the oscillations
- H03B2201/02—Varying the frequency of the oscillations by electronic means
- H03B2201/0208—Varying the frequency of the oscillations by electronic means the means being an element with a variable capacitance, e.g. capacitance diode
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【課題】 発振周波数、周波数感度、及びＱ値をそれぞ
れ所望の値に独立して設定できる電圧制御発振回路を提
供する。 【解決手段】 印加される電圧に応じて容量値が変化す
る可変容量１４と該可変容量に並列に接続されるインダ
クタ１３とからなる共振回路を有する電圧制御発振回路
において、一定の容量値を有する固定容量１５を該可変
容量に並列に接続する。固定容量は例えば、絶縁体を挟
んで対向する金属製の上部電極及び下部電極から構成す
ることができる。この場合、例えば、下部電極を第１の
配線層に形成し、上部電極を第２の配線層に形成し、イ
ンダクタと可変容量とを並列接続する一対の結線を第３
の配線層に形成し、上部電極及び下部電極を前記一対の
結線にそれぞれスルーホールを介して接続する。
れ所望の値に独立して設定できる電圧制御発振回路を提
供する。 【解決手段】 印加される電圧に応じて容量値が変化す
る可変容量１４と該可変容量に並列に接続されるインダ
クタ１３とからなる共振回路を有する電圧制御発振回路
において、一定の容量値を有する固定容量１５を該可変
容量に並列に接続する。固定容量は例えば、絶縁体を挟
んで対向する金属製の上部電極及び下部電極から構成す
ることができる。この場合、例えば、下部電極を第１の
配線層に形成し、上部電極を第２の配線層に形成し、イ
ンダクタと可変容量とを並列接続する一対の結線を第３
の配線層に形成し、上部電極及び下部電極を前記一対の
結線にそれぞれスルーホールを介して接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＲＦ−ＣＭＯＳ高
周波電圧制御発振回路等の半導体集積回路として形成さ
れる電圧制御発振回路に関する。
周波電圧制御発振回路等の半導体集積回路として形成さ
れる電圧制御発振回路に関する。
【０００２】
【従来の技術】ＲＦ−ＣＭＯＳ高周波電圧制御発振回路
の一例を図１３に示す。この発振回路は、"A 1.8 GHz L
ow-Phase-Noise CMOS VCO Using Optimized Hollow Spi
ral Inductors", J. Craninckx and M. S. J. Steyaer
t, IEEE J. Solid-State Circuits Vol. 32, No. 5 (19
97) に開示されているものである。この発振回路は、１
つのインダクタ、一対の可変容量、１対の負性抵抗を構
成する１対のＭＯＳトランジスタ（Ｍ１，Ｍ２）、定電
流源を構成する一対のＭＯＳトランジスタ（Ｍ３，Ｍ
４）等を含む。
の一例を図１３に示す。この発振回路は、"A 1.8 GHz L
ow-Phase-Noise CMOS VCO Using Optimized Hollow Spi
ral Inductors", J. Craninckx and M. S. J. Steyaer
t, IEEE J. Solid-State Circuits Vol. 32, No. 5 (19
97) に開示されているものである。この発振回路は、１
つのインダクタ、一対の可変容量、１対の負性抵抗を構
成する１対のＭＯＳトランジスタ（Ｍ１，Ｍ２）、定電
流源を構成する一対のＭＯＳトランジスタ（Ｍ３，Ｍ
４）等を含む。
【０００３】可変容量は、対向する一対のｐｎ接合ダイ
オードあるいは一対のＭＯＳ容量から形成され、該可変
容量に印加する電圧を変えることによりその容量値を制
御することができる。インダクタのインダクタンスを
Ｌ、可変容量の容量値をＣとするとき、発振周波数ｆ
は、ｆ＝１／（２π√ＬＣ）で表される。容量に印加す
る電圧がΔＶ変化したときの容量値の変化をΔＣとする
と、それらの比ΔＣ／ΔＶは素子の種類（例えばｐｎ接
合ダイオードやＭＯＳ容量）により定まり、そのときの
発振周波数の変化Δｆは、第１近似の範囲ではΔｆ＝−
ｆ／２Ｃ×ΔＣで表すことができる。発振周波数の変化
Δｆと可変容量に印加する電圧の変化ΔＶとの比Δｆ／
ΔＶ（＝−ｆ／（２Ｃ）×（ΔＣ／ΔＶ））を以下、周
波数感度と呼ぶ。
オードあるいは一対のＭＯＳ容量から形成され、該可変
容量に印加する電圧を変えることによりその容量値を制
御することができる。インダクタのインダクタンスを
Ｌ、可変容量の容量値をＣとするとき、発振周波数ｆ
は、ｆ＝１／（２π√ＬＣ）で表される。容量に印加す
る電圧がΔＶ変化したときの容量値の変化をΔＣとする
と、それらの比ΔＣ／ΔＶは素子の種類（例えばｐｎ接
合ダイオードやＭＯＳ容量）により定まり、そのときの
発振周波数の変化Δｆは、第１近似の範囲ではΔｆ＝−
ｆ／２Ｃ×ΔＣで表すことができる。発振周波数の変化
Δｆと可変容量に印加する電圧の変化ΔＶとの比Δｆ／
ΔＶ（＝−ｆ／（２Ｃ）×（ΔＣ／ΔＶ））を以下、周
波数感度と呼ぶ。
【０００４】上記のような従来の電圧制御発振回路で
は、インダクタのインダクタンスＬと可変容量の容量値
（中心値あるいは印加電圧が０Ｖのときの容量値）Ｃが
定まるとその周波数感度（Δｆ／ΔＶ＝−ｆ／（２Ｃ）
×（ΔＣ／ΔＶ））及び発振周波数（ｆ＝１／（２π√
ＬＣ））の両方が決定される。即ち、２つのパラメータ
（インダクタンス及び容量値）により２つの出力（発振
周波数及び周波数感度）が一意に定まる関係にある。従
って、発振周波数と周波数感度が与えられると、インダ
クタンス及び容量値がそれぞれ一意に定まることにな
る。
は、インダクタのインダクタンスＬと可変容量の容量値
（中心値あるいは印加電圧が０Ｖのときの容量値）Ｃが
定まるとその周波数感度（Δｆ／ΔＶ＝−ｆ／（２Ｃ）
×（ΔＣ／ΔＶ））及び発振周波数（ｆ＝１／（２π√
ＬＣ））の両方が決定される。即ち、２つのパラメータ
（インダクタンス及び容量値）により２つの出力（発振
周波数及び周波数感度）が一意に定まる関係にある。従
って、発振周波数と周波数感度が与えられると、インダ
クタンス及び容量値がそれぞれ一意に定まることにな
る。
【０００５】
【発明が解決しようとする課題】通常のＲＦ−ＣＭＯＳ
高周波電圧制御発振回路においては、発振周波数は１Ｇ
Ｈｚ、インダクタンスは数ｎＨ、可変容量の容量値（中
心値）は数ｐＦのオーダーである。インダクタは１オー
ム以上の直列抵抗成分（配線抵抗）を有し、その値はイ
ンダクタンスの増加に伴い単調に増加する。このインダ
クタの直列抵抗成分は、発振回路の他の部分の配線抵抗
と比較し無視できないほど大きく、発振回路の品質値
（Ｑ値）を劣化させる主な要因となっている。
高周波電圧制御発振回路においては、発振周波数は１Ｇ
Ｈｚ、インダクタンスは数ｎＨ、可変容量の容量値（中
心値）は数ｐＦのオーダーである。インダクタは１オー
ム以上の直列抵抗成分（配線抵抗）を有し、その値はイ
ンダクタンスの増加に伴い単調に増加する。このインダ
クタの直列抵抗成分は、発振回路の他の部分の配線抵抗
と比較し無視できないほど大きく、発振回路の品質値
（Ｑ値）を劣化させる主な要因となっている。
【０００６】直列抵抗成分の小さいインダクタと容量値
の大きい可変容量とを用いれば、品質値の大きい発振回
路が得られるが、その場合、周波数感度（Δｆ／ΔＶ＝
−ｆ／（２Ｃ）×（ΔＣ／ΔＶ））が犠牲になる。この
問題を解決するためには、２つのパラメータ（インダク
タンス及び容量値）に新たなパラメータを加えることに
より、３つのパラメータで３つの出力（発振周波数、周
波数感度、及び品質値）をそれぞれ独立に設定できるよ
うにする必要がある。尚、従来の発振回路でも、可変容
量をｐｎ接合容量あるいはＭＯＳ容量のいずれかに選択
することにより、ΔＣ／ΔＶの値を選択する余地はある
が、電圧制御発振回路を絶縁層分離シリコン基板に形成
された低電圧駆動回路とする場合は、可変容量は事実上
ＭＯＳ容量に限定される。
の大きい可変容量とを用いれば、品質値の大きい発振回
路が得られるが、その場合、周波数感度（Δｆ／ΔＶ＝
−ｆ／（２Ｃ）×（ΔＣ／ΔＶ））が犠牲になる。この
問題を解決するためには、２つのパラメータ（インダク
タンス及び容量値）に新たなパラメータを加えることに
より、３つのパラメータで３つの出力（発振周波数、周
波数感度、及び品質値）をそれぞれ独立に設定できるよ
うにする必要がある。尚、従来の発振回路でも、可変容
量をｐｎ接合容量あるいはＭＯＳ容量のいずれかに選択
することにより、ΔＣ／ΔＶの値を選択する余地はある
が、電圧制御発振回路を絶縁層分離シリコン基板に形成
された低電圧駆動回路とする場合は、可変容量は事実上
ＭＯＳ容量に限定される。
【０００７】本発明は上記問題に鑑みなされたものであ
り、発振周波数、周波数感度、及び品質値をそれぞれ所
望の値に独立して設定できる電圧制御発振回路を提供す
ることを課題とする。
り、発振周波数、周波数感度、及び品質値をそれぞれ所
望の値に独立して設定できる電圧制御発振回路を提供す
ることを課題とする。
【０００８】
【課題を解決するための手段】上記課題を解決すべく、
請求項１に記載の発明は、印加される電圧に応じて容量
値が変化する可変容量と該可変容量に並列に接続される
インダクタとからなる共振回路を有する電圧制御発振回
路において、一定の容量値を有する固定容量を前記可変
容量に並列に接続したことを特徴とする。
請求項１に記載の発明は、印加される電圧に応じて容量
値が変化する可変容量と該可変容量に並列に接続される
インダクタとからなる共振回路を有する電圧制御発振回
路において、一定の容量値を有する固定容量を前記可変
容量に並列に接続したことを特徴とする。
【０００９】請求項２に記載の発明は、請求項１に記載
の発明において、前記固定容量が絶縁体を挟んで対向す
る金属製の上部電極及び下部電極から構成され、前記下
部電極が第１の配線層に形成され、前記上部電極が第２
の配線層に形成され、前記インダクタと前記可変容量と
を並列接続する一対の結線が第３の配線層に形成され、
前記上部電極及び下部電極は前記一対の結線にそれぞれ
スルーホールを介して接続されることを特徴とする。
の発明において、前記固定容量が絶縁体を挟んで対向す
る金属製の上部電極及び下部電極から構成され、前記下
部電極が第１の配線層に形成され、前記上部電極が第２
の配線層に形成され、前記インダクタと前記可変容量と
を並列接続する一対の結線が第３の配線層に形成され、
前記上部電極及び下部電極は前記一対の結線にそれぞれ
スルーホールを介して接続されることを特徴とする。
【００１０】請求項３に記載の発明は、請求項１に記載
の発明において、前記固定容量が絶縁体を挟んで対向す
る金属製の上部電極及び下部電極から構成され、前記下
部電極が第１の配線層に形成され、前記インダクタと前
記可変容量とを並列接続する一対の結線が第２の配線層
に形成され、前記上部電極は金属接続部を介して前記一
対の結線の一方に接続され、前記下部電極は前記一対の
結線の他方にスルーホールを介して接続され、前記固定
容量は、前記一対の結線の間に位置することを特徴とす
る。
の発明において、前記固定容量が絶縁体を挟んで対向す
る金属製の上部電極及び下部電極から構成され、前記下
部電極が第１の配線層に形成され、前記インダクタと前
記可変容量とを並列接続する一対の結線が第２の配線層
に形成され、前記上部電極は金属接続部を介して前記一
対の結線の一方に接続され、前記下部電極は前記一対の
結線の他方にスルーホールを介して接続され、前記固定
容量は、前記一対の結線の間に位置することを特徴とす
る。
【００１１】請求項４に記載の発明は、請求項１に記載
の発明において、前記固定容量が絶縁体を挟んで対向す
る多結晶または非晶質半導体製の上部電極及び下部電極
から構成され、前記上部電極及び下部電極は前記インダ
クタと前記可変容量とを並列接続する一対の結線にそれ
ぞれスルーホールを介して接続されることを特徴とす
る。
の発明において、前記固定容量が絶縁体を挟んで対向す
る多結晶または非晶質半導体製の上部電極及び下部電極
から構成され、前記上部電極及び下部電極は前記インダ
クタと前記可変容量とを並列接続する一対の結線にそれ
ぞれスルーホールを介して接続されることを特徴とす
る。
【００１２】上記課題を解決すべく、請求項５に記載の
発明は、印加される電圧に応じて容量値が変化する可変
容量と該可変容量に並列に接続されるインダクタとから
なる共振回路を有する電圧制御発振回路において、同一
の形状及び容量値を有する偶数個の固定容量を前記可変
容量に並列に接続したことを特徴とする。
発明は、印加される電圧に応じて容量値が変化する可変
容量と該可変容量に並列に接続されるインダクタとから
なる共振回路を有する電圧制御発振回路において、同一
の形状及び容量値を有する偶数個の固定容量を前記可変
容量に並列に接続したことを特徴とする。
【００１３】請求項６に記載の発明は、請求項５に記載
の発明において、前記各固定容量が絶縁体を挟んで対向
する金属製の上部電極及び下部電極から構成され、前記
下部電極が第１の配線層に形成され、前記上部電極が第
２の配線層に形成され、前記インダクタと前記可変容量
とを並列接続する一対の結線が第３の配線層に形成さ
れ、前記上部電極及び下部電極は前記一対の結線にそれ
ぞれスルーホールを介して接続されることを特徴とす
る。
の発明において、前記各固定容量が絶縁体を挟んで対向
する金属製の上部電極及び下部電極から構成され、前記
下部電極が第１の配線層に形成され、前記上部電極が第
２の配線層に形成され、前記インダクタと前記可変容量
とを並列接続する一対の結線が第３の配線層に形成さ
れ、前記上部電極及び下部電極は前記一対の結線にそれ
ぞれスルーホールを介して接続されることを特徴とす
る。
【００１４】請求項７に記載の発明は、請求項５に記載
の発明において、前記各固定容量が絶縁体を挟んで対向
する多結晶または非晶質半導体製の上部電極及び下部電
極から構成され、前記上部電極及び下部電極は前記イン
ダクタと前記可変容量とを並列接続する一対の結線にそ
れぞれスルーホールを介して接続されることを特徴とす
る。
の発明において、前記各固定容量が絶縁体を挟んで対向
する多結晶または非晶質半導体製の上部電極及び下部電
極から構成され、前記上部電極及び下部電極は前記イン
ダクタと前記可変容量とを並列接続する一対の結線にそ
れぞれスルーホールを介して接続されることを特徴とす
る。
【００１５】請求項８に記載の発明は、請求項５に記載
の発明において、前記各固定容量が絶縁体を挟んで対向
する金属製の上部電極及び下部電極から構成され、前記
下部電極が第１の配線層に形成され、前記インダクタと
前記可変容量とを並列接続する一対の結線が第２の配線
層に形成され、前記上部電極が前記一対の結線の一方に
金属接続部を介して接続され、前記下部電極が前記一対
の結線の他方にスルーホールを介して接続されることを
特徴とする。
の発明において、前記各固定容量が絶縁体を挟んで対向
する金属製の上部電極及び下部電極から構成され、前記
下部電極が第１の配線層に形成され、前記インダクタと
前記可変容量とを並列接続する一対の結線が第２の配線
層に形成され、前記上部電極が前記一対の結線の一方に
金属接続部を介して接続され、前記下部電極が前記一対
の結線の他方にスルーホールを介して接続されることを
特徴とする。
【００１６】請求項９に記載の発明は、請求項５に記載
の発明において、前記各固定容量が絶縁体を挟んで対向
する金属製の上部電極と多結晶または非晶質半導体製の
下部電極とから構成され、前記上部電極が前記インダク
タと前記可変容量とを並列接続する一対の結線の一方に
金属接続部を介して接続され、前記下部電極が前記一対
の結線の他方にスルーホールを介して接続されることを
特徴とする。
の発明において、前記各固定容量が絶縁体を挟んで対向
する金属製の上部電極と多結晶または非晶質半導体製の
下部電極とから構成され、前記上部電極が前記インダク
タと前記可変容量とを並列接続する一対の結線の一方に
金属接続部を介して接続され、前記下部電極が前記一対
の結線の他方にスルーホールを介して接続されることを
特徴とする。
【００１７】請求項１０に記載の発明は、請求項５に記
載の発明において、前記各固定容量が絶縁体を挟んで対
向する金属製の上部電極及び下部電極から構成され、前
記下部電極が第１の配線層に形成され、前記インダクタ
と前記可変容量とを並列接続する一対の結線が第２の配
線層に形成され、前記上部電極が前記一対の結線の一方
に金属接続部を介して接続され、前記下部電極は、前記
一対の結線の他方にスルーホールを介して接続する一端
を有する金属接続部の他端に接続されることを特徴とす
る。
載の発明において、前記各固定容量が絶縁体を挟んで対
向する金属製の上部電極及び下部電極から構成され、前
記下部電極が第１の配線層に形成され、前記インダクタ
と前記可変容量とを並列接続する一対の結線が第２の配
線層に形成され、前記上部電極が前記一対の結線の一方
に金属接続部を介して接続され、前記下部電極は、前記
一対の結線の他方にスルーホールを介して接続する一端
を有する金属接続部の他端に接続されることを特徴とす
る。
【００１８】
【発明の実施の形態】第１の実施形態
図１に本発明の一実施形態の電圧制御発振回路の回路構
成を示す。同図において、１１は定電流回路、１３はイ
ンダクタ、１４は可変容量、１２及び１６はそれぞれ一
対の負性抵抗である。定電流回路１１はＰＭＯＳトラン
ジスタＰ１１，Ｐ１２からなり、一対の負性抵抗１２は
ＰＭＯＳトランジスタＰ１３，Ｐ１４からなり、一対の
負性抵抗１６はＮＭＯＳトランジスタＮ２，Ｎ３からな
り、可変容量は一対のnormally-onタイプのＮＭＯＳト
ランジスタＮ０，Ｎ１からなる。
成を示す。同図において、１１は定電流回路、１３はイ
ンダクタ、１４は可変容量、１２及び１６はそれぞれ一
対の負性抵抗である。定電流回路１１はＰＭＯＳトラン
ジスタＰ１１，Ｐ１２からなり、一対の負性抵抗１２は
ＰＭＯＳトランジスタＰ１３，Ｐ１４からなり、一対の
負性抵抗１６はＮＭＯＳトランジスタＮ２，Ｎ３からな
り、可変容量は一対のnormally-onタイプのＮＭＯＳト
ランジスタＮ０，Ｎ１からなる。
【００１９】本実施形態の電圧制御発振回路は、可変容
量１４に並列に固定容量１５を接続したことを特徴と
し、インダクタ１３、可変容量１４、固定容量１５が並
列共振回路を構成する。該電圧制御発振回路の駆動電圧
は１．８Ｖであり、インダクタ１３のインダクタンスは
２．７ｍＨ、可変容量１４の容量値（印加電圧が０Ｖの
時）は０．５ｐＦ、固定容量１５の容量値は０．５ｐＦ
である。
量１４に並列に固定容量１５を接続したことを特徴と
し、インダクタ１３、可変容量１４、固定容量１５が並
列共振回路を構成する。該電圧制御発振回路の駆動電圧
は１．８Ｖであり、インダクタ１３のインダクタンスは
２．７ｍＨ、可変容量１４の容量値（印加電圧が０Ｖの
時）は０．５ｐＦ、固定容量１５の容量値は０．５ｐＦ
である。
【００２０】実施例１
図１の回路構成を有する電圧制御発振回路の基板上のレ
イアウトの例（実施例１）を図２を参照して説明する。
図２において図１に示した素子に対応する素子には同じ
符号を付している。実施例１のレイアウトは金属配線層
を３層以上使用できる基盤に適用可能なレイアウトであ
る。
イアウトの例（実施例１）を図２を参照して説明する。
図２において図１に示した素子に対応する素子には同じ
符号を付している。実施例１のレイアウトは金属配線層
を３層以上使用できる基盤に適用可能なレイアウトであ
る。
【００２１】インダクタ１３は、外径２８０μｍ、配線
幅１６μｍ、配線間隔３μｍ、巻数３の巻線である。可
変容量１４は、ゲート長０．２４μｍ、ゲート全幅５０
０μｍの一対のnormally-on型ＮＭＯＳからなる。図２
（ａ）の平面図に示すようにインダクタ１３と可変容量
と１４との間に４０μｍ×５０μｍ（面積２０００平方
μｍ）の電極を有する固定容量１５が配置されている。
幅１６μｍ、配線間隔３μｍ、巻数３の巻線である。可
変容量１４は、ゲート長０．２４μｍ、ゲート全幅５０
０μｍの一対のnormally-on型ＮＭＯＳからなる。図２
（ａ）の平面図に示すようにインダクタ１３と可変容量
と１４との間に４０μｍ×５０μｍ（面積２０００平方
μｍ）の電極を有する固定容量１５が配置されている。
【００２２】図２（ｂ）は図２（ａ）のＡ−Ａ´断面図
である。同図に示すように、インダクタ１３と可変容量
１４とを並列接続する結線１０１ａ及び１０１ｂは第３
金属配線層に形成され、固定容量１５は第３金属配線層
の下部に形成される（結線を第１金属配線層に形成し、
固定容量をその上部に形成してもよい）。固定容量１５
は、第２金属配線層に形成された上部電極１０２と、第
１金属配線層に形成された下部電極１０３と、上部電極
１０２と下部電極１０３との間に配置された絶縁膜とか
ら構成される。
である。同図に示すように、インダクタ１３と可変容量
１４とを並列接続する結線１０１ａ及び１０１ｂは第３
金属配線層に形成され、固定容量１５は第３金属配線層
の下部に形成される（結線を第１金属配線層に形成し、
固定容量をその上部に形成してもよい）。固定容量１５
は、第２金属配線層に形成された上部電極１０２と、第
１金属配線層に形成された下部電極１０３と、上部電極
１０２と下部電極１０３との間に配置された絶縁膜とか
ら構成される。
【００２３】上部電極１０２は、スルーホール１０４を
介して結線１０１ａに接続される。また、上部電極１０
２には金属接続部１０６を規定するために環状の開口１
０５が形成されている。下部電極１０３はこの開口１０
５で囲まれた金属接続部１０６にスルーホール１０７を
介して接続され、該金属接続部１０６はスルーホール１
０８を介して結線１０１ｂに接続される。尚、本実施例
では上部電極１０２に開口を形成して下部電極１０３と
結線１０１ｂとを接続しているが、下部電極を上部電極
より大きくし、上部電極に開口を形成することなく、下
部電極の周縁部をスルーホールを介して結線１０１ｂに
接続するようにしてもよい。
介して結線１０１ａに接続される。また、上部電極１０
２には金属接続部１０６を規定するために環状の開口１
０５が形成されている。下部電極１０３はこの開口１０
５で囲まれた金属接続部１０６にスルーホール１０７を
介して接続され、該金属接続部１０６はスルーホール１
０８を介して結線１０１ｂに接続される。尚、本実施例
では上部電極１０２に開口を形成して下部電極１０３と
結線１０１ｂとを接続しているが、下部電極を上部電極
より大きくし、上部電極に開口を形成することなく、下
部電極の周縁部をスルーホールを介して結線１０１ｂに
接続するようにしてもよい。
【００２４】可変容量１４の中心容量値（あるいは印加
電圧が０Ｖのときの容量値）をＣ１とし、固定容量の容
量値をＣ２とするとき、上記構成の発振回路の周波数感
度Δｆ／ΔＶは−ｆ／２（Ｃ１＋Ｃ２）×（ΔＣ１／Δ
Ｖ）となり、発振周波数ｆは１／（２π√Ｌ（Ｃ１＋Ｃ
２））となる。図３のグラフに配線の浮遊容量及び寄生
インダクタンスの影響も考慮した場合の上記実施例１の
発振回路の印加電圧―発振周波数特性を示す。このグラ
フから、可変容量に印加する電圧を０．５３Ｖから１．
８Ｖの範囲で変化させると発振周波数は２．３５ＧＨｚ
から２．５５ＧＨｚの範囲で変化することが分かる。こ
の発振回路の平均周波数感度は１７０ＭＨｚ／Ｖであ
り、ＰＬＬと接続することによりシンセサイザを構成で
きる。
電圧が０Ｖのときの容量値）をＣ１とし、固定容量の容
量値をＣ２とするとき、上記構成の発振回路の周波数感
度Δｆ／ΔＶは−ｆ／２（Ｃ１＋Ｃ２）×（ΔＣ１／Δ
Ｖ）となり、発振周波数ｆは１／（２π√Ｌ（Ｃ１＋Ｃ
２））となる。図３のグラフに配線の浮遊容量及び寄生
インダクタンスの影響も考慮した場合の上記実施例１の
発振回路の印加電圧―発振周波数特性を示す。このグラ
フから、可変容量に印加する電圧を０．５３Ｖから１．
８Ｖの範囲で変化させると発振周波数は２．３５ＧＨｚ
から２．５５ＧＨｚの範囲で変化することが分かる。こ
の発振回路の平均周波数感度は１７０ＭＨｚ／Ｖであ
り、ＰＬＬと接続することによりシンセサイザを構成で
きる。
【００２５】固定容量の容量値を０．１ｐＦ減少（増
加）させると、発振周波数は５０ＭＨｚ上昇（低下）す
る。従って、製造プロセスあるいは基板の変更にともな
い配線の浮遊容量が変わっても、固定容量の容量値を調
整することにより、容易に発振周波数を所望の値に維持
することができる。
加）させると、発振周波数は５０ＭＨｚ上昇（低下）す
る。従って、製造プロセスあるいは基板の変更にともな
い配線の浮遊容量が変わっても、固定容量の容量値を調
整することにより、容易に発振周波数を所望の値に維持
することができる。
【００２６】また、回路駆動電圧が更に低くなり、例え
ば周波数感度を２５０ＭＨｚ／Ｖに高めることが要求さ
れる場合でも、可変容量を構成するＭＯＳトランジスタ
のゲート全幅を５００μｍから７００μｍに広げ、一
方、固定容量の面積を２０００平方μｍから１６００平
方μｍに減少させれば、発振周波数をほぼ同じ値に維持
したまま周波数感度を２５０ＭＨｚ／Ｖに高めることが
できる。従来の発振回路では、周波数感度を増加させる
ために可変容量の容量値を小さくする場合には、発振周
波数を同じ値に維持するためにインダクタの寸法を小さ
くし、インダクタンスを小さくする必要があり、従って
インダクタの設計を変更する必要があったが、本実施例
によれば、同じインダクタを使用することができる。
ば周波数感度を２５０ＭＨｚ／Ｖに高めることが要求さ
れる場合でも、可変容量を構成するＭＯＳトランジスタ
のゲート全幅を５００μｍから７００μｍに広げ、一
方、固定容量の面積を２０００平方μｍから１６００平
方μｍに減少させれば、発振周波数をほぼ同じ値に維持
したまま周波数感度を２５０ＭＨｚ／Ｖに高めることが
できる。従来の発振回路では、周波数感度を増加させる
ために可変容量の容量値を小さくする場合には、発振周
波数を同じ値に維持するためにインダクタの寸法を小さ
くし、インダクタンスを小さくする必要があり、従って
インダクタの設計を変更する必要があったが、本実施例
によれば、同じインダクタを使用することができる。
【００２７】以上説明したように、本発明の第１の実施
形態によれば、インダクタの寸法と発振周波数を同じ値
に維持したまま、周波数感度を変更することができる
が、発振周波数と周波数感度を同じ値に維持したまま、
品質値（Ｑ値）を変更することもできる。この場合、イ
ンダクタの寸法（巻数あるいは外径）を小さくし、イン
ダクタの直列抵抗成分を減少させる。インダクタンスＬ
の低下を補償するため、周波数感度−ｆ／２（Ｃ１＋Ｃ
２）×（ΔＣ１／ΔＶ）を変えないようにしながら、可
変容量値と固定容量値の和Ｃ１＋Ｃ２を増加させる。共
振回路の品質値はインダクタの直列抵抗成分の寄与が大
きいので、インダクタの寸法を小さくすることにより、
品質値が向上する。
形態によれば、インダクタの寸法と発振周波数を同じ値
に維持したまま、周波数感度を変更することができる
が、発振周波数と周波数感度を同じ値に維持したまま、
品質値（Ｑ値）を変更することもできる。この場合、イ
ンダクタの寸法（巻数あるいは外径）を小さくし、イン
ダクタの直列抵抗成分を減少させる。インダクタンスＬ
の低下を補償するため、周波数感度−ｆ／２（Ｃ１＋Ｃ
２）×（ΔＣ１／ΔＶ）を変えないようにしながら、可
変容量値と固定容量値の和Ｃ１＋Ｃ２を増加させる。共
振回路の品質値はインダクタの直列抵抗成分の寄与が大
きいので、インダクタの寸法を小さくすることにより、
品質値が向上する。
【００２８】上記実施例１によれば、発振周波数、周波
数感度、品質値の３つの値を独立に設定できる電圧制御
発振回路を金属配線層を、少なくとも３層使用できる基
板に形成することができる。
数感度、品質値の３つの値を独立に設定できる電圧制御
発振回路を金属配線層を、少なくとも３層使用できる基
板に形成することができる。
【００２９】実施例２
図１の回路構成を有する電圧制御発振回路の他のレイア
ウトを実施例２として図４を参照して説明する。図４に
おいて図１に示した素子に対応する素子には同じ符号を
付している。実施例２のレイアウトは、使用可能な金属
配線層が２層に制約される基板に適用可能なレイアウト
である。
ウトを実施例２として図４を参照して説明する。図４に
おいて図１に示した素子に対応する素子には同じ符号を
付している。実施例２のレイアウトは、使用可能な金属
配線層が２層に制約される基板に適用可能なレイアウト
である。
【００３０】インダクタ１３は、外径２８０μｍ、配線
幅１６μｍ、配線間隔３μｍ、巻数３の巻線である。可
変容量１４は、ゲート長０．２４μｍ、ゲート全幅５０
０μｍの一対のnormally-on型ＮＭＯＳからなる。図４
（ａ）の平面図に示すようにインダクタ１３と可変容量
と１４との間に４０μｍ×５０μｍ（面積２０００平方
μｍ）の電極を有する固定容量１５が配置されている。
幅１６μｍ、配線間隔３μｍ、巻数３の巻線である。可
変容量１４は、ゲート長０．２４μｍ、ゲート全幅５０
０μｍの一対のnormally-on型ＮＭＯＳからなる。図４
（ａ）の平面図に示すようにインダクタ１３と可変容量
と１４との間に４０μｍ×５０μｍ（面積２０００平方
μｍ）の電極を有する固定容量１５が配置されている。
【００３１】図４（ｂ）は図４（ａ）のＡ−Ａ´平面図
である。同図に示すようにインダクタ１３と可変容量１
４とを並列接続する結線２０１ａ及び２０１ｂは第２金
属配線層に形成され、固定容量１５はその下方に形成さ
れた上部電極２０２と、第１金属配線層に形成された下
部電極２０３と、上部電極２０２と下部電極２０３との
間に配置された絶縁膜とから構成される。
である。同図に示すようにインダクタ１３と可変容量１
４とを並列接続する結線２０１ａ及び２０１ｂは第２金
属配線層に形成され、固定容量１５はその下方に形成さ
れた上部電極２０２と、第１金属配線層に形成された下
部電極２０３と、上部電極２０２と下部電極２０３との
間に配置された絶縁膜とから構成される。
【００３２】上部電極２０２は金属接続部を介して結線
２０１ｂにされ、下部電極２０３はスルーホール２０４
を介して結線２０１ａに接続される。
２０１ｂにされ、下部電極２０３はスルーホール２０４
を介して結線２０１ａに接続される。
【００３３】可変容量１４の中心容量値（あるいは印加
電圧が０Ｖのときの容量値）をＣ１とし、固定容量の容
量値をＣ２とするとき、上記構成の発振回路の周波数感
度Δｆ／ΔＶは−ｆ／２（Ｃ１＋Ｃ２）×（ΔＣ１／Δ
Ｖ）となり、発振周波数ｆは１／（２π√Ｌ（Ｃ１＋Ｃ
２））となる。実施例１と同様、実施例２でも、可変容
量に印加する電圧を０．５３Ｖから１．８Ｖの範囲で変
化させると発振周波数は２．３５ＧＨｚから２．５５Ｇ
Ｈｚの範囲で変化する。この発振回路の平均周波数感度
は１７０ＭＨｚ／Ｖであり、ＰＬＬと接続することによ
りシンセサイザを構成できる。
電圧が０Ｖのときの容量値）をＣ１とし、固定容量の容
量値をＣ２とするとき、上記構成の発振回路の周波数感
度Δｆ／ΔＶは−ｆ／２（Ｃ１＋Ｃ２）×（ΔＣ１／Δ
Ｖ）となり、発振周波数ｆは１／（２π√Ｌ（Ｃ１＋Ｃ
２））となる。実施例１と同様、実施例２でも、可変容
量に印加する電圧を０．５３Ｖから１．８Ｖの範囲で変
化させると発振周波数は２．３５ＧＨｚから２．５５Ｇ
Ｈｚの範囲で変化する。この発振回路の平均周波数感度
は１７０ＭＨｚ／Ｖであり、ＰＬＬと接続することによ
りシンセサイザを構成できる。
【００３４】固定容量の容量値を０．１ｐＦ減少（増
加）させると、発振周波数は５０ＭＨｚ上昇（低下）す
る。従って、製造プロセスあるいは基板の変更にともな
い配線の浮遊容量が変わっても、固定容量の容量値を調
整することにより、容易に発振周波数を所望の値に維持
することができる。
加）させると、発振周波数は５０ＭＨｚ上昇（低下）す
る。従って、製造プロセスあるいは基板の変更にともな
い配線の浮遊容量が変わっても、固定容量の容量値を調
整することにより、容易に発振周波数を所望の値に維持
することができる。
【００３５】また、回路駆動電圧が更に低くなり、例え
ば周波数感度を２５０ＭＨｚ／Ｖに高めることが要求さ
れる場合でも、可変容量を構成するＭＯＳトランジスタ
のゲート全幅を５００μｍから７００μｍに広げ、一
方、固定容量の面積を２０００平方μｍから１６００平
方μｍに減少させれば、発振周波数をほぼ同じ値に維持
したまま周波数感度を２５０ＭＨｚ／Ｖに高めることが
できる。従来の発振回路では、周波数感度を増加させる
ために可変容量の容量値を小さくする場合には、発振周
波数を同じ値に維持するためにインダクタの寸法を小さ
くし、インダクタンスを小さくする必要があり、従って
従来はインダクタの設計を変更する必要があったが、本
実施例によれば、同じインダクタを使用することができ
る。
ば周波数感度を２５０ＭＨｚ／Ｖに高めることが要求さ
れる場合でも、可変容量を構成するＭＯＳトランジスタ
のゲート全幅を５００μｍから７００μｍに広げ、一
方、固定容量の面積を２０００平方μｍから１６００平
方μｍに減少させれば、発振周波数をほぼ同じ値に維持
したまま周波数感度を２５０ＭＨｚ／Ｖに高めることが
できる。従来の発振回路では、周波数感度を増加させる
ために可変容量の容量値を小さくする場合には、発振周
波数を同じ値に維持するためにインダクタの寸法を小さ
くし、インダクタンスを小さくする必要があり、従って
従来はインダクタの設計を変更する必要があったが、本
実施例によれば、同じインダクタを使用することができ
る。
【００３６】以上説明したように、本発明の実施形態に
よれば、インダクタの寸法と発振周波数を同じ値に維持
したまま、周波数感度を変更することができるが、発振
周波数と周波数感度を同じ値に維持したまま、品質値
（Ｑ値）を変更することもできる。この場合、インダク
タの寸法（巻数あるいは外径）を小さくし、インダクタ
の直列抵抗成分を減少させる。インダクタンスＬの低下
を補償するため、周波数感度−ｆ／２（Ｃ１＋Ｃ２）×
（ΔＣ１／ΔＶ）を変えないようにしながら、可変容量
値と固定容量値の和Ｃ１＋Ｃ２を増加させる。共振回路
の品質値はインダクタの直列抵抗成分の寄与が大きいの
で、インダクタの寸法を小さくすることにより、品質値
が向上する。
よれば、インダクタの寸法と発振周波数を同じ値に維持
したまま、周波数感度を変更することができるが、発振
周波数と周波数感度を同じ値に維持したまま、品質値
（Ｑ値）を変更することもできる。この場合、インダク
タの寸法（巻数あるいは外径）を小さくし、インダクタ
の直列抵抗成分を減少させる。インダクタンスＬの低下
を補償するため、周波数感度−ｆ／２（Ｃ１＋Ｃ２）×
（ΔＣ１／ΔＶ）を変えないようにしながら、可変容量
値と固定容量値の和Ｃ１＋Ｃ２を増加させる。共振回路
の品質値はインダクタの直列抵抗成分の寄与が大きいの
で、インダクタの寸法を小さくすることにより、品質値
が向上する。
【００３７】上記第２の実施例によれば、発振周波数、
周波数感度、品質値の３つの値を独立に設定できる電圧
制御発振回路を、使用可能な金属配線層が２層に限られ
ている基板に形成することができる。
周波数感度、品質値の３つの値を独立に設定できる電圧
制御発振回路を、使用可能な金属配線層が２層に限られ
ている基板に形成することができる。
【００３８】実施例３
図１の回路構成を有する電圧制御発振回路の更に他のレ
イアウトを実施例３として図５を参照して説明する。図
５において図１に示した素子に対応する素子には同じ符
号を付している。実施例３は、使用可能な金属配線層が
１層に制約される基板に適用可能なレイアウトである。
イアウトを実施例３として図５を参照して説明する。図
５において図１に示した素子に対応する素子には同じ符
号を付している。実施例３は、使用可能な金属配線層が
１層に制約される基板に適用可能なレイアウトである。
【００３９】インダクタ１３は、外径２８０μｍ、配線
幅１６μｍ、配線間隔３μｍ、巻数３の巻線である。可
変容量１４は、ゲート長０．２４μｍ、ゲート全幅５０
０μｍの一対のnormally-on型ＮＭＯＳからなる。図５
（ａ）の平面図に示すようにインダクタ１３と可変容量
と１４との間に４０μｍ×５０μｍ（面積２０００平方
μｍ）の電極を有する固定容量１５が配置されている。
幅１６μｍ、配線間隔３μｍ、巻数３の巻線である。可
変容量１４は、ゲート長０．２４μｍ、ゲート全幅５０
０μｍの一対のnormally-on型ＮＭＯＳからなる。図５
（ａ）の平面図に示すようにインダクタ１３と可変容量
と１４との間に４０μｍ×５０μｍ（面積２０００平方
μｍ）の電極を有する固定容量１５が配置されている。
【００４０】図５（ｂ）は図５（ａ）のＡ−Ａ´断面図
である。同図に示すように、インダクタ１３と可変容量
１４とを並列接続する結線３０１ａ及び３０１ｂは第１
金属配線層に形成され、固定容量１５は該第１金属配線
層の下方に形成される。固定容量１５は、それぞれ多結
晶または非晶質半導体からなる上部電極３０２及び下部
電極３０３と、上部電極３０２と下部電極３０３との間
に配置された絶縁膜とから構成される。上部電極３０２
は、スルーホール３０４を介して結線３０１ａに接続さ
れる。上部電極３０２には開口３０６が形成され、下部
電極は開口３０６を通るスルーホール３０５を介して結
線３０１ｂに接続される。
である。同図に示すように、インダクタ１３と可変容量
１４とを並列接続する結線３０１ａ及び３０１ｂは第１
金属配線層に形成され、固定容量１５は該第１金属配線
層の下方に形成される。固定容量１５は、それぞれ多結
晶または非晶質半導体からなる上部電極３０２及び下部
電極３０３と、上部電極３０２と下部電極３０３との間
に配置された絶縁膜とから構成される。上部電極３０２
は、スルーホール３０４を介して結線３０１ａに接続さ
れる。上部電極３０２には開口３０６が形成され、下部
電極は開口３０６を通るスルーホール３０５を介して結
線３０１ｂに接続される。
【００４１】可変容量１４の中心容量値（あるいは印加
電圧が０Ｖのときの容量値）をＣ１とし、固定容量の容
量値をＣ２とするとき、上記構成の発振回路の周波数感
度Δｆ／ΔＶは−ｆ／２（Ｃ１＋Ｃ２）×（ΔＣ１／Δ
Ｖ）となり、発振周波数ｆは１／（２π√Ｌ（Ｃ１＋Ｃ
２））となる。実施例１と同様、実施例３でも、可変容
量に印加する電圧を０．５３Ｖから１．８Ｖの範囲で変
化させると発振周波数は２．３５ＧＨｚから２．５５Ｇ
Ｈｚの範囲で変化する。また、上記構成の発振回路の平
均周波数感度は１７０ＭＨｚ／Ｖであり、ＰＬＬと接続
することによりシンセサイザを構成できる。
電圧が０Ｖのときの容量値）をＣ１とし、固定容量の容
量値をＣ２とするとき、上記構成の発振回路の周波数感
度Δｆ／ΔＶは−ｆ／２（Ｃ１＋Ｃ２）×（ΔＣ１／Δ
Ｖ）となり、発振周波数ｆは１／（２π√Ｌ（Ｃ１＋Ｃ
２））となる。実施例１と同様、実施例３でも、可変容
量に印加する電圧を０．５３Ｖから１．８Ｖの範囲で変
化させると発振周波数は２．３５ＧＨｚから２．５５Ｇ
Ｈｚの範囲で変化する。また、上記構成の発振回路の平
均周波数感度は１７０ＭＨｚ／Ｖであり、ＰＬＬと接続
することによりシンセサイザを構成できる。
【００４２】固定容量の容量値を０．１ｐＦ減少（増
加）させると、発振周波数は５０ＭＨｚ上昇（低下）す
る。従って、製造プロセスあるいは基板の変更にともな
い配線の浮遊容量が変わっても、固定容量の容量値を調
整することにより、容易に発振周波数を所望の値に維持
することができる。
加）させると、発振周波数は５０ＭＨｚ上昇（低下）す
る。従って、製造プロセスあるいは基板の変更にともな
い配線の浮遊容量が変わっても、固定容量の容量値を調
整することにより、容易に発振周波数を所望の値に維持
することができる。
【００４３】また、回路駆動電圧が更に低くなり、例え
ば周波数感度を２５０ＭＨｚ／Ｖに高めることが要求さ
れる場合でも、可変容量を構成するＭＯＳトランジスタ
のゲート全幅を５００μｍから７００μｍに広げ、一
方、固定容量の面積を２０００平方μｍから１６００平
方μｍに減少させれば、発振周波数をほぼ同じ値に維持
したまま周波数感度を２５０ＭＨｚ／Ｖに高めることが
できる。従来の発振回路では、周波数感度を増加させる
ために可変容量の容量値を小さくする場合には、発振周
波数を同じ値に維持するためにインダクタの寸法を小さ
くし、インダクタンスを小さくする必要があり、従って
従来はインダクタの設計を変更する必要があったが、本
実施例によれば、同じインダクタを使用することができ
る。
ば周波数感度を２５０ＭＨｚ／Ｖに高めることが要求さ
れる場合でも、可変容量を構成するＭＯＳトランジスタ
のゲート全幅を５００μｍから７００μｍに広げ、一
方、固定容量の面積を２０００平方μｍから１６００平
方μｍに減少させれば、発振周波数をほぼ同じ値に維持
したまま周波数感度を２５０ＭＨｚ／Ｖに高めることが
できる。従来の発振回路では、周波数感度を増加させる
ために可変容量の容量値を小さくする場合には、発振周
波数を同じ値に維持するためにインダクタの寸法を小さ
くし、インダクタンスを小さくする必要があり、従って
従来はインダクタの設計を変更する必要があったが、本
実施例によれば、同じインダクタを使用することができ
る。
【００４４】以上説明したように、本発明の実施形態に
よれば、インダクタの寸法と発振周波数を同じ値に維持
したまま、周波数感度を変更することができるが、発振
周波数と周波数感度を同じ値に維持したまま、品質値
（Ｑ値）を変更することもできる。この場合、インダク
タの寸法（巻数あるいは外径）を小さくし、インダクタ
の直列抵抗成分を減少させる。インダクタンスＬの低下
を補償するため、周波数感度−ｆ／２（Ｃ１＋Ｃ２）×
（ΔＣ１／ΔＶ）を変えないようにしながら、可変容量
値と固定容量値の和Ｃ１＋Ｃ２を増加させる。共振回路
の品質値はインダクタの直列抵抗成分の寄与が大きいの
で、インダクタの寸法を小さくすることにより、品質値
が向上する。
よれば、インダクタの寸法と発振周波数を同じ値に維持
したまま、周波数感度を変更することができるが、発振
周波数と周波数感度を同じ値に維持したまま、品質値
（Ｑ値）を変更することもできる。この場合、インダク
タの寸法（巻数あるいは外径）を小さくし、インダクタ
の直列抵抗成分を減少させる。インダクタンスＬの低下
を補償するため、周波数感度−ｆ／２（Ｃ１＋Ｃ２）×
（ΔＣ１／ΔＶ）を変えないようにしながら、可変容量
値と固定容量値の和Ｃ１＋Ｃ２を増加させる。共振回路
の品質値はインダクタの直列抵抗成分の寄与が大きいの
で、インダクタの寸法を小さくすることにより、品質値
が向上する。
【００４５】上記第３の実施例によれば、発振周波数、
周波数感度、品質値の３つの値を独立に設定できる電圧
制御発振回路を、使用可能な金属配線層が１層に限られ
ている基板に形成することができる。 第２の実施形態 図６に本発明の第２の実施形態の電圧制御発振回路の回
路構成を示す。同図において、１１は定電流回路、１３
はインダクタ、１４は可変容量、１５は固定容量、１２
及び１６はそれぞれ一対の負性抵抗である。定電流回路
１１はＰＭＯＳトランジスタＰ１１，Ｐ１２からなり、
一対の負性抵抗１２はＰＭＯＳトランジスタＰ１３，Ｐ
１４からなり、一対の負性抵抗１６はＮＭＯＳトランジ
スタＮ２，Ｎ３からなり、可変容量は一対のnormally-o
nタイプのＮＭＯＳトランジスタＮ０，Ｎ１からなる。
本実施形態は、固定容量１５を同じ容量値を持ち互いに
並列に接続された２つの容量に分割した点で第１の実施
形態と異なる。
周波数感度、品質値の３つの値を独立に設定できる電圧
制御発振回路を、使用可能な金属配線層が１層に限られ
ている基板に形成することができる。 第２の実施形態 図６に本発明の第２の実施形態の電圧制御発振回路の回
路構成を示す。同図において、１１は定電流回路、１３
はインダクタ、１４は可変容量、１５は固定容量、１２
及び１６はそれぞれ一対の負性抵抗である。定電流回路
１１はＰＭＯＳトランジスタＰ１１，Ｐ１２からなり、
一対の負性抵抗１２はＰＭＯＳトランジスタＰ１３，Ｐ
１４からなり、一対の負性抵抗１６はＮＭＯＳトランジ
スタＮ２，Ｎ３からなり、可変容量は一対のnormally-o
nタイプのＮＭＯＳトランジスタＮ０，Ｎ１からなる。
本実施形態は、固定容量１５を同じ容量値を持ち互いに
並列に接続された２つの容量に分割した点で第１の実施
形態と異なる。
【００４６】第１の実施形態と同様、電圧制御発振回路
の駆動電圧は１．８Ｖであり、インダクタ１３のインダ
クタンスは２．７ｍＨ、可変容量の容量値（印加電圧が
０Ｖの時）は０．５ｐＦ、固定容量１５を構成する２つ
の容量の容量値はそれぞれ０．２５ｐＦである。
の駆動電圧は１．８Ｖであり、インダクタ１３のインダ
クタンスは２．７ｍＨ、可変容量の容量値（印加電圧が
０Ｖの時）は０．５ｐＦ、固定容量１５を構成する２つ
の容量の容量値はそれぞれ０．２５ｐＦである。
【００４７】図１の回路構成を有する第１の実施形態で
は、固定容量１５は１つの容量からなり、各素子は回路
図上では左右対称の構成となっている。しかし固定容量
は、上方に位置する上部部電極と下方に位置する下部電
極とから構成されるので上部電極と基板との間の浮遊容
量は下部電極と基板との間の浮遊容量より小さく、ま
た、上部電極とその配線との間の浮遊容量は下部電極と
その配線との間の浮遊容量と異なる等の特性上の非対称
性が存在する。この非対称性から生ずる雑音は高周波回
路として動作する際には無視できないレベルになるの
で、第１の実施形態は発振波形に二次または高次の高調
波成分が生じ位相雑音が大きいという欠点がある。
は、固定容量１５は１つの容量からなり、各素子は回路
図上では左右対称の構成となっている。しかし固定容量
は、上方に位置する上部部電極と下方に位置する下部電
極とから構成されるので上部電極と基板との間の浮遊容
量は下部電極と基板との間の浮遊容量より小さく、ま
た、上部電極とその配線との間の浮遊容量は下部電極と
その配線との間の浮遊容量と異なる等の特性上の非対称
性が存在する。この非対称性から生ずる雑音は高周波回
路として動作する際には無視できないレベルになるの
で、第１の実施形態は発振波形に二次または高次の高調
波成分が生じ位相雑音が大きいという欠点がある。
【００４８】そのため、第２の実施形態では、固定容量
を同じ容量値の２つの容量に分割することにより、上記
非対称性を相殺し、発振波形に二次または高次の高調波
成分が生じることを防止し、位相雑音を小さくするよう
にしている。
を同じ容量値の２つの容量に分割することにより、上記
非対称性を相殺し、発振波形に二次または高次の高調波
成分が生じることを防止し、位相雑音を小さくするよう
にしている。
【００４９】実施例１
図６の回路構成を有する電圧制御発振回路の基板上のレ
イアウトの例（実施例１）を図７に示す全体平面図及び
図８に示す部分平面図及び断面図を参照して説明する。
図７において図６に示した素子に対応する素子には同じ
符号を付している。実施例１のレイアウトは、金属配線
層が３層以上使用できる基盤に適用可能なレイアウトで
ある。
イアウトの例（実施例１）を図７に示す全体平面図及び
図８に示す部分平面図及び断面図を参照して説明する。
図７において図６に示した素子に対応する素子には同じ
符号を付している。実施例１のレイアウトは、金属配線
層が３層以上使用できる基盤に適用可能なレイアウトで
ある。
【００５０】インダクタ１３は、外径２８０μｍ、配線
幅１６μｍ、配線間隔３μｍ、巻数３の巻線である。可
変容量１４は、ゲート長０．２４μｍ、ゲート全幅５０
０μｍの一対のnormally-on型ＮＭＯＳからなる。イン
ダクタ１３と可変容量と１４との間にそれぞれ２０μｍ
×５０μｍ（面積１０００平方μｍ）の電極を有する固
定容量が２つ配置されている。一方の固定容量はインダ
クタ１３と可変容量１４とを並列接続する一対の結線の
左側に配置され、他方の固定容量は該結線の右側に配置
される。
幅１６μｍ、配線間隔３μｍ、巻数３の巻線である。可
変容量１４は、ゲート長０．２４μｍ、ゲート全幅５０
０μｍの一対のnormally-on型ＮＭＯＳからなる。イン
ダクタ１３と可変容量と１４との間にそれぞれ２０μｍ
×５０μｍ（面積１０００平方μｍ）の電極を有する固
定容量が２つ配置されている。一方の固定容量はインダ
クタ１３と可変容量１４とを並列接続する一対の結線の
左側に配置され、他方の固定容量は該結線の右側に配置
される。
【００５１】図８（ａ）、（ｂ）及び（ｃ）の部分平面
図に示すように、一対の結線４０１ａ、４０１ｂは第３
金属配線層に形成され、左右の固定容量の上部電極４０
２ａ、４０２ｂは第２金属配線層に形成され、下部電極
４０３ａ、４０３ｂは第１金属配線層に形成される。図
８（ｄ）及び図８（ｅ）は、それぞれ図８（ｃ）のＡ−
Ａ´断面図及びＢ−Ｂ´断面図である。
図に示すように、一対の結線４０１ａ、４０１ｂは第３
金属配線層に形成され、左右の固定容量の上部電極４０
２ａ、４０２ｂは第２金属配線層に形成され、下部電極
４０３ａ、４０３ｂは第１金属配線層に形成される。図
８（ｄ）及び図８（ｅ）は、それぞれ図８（ｃ）のＡ−
Ａ´断面図及びＢ−Ｂ´断面図である。
【００５２】図８（ｄ）及び図８（ｅ）に示すように、
右側の固定容量の上部電極４０２ａはスルーホール４０
４を介して結線４０１ａに接続され、左側の固定容量の
上部電極４０２ｂはスルーホール４０５を介して結線４
０１ｂに接続される。また、右側の固定容量の下部電極
４０３ａはスルーホール４０６を介して結線４０１ｂに
接続され、左側の固定容量の下部電極４０３ｂはスルー
ホール４０７を介して結線４０１ａに接続される。
右側の固定容量の上部電極４０２ａはスルーホール４０
４を介して結線４０１ａに接続され、左側の固定容量の
上部電極４０２ｂはスルーホール４０５を介して結線４
０１ｂに接続される。また、右側の固定容量の下部電極
４０３ａはスルーホール４０６を介して結線４０１ｂに
接続され、左側の固定容量の下部電極４０３ｂはスルー
ホール４０７を介して結線４０１ａに接続される。
【００５３】実施例１では、電極の形状及び面積は、左
右の固定容量で同じである。また、上部電極と結線とを
接続するスルーホールの長さ、下部電極と結線とを接続
するスルーホールの長さも左右の固定容量で同じであ
る。更に、電極間あるいはスルーホール間の間隔も左右
容量で同じである。固定容量を左側の結線からみたとき
の高周波回路の散乱係数は該固定容量を右側の結線から
みたものと等しく、高周波領域においても対称性が確保
される。このような対称性は、２端子高周波回路素子と
しての固定容量を図１のように左右対称に２つ接続した
ことにより得られる。
右の固定容量で同じである。また、上部電極と結線とを
接続するスルーホールの長さ、下部電極と結線とを接続
するスルーホールの長さも左右の固定容量で同じであ
る。更に、電極間あるいはスルーホール間の間隔も左右
容量で同じである。固定容量を左側の結線からみたとき
の高周波回路の散乱係数は該固定容量を右側の結線から
みたものと等しく、高周波領域においても対称性が確保
される。このような対称性は、２端子高周波回路素子と
しての固定容量を図１のように左右対称に２つ接続した
ことにより得られる。
【００５４】上記構成の発振回路の発振周波数は、固定
容量の電極面積を変えることにより調整可能である。可
変容量に印加する電圧を０．５３Ｖから１．８Ｖの範囲
で変化させたときの発振周波数の変化範囲は、インダク
タ、可変容量ＭＯＳトランジスタの浮遊成分も考慮する
と下の表に示すようなものとなる。
容量の電極面積を変えることにより調整可能である。可
変容量に印加する電圧を０．５３Ｖから１．８Ｖの範囲
で変化させたときの発振周波数の変化範囲は、インダク
タ、可変容量ＭＯＳトランジスタの浮遊成分も考慮する
と下の表に示すようなものとなる。
【００５５】
【表１】
【００５６】上記実施例１によれば、発振周波数、周波
数感度、品質値の３つの値を独立に設定でき、且つ位相
雑音の小さい電圧制御発振回路を金属配線層を少なくと
も３層使用できる基板に形成することができる。
数感度、品質値の３つの値を独立に設定でき、且つ位相
雑音の小さい電圧制御発振回路を金属配線層を少なくと
も３層使用できる基板に形成することができる。
【００５７】実施例２
図６の回路構成を有する電圧制御発振回路の他のレイア
ウトを実施例２として図９を参照して説明する。図９に
おいて図６に示した素子に対応する素子には同じ符号を
付している。実施例２のレイアウトは、使用可能な金属
配線層が１層に限られている基板に適用可能なレイアウ
トである。
ウトを実施例２として図９を参照して説明する。図９に
おいて図６に示した素子に対応する素子には同じ符号を
付している。実施例２のレイアウトは、使用可能な金属
配線層が１層に限られている基板に適用可能なレイアウ
トである。
【００５８】インダクタ１３は、外径２８０μｍ、配線
幅１６μｍ、配線間隔３μｍ、巻数３の巻線である。可
変容量１４は、ゲート長０．２４μｍ、ゲート全幅５０
０μｍの一対のnormally-on型ＮＭＯＳからなる。イン
ダクタ１３と可変容量と１４との間にそれぞれ２０μｍ
×５０μｍ（面積１０００平方μｍ）の電極を有する固
定容量が２つ配置されている。一方の固定容量はインダ
クタ１３と可変容量１４とを並列接続する一対の結線の
左側に配置され、他方の固定容量は該結線の右側に配置
される。
幅１６μｍ、配線間隔３μｍ、巻数３の巻線である。可
変容量１４は、ゲート長０．２４μｍ、ゲート全幅５０
０μｍの一対のnormally-on型ＮＭＯＳからなる。イン
ダクタ１３と可変容量と１４との間にそれぞれ２０μｍ
×５０μｍ（面積１０００平方μｍ）の電極を有する固
定容量が２つ配置されている。一方の固定容量はインダ
クタ１３と可変容量１４とを並列接続する一対の結線の
左側に配置され、他方の固定容量は該結線の右側に配置
される。
【００５９】図９（ａ）、（ｂ）及び（ｃ）の部分平面
図に示すように、一対の結線５０１ａ、５０１ｂは第１
金属配線層に形成され、多結晶半導体あるいは非晶質半
導体からなる左右の固定容量の上部電極５０２ａ、５０
２ｂと下部電極５０３ａ、５０３ｂとがその下部に形成
されている。図９（ｄ）及び図９（ｅ）は、それぞれ図
９（ｃ）のＡＡ´断面図及びＢＢ´断面図である。
図に示すように、一対の結線５０１ａ、５０１ｂは第１
金属配線層に形成され、多結晶半導体あるいは非晶質半
導体からなる左右の固定容量の上部電極５０２ａ、５０
２ｂと下部電極５０３ａ、５０３ｂとがその下部に形成
されている。図９（ｄ）及び図９（ｅ）は、それぞれ図
９（ｃ）のＡＡ´断面図及びＢＢ´断面図である。
【００６０】図９（ｄ）及び図９（ｅ）に示すように、
右側の固定容量の上部電極５０２ａはスルーホール５０
４を介して結線５０１ａに接続され、左側の固定容量の
上部電極５０２ｂはスルーホール５０５を介して結線５
０１ｂに接続され、また、右側の固定容量の下部電極５
０３ａはスルーホール５０６を介して結線５０１ｂに接
続され、左側の固定容量の下部電極５０３ｂはスルーホ
ール５０７を介して結線５０１ａに接続されている。
右側の固定容量の上部電極５０２ａはスルーホール５０
４を介して結線５０１ａに接続され、左側の固定容量の
上部電極５０２ｂはスルーホール５０５を介して結線５
０１ｂに接続され、また、右側の固定容量の下部電極５
０３ａはスルーホール５０６を介して結線５０１ｂに接
続され、左側の固定容量の下部電極５０３ｂはスルーホ
ール５０７を介して結線５０１ａに接続されている。
【００６１】実施例２では、電極の形状及び面積は左右
の固定容量で同じである。また、上部電極と結線とを接
続するスルーホールの長さ、下部電極と結線とを接続す
るスルーホールの長さも左右の固定容量で同じである。
更に、電極間あるいはスルーホール間の間隔も左右容量
で同じである。固定容量を左側の結線からみたときの高
周波回路の散乱係数は該固定容量を右側の結線からみた
ものと等しく、高周波領域においても対称性が確保され
る。このような対称性は、２端子高周波回路素子として
の固定容量を図１のように左右対称に２つ接続したこと
により得られる。上記構成の発振回路の発振周波数は、
固定容量の電極面積を変えることにより調整可能であ
り、その発振周波数の変化の範囲は実施例１の場合と同
じである。
の固定容量で同じである。また、上部電極と結線とを接
続するスルーホールの長さ、下部電極と結線とを接続す
るスルーホールの長さも左右の固定容量で同じである。
更に、電極間あるいはスルーホール間の間隔も左右容量
で同じである。固定容量を左側の結線からみたときの高
周波回路の散乱係数は該固定容量を右側の結線からみた
ものと等しく、高周波領域においても対称性が確保され
る。このような対称性は、２端子高周波回路素子として
の固定容量を図１のように左右対称に２つ接続したこと
により得られる。上記構成の発振回路の発振周波数は、
固定容量の電極面積を変えることにより調整可能であ
り、その発振周波数の変化の範囲は実施例１の場合と同
じである。
【００６２】上記実施例２によれば、発振周波数、周波
数感度、品質値の３つの値を独立に設定でき、且つ位相
雑音の小さい電圧制御発振回路を、使用可能な金属配線
層が１層に限られている基板に形成することができる。
数感度、品質値の３つの値を独立に設定でき、且つ位相
雑音の小さい電圧制御発振回路を、使用可能な金属配線
層が１層に限られている基板に形成することができる。
【００６３】実施例３
図６の回路構成を有する電圧制御発振回路の更に他のレ
イアウトを実施例３として図１０を参照して説明する。
図１０おいて図６に記載した素子に対応する素子には同
じ符号を付している。実施例３のレイアウトは、金属配
線層を２層使用可能な基板に適用可能なレイアウトであ
る。
イアウトを実施例３として図１０を参照して説明する。
図１０おいて図６に記載した素子に対応する素子には同
じ符号を付している。実施例３のレイアウトは、金属配
線層を２層使用可能な基板に適用可能なレイアウトであ
る。
【００６４】インダクタ１３は、外径２８０μｍ、配線
幅１６μｍ、配線間隔３μｍ、巻数３の巻線である。可
変容量１４は、ゲート長０．２４μｍ、ゲート全幅５０
０μｍの一対のnormally-on型ＮＭＯＳからなる。イン
ダクタ１３と可変容量と１４との間にそれぞれ２０μｍ
×５０μｍ（面積１０００平方μｍ）の電極を有する固
定容量が２つ配置されている。一方の固定容量はインダ
クタ１３と可変容量１４とを並列接続する一対の結線の
左側に配置され、他方の固定容量は該結線の右側に配置
される。
幅１６μｍ、配線間隔３μｍ、巻数３の巻線である。可
変容量１４は、ゲート長０．２４μｍ、ゲート全幅５０
０μｍの一対のnormally-on型ＮＭＯＳからなる。イン
ダクタ１３と可変容量と１４との間にそれぞれ２０μｍ
×５０μｍ（面積１０００平方μｍ）の電極を有する固
定容量が２つ配置されている。一方の固定容量はインダ
クタ１３と可変容量１４とを並列接続する一対の結線の
左側に配置され、他方の固定容量は該結線の右側に配置
される。
【００６５】図１０（ａ）及び（ｂ）の部分平面図に示
すように、一対の結線６０１ａ、６０１ｂは第２金属配
線層に形成され、左右の固定容量の上部電極６０２ａ、
６０２ｂは結線６０１ａ、６０１ｂにそれぞれ金属接続
部を介して接続されている。その下部の第１金属配線層
に左右の固定容量の下部電極６０３ａ、６０３ｂが形成
されている。
すように、一対の結線６０１ａ、６０１ｂは第２金属配
線層に形成され、左右の固定容量の上部電極６０２ａ、
６０２ｂは結線６０１ａ、６０１ｂにそれぞれ金属接続
部を介して接続されている。その下部の第１金属配線層
に左右の固定容量の下部電極６０３ａ、６０３ｂが形成
されている。
【００６６】図１０（ｃ）及び図１０（ｄ）は、それぞ
れ図１０（ｂ）のＡ−Ａ´断面図及びＢ−Ｂ´断面図で
ある。同図に示すように、右側の固定容量の下部電極６
０３ａはスルーホール６０４を介して結線６０１ｂに接
続され、左側の固定容量の下部電極６０３ｂはスルーホ
ール６０５を介して結線６０１ａに接続されている。Ａ
−Ａ´断面及びＢ−Ｂ´断面に示すように、下部電極と
結線との接続は左右の固定容量で中心線に関し互いに反
転した関係となっている。
れ図１０（ｂ）のＡ−Ａ´断面図及びＢ−Ｂ´断面図で
ある。同図に示すように、右側の固定容量の下部電極６
０３ａはスルーホール６０４を介して結線６０１ｂに接
続され、左側の固定容量の下部電極６０３ｂはスルーホ
ール６０５を介して結線６０１ａに接続されている。Ａ
−Ａ´断面及びＢ−Ｂ´断面に示すように、下部電極と
結線との接続は左右の固定容量で中心線に関し互いに反
転した関係となっている。
【００６７】実施例３のレイアウトでは、電極の形状及
び面積は左右の固定容量で同じであり、また、上部電極
と結線とを接続する金属接続部の長さ、下部電極と結線
とを接続するスルーホールの長さも左右の固定容量で同
じである。更に、電極間あるいはスルーホール間の間隔
も左右の固定容量で同じである。固定容量を左側の結線
からみたときの高周波回路の散乱係数は該固定容量を右
側の結線からみたものと等しく、高周波領域においても
対称性が確保される。このような対称性は、２端子高周
波回路素子としての固定容量を図１のように左右対称に
２つ接続したことにより得られる。上記構成の発振回路
の発振周波数は、固定容量の電極面積を変えることによ
り調整可能であり、その発振周波数の変化の範囲は実施
例１の場合と同じである。
び面積は左右の固定容量で同じであり、また、上部電極
と結線とを接続する金属接続部の長さ、下部電極と結線
とを接続するスルーホールの長さも左右の固定容量で同
じである。更に、電極間あるいはスルーホール間の間隔
も左右の固定容量で同じである。固定容量を左側の結線
からみたときの高周波回路の散乱係数は該固定容量を右
側の結線からみたものと等しく、高周波領域においても
対称性が確保される。このような対称性は、２端子高周
波回路素子としての固定容量を図１のように左右対称に
２つ接続したことにより得られる。上記構成の発振回路
の発振周波数は、固定容量の電極面積を変えることによ
り調整可能であり、その発振周波数の変化の範囲は実施
例１の場合と同じである。
【００６８】上記実施例３によれば、発振周波数、周波
数感度、品質値の３つの値を独立に設定でき、且つ位相
雑音の小さい電圧制御発振回路を、金属配線層を２層使
用可能な基板に形成することができる。
数感度、品質値の３つの値を独立に設定でき、且つ位相
雑音の小さい電圧制御発振回路を、金属配線層を２層使
用可能な基板に形成することができる。
【００６９】実施例４
図６の回路構成を有する電圧制御発振回路の更に他のレ
イアウトを実施例４として図１１を参照して説明する。
図１１おいて図６に示した素子に対応する素子には同じ
符号を付している。実施例４のレイアウトは、配線金属
層を１層だけ使用可能な基板に適用可能なレイアウトで
ある。
イアウトを実施例４として図１１を参照して説明する。
図１１おいて図６に示した素子に対応する素子には同じ
符号を付している。実施例４のレイアウトは、配線金属
層を１層だけ使用可能な基板に適用可能なレイアウトで
ある。
【００７０】インダクタ１３は、外径２８０μｍ、配線
幅１６μｍ、配線間隔３μｍ、巻数３の巻線である。可
変容量１４は、ゲート長０．２４μｍ、ゲート全幅５０
０μｍの一対のnormally-on型ＮＭＯＳからなる。イン
ダクタ１３と可変容量と１４との間にそれぞれ２０μｍ
×５０μｍ（面積１０００平方μｍ）の電極を有する固
定容量が２つ配置されている。一方の固定容量はインダ
クタ１３と可変容量１４とを並列接続する一対の結線の
左側に配置され、他方の固定容量は該結線の右側に配置
される。
幅１６μｍ、配線間隔３μｍ、巻数３の巻線である。可
変容量１４は、ゲート長０．２４μｍ、ゲート全幅５０
０μｍの一対のnormally-on型ＮＭＯＳからなる。イン
ダクタ１３と可変容量と１４との間にそれぞれ２０μｍ
×５０μｍ（面積１０００平方μｍ）の電極を有する固
定容量が２つ配置されている。一方の固定容量はインダ
クタ１３と可変容量１４とを並列接続する一対の結線の
左側に配置され、他方の固定容量は該結線の右側に配置
される。
【００７１】図１１（ａ）及び（ｂ）の部分平面図に示
すように、一対の結線７０１ａ及び７０１ｂは第１金属
配線層に形成され、金属からなる左右の固定容量の上部
電極７０２ａ、７０２ｂは結線７０１ａ、７０１ｂにそ
れぞれ金属接続部を介して接続され、その下部に多結晶
半導体あるいは非晶質半導体からなる左右の固定容量の
下部電極７０３ａ、７０３ｂが形成されている。
すように、一対の結線７０１ａ及び７０１ｂは第１金属
配線層に形成され、金属からなる左右の固定容量の上部
電極７０２ａ、７０２ｂは結線７０１ａ、７０１ｂにそ
れぞれ金属接続部を介して接続され、その下部に多結晶
半導体あるいは非晶質半導体からなる左右の固定容量の
下部電極７０３ａ、７０３ｂが形成されている。
【００７２】図１１（ｃ）及び図１１（ｄ）は、それぞ
れ図１１（ｂ）のＡ−Ａ´断面図及びＢ−Ｂ´断面図で
ある。同図に示すように、右側の固定容量の下部電極７
０３ａはスルーホール７０４を介して結線７０１ｂに接
続され、左側の固定容量の下部電極７０３ｂはスルーホ
ール７０５を介して結線７０１ａに接続されている。Ａ
−Ａ´断面及びＢ−Ｂ´断面に示すように、下部電極と
結線との接続は左右容量で中心線に関し互いに反転した
関係となっている。
れ図１１（ｂ）のＡ−Ａ´断面図及びＢ−Ｂ´断面図で
ある。同図に示すように、右側の固定容量の下部電極７
０３ａはスルーホール７０４を介して結線７０１ｂに接
続され、左側の固定容量の下部電極７０３ｂはスルーホ
ール７０５を介して結線７０１ａに接続されている。Ａ
−Ａ´断面及びＢ−Ｂ´断面に示すように、下部電極と
結線との接続は左右容量で中心線に関し互いに反転した
関係となっている。
【００７３】実施例４のレイアウトでは、電極の形状及
び面積は左右の固定容量で同じであり、また、上部電極
と結線とを接続する金属接続部の長さ、下部電極と結線
とを接続するスルーホールの長さも左右の固定容量で同
じである。更に、電極間あるいはスルーホール間の間隔
も左右の固定容量で同じである。固定容量を左側の結線
からみたときの高周波回路の散乱係数は該固定容量を右
側の結線からみたものと等しく、高周波領域においても
対称性が確保される。このような対称性は、２端子高周
波回路素子としての固定容量を図１のように左右対称に
２つ接続したことにより得られる。上記構成の発振回路
の発振周波数は、固定容量の電極面積を変えることによ
り調整可能であり、その発振周波数の変化の範囲は実施
例１の場合と同じである。
び面積は左右の固定容量で同じであり、また、上部電極
と結線とを接続する金属接続部の長さ、下部電極と結線
とを接続するスルーホールの長さも左右の固定容量で同
じである。更に、電極間あるいはスルーホール間の間隔
も左右の固定容量で同じである。固定容量を左側の結線
からみたときの高周波回路の散乱係数は該固定容量を右
側の結線からみたものと等しく、高周波領域においても
対称性が確保される。このような対称性は、２端子高周
波回路素子としての固定容量を図１のように左右対称に
２つ接続したことにより得られる。上記構成の発振回路
の発振周波数は、固定容量の電極面積を変えることによ
り調整可能であり、その発振周波数の変化の範囲は実施
例１の場合と同じである。
【００７４】上記実施例４によれば、発振周波数、周波
数感度、品質値の３つの値を独立に設定でき、且つ位相
雑音の小さい電圧制御発振回路を、使用可能な金属配線
層が１層に限られている基板に形成することができる。
数感度、品質値の３つの値を独立に設定でき、且つ位相
雑音の小さい電圧制御発振回路を、使用可能な金属配線
層が１層に限られている基板に形成することができる。
【００７５】実施例５
図６の回路構成を有する電圧制御発振回路の更に他のレ
イアウトを実施例５として図１２を参照して説明する。
図１２おいて図６に示した素子に対応する素子には同じ
符号を付している。実施例５のレイアウトは、金属配線
層を２層使用できる基板に適用可能なレイアウトであ
る。
イアウトを実施例５として図１２を参照して説明する。
図１２おいて図６に示した素子に対応する素子には同じ
符号を付している。実施例５のレイアウトは、金属配線
層を２層使用できる基板に適用可能なレイアウトであ
る。
【００７６】インダクタ１３は、外径２８０μｍ、配線
幅１６μｍ、配線間隔３μｍ、巻数３の巻線である。可
変容量１４は、ゲート長０．２４μｍ、ゲート全幅５０
０μｍの一対のnormally-on型ＮＭＯＳからなる。イン
ダクタ１３と可変容量と１４との間にそれぞれ２０μｍ
×５０μｍ（面積１０００平方μｍ）の電極を有する固
定容量が２つ配置されている。一方の固定容量はインダ
クタ１３と可変容量１４とを並列接続する一対の結線の
左側に配置され、他方の固定容量は該結線の右側に配置
される。
幅１６μｍ、配線間隔３μｍ、巻数３の巻線である。可
変容量１４は、ゲート長０．２４μｍ、ゲート全幅５０
０μｍの一対のnormally-on型ＮＭＯＳからなる。イン
ダクタ１３と可変容量と１４との間にそれぞれ２０μｍ
×５０μｍ（面積１０００平方μｍ）の電極を有する固
定容量が２つ配置されている。一方の固定容量はインダ
クタ１３と可変容量１４とを並列接続する一対の結線の
左側に配置され、他方の固定容量は該結線の右側に配置
される。
【００７７】図１２（ａ）及び（ｂ）の部分平面図に示
すように、一対の結線８０１ａ及び８０１ｂは第２金属
配線層に形成され、金属からなる左右の固定容量の上部
電極８０２ａ、８０２ｂは結線８０１ａ、８０１ｂにそ
れぞれ金属接続部を介して続されている。左右の固定容
量の下部電極６０３ａ、６０３ｂは第２金属配線層の下
方の第１金属配線層に形成されている。
すように、一対の結線８０１ａ及び８０１ｂは第２金属
配線層に形成され、金属からなる左右の固定容量の上部
電極８０２ａ、８０２ｂは結線８０１ａ、８０１ｂにそ
れぞれ金属接続部を介して続されている。左右の固定容
量の下部電極６０３ａ、６０３ｂは第２金属配線層の下
方の第１金属配線層に形成されている。
【００７８】図１２（ｃ）、図１２（ｄ）、図１２
（ｅ）、図１２（ｆ）は、それぞれ図１２（ｂ）のＡ−
Ａ´断面図、Ｂ−Ｂ´断面図及びＣ―Ｃ´、及びＤ−Ｄ
´断面図である。
（ｅ）、図１２（ｆ）は、それぞれ図１２（ｂ）のＡ−
Ａ´断面図、Ｂ−Ｂ´断面図及びＣ―Ｃ´、及びＤ−Ｄ
´断面図である。
【００７９】図１２（ｅ）、図１２（ｆ）に示すよう
に、右側の固定容量の下部電極８０３ａはスルーホール
８０５を介して結線８０１ｂに接続され、左側の固定容
量の下部電極８０３ｂはスルーホール８０４を介して結
線８０１ａに接続されている。これらの断面図に示され
ているように、下部電極と結線との接続は左右の固定容
量で中心線に関し互いに反転した関係となっている。
に、右側の固定容量の下部電極８０３ａはスルーホール
８０５を介して結線８０１ｂに接続され、左側の固定容
量の下部電極８０３ｂはスルーホール８０４を介して結
線８０１ａに接続されている。これらの断面図に示され
ているように、下部電極と結線との接続は左右の固定容
量で中心線に関し互いに反転した関係となっている。
【００８０】通常、積層配線構造の回路基板では、回路
全体に渡りスルーホールで各層が相互接続されているの
で、実施例５のレイアウトでは固定容量の追加に伴う新
たなスルーホールを設ける必要はない。実施例５は、製
造プロセス上の制約から固定容量付近のスルーホールを
使用することが不可能な場合に有効である。
全体に渡りスルーホールで各層が相互接続されているの
で、実施例５のレイアウトでは固定容量の追加に伴う新
たなスルーホールを設ける必要はない。実施例５は、製
造プロセス上の制約から固定容量付近のスルーホールを
使用することが不可能な場合に有効である。
【００８１】実施例５のレイアウトでは、電極の形状及
び面積、上部電極と結線とを接続する金属接続部の長
さ、下部電極と結線とを接続するスルーホールの長さ、
電極間の間隔が左右の固定容量で同じである。また、固
定容量を左側の結線からみたときの高周波回路の散乱係
数は該固定容量を右側の結線からみたものと等しく、高
周波領域においても対称性が確保される。このような対
称性は、２端子高周波回路素子としての固定容量を図１
のように左右対称に２つ接続したことにより得られる。
上記構成の発振回路の発振周波数は、固定容量の電極面
積を変えることにより調整可能であり、その発振周波数
の変化の範囲は実施例１の場合と同じである。
び面積、上部電極と結線とを接続する金属接続部の長
さ、下部電極と結線とを接続するスルーホールの長さ、
電極間の間隔が左右の固定容量で同じである。また、固
定容量を左側の結線からみたときの高周波回路の散乱係
数は該固定容量を右側の結線からみたものと等しく、高
周波領域においても対称性が確保される。このような対
称性は、２端子高周波回路素子としての固定容量を図１
のように左右対称に２つ接続したことにより得られる。
上記構成の発振回路の発振周波数は、固定容量の電極面
積を変えることにより調整可能であり、その発振周波数
の変化の範囲は実施例１の場合と同じである。
【００８２】上記実施例５によれば、発振周波数、周波
数感度、品質値の３つの値を独立に設定でき、且つ位相
雑音の小さい電圧制御発振回路を、配線金属層を２層使
用可能ではあるが固定容量の付近のスルーホールを使用
できない基板に形成することができる。
数感度、品質値の３つの値を独立に設定でき、且つ位相
雑音の小さい電圧制御発振回路を、配線金属層を２層使
用可能ではあるが固定容量の付近のスルーホールを使用
できない基板に形成することができる。
【００８３】
【発明の効果】本発明によれば、発振周波数、周波数感
度、及び品質値をそれぞれ所望の値に独立して設定でき
る電圧制御発振回路が提供される。本発明によればま
た、発振周波数、周波数感度、及び品質値をそれぞれ所
望の値に独立して設定でき、且つ位相雑音の小さい電圧
制御発振回路が提供される。
度、及び品質値をそれぞれ所望の値に独立して設定でき
る電圧制御発振回路が提供される。本発明によればま
た、発振周波数、周波数感度、及び品質値をそれぞれ所
望の値に独立して設定でき、且つ位相雑音の小さい電圧
制御発振回路が提供される。
【図１】 本発明の第１の実施形態の電圧制御発振回路
の回路図である。
の回路図である。
【図２】 図１の電圧制御発振回路の基板上のレイアウ
ト及び固定容量の接続例（実施例１）を示す図である。
ト及び固定容量の接続例（実施例１）を示す図である。
【図３】 図１の電圧制御発振回路における、可変容量
に印加する電圧と発振周波数との間の関係を示すグラフ
である。
に印加する電圧と発振周波数との間の関係を示すグラフ
である。
【図４】 図１の電圧制御発振回路の基板上のレイアウ
ト及び固定容量の接続例（実施例２）を示す図である。
ト及び固定容量の接続例（実施例２）を示す図である。
【図５】 図１の電圧制御発振回路の基板上のレイアウ
ト及び固定容量の接続例（実施例３）を示す図である。
ト及び固定容量の接続例（実施例３）を示す図である。
【図６】 本発明の第２の実施形態の電圧制御発振回路
の回路図である。
の回路図である。
【図７】 図６の電圧制御発振回路の基板上のレイアウ
トを示す図である。
トを示す図である。
【図８】 図６の電圧制御発振回路の固定容量の接続例
（実施例１）を示す図である。
（実施例１）を示す図である。
【図９】 図６の電圧制御発振回路の固定容量の接続例
（実施例２）を示す図である。
（実施例２）を示す図である。
【図１０】 図６の電圧制御発振回路の固定容量の接続
例（実施例３）を示す図である。
例（実施例３）を示す図である。
【図１１】 図６の電圧制御発振回路の固定容量の接続
例（実施例４）を示す図である。
例（実施例４）を示す図である。
【図１２】 図６の電圧制御発振回路の固定容量の接続
例（実施例５）を示す図である。
例（実施例５）を示す図である。
【図１３】 従来のＲＦ−ＣＭＯＳ高周波電圧制御発振
回路の回路図である。
回路の回路図である。
１１ 定電流源、 １２ 負性抵抗、 １３ インダク
タ、 １４ 可変容量、 １５ 固定容量、 １６ 負
性抵抗。
タ、 １４ 可変容量、 １５ 固定容量、 １６ 負
性抵抗。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年９月２６日（２００２．９．２
６）
６）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】
Claims (10)
- 【請求項１】 印加される電圧に応じて容量値が変化す
る可変容量と該可変容量に並列に接続されるインダクタ
とからなる共振回路を有する電圧制御発振回路におい
て、一定の容量値を有する固定容量を前記可変容量に並
列に接続したことを特徴とする電圧制御発振回路。 - 【請求項２】 前記固定容量は絶縁体を挟んで対向する
金属製の上部電極及び下部電極から構成され、前記下部
電極が第１の配線層に形成され、前記上部電極が第２の
配線層に形成され、前記インダクタと前記可変容量とを
並列接続する一対の結線が第３の配線層に形成され、前
記上部電極及び下部電極は前記一対の結線にそれぞれス
ルーホールを介して接続されることを特徴とする請求項
１に記載の電圧制御発振回路。 - 【請求項３】 前記固定容量は絶縁体を挟んで対向する
金属製の上部電極及び下部電極から構成され、前記下部
電極が第１の配線層に形成され、前記インダクタと前記
可変容量とを並列接続する一対の結線が第２の配線層に
形成され、前記上部電極は金属接続部を介して前記一対
の結線の一方に接続され、前記下部電極は前記一対の結
線の他方にスルーホールを介して接続され、前記固定容
量は、前記一対の結線の間に位置することを特徴とする
請求項１に記載の電圧制御発振回路。 - 【請求項４】 前記固定容量は絶縁体を挟んで対向する
多結晶または非晶質半導体製の上部電極及び下部電極か
ら構成され、前記上部電極及び下部電極は前記インダク
タと前記可変容量とを並列接続する一対の結線にそれぞ
れスルーホールを介して接続されることを特徴とする請
求項１に記載の電圧制御発振回路。 - 【請求項５】 印加される電圧に応じて容量値が変化す
る可変容量と該可変容量に並列に接続されるインダクタ
とからなる共振回路を有する電圧制御発振回路におい
て、同一の形状及び容量値を有する偶数個の固定容量を
前記可変容量に並列に接続したことを特徴とする電圧制
御発振回路。 - 【請求項６】 前記各固定容量は絶縁体を挟んで対向す
る金属製の上部電極及び下部電極から構成され、前記下
部電極が第１の配線層に形成され、前記上部電極が第２
の配線層に形成され、前記インダクタと前記可変容量と
を並列接続する一対の結線が第３の配線層に形成され、
前記上部電極及び下部電極は前記一対の結線にそれぞれ
スルーホールを介して接続されることを特徴とする請求
項５に記載の電圧制御発振回路。 - 【請求項７】 前記各固定容量は絶縁体を挟んで対向す
る多結晶または非晶質半導体製の上部電極及び下部電極
から構成され、前記上部電極及び下部電極は前記インダ
クタと前記可変容量とを並列接続する一対の結線にそれ
ぞれスルーホールを介して接続されることを特徴とする
請求項５に記載の電圧制御発振回路。 - 【請求項８】 前記各固定容量は絶縁体を挟んで対向す
る金属製の上部電極及び下部電極から構成され、前記下
部電極が第１の配線層に形成され、前記インダクタと前
記可変容量とを並列接続する一対の結線が第２の配線層
に形成され、前記上部電極が前記一対の結線の一方に金
属接続部を介して接続され、前記下部電極が前記一対の
結線の他方にスルーホールを介して接続されることを特
徴とする請求項５に記載の電圧制御発振回路。 - 【請求項９】 前記各固定容量は絶縁体を挟んで対向す
る金属製の上部電極と多結晶または非晶質半導体製の下
部電極とから構成され、前記上部電極が前記インダクタ
と前記可変容量とを並列接続する一対の結線の一方に金
属接続部を介して接続され、前記下部電極が前記一対の
結線の他方にスルーホールを介して接続されることを特
徴とする請求項５に記載の電圧制御発振回路。 - 【請求項１０】 前記各固定容量は絶縁体を挟んで対向
する金属製の上部電極及び下部電極から構成され、前記
下部電極が第１の配線層に形成され、前記インダクタと
前記可変容量とを並列接続する一対の結線が第２の配線
層に形成され、前記上部電極が前記一対の結線の一方に
金属接続部を介して接続され、前記下部電極は、前記一
対の結線の他方にスルーホールを介して接続する一端を
有する金属接続部の他端に接続されることを特徴とする
請求項５に記載の電圧制御発振回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001317936A JP2003124743A (ja) | 2001-10-16 | 2001-10-16 | 電圧制御発振回路 |
| US10/212,168 US6720835B2 (en) | 2001-10-16 | 2002-08-06 | Voltage-controlled oscillation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001317936A JP2003124743A (ja) | 2001-10-16 | 2001-10-16 | 電圧制御発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003124743A true JP2003124743A (ja) | 2003-04-25 |
Family
ID=19135730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001317936A Pending JP2003124743A (ja) | 2001-10-16 | 2001-10-16 | 電圧制御発振回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6720835B2 (ja) |
| JP (1) | JP2003124743A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006180513A (ja) * | 2004-12-22 | 2006-07-06 | Agere Systems Inc | 容量結合周波数制御をもつ低電力分散ｃｍｏｓ発振器回路 |
| JP2007208589A (ja) * | 2006-02-01 | 2007-08-16 | Univ Of Tokyo | 周波数分周器 |
| JP2012074920A (ja) * | 2010-09-29 | 2012-04-12 | Handotai Rikougaku Kenkyu Center:Kk | クロスカップルｍｏｓトランジスタ回路及び半導体集積回路装置 |
| JP2015159547A (ja) * | 2015-03-12 | 2015-09-03 | ラピスセミコンダクタ株式会社 | 半導体装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2853162A1 (fr) * | 2003-03-28 | 2004-10-01 | France Telecom | Oscillateur commande en tension |
| US7432794B2 (en) * | 2004-08-16 | 2008-10-07 | Telefonaktiebolaget L M Ericsson (Publ) | Variable integrated inductor |
| JP2007053685A (ja) * | 2005-08-19 | 2007-03-01 | Nec Electronics Corp | 半導体集積回路装置 |
| US8228117B2 (en) * | 2009-07-15 | 2012-07-24 | Freescale Semiconductor, Inc. | Quiet power up and power down of closed loop digital PWM modulators |
| US8686805B2 (en) * | 2009-09-29 | 2014-04-01 | Telefonaktiebolaget L M Ericsson (Publ) | Oscillator, a frequency synthesizer and a network node for use in a telecommunication network |
| JP5494214B2 (ja) * | 2010-05-14 | 2014-05-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8269566B2 (en) * | 2010-10-15 | 2012-09-18 | Xilinx, Inc. | Tunable resonant circuit in an integrated circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918406A (en) * | 1986-12-31 | 1990-04-17 | Raytheon Company | Timing recovery scheme for burst communication systems having a VCO with injection locking circuitry |
| US5920235A (en) * | 1997-06-25 | 1999-07-06 | Northern Telecom Limited | Voltage controlled oscillator integrated circuit |
| JP2001508985A (ja) * | 1997-09-30 | 2001-07-03 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 発振器 |
| US6225871B1 (en) * | 2000-02-07 | 2001-05-01 | Prominenet Communications, Inc. | Voltage controlled CMOS oscillator |
| US6411171B2 (en) * | 2000-02-25 | 2002-06-25 | Kabushiki Kaisha Toshiba | Voltage controlled oscillator |
| ATE309641T1 (de) * | 2000-09-15 | 2005-11-15 | Cit Alcatel | Spannungsgesteuerter oszillator mit automatischer mittenfrequenzeinstellung |
-
2001
- 2001-10-16 JP JP2001317936A patent/JP2003124743A/ja active Pending
-
2002
- 2002-08-06 US US10/212,168 patent/US6720835B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006180513A (ja) * | 2004-12-22 | 2006-07-06 | Agere Systems Inc | 容量結合周波数制御をもつ低電力分散ｃｍｏｓ発振器回路 |
| JP2007208589A (ja) * | 2006-02-01 | 2007-08-16 | Univ Of Tokyo | 周波数分周器 |
| JP2012074920A (ja) * | 2010-09-29 | 2012-04-12 | Handotai Rikougaku Kenkyu Center:Kk | クロスカップルｍｏｓトランジスタ回路及び半導体集積回路装置 |
| JP2015159547A (ja) * | 2015-03-12 | 2015-09-03 | ラピスセミコンダクタ株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6720835B2 (en) | 2004-04-13 |
| US20030071694A1 (en) | 2003-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7547970B2 (en) | Semiconductor device | |
| JP3877597B2 (ja) | マルチ端子型ｍｏｓバラクタ | |
| US7295096B2 (en) | Inductor, resonant circuit, semiconductor integrated circuit, oscillator, and communication apparatus | |
| US20040108935A1 (en) | On-chip differential multi-layer inductor | |
| JP2003124743A (ja) | 電圧制御発振回路 | |
| JP2003078348A (ja) | 電圧制御発振器及びそれを用いた通信装置 | |
| JP2003229485A (ja) | 半導体集積回路 | |
| JP2005303839A (ja) | 電圧制御発振装置 | |
| JP2000183647A (ja) | 電圧制御発振器 | |
| JP2003229718A (ja) | 電圧制御発振器 | |
| US10833685B1 (en) | Linearized wide tuning range oscillator using magnetic balun/transformer | |
| JPWO2009041304A1 (ja) | 発振回路 | |
| JP2002151953A (ja) | 電圧制御発振器の周波数切替え装置 | |
| JP4509390B2 (ja) | 改善された集積型の発振器及び調整可能な回路 | |
| US6819193B2 (en) | Method and circuitry for implementing a differentially tuned varactor-inductor oscillator | |
| US7034626B2 (en) | Oscillator with closed series of four inductors and four capacitors with connecting nodes | |
| JP2003332842A (ja) | 発振器 | |
| US20190229676A1 (en) | Semiconductor integrated circuitry | |
| JPH0661058A (ja) | 半導体集積回路装置 | |
| JPH07131243A (ja) | 電圧制御発振器 | |
| JP2001274330A (ja) | 半導体装置 | |
| JPH0562010U (ja) | スパイラルインダクター | |
| JPH0982892A (ja) | 半導体集積回路およびその製造方法 | |
| JP2000165144A (ja) | 電圧制御圧電発振器 | |
| JPH04288707A (ja) | 高周波発振回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040413 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040607 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050315 |