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JP2003122326A - 表示装置 - Google Patents

表示装置

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JP2003122326A
JP2003122326A JP2001321621A JP2001321621A JP2003122326A JP 2003122326 A JP2003122326 A JP 2003122326A JP 2001321621 A JP2001321621 A JP 2001321621A JP 2001321621 A JP2001321621 A JP 2001321621A JP 2003122326 A JP2003122326 A JP 2003122326A
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雄介 筒井
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Tokyo Sanyo Electric Co Ltd
Sanyo Electric Co Ltd
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Tokyo Sanyo Electric Co Ltd
Tottori Sanyo Electric Co Ltd
Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】ＤＡ変換器を内蔵した表示装置において、回路
規模を抑制して、多ビット化に対応する。 【解決手段】デジタル映像信号をアナログ映像信号に変
換するＤＡ変換器を、複数の画素の周辺部に設けられた
第１のＤＡ変換器と、各画素内に設けられた第２のＤＡ
変換器と、によって構成し、第１のＤＡ変換器によって
６ビットのデジタル映像信号の内、上位４ビットについ
てＤＡ変換を行うと共に、第２のＤＡ変換器によって、
残余の下位２ビットについてＤＡ変換を行うようにし
た。これにより、画素の周辺回路の構成を簡潔化して表
示パネルの額縁面積の増加を抑制しながら、ＤＡ変換器
のビット数を増加させることにより、多階調の表示を実
現することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は表示装置に関し、特
にデジタル映像信号をアナログ映像信号に変換するＤＡ
変換器を備えた表示装置に関する。
【０００２】
【従来の技術】一般に液晶表示装置は、各画素の画素電
極にアナログ映像信号を供給し、液晶に印加される電界
を変化させ、液晶を配向させることにより、液晶表示を
行っている。ここで、外部機器から入力されるデジタル
映像信号をアナログ映像信号に変換するための、ＤＡ変
換器を内蔵した液晶表示装置が知られている。以下、こ
の種の表示装置について図面を参照しながら説明する。
図８は、従来のアクティブマトリクス型表示装置の回路
図である。画素領域は、一行目に画素Ｇ１１，Ｇ１２，
Ｇ１３，・・・が、２行目に画素２１，２２，２３、・
・・が配列されることにより、全体としては行及び列の
マトリクスに配置された複数の画素から構成されてい
る。
【０００３】そして、各画素毎に、Ｎチャネル型の画素
選択トランジスタ７２（薄膜トランジスタ）が設けられ
ている。画素選択トランジスタ７２のドレインには、水
平駆動回路３０からのドレイン信号線６１，６２，６３
が接続されている。また、画素選択トランジスタ７２の
ゲートには垂直駆動回路４０からのゲート信号線５１，
５２、・・・がそれぞれ接続されている。
【０００４】例えば画素ＧＳ１１の具体的な構成につい
て説明すると、図９に示すように、画素選択トランジス
タ７２のソース７２ｓは液晶２１の画素電極８０に接続
されている。また、画素電極８０の電圧を１フィールド
期間、保持するための補助容量８５が設けられており、
この補助容量８５の一方の端子８６は画素選択トランジ
スタ７２のソース７２ｓに接続され、他方の電極８７に
は共通の電位が印加されている。ここで、ゲート信号線
５１にゲート走査信号（Ｈレベル）が印加されると、画
素選択ＴＦＴ７２はオン状態となり、ドレイン信号線６
１からアナログ映像信号が画素電極８０に伝達されると
共に、補助容量８５に保持される。画素電極８０に印加
された映像信号電圧が液晶２１に印加され、その電圧に
応じて液晶２１が配向することにより液晶表示を得るこ
とができる。他の各画素の構成についても上記と全く同
様である。
【０００５】また、水平駆動回路３０の構成について
は、以下の通りである。例えば、４ビットのデジタル映
像信号Ｄ0〜Ｄ3が外部から供給される。そして各列毎
に、デジタル映像信号Ｄ0〜Ｄ3をラッチする４ビット構
成の第１のラッチ回路１−１，１−２，１−３・・・が
設けられている。これらのラッチ回路１−１，１−２，
１−３・・・は、デジタル映像信号Ｄ0〜Ｄ3をサンプリ
ングパルスＳＲＰ１，ＳＲＰ２，ＳＲＰ３…に応じて次
々とサンプリングし、一水平期間だけ保持する。ここ
で、サンプリングパルスＳＲＰ１，ＳＲＰ２，ＳＲＰ３
…はシフトレジスタ１０，１０，・・によって作成され
る。すなわち、シフトレジスタ１０，１０，・・・は水
平クロックＣＫＨに応じて水平スタート信号ＳＴＨを順
次シフトしたサンプリングパルスを作成する。
【０００６】第１のラッチ回路１−１，１−２，１−３
・・・に保持されたデジタル映像信号Ｄ0〜Ｄ3は、一水
平期間終了後に発生する転送パルスＴＰに基づいて、４
ビット構成の第２のラッチ回路２−１、２−２，２−
３，・・・に同時にラッチされ、ＤＡ変換器３−１，３
−２，３−３，・・・を通してアナログ映像信号に変換
された後、ドレイン信号線６１，６２，６３・・・に出
力される。
【０００７】また、垂直駆動回路４０は、垂直クロック
ＣＫＶに応じて垂直スタート信号ＳＴＶを順次シフトし
たゲートパルス（各一水平期間ずつハイレベルとなる）
を順次、ゲート信号線５１，５２，・・・に出力する。
【０００８】また、ＤＡ変換器３−１については、図１
０に示すようなデコード回路を用いる方式が一般的であ
る。このＤＡ変換器３−１は、デジタル映像信号Ｄ0〜
Ｄ3をデコード回路９０によってデコードし、１６本の
参照電圧線に供給される１６の参照電圧Ｖ0〜Ｖ15の中
から、１つの参照電圧Ｖjを選択して、出力端子９１か
ら出力する。デコード回路９０は、デジタル映像信号Ｄ
0〜Ｄ3が供給されたトランジスタアレイから構成されて
いる。例えば、デジタル映像信号が（０１１０）である
場合、４つの直列トランジスタ９３がすべてオンにな
り、参照電圧Ｖ6が選択的に出力される。なお、ＤＡ変
換器３−２，３−３…についても同様の構成である。
【０００９】次に、上記構成の液晶表示装置の動作につ
いて、図１１に示したタイミング図を参照しながら説明
する。ここでは、デジタル映像信号Ｄ0〜Ｄ3のうち、１
ビット目のデジタル映像信号Ｄ0に着目して説明する。
他のビットについても同様である。デジタル映像信号Ｄ
0は水平クロックＣＫＨに同期して時系列的にデータＤ0
0，Ｄ01，Ｄ02…と変化する。そこで、データＤ00は、
サンプリングパルスＳＲＰ１に応じてラッチ回路１−１
にラッチされ、データＤ01は、サンプリングパルスＳＲ
Ｐ２に応じてラッチ回路１−１にラッチされる。
【００１０】そして、一水平期間をかけてデジタル映像
信号Ｄ0がラッチ回路１−１，１−２，１−３，…にラ
ッチされた後、転送パルスＴＰに応じて、ラッチ回路１
−１，１−２，１−３，…にラッチされたデータＤ00，
Ｄ01，Ｄ02は同時にラッチ回路２−１，２−２，２−３
にラッチされる。そして、このラッチデータＤ00，Ｄ0
1，Ｄ02は、ＤＡ変換器３−１，３−２，３−３，・・
・を通してアナログ映像信号に変換された後、ドレイン
信号線６１，６２，６３・・・に出力される。
【００１１】
【発明が解決しようとする課題】上述したように従来の
液晶表示装置では、画素の周辺部に配置される水平駆動
回路３０内に、ＤＡ変換器３−１，３−２，３−３，・
・・を設けていた。このため、画素の周辺回路、特に水
平駆動回路３０の構成が複雑化し、液晶表示パネルの額
縁面積が増大してしまうという問題があった。
【００１２】また、この種のＤＡ変換器は、デコード回
路９０を用いる方式であるため、階調数の増加と共にト
ランジスタ素子数や参照電圧線の配線数が大幅に増大し
てしまう。そのため、高精細と多階調を同時に実現でき
る表示装置の実現が困難であるという問題もあった。
【００１３】
【課題を解決するための手段】そこで、本発明の表示装
置は、デジタル映像信号をアナログ映像信号に変換する
ＤＡ変換器を、複数の画素の周辺部に設けられた第１の
ＤＡ変換器と、各画素内に設けられた第２のＤＡ変換器
と、によって構成し、第１のＤＡ変換器によってｎビッ
トのデジタル映像信号の内、ｍビット（ｍ＜ｎ）につい
てＤＡ変換を行うと共に、第２のＤＡ変換器によって、
残余の（ｎ−ｍ）ビットについてＤＡ変換を行うように
した。
【００１４】これにより、画素の周辺回路の構成を簡潔
化して表示パネルの額縁面積の増加を抑制しながら、Ｄ
Ａ変換器のビット数を増加させることにより、多階調の
表示を実現することができる。
【００１５】ここで、上記の第１のＤＡ変換器及び第２
のＤＡ変換器の好ましい実施態様としては以下の通りで
ある。
【００１６】まず、第１のＤＡ変換器は、ｍビットのデ
ジタル映像信号に応じた複数の参照電圧を発生する参照
電圧発生回路と、ｍビットのデジタル映像信号に応じて
複数の参照電圧から対応する参照電圧ペアを選択する参
照電圧選択回路と、を有するものである。これはデコー
ダ回路型のものであるが、ビット数が比較的小さい場合
には回路規模はそれほど大きくないので有用である。
【００１７】この第１のＤＡ変換器と組み合わせる第２
のＤＡ変換器は、参照電圧ペア間の複数の電圧を発生す
るラダー抵抗回路と、（ｎ−ｍ）ビットのデジタル映像
信号に応じて、前記複数の電圧の内、一つの電圧を選択
する電圧選択回路と、を有するものである。これは、ラ
ダー抵抗型のＤＡ変換器である。
【００１８】第１のＤＡ変換器と組み合わせる他の第２
のＤＡ変換器としては、容量値の重み付けがされた複数
の容量素子と、（ｎ−ｍ）ビットのデジタル映像信号に
応じて、参照電圧ペア電圧を複数の容量素子の電極に選
択的に供給する電圧供給回路と、複数の容量素子によっ
て蓄積された電荷をタイミング信号に応じて画素電極に
供給する電荷転送トランジスタと、を有するものであ
る。これは、容量型のＤＡ変換器である。
【００１９】また、他の第１のＤＡ変換器としては、ｎ
ビットのデータをインクリメントした参照デジタルデー
タを時系列的に出力する参照データ発生回路と、参照デ
ジタルデータの変化と同期して変化すると共に、参照デ
ジタルデータに対応した階段電圧ペアを発生する階段電
圧発生回路と、デジタル映像信号データと参照デジタル
データとの一致を検出して一致検出信号を出力する一致
検出回路と、一致検出信号に応じて階段電圧ペアを出力
するゲート回路と、を有するものである。
【００２０】このＤＡ変換器はデコード回路を用いてい
ないのでビット数が増えてもトランジスタ数や配線数の
増加を抑制することができる。また、この第１のＤＡ変
換器と組み合わせる第２のＤＡ変換器については上記の
ラダー抵抗型のＤＡ変換器、容量型のＤＡ変換器をその
まま利用することができる。
【００２１】
【発明の実施の形態】次に、本発明の第１の実施形態に
係る表示装置について図面を参照しながら説明する。図
１は、第１の実施形態に係る表示装置の回路図である。
なお、簡単のため、水平駆動回路の２列、画素部の２行
２列分のみを示している。また、垂直駆動回路４０につ
いては前述したものと同様である。
【００２２】６ビットのデジタル映像信号Ｄ0〜Ｄ5が外
部から供給されるものとする。６ビット構成の第１のラ
ッチ回路１３−１，１３−２は、デジタル映像信号Ｄ0
〜Ｄ5をサンプリングパルスＳＲＰ１，ＳＲＰ２に応じ
てサンプリングし、一水平期間だけ保持する。ここで、
サンプリングパルスＳＲＰ１，ＳＲＰ２はシフトレジス
タ１０−１，１０−２によって作成される。すなわち、
シフトレジスタ１０−１，１０−２は水平クロックＣＫ
Ｈに応じて水平スタート信号ＳＴＨを順次シフトしたサ
ンプリングパルスを作成する。
【００２３】第１のラッチ回路１３−１，１３−２に保
持されたデジタル映像信号Ｄ0〜Ｄ5は、一水平期間終了
後に発生する転送パルスＴＰに基づいて、６ビット構成
の第２のラッチ回路１４−１，１４−２に同時にラッチ
された後、ＤＡ変換される。
【００２４】ＤＡ変換器は、複数の画素ＧＳ１１、ＧＳ
１２…の周辺部に設けられた第１のＤＡ変換器と、各画
素ＧＳ１１、ＧＳ１２…に設けられた第２のＤＡ変換器
とから成る。第１のＤＡ変換器は、６ビットのデジタル
映像信号データＤ0〜Ｄ5の内、４ビットについてＤＡ変
換を行うと共に、第２のＤＡ変換器は残余の２ビットに
ついてＤＡ変換を行うようにした。
【００２５】ここで、第１のＤＡ変換器は、上位４ビッ
トのデジタル映像信号データに応じた１７個の参照電圧
Ｖ0〜Ｖ16を発生する参照電圧発生回路１２と、これら
の４ビットのデジタル映像信号に応じて、参照電圧Ｖ0
〜Ｖ16から対応する参照電圧ペアＶj，Ｖj+1を選択する
一対の参照電圧選択回路５，６から構成されている。
【００２６】参照電圧発生回路１２は、例えば電源電圧
Ｖｄｄと接地電圧Ｖｓｓの間に接続されたラダー抵抗に
よって構成することができる。ここで、参照電圧選択回
路５，６によって選択される参照電圧ペアＶj，Ｖj+1の
真理値表を図２に示す。参照電圧選択回路５，６は、こ
の真理値表に一致するように、図１０に示したデコード
回路のトランジスタアレイを変更することにより容易に
構成することができる。
【００２７】上位４ビットのデジタル映像信号Ｄ2〜Ｄ5
は、この真理値表に従って、参照電圧ペアＶj，Ｖj+1
（アナログ電圧ペア）にデジタル・アナログ変換され
る。参照電圧ペアＶj，Ｖj+1は、１７個の参照電圧Ｖ0
〜Ｖ16の中から選択された隣接電圧ペアであり、その大
小関係はＶj＜Ｖj+1である。そこで、以下、参照電圧選
択回路５，６によって選択された参照電圧ペアＶj，Ｖj
+1を電圧ペアＶL，ＶHと記すことにする。
【００２８】そして、第２のＤＡ変換器は、各画素ＧＳ
１１，ＧＳ１２…に内蔵され、下位２ビットのデジタル
映像信号データＤ0，Ｄ1に関してＤＡ変換を行う。その
具体的な構成について、図３を参照しながら説明する。
図３（ａ）は、第２のＤＡ変換器が内蔵された、液晶表
示装置の画素ＧＳ１１を示す回路図である。なお、他の
画素についても同様である。図３（ｂ）はエレクトロル
ミネッセンス表示装置（以下、ＥＬ表示装置という）の
画素を示す回路図である。このＥＬ表示装置において
は、液晶２１の変わりに、ＥＬ素子４７及びこのＥＬ素
子４７を電流駆動するための駆動トランジスタ４８が導
入されている。すなわち、駆動トランジスタ４８のゲー
トにＤＡ変換されたアナログ電圧が印加される。駆動ト
ランジスタ４８は、そのアナログ電圧に応じてＥＬ素子
４７に流れる電流を制御することにより、エレクトロル
ミネッセンス表示を行うことができる。ＤＡ変換器の部
分については、図３（ａ）と全く同様である。
【００２９】ラダー抵抗回路７は、電圧ペアＶL，ＶHの
間に直列に接続された抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４から
構成される。そして、その各接続点からの電圧ＶH，Ｖ
２，Ｖ３，Ｖ１が電圧選択回路８に入力される。電圧Ｖ
Ｈ，Ｖ２，Ｖ３，Ｖ１は以下のように表すことができ
る。Ｖ１＝ＶL＋ΔＶ・（Ｒ１／Ｒ）、Ｖ２＝ＶL＋ΔＶ
・（Ｒ１＋Ｒ２／Ｒ）、Ｖ３＝ＶL＋ΔＶ・（Ｒ１＋Ｒ
２＋Ｒ３／Ｒ）である。ここで、Ｒ＝Ｒ１＋Ｒ２＋Ｒ３
＋Ｒ４、ΔＶ＝ＶH−ＶLである。Ｒ１＝Ｒ２＝Ｒ３＝Ｒ
４に設定すると、Ｖ１＝ＶL＋ΔＶ／４、Ｖ２＝ＶL＋Δ
Ｖ／２、Ｖ３＝ＶL＋３ΔＶ／４であり、等間隔の電圧
となる。
【００３０】電圧選択回路８は、下位２ビットのデジタ
ル映像信号データＤ0，Ｄ1に応じて、上記の電圧ＶH，
Ｖ２，Ｖ３，Ｖ１の内、１つの電圧を選択する回路であ
り、ゲートにデータＤ0が印加された薄膜トランジスタ
（ＴＦＴ）Ｔ１，Ｔ２，Ｔ３，Ｔ４及び、ゲートにデー
タＤ1が印加された薄膜トランジスタ（ＴＦＴ）Ｔ５，
Ｔ６から構成されている。ここで、Ｔ１，Ｔ３，Ｔ５は
Ｐチャネル型ＴＦＴであり、Ｔ２，Ｔ４，Ｔ６はＮチャ
ネル型ＴＦＴである。すなわち、（Ｄ0，Ｄ1）＝（０，
０）の場合にはＴ１及びＴ５がオンするので、電圧Ｖ１
が選択的に出力され、（Ｄ0，Ｄ1）＝（０，１）の場合
には、Ｔ２及びＴ５がオンするので、電圧Ｖ２が選択的
に出力され、（Ｄ0，Ｄ1）＝（１，０）の場合には、Ｔ
３及びＴ６がオンするので電圧Ｖ３が選択的に出力さ
れ、（Ｄ0，Ｄ1）＝（１，１）の場合には、Ｔ４及びＴ
６がオンするので電圧ＶＨが、選択的に出力される。
【００３１】したがって、走査信号Ｇ１に応じて、画素
選択トランジスタＴＧがオンすると、上記の電圧選択回
路８によって選択された電圧が液晶２１の画素電極８０
に供給される。こうして、上述した構成の第１及び第２
のＤＡ変換器により、６ビットのデジタル映像信号Ｄ0
〜Ｄ5に応じたアナログ電圧が、画素選択トランジスタ
ＴＧを介して、液晶２１の画素電極８０や駆動トランジ
スタ４８のゲートに供給され表示が行われる。
【００３２】このように、本実施形態によれば、６ビッ
トのデジタル映像信号データＤ0〜Ｄ5の内、４ビットに
ついては、画素部の周辺部に配置された第１のＤＡ変換
器によりＤＡ変換を行い、残余の２ビットについては各
画素内に内蔵された第２のＤＡ変換器によりＤＡ変換を
行うようにしたので、画素部の周辺回路の回路規模を抑
制しながらＤＡ変換の多ビット化を実現することが可能
になる。
【００３３】次に、画素に内蔵化される第２のＤＡ変換
器の他の具体的な構成について、図４を参照しながら説
明する。図４（ａ）は、第２のＤＡ変換器が内蔵された
液晶表示装置の画素ＧＳ１１を示す回路図である。な
お、他の画素についても同様である。図４（ｂ）はエレ
クトロルミネッセンス表示装置（以下、ＥＬ表示装置と
いう）の画素を示す回路図である。このＥＬ表示装置に
おいては、液晶２１の変わりに、ＥＬ素子４７及びこの
ＥＬ素子４７を電流駆動するための駆動トランジスタ４
８が導入されている。すなわち、駆動トランジスタ４８
のゲートにＤＡ変換されたアナログ電圧が印加される。
駆動トランジスタ４８は、そのアナログ電圧に応じてＥ
Ｌ素子４７に流れる電流を制御することにより、エレク
トロルミネッセンス表示を行うことができる。ＤＡ変換
器の部分については、図４（ａ）と全く同様である。以
下では、図４（ａ）について説明するが、図４（ｂ）の
ＥＬ表示装置についても同様である。
【００３４】電圧供給回路９は、ソースが電圧ＶLに接
続され、ゲートにデジタル映像信号Ｄ1が印加されたＰ
チャネル型薄膜トランジスタ（ＴＦＴ）Ｔ１０、ソース
が電圧ＶHに接続され、ゲートにデジタル映像信号Ｄ1が
印加されたＮチャネル型薄膜トランジスタ（ＴＦＴ）Ｔ
１１、ソースが電圧ＶLに接続され、ゲートにデジタル
映像信号Ｄ0が印加されたＰチャネル型薄膜トランジス
タ（ＴＦＴ）Ｔ１２、ソースが電圧ＶHに接続され、ゲ
ートにデジタル映像信号Ｄ0が印加されたＮチャネル型
薄膜トランジスタ（ＴＦＴ）Ｔ１３から構成されてい
る。Ｔ１０及びＴ１１のドレインは容量素子Ｃ２の容量
電極８２に共通接続され、Ｔ１２及びＴ１３のドレイン
は容量素子Ｃ１の容量電極８１に共通接続されている。
【００３５】すなわち、電圧供給回路９は、容量値の重
み付けがされた容量素子Ｃ１，Ｃ２の容量電極８１，８
２に、２ビットのデジタル映像信号Ｄ0，Ｄ1に応じて、
電圧ペア電圧ＶL，ＶHを選択的に供給する回路である。
ここで、容量素子Ｃ１の容量値はＣ、容量素子Ｃ２の容
量値は２Ｃに設定されているものとする。
【００３６】また、電圧ＶLと容量素子８１，８２の他
方の容量電極８３（共通の電極）の間には走査信号Ｇ１
によって制御された画素選択トランジスタＴＧ１が接続
されている。電圧供給回路９と容量電極８２との間には
走査信号Ｇ１によって制御された画素選択トランジスタ
ＴＧ２が、電圧供給回路９と容量電極８１との間には走
査信号Ｇ１によって制御された画素選択トランジスタＴ
Ｇ３が設けられている。また、画素選択トランジスタＴ
Ｇ２，ＴＧ３と液晶２１の画素電極８０の間には電荷転
送トランジスタＴＴ１，ＴＴ２が設けられている。
【００３７】以下、上述した第２のＤＡ変換器の動作に
ついて説明する。ここでは、画素ＧＳ１１にデータを書
き込み場合について説明するが、他の画素へ書き込み場
合も同様である。
【００３８】＜データＤ0，Ｄ1＝（０，０）である場合
＞ゲート線５１が選択されると（走査信号Ｇ１＝ハイレ
ベル）、ＴＧ１，ＴＧ２，ＴＧ３がオンし、容量素子Ｃ
１，Ｃ２の他方の容量電極８３は電圧ＶLになる。ま
た、画素電極８０の画素電圧もＶLになる。
【００３９】第２のラッチ回路１４−１からデータＤ
0，Ｄ1＝（０，０）が到来すると、Ｔ１０，Ｔ１２がオ
ンし、容量電極８１，８２の電圧はＶLになる。次に、
ゲート線５１が非選択となると、ＴＧ１，ＴＧ２，ＴＧ
３がオフし、次のゲート線５２が選択されると（走査信
号Ｇ２＝ハイレベル）、転送トランジスタＴＴ１，ＴＴ
２がオンする。この時、容量素子Ｃ１，Ｃ２と画素電極
８０の間で電荷の再配分が行われる。よって、電荷の保
存則から次の式が成り立つ。 ２Ｃ×（ＶL−ＶL）＋Ｃ×（ＶL−ＶL）＋ＶL×Ｃttl ＝２Ｃ×（Ｖpix−Ｖpix）＋Ｃ×（Ｖpix−Ｖpix）＋Ｖ
pix×Ｃttl この式より、Ｖpix＝ＶLとなる。Ｖpixは画素電圧、Ｃt
tl＝ＣLC＋Ｃsc、ＣLCは液晶２１の容量値、Ｃscは液晶
２１に画素電極８０に付随する寄生容量の容量値であ
る。
【００４０】＜データＤ0，Ｄ1＝（１，０）である場合
＞ゲート線５１が選択されると（走査信号Ｇ１＝ハイレ
ベル）、ＴＧ１，ＴＧ２，ＴＧ３がオンし、容量素子Ｃ
１，Ｃ２の他方の容量電極８３は電圧ＶLになる。ま
た、画素電極８０の画素電圧もＶLになる。
【００４１】第２のラッチ回路１４−１からデータＤ
0，Ｄ1＝（１，０）が到来すると、Ｔ１０，Ｔ１３がオ
ンし、容量電極８２の電圧はＶLに、容量電極８１の電
圧はＶHになる。
【００４２】次に、ゲート線５１が非選択となると、Ｔ
Ｇ１，ＴＧ２，ＴＧ３がオフし、次のゲート線５２が選
択されると（走査信号Ｇ２＝ハイレベル）、転送トラン
ジスタＴＴ１，ＴＴ２がオンする。この時、容量素子Ｃ
１，Ｃ２と画素電極８０の間で電荷の再配分が行われ
る。よって、電荷の保存則から次の式が成り立つ。 ２Ｃ×（ＶL−ＶL）＋Ｃ×（ＶH−ＶL）＋ＶL×Ｃttl ＝２Ｃ×（Ｖpix−Ｖpix）＋Ｃ×（Ｖpix−Ｖpix）＋Ｖ
pix×Ｃttl この式より、Ｖpix＝ＶL＋（ＶH−ＶL）×Ｃ／Ｃttl
となる。
【００４３】＜データＤ0，Ｄ1＝（０，１）である場合
＞ゲート線５１が選択されると（走査信号Ｇ１＝ハイレ
ベル）、ＴＧ１，ＴＧ２，ＴＧ３がオンし、容量素子Ｃ
１，Ｃ２の他方の容量電極８３は電圧ＶLになる。ま
た、画素電極８０の画素電圧もＶLになる。
【００４４】第２のラッチ回路１４−１からデータＤ
0，Ｄ1＝（０，１）が到来すると、Ｔ１１，Ｔ１２がオ
ンし、容量電極８２の電圧はＶHに、容量電極８１の電
圧はＶLになる。
【００４５】次に、ゲート線５１が非選択となると、Ｔ
Ｇ１，ＴＧ２，ＴＧ３がオフし、次のゲート線５２が選
択されると（走査信号Ｇ２＝ハイレベル）、転送トラン
ジスタＴＴ１，ＴＴ２がオンする。この時、容量素子Ｃ
１，Ｃ２と画素電極８０の間で電荷の再配分が行われ
る。よって、電荷の保存則から次の式が成り立つ。 ２Ｃ×（ＶH−ＶL）＋Ｃ×（ＶL−ＶL）＋ＶL×Ｃttl ＝２Ｃ×（Ｖpix−Ｖpix）＋Ｃ×（Ｖpix−Ｖpix）＋Ｖ
pix×Ｃttl この式より、Ｖpix＝ＶL＋（ＶH−ＶL）×２Ｃ／Ｃttl
となる。
【００４６】＜データＤ0，Ｄ1＝（１，１）である場合
＞ゲート線５１が選択されると（走査信号Ｇ１＝ハイレ
ベル）、ＴＧ１，ＴＧ２，ＴＧ３がオンし、容量素子Ｃ
１，Ｃ２の他方の容量電極８３は電圧ＶLになる。ま
た、画素電極８０の画素電圧もＶLになる。
【００４７】第２のラッチ回路１４−１からデータＤ
0，Ｄ1＝（１，１）が到来すると、Ｔ１１，Ｔ１３がオ
ンし、容量電極８２の電圧はＶHに、容量電極８１の電
圧はＶHになる。
【００４８】次に、ゲート線５１が非選択となると、Ｔ
Ｇ１，ＴＧ２，ＴＧ３がオフし、次のゲート線５２が選
択されると（走査信号Ｇ２＝ハイレベル）、転送トラン
ジスタＴＴ１，ＴＴ２がオンする。この時、容量素子Ｃ
１，Ｃ２と画素電極８０の間で電荷の再配分が行われ
る。よって、電荷の保存則から次の式が成り立つ。 ２Ｃ×（ＶH−ＶL）＋Ｃ×（ＶH−ＶL）＋ＶL×Ｃttl ＝２Ｃ×（Ｖpix−Ｖpix）＋Ｃ×（Ｖpix−Ｖpix）＋Ｖ
pix×Ｃttl この式より、Ｖpix＝ＶL＋（ＶH−ＶL）×３Ｃ／Ｃttl
となる。このように、データが「１」増えると、出力
電圧は（ＶH−ＶL）×Ｃ／Ｃttl だけ増える。そこ
で、Ｃttl＝４Ｃとすれば、等間隔の電圧でＤＡ変換を
行うことができる。
【００４９】次に、本発明の第２の実施形態に係る表示
装置について図面を参照しながら説明する。図５は、第
２の実施形態に係る表示装置の回路図である。なお、簡
単のため、水平駆動回路の２列、画素部の２行２列分の
みを示している。また、垂直駆動回路４０については前
述したものと同様である。
【００５０】本実施形態が第１の実施形態と相違する点
は、第１のＤＡ変換器の構成にある。その他の構成につ
いては第１の実施形態のものをそのまま使用することが
できる。図５に示すように、第１のＤＡ変換器は、参照
データ発生回路１５、階段電圧発生回路１６、一致検出
回路１７、Ｎチャネル型のゲートトランジスタ２０Ａ，
２１Ａ（ゲート回路）から構成されている。
【００５１】参照データ発生回路１５は、一種のカウン
タ回路で構成され、図６に示すように、４ビットの参照
デジタルデータＲＤ2〜ＲＤ5を、その初期値の（０００
０）からスタートして、最大値の（１１１１）＝まで、
基準クロックＣＬＢに基づいてインクリメントし、一水
平期間をかけて時系列的に出力し、次の一水平期間で
は、再び、初期値の（００００）にリセットされ、最大
値の（１１１１）まで出力するという動作を周期的に繰
り返す。
【００５２】ここで、基準クロックＣＫＢは、一水平期
間に発生するクロック数が、参照デジタルデータの数
（階調数）と等しくなるように、例えば水平クロックＣ
ＫＨを分周して作成される。
【００５３】階段電圧発生回路１６は、参照データ発生
回路１５から時系列的にインクリメント出力される参照
デジタルデータＲＤ2〜ＲＤ5に対応した階段電圧ペアＶ
SL，ＶSH（アナログ電圧）を発生する。階段電圧ペアＶ
SL，ＶSHは、図２に示した真理値表に従って発生され
る。例えば、ＲＤ2〜ＲＤ5＝００００の場合は、階段電
圧ペア（ＶSL，ＶSH）＝（Ｖ0，Ｖ1）、ＲＤ2〜ＲＤ5＝
０００１の場合は、階段電圧ペア（ＶSL，ＶSH）＝（Ｖ
1，Ｖ2）である。
【００５４】また、階段電圧ペアＶSL，ＶSH（アナログ
電圧）の変化は、上記基準クロックＣＬＢに参照デジタ
ルデータＲＤ0〜ＲＤ5の変化に同期させている（図６を
参照）。ここで、階段電圧発生回路１６は、例えば各階
段電圧ＶSを発生するラダー抵抗と、参照デジタルデー
タＲＤ0〜ＲＤ5に応じて各階段電圧ＶSを切り換え出力
するスイッチ群により簡単に構成することができる。
【００５５】一致検出回路１７は、４ビットのデジタル
映像信号データＤ2〜Ｄ5と、参照デジタルデータＲＤ2
〜ＲＤ5の対応する全ビットの一致を検出して一致検出
信号を出力する回路である。一致検出回路１７は、具体
的には、デジタル映像信号データＤ2〜Ｄ5の各ビット
と、対応する参照デジタルデータＲＤ2〜ＲＤ5の各ビッ
トとが入力された６個の排他的論理和回路１８−１，…
１８−４と、これらの排他的論理和回路１８−１，…１
８−４の出力が入力されたノア回路１９と、から構成す
ることができる。排他的論理和回路は、例えば、図７に
示す回路で構成することができる。なお、図７におい
て、入力データＸＡは入力データＡの反転データ、入力
データＸＢは入力データＢの反転データである。
【００５６】排他的論理和回路１８−１はデジタル映像
信号データＤ0と参照デジタルデータＲＤ0とが一致した
時に論理値「０」を出力し、一致しない時は論理値
「１」を出力する。他の排他的論理和回路１８−１も同
様である。したがって、デジタル映像信号データＤ2〜
Ｄ5と参照デジタルデータＲＤ2〜ＲＤ5の全ビットデー
タが一致した時、排他的論理和回路１８−１，…１８−
４の出力は全て論理値「０」となり、ノア回路２０は一
致検出信号として論理値「１」を出力する。
【００５７】ゲートトランジスタ２０Ａ、２１Ａは、上
記一致検出信号「１」に応じて、オンし、デジタル映像
信号データＤ2〜Ｄ5に対応した階段電圧ペアＶSL，ＶSH
を出力する。これにより、デジタル映像信号Ｄ0〜Ｄ5の
上位４ビットについてデジタル・アナログ変換が為され
る。
【００５８】次に、上述した表示装置の動作タイミング
について説明すると、第２のラッチ１４にデジタル映像
信号がラッチされまでは、図１１に示した従来例のもの
と同様である。その後、ゲート信号線５１に走査信号Ｇ
１（ハイレベル）が一水平期間だけ供給されることによ
り、画素選択トランジスタ７２がオンする。そして、参
照データ発生回路１５から参照デジタルデータＲＤ2〜
ＲＤ5が出力され、階段電圧発生回路１６からそれに同
期した階段電圧ペアＶSL，ＶSHが出力される。
【００５９】そして、デジタル映像信号データＤ2〜Ｄ5
と参照デジタルデータＲＤ2〜ＲＤ5が一致した期間、ゲ
ートトランジスタ２０Ａ、２１Ａがオンし、デジタル映
像信号データＤ2〜Ｄ5に対応した階段電圧ペアＶSL，Ｖ
SHが出力される。これにより、階段電圧ペアＶSL，ＶSH
は第１の実施形態で述べた電圧ペアＶL，ＶHとして、画
素内に設けられた第２ＤＡ変換器に供給される。すなわ
ち、本実施形態は、第１のＤＡ変換器のみが第１の実施
形態と相違し、画素内に設ける第２のＤＡ変換器につい
ては、図３及び図４に示したものと同じ回路を用いるこ
とができ、残余の２ビットについてＤＡ変換を行うこと
ができる。
【００６０】上述した構成の第１のＤＡ変換器によれ
ば、デコード回路を用いた第１の実施形態のＤＡ変換器
を利用する場合に比して、配線数やトランジスタ素子数
を大幅に削減できる。
【００６１】なお、上述した第１及び第２の実施形態の
表示装置は、６ビットのＤＡ変換器を実現しているが、
第１のＤＡ変換器と第２の変換器のビット数の割り振り
は上記実施形態に限定されることはなく、適宜変更して
もよい。例えば、第１のＤＡ変換器で３ビットを、第２
のＤＡ変換器で３ビットをＤＡ変換しても良い。また、
ＤＡ変換のビット数も６ビットに限られず必要に応じて
適宜増減することができる。
【００６２】また、上述した構成の表示装置は白黒表示
であるが、本発明はフルカラー表示にも適用することが
できる。この場合、Ｒ、Ｇ、Ｂの各デジタル映像信号毎
に、第１のラッチ回路１３、第２のラッチ１４、及びＤ
Ａ変換器を設ければ良い。
【００６３】また、本実施形態は、電圧制御の液晶表示
装置に関するものであるが、電流制御のエレクトロルミ
ネッセンス表示装置にも適用することができる。この場
合、各画素の液晶２１の代わりに、ＥＬ素子及びこのＥ
Ｌ素子の駆動トランジスタを導入すればよい。すなわ
ち、駆動トランジスタのゲートにＤＡ変換されたアナロ
グ電圧が印加される。駆動トランジスタは、そのアナロ
グ電圧に応じてＥＬ素子に流れる電流を制御することに
より、エレクトロルミネッセンス表示を行うことができ
る。
【００６４】
【発明の効果】本発明の表示装置は、本発明の表示装置
は、デジタル映像信号をアナログ映像信号に変換するＤ
Ａ変換器を、複数の画素の周辺部に設けられた第１のＤ
Ａ変換器と、各画素内に設けられた第２のＤＡ変換器
と、によって構成し、第１のＤＡ変換器によってｎビッ
トのデジタル映像信号の内、ｍビット（ｍ＜ｎ）につい
てＤＡ変換を行うと共に、第２のＤＡ変換器によって、
残余の（ｎ−ｍ）ビットについてＤＡ変換を行うように
した。
【００６５】これにより、画素の周辺回路の構成を簡潔
化して表示パネルの額縁面積の増加を抑制しながら、Ｄ
Ａ変換器のビット数を増加させることにより、多階調の
表示を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る表示装置の回路
図である。
【図２】参照電圧選択回路によって選択される参照電圧
ペアＶj，Ｖj+1の真理値表である。
【図３】第２のＤＡ変換器の回路図である。
【図４】第２のＤＡ変換器の他の回路図である。
【図５】本発明の第２の実施形態に係る表示装置の回路
図である。
【図６】階段電圧発生回路の動作を示すタイミング図で
ある。
【図７】排他的論理和回路を示す回路図である。
【図８】従来の液晶表示装置の回路図である。
【図９】従来の液晶表示装置の画素の構成を示す回路図
である。
【図１０】従来の液晶表示装置に用いられたＤＡ変換器
の回路図である。
【図１１】従来の液晶表示装置の動作を示すタイミング
図である。
【符号の説明】
５、６ 参照電圧選択回路 ７ ラダー抵抗回路 ８ 電圧選択回路 ９ 電圧供給回路 １０ シフトレジスタ １３−１、１４−１ ラッチ回路 １５ 参照データ発生回路 １６ 階段電圧発生回路 １７ 一致検出回路 １８ 排他的論理和回路 １９ ノア回路 ２０Ａ，２１Ａ ゲートトランジスタ ２１ 液晶 ７２ 画素選択トランジスタ ８０ 画素電極
フロントページの続き Ｆターム(参考） 2H093 NA53 NB07 NC03 NC11 NC22 NC24 NC26 NC34 ND42 ND43 ND49 5C006 AA16 AC21 AF83 BB16 BC12 BC16 BF03 BF04 BF24 BF26 FA42 5C080 AA10 BB05 DD23 EE29 FF11 JJ02 JJ03 JJ04

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 複数の画素と、ｎビットのデジタル映像
    信号をアナログ映像信号に変換するＤＡ変換器とを有
    し、該アナログ映像信号を前記各画素に供給して表示を
    行う表示装置において、前記ＤＡ変換器は、前記複数の
    画素の周辺部に設けられた第１のＤＡ変換器と、前記各
    画素内に設けられた第２のＤＡ変換器とから成り、前記
    第１のＤＡ変換器は、前記ｎビットのデジタル映像信号
    の内、ｍビット（ｍ＜ｎ）についてＤＡ変換を行うと共
    に、前記第２のＤＡ変換器は残余の（ｎ−ｍ）ビットに
    ついてＤＡ変換を行うようにしたことを特徴とする表示
    装置。
  2. 【請求項２】 サンプリングパルスに応じて前記デジタ
    ル映像信号をラッチする第１のラッチ回路と、一水平期
    間終了後に発生する転送パルスに応じて前記第１のラッ
    チ回路の出力をラッチする第２のラッチ回路とを備え、
    該第２のラッチ回路の出力を前記第１のＤＡ変換器に入
    力することを特徴とする請求項１記載の表示装置。
  3. 【請求項３】 前記第１のＤＡ変換器は、前記ｍビット
    のデジタル映像信号に応じた複数の参照電圧を発生する
    参照電圧発生回路と、前記ｍビットのデジタル映像信号
    に応じて前記複数の参照電圧から対応する参照電圧ペア
    を選択する参照電圧選択回路と、を有することを特徴と
    する請求項１または２に記載の表示装置。
  4. 【請求項４】 前記第２のＤＡ変換器は、前記参照電圧
    ペア間の複数の電圧を発生するラダー抵抗回路と、前記
    （ｎ−ｍ）ビットのデジタル映像信号に応じて、前記複
    数の電圧の内、一つの電圧を選択する電圧選択回路と、
    を有することを特徴とする請求項３記載の表示装置。
  5. 【請求項５】 走査信号に応じて前記電圧選択回路によ
    って選択された電圧を前記画素の画素電極に供給する画
    素選択トランジスタを有することを特徴とする請求項４
    記載の表示装置。
  6. 【請求項６】 前記第２のＤＡ変換器は、容量値の重み
    付けがされた複数の容量素子と、前記（ｎ−ｍ）ビット
    のデジタル映像信号に応じて、前記参照電圧ペア電圧を
    前記複数の容量素子の電極に選択的に供給する電圧供給
    回路と、前記複数の容量素子によって蓄積された電荷を
    タイミング信号に応じて前記画素電極に供給する電荷転
    送トランジスタと、を有することを特徴とする請求項３
    記載の表示装置。
  7. 【請求項７】 走査信号に応じて前記電圧供給回路から
    の電圧を前記複数の容量素子の電極に供給する画素選択
    トランジスタを有することを特徴とする請求項６記載の
    表示装置。
  8. 【請求項８】 前記第１のＤＡ変換器は、ｎビットのデ
    ータをインクリメントした参照デジタルデータを時系列
    的に出力する参照データ発生回路と、前記参照デジタル
    データの変化と同期して変化すると共に、該参照デジタ
    ルデータに対応した階段電圧ペアを発生する階段電圧発
    生回路と、デジタル映像信号データと前記参照デジタル
    データとの一致を検出して一致検出信号を出力する一致
    検出回路と、前記一致検出信号に応じて前記階段電圧ペ
    アを出力するゲート回路と、を有することを特徴とする
    請求項１記載の表示装置。
  9. 【請求項９】 サンプリングパルスに応じて前記デジタ
    ル映像信号をラッチする第１のラッチ回路と、一水平期
    間終了後に発生する転送パルスに応じて前記第１のラッ
    チ回路の出力をラッチする第２のラッチ回路とを備え、
    該第２のラッチ回路の出力を前記第１のＤＡ変換器に入
    力することを特徴とする請求項８記載の表示装置。
  10. 【請求項１０】 前記第２のＤＡ変換器は、前記階段電
    圧ペア間の電圧を発生するラダー抵抗回路と、前記（ｎ
    −ｍ）ビットのデジタル映像信号に応じて、前記複数の
    電圧の内、一つの電圧を選択する電圧選択回路と、を有
    することを特徴とする請求項８または９記載の表示装
    置。
  11. 【請求項１１】 走査信号に応じて前記電圧選択回路に
    よって選択された電圧を前記画素の画素電極に供給する
    画素選択トランジスタを有することを特徴とする請求項
    １０記載の表示装置。
  12. 【請求項１２】 前記第２のＤＡ変換器は、容量値の重
    み付けがされた複数の容量素子と、前記（ｎ−ｍ）ビッ
    トのデジタル映像信号に応じて、前記階段電圧ペア電圧
    を前記複数の容量素子の電極に選択的に供給する電圧供
    給回路と、前記複数の容量素子によって蓄積された電荷
    をタイミング信号に応じて前記画素電極に供給する電荷
    転送トランジスタと、を有することを特徴とする請求項
    ８または９記載の表示装置。
  13. 【請求項１３】 走査信号に応じて前記電圧供給回路か
    らの電圧を前記複数の容量素子の電極に供給する画素選
    択トランジスタを有することを特徴とする請求項１２記
    載の表示装置。
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