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JP2003100868A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Publication number
JP2003100868A
JP2003100868A JP2001297040A JP2001297040A JP2003100868A JP 2003100868 A JP2003100868 A JP 2003100868A JP 2001297040 A JP2001297040 A JP 2001297040A JP 2001297040 A JP2001297040 A JP 2001297040A JP 2003100868 A JP2003100868 A JP 2003100868A
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JP
Japan
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silicon nitride
nitride film
nitrogen
semiconductor device
film
Prior art date
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Application number
JP2001297040A
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English (en)
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JP4170612B2 (ja
Inventor
Yasushi Akasaka
泰志 赤坂
Pao-Hwa Chou
保華 周
Toshiro Nakanishi
俊郎 中西
Kyoichi Suguro
恭一 須黒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Fujitsu Ltd
Winbond Electronics Corp
Original Assignee
Toshiba Corp
Fujitsu Ltd
Winbond Electronics Corp
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Publication date
Application filed by Toshiba Corp, Fujitsu Ltd, Winbond Electronics Corp filed Critical Toshiba Corp
Priority to JP2001297040A priority Critical patent/JP4170612B2/ja
Publication of JP2003100868A publication Critical patent/JP2003100868A/ja
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Publication of JP4170612B2 publication Critical patent/JP4170612B2/ja
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  • Formation Of Insulating Films (AREA)
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Abstract

(57)【要約】 【課題】原料ガスとしてHCDを用いたLP−CVD法
により形成した、シリコン窒化膜からなるゲート側壁絶
縁膜のエッチングレートを、自然酸化膜のエッチングレ
ートよりも十分に遅くし、ゲート側壁絶縁膜の薄膜化を
招くことなく、自然酸化膜を除去すること。 【解決手段】シリコン窒化膜33からなるゲート側壁絶
縁膜の側面における窒素密度を1×1014cm-2以上5
×1015cm-2以下に設定し、かつHFを用いたウエッ
トエッチングにより自然酸化膜を除去する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、シリコン窒化膜か
らなる部材を含む半導体装置およびその製造方法に係わ
り、特にシリコン窒化膜からなる部材の側面におけるエ
ッチングレートをシリコン酸化膜のエッチングレートよ
りも遅くなるように制御した半導体装置およびその製造
方法に関する。
【0002】
【従来の技術】近年、LSIにおいては、集積度を高め
るために、多層配線が多く用いられている。この種の多
層配線においては、集積度の高い配線を実現するため
に、上下に隣接する配線層のみでなく、2層以上離れた
層を直接接続する技術が用いられている。
【0003】このとき、2層以上離れた配線を接続する
プラグと、2層以上離れた配線間に存在する配線(中間
配線)とは絶縁されている必要がある。このため、2層
以上離れた層を直接接続する多層配線においては、層間
の合わせずれによって上記プラグが埋め込まれた接続孔
が中間配線にかからないように、通常、十分な余裕をと
った設計がなされている。
【0004】一方、近年、さらなる高集積度の配線を形
成するために、配線に対して自己整合的にプラグを形成
する方法(SAC(Self-Aligned Contact)プロセス)
が行われている。この方法を以下図5に従って説明す
る。
【0005】まず、図5(a)に示すように、第1の配
線81上に第1の層間絶縁膜としてのシリコン酸化膜8
2を形成し、その後シリコン窒化膜82上に第2の配線
83および第1のシリコン窒化膜84を形成する。
【0006】次に、図5(b)に示すように、第2の配
線83および第1のシリコン窒化膜84の側壁に第2の
シリコン窒化膜(側壁絶縁膜)85を形成し、続いて第
2の層間絶縁膜としてのシリコン酸化膜86を全面に堆
積し、その後シリコン酸化膜86上にフォトレジストか
らなるコンタクトパターン87を形成する。
【0007】その後、RIE(Reactive Ion Etching)
法を用い、シリコン酸化物のエッチングレートがシリコ
ン窒化物のそれよりも速くなる条件で、図5(c)に示
すように、コンタクトパターン87をマスクにして、シ
リコン酸化膜86,81をシリコン窒化膜84,85に
対して選択的にエッチングし、第1の配線81に達する
接続孔88を自己整合的に開口する。
【0008】その後、図5(d)に示すように、コンタ
クトパターン87を剥離する。
【0009】次に、図5(e)に示すように、第3の配
線、および第3の配線と第1の配線81を接続するプラ
グ(第3の配線・プラグ)89となる金属膜を、接続孔
88の内部およびシリコン酸化膜86上に堆積し、その
後上記金属膜をパターニングすることで、第3の配線・
プラグ89を形成する。
【0010】このような方法によれば、図5(c)のエ
ッチング工程において、シリコン窒化膜84,85が第
2の配線83のマスクとして働いているので、コンタク
トパターン87がずれても第2の配線83はエッチング
されない。したがって、接続孔88と第2の配線83と
の間に余裕を持たせる必要がない。すなわち、図に示し
た2つの第2の配線83の間の距離を広くする必要はな
い。
【0011】第2の配線83を被覆するシリコン窒化膜
85の成膜方法としては、CVD法特にLP−CVD法
が好ましい。シリコン窒化物を堆積する方法としては他
に、PE−CVD法も一般的であるが、第2の配線83
の側面における段差被覆性の点でLP−CVD法に大き
く劣る。
【0012】しかし、通常のSiH2 Cl2 (DCS)
とNH3 を原料ガスとして用いるLP−CVD法では、
700℃以上の高温熱工程を必要とする。このため、こ
れ以前に形成する配線材料はAlなどの低融点の材料で
は無く、W等の高融点の材料が必要とされる。
【0013】さらに、700℃以上の高温熱工程におい
ては、図6に示すように、バリアメタル膜94で第1の
配線81を構成する金属と不純物拡散層90との反応を
防止することができないため、不純物拡散層90と第1
の配線81との間のコンタクト抵抗上昇や、リーク電流
増大などの問題が生じる。なお、図6において、91は
シリコン基板、92は素子分離絶縁膜(STI)、93
は層間絶縁膜、94はバリアメタル膜をそれぞれ示して
いる。
【0014】これらの問題を解決するために、原料ガス
としてSi2 Cl6 (HCD)を用いることが提案され
ている。このガス系を用いれば、650℃以下の成膜温
度でも、シリコン窒化膜を堆積することができる。
【0015】しかし、原料ガスとしてHCDを用いてL
P−CVD法により形成したシリコン窒化膜は、LSI
の製造工程において多用されるHFを含む液(HF溶
液)によるエッチングレートが速い。
【0016】そのため、例えば図5(c)の工程後に行
う、HF溶液による自然酸化膜の除去工程において、シ
リコン窒化膜84,85がエッチングされ、シリコン窒
化膜84,85の薄膜化もしくは消滅が生じる。その結
果、第3の配線・プラグ89と第2の配線83との間の
絶縁を保つことが困難になるという問題が生じる。
【0017】
【発明が解決しようとする課題】上述の如く、従来のS
ACプロセスにおいては、段差被覆性、成膜温度の観点
から、配線を覆うシリコン窒化膜の形成方法として、原
料ガスとしてHCDを用いたLP−CVD法が採用され
ている。
【0018】この種の方法で形成されたシリコン窒化膜
は、自然酸化膜の除去に用いるHF溶液によるエッチン
グレートが速い。そのため、側壁絶縁膜としてのシリコ
ン窒化膜が露出した状態で、自然酸化膜の除去を行う工
程で、シリコン窒化膜の薄膜化もしくは消滅が生じる。
その結果、第1の配線と第3の配線とを繋げるプラグ
と、第2の配線との間の絶縁を保つことが困難になると
いう問題が生じている。
【0019】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、HFによる薄膜化や消
滅を防止できる、シリコン窒化膜からなる絶縁部材を備
えた半導体装置およびその製造方法を提供することにあ
る。
【0020】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
【0021】すなわち、上記目的を達成するために、本
発明に係る半導体装置は、基板と、前記基板上に形成さ
れ、側面の少なくとも一部が露出し、シリコン窒化膜か
らなる部材であって、該部材を前記側面を含む表面層と
該表面層よりも深い層との二つに分けた場合、前記表面
層における窒素の体積密度が深さ方向に分布を有し、か
つ前記表面層よりも深い層における窒素の体積密度が深
さ方向に実質的に一定であり、かつ前記表面層における
窒素の体積密度から、前記表面層よりも深い層における
窒素の体積密度を引いて得られる、前記表面層における
窒素の体積密度分布を、前記表面層の深さ方向に積分し
て得られる前記表面層の面密度が、1×1014cm-2
上5×1015cm-2以下である部材とを備えていること
を特徴とする。
【0022】本発明によれば、シリコン酸化膜からなる
部材の側面の露出部分の窒素密度を1×1014cm-2
上5×1015cm-2以下に設定することにより、上記露
出分におけるHFによるエッチング耐性を高くでき、こ
れによりHFによる薄膜化や消滅を防止できる、シリコ
ン窒化膜からなる部材を備えた半導体装置およびその製
造方法を実現できるようになる。
【0023】本発明の上記ならびにその他の目的と新規
な特徴は、本明細書の記載および添付図面によって明ら
かになるであろう。
【0024】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態(以下、実施形態という)を説明する。
【0025】(第1の実施形態)HCDをシリコンのソ
ースとして625℃のLP−CVD法で堆積したシリコ
ン窒化膜を、HFを0.25%含む液でウエットエッチ
ングした場合、シリコン窒化膜のエッチングレートは、
堆積直後では熱酸化で形成されたシリコン酸化膜のそれ
とほぼ等しく、また900℃、20秒のN2 中RTAを
行った後でも熱酸化膜に対するエッチングレート比は、
0.45倍程度である。
【0026】しかしながら、発明者等の実験によれば、
上記シリコン窒化膜に所定量の窒素を導入することによ
り、エッチングレートを十分に低下させることが可能で
あることが明らかになった。
【0027】図1は、HCDとNH3 ガスを用いて62
5℃のLP−CVD法で堆積したシリコン窒化膜に窒素
イオンを注入し、900℃、20秒のN2 中RTAを施
して得られたサンプルを0.25%HF水溶液でエッチ
ングした場合の、窒素イオンのドーズ量とシリコン窒化
膜のエッチングレートとの関係を示す図である。参考の
ため、図1には、窒素イオンを導入していないシリコン
窒化膜のエッチングレートも載せてある。
【0028】図1から分かるように、面密度で1×10
14以上5×1015cm-2以下の窒素濃度になるように窒
素イオンを注入すると、エッチングレートは遅くなる。
1×1016cm-2の窒素濃度でエッチングレートは逆に
早くなっているが、これは物理的なストレスによりシリ
コン窒化膜の構造が乱されたためと解釈される。
【0029】しかし、イオン注入法を用いた場合、窒素
イオンの指向性が極めて高いため、シリコン窒化膜の側
面には窒素を効率よく導入することができない。また、
シリコン窒化膜に物理的なダメージを与えやすい。側壁
部分に効率よく窒素を導入するためには、指向性の低い
窒素を含む粒子を用いることが必要である。
【0030】このような指向性の低い窒素を含む粒子を
用い、シリコン窒化膜の側面表面に窒素を効率よく導入
する方法として、窒素を含むプラズマを用いる方法が考
えられる。
【0031】例えば、図5(a)〜図5(d)に示した
のと同様の方法で、接続孔88を開口した後、図2に示
すように、例えば、100mTorr程度の圧力下でN
2 またはNH3 などの窒素を含むガスに500W程度の
高周波を印加して発生させた窒素を含むプラズマ1中
に、シリコン窒化膜85が形成された基板を曝する。
【0032】これにより、シリコン窒化膜85の露出し
た側面には、イオン注入では困難である、窒素濃度が1
×1014〜5×1015cm-2という高濃度窒素層2を形
成することができる。高濃度窒素層2はシリコン窒化膜
85の露出した上面にも形成される。また、図におい
て、3は上記プラズマ処理によりシリコン酸化膜82の
上面表面および側壁表面(接続孔側面)に形成された高
濃度窒素層3(表面層)を示している。
【0033】高濃度窒素層2よりも下の部分のシリコン
窒化膜85の深さ方向の窒素濃度(cm-3)はほぼ一定
となりる。何故なら、高濃度窒素層2よりも下の部分の
シリコン窒化膜85には、プラズマドーピングによる窒
素添加がほとんど無く、シリコン窒化膜本来が持ってい
る窒素しか実質的に無いからである。
【0034】また、高濃度窒素層2よりも下の部分のシ
リコン窒化膜85には、プラズマドーピングによる窒素
添加がほとんどないことから、高濃度窒素層2よりも下
の部分のシリコン窒化膜85の窒素濃度(cm-3)は、
高濃度窒素層2のそれよりも低くなる。
【0035】すなわち、本実施形態の方法を用いると、
高濃度窒素層2が形成されたシリコン窒化膜85(シリ
コン窒化膜からなる部材)を高濃度窒素層2とそれより
も深い層との二つに分けた場合、高濃度窒素層2におけ
る窒素の体積密度が深さ方向に分布を有し、かつ高濃度
窒素層2よりも深い層における窒素の体積密度が深さ方
向に実質的に一定であり、かつ高濃度窒素層2における
窒素の体積密度から、高濃度窒素層2よりも深い層にお
ける窒素の体積密度を引いて得られる、高濃度窒素層2
における窒素の体積密度分布を、高濃度窒素層2の深さ
方向に積分して得られる高濃度窒素層2の面密度が、1
×1014cm-2以上5×1015cm-2以下となることが
分かった。
【0036】高濃度窒素層2を形成した後、必要に応じ
て600℃程度の比較的低い温度で30分〜60分程度
の加熱を行うか、あるいは800℃程度の温度で20〜
30秒程度の短時間の加熱を行うことで、更に効率よく
窒素を導入することができるようになる。
【0037】かくして本実施形態によれば、窒素プラズ
マ処理によりシリコン窒化膜85の露出面に高濃度窒素
層2を形成することにより、例えば自然酸化膜等の除去
を目的とする洗浄を行うために、HFを用いたウエット
エッチングを行っても、第2の配線83の側壁を覆うシ
リコン窒化膜85の薄膜化を防止でき、第3の配線・プ
ラグ89と第2の配線83との間の絶縁を保つことがで
きるようになる。
【0038】(第2の実施形態)図3および図4は、本
発明の第2の実施形態に係る半導体装置の製造工程を示
す断面図である。
【0039】まず、図3(a)に示すように、シリコン
基板21上にSiO2 などからなる厚さ5nm程度のゲ
ート絶縁膜22、シリコンまたはシリコンゲルマニウム
からなる厚さ70nmの半導体膜にB、As、P等の導
電性不純物を1×1020cm -3以上添加してなる低抵抗
の半導体膜23、厚さ5nm程度の薄いW窒化膜24、
W膜25、厚さ200nm程度のシリコン窒化膜26を
順次形成し、その後シリコン窒化膜26上にゲートパタ
ーンを有するフォトレジストパターン27を形成する。
シリコン基板21の代わりに、SOI基板や、シリコン
ゲルマを含む基板を用いても良い。半導体膜23の結晶
構造は例えば多結晶である。
【0040】次に、図3(b)に示すように、フォトレ
ジストパターン27をマスクにしてしシリコン窒化膜2
6をRIE法にてエッチングし、フォトレジストパター
ン27のパターンをシリコン窒化膜26に転写する。こ
の結果、シリコン窒化膜26からなるハードマスクが得
られる。
【0041】次に、図3(c)に示すように、フォトレ
ジストパターン27を剥離した後、100mTorr程
度の圧力下でN2 またはNH3 などの窒素を含むガスに
500W程度の高周波を印加して発生させた窒素を含む
プラズマ中に、シリコン窒化膜26が形成されたシリコ
ン基板21を曝し、シリコン窒化膜26の表面に面密度
で1×1014〜5×1015cm-2の窒素濃度を有する高
濃度窒素層28を形成する。高濃度窒素層28が形成さ
れていない部分のシリコン窒化膜26の窒素濃度は1×
1014よりも低い値となる。
【0042】このとき、同時にW膜25の表面にも高濃
度窒素層29が形成されるが、高濃度窒素層29はこの
後行われるRIE等の工程に影響を与えずに同工程時に
除去される。
【0043】高濃度窒素層28,29の形成後、必要に
応じて、600℃程度の比較的低い温度で30分〜60
分程度の加熱を行うか、あるいは800℃程度の温度で
20〜30秒程度の短時間の加熱を行うことで、更に効
率よく窒素を導入することができる。
【0044】次に、図3(d)に示すように、表面に高
濃度窒素層28が形成されたシリコン窒化膜26(ハー
ドマスク)をマスクにして、W膜25、W窒化膜24お
よび半導体膜23をRIE法によりエッチングし、W膜
25、W窒化膜24および半導体膜23からなるゲート
電極30を形成する。このとき、W膜25の表面に形成
された高濃度窒素層29は除去される。
【0045】次に、例えば特開昭59−132136に
開示されている方法を用いて、H2とH2 Oの混合雰囲
気中で800℃程度の加熱処理を行い、図3(e)に示
すように、W膜25およびW窒化膜24を酸化せずに半
導体膜23の側面(ゲート側壁)を酸化し、酸化膜31
を形成する。このようにゲート側壁を酸化し、ゲート絶
縁膜22に接する部分の酸化膜厚を厚くすることによ
り、ゲート絶縁膜22の信頼性を向上することができ
る。
【0046】次に、図4(f)に示すように、ゲート電
極30等をマスクにして不純物イオンを基板表面に注入
し、ソース・ドレインエクステンションを構成する不純
物拡散層32を自己整合的に形成する。
【0047】図3(c)から図4(f)に至る全ての工
程において、HFを含む溶液でウェットエッチングある
いはウェットクリーニングを行っても、高濃度窒素層2
9が形成されているので、ハードマスク26の厚さや幅
が減ることは無い。
【0048】次に、図4(g)に示すように、ゲート電
極30等を含むゲート部を覆うように厚さ50nm程度
のシリコン窒化膜33を全面に堆積する。
【0049】次に、図4(h)に示すように、シリコン
窒化膜33の全面をRIE法にてエッチングし、ゲート
電極30およびシリコン窒化膜26の側壁にシリコン窒
化膜33を選択的に残置させる。このとき、シリコン窒
化膜(ハードマスク)26の上面に形成された高濃度窒
素層28は除去される。
【0050】次に、図4(i)に示すように、100m
Torr程度の圧力下でN2 またはNH3 などの窒素を
含むガスに500W程度の高周波を印加して発生させた
窒素を含むプラズマに曝し、シリコン窒化膜(ゲート側
壁絶縁膜)33およびシリコン窒化膜26(ハードマス
ク)の表面に面密度で1×1014〜5×1015cm-2
窒素濃度を有する高濃度窒素層34を形成する。
【0051】高濃度窒素層34の形成後、必要に応じ
て、後600℃程度の比較的低い温度で30分〜60分
程度の加熱を行うか、あるいは800℃程度の温度で2
0秒〜30秒程度の短時間の加熱を行うことで、更に効
率よく窒素を導入することができる。
【0052】この後、HFを含む溶液によるウェットエ
ッチングあるいはウェットクリーニングを行う工程が続
くが、シリコン窒化膜(ゲート側壁絶縁膜)35および
シリコン窒化膜(ハードマスク)26はそれらの表面に
形成された高濃度窒素層34によって薄膜化や消滅が防
止され、その結果としてゲート電極30と次工程で形成
するソース/ドレイン電極との絶縁を保つことができる
ようになる。
【0053】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、SACプ
ロセスやゲートプロセス中に使用するシリコン窒化膜の
場合について説明したが、他のプロセス中に使用するシ
リコン窒化膜に対しても本発明は適用可能である。ま
た、シリコン窒化膜の成膜温度は、700℃以下の低温
であることが好ましい。このような低温の成膜温度は、
原料ガスとしてHCDを用いたLP−CVD法を用いる
ことにより容易に実現できる。
【0054】また、上記実施形態では、シリコン窒化膜
からなる絶縁部材の露出した側面に所定量の窒素を導入
する方法として、窒素を含むプラズマ中に曝す方法、す
なわち窒素の運動量分布が異方的にならないような環境
下に、シリコン窒化膜からなる絶縁部材を曝したが、他
の方法を用いて導入して良い。例えば斜めイオン注入を
用いた方法が可能である。
【0055】さらに、上記実施形態には種々の段階の発
明が含まれており、開示される複数の構成要件における
適宜な組み合わせにより種々の発明が抽出され得る。例
えば、実施形態に示される全構成要件から幾つかの構成
要件が削除されても、発明が解決しようとする課題の欄
で述べた課題を解決できる場合には、この構成要件が削
除された構成が発明として抽出され得る。
【0056】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
【0057】
【発明の効果】以上詳説したように本発明によれば、H
Fによる薄膜化や消滅を防止できる、シリコン窒化膜か
らなる絶縁部材を備えた半導体装置およびその製造方法
を実現できるようになる。
【図面の簡単な説明】
【図1】HCDとNH3 ガスを用いてLP−CVD法で
堆積したシリコン窒化膜に窒素イオンを注入し、RTA
を施して得られたサンプルをHF水溶液でエッチングし
た場合の窒素イオンのドーズ量とエッチングレートとの
関係を示す図
【図2】本発明の第1の実施形態に係る半導体装置の製
造工程を示す断面図
【図3】本発明の第2の実施形態に係る半導体装置の製
造工程を示す断面図
【図4】図3に続く同半導体装置の製造工程を示す断面
【図5】従来のSACプロセスを示す断面図
【図6】従来の問題点を説明するための断面図
【符号の説明】
1…窒素を含むプラズマ 2,3…高濃度窒素層 21…シリコン基板 22…ゲート絶縁膜 23…低抵抗の半導体膜 24…W窒化膜 25…W膜 26…シリコン窒化膜(ハードマスク) 27…フォトレジストパターン 28,29…高濃度窒素層 30…ゲート電極 31…酸化膜 32…不純物拡散層 33…シリコン窒化膜(ゲート側壁絶縁膜) 34…高濃度窒素層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/3205 H01L 29/78 301P 21/336 21/90 P 29/78 21/88 Q 29/78 301Y (71)出願人 596068419 ウィンボンド エレクトロニクス コープ Winbond Electronics Corp. 台湾 シンチュ市 サイエンス ベイスド インダストリアル パーク クリエイシ ョン ロード III 4番 No.4,Creation RoadI II,Science−Based In dustrial Park,Hsinc hu City,Taiwan,R.O. C. (72)発明者 赤坂 泰志 神奈川県横浜市磯子区新杉田町8番地 株 式会社東芝横浜事業所内 (72)発明者 周 保華 台湾新竹科学工業園区300研新三路4号 (72)発明者 中西 俊郎 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 (72)発明者 須黒 恭一 神奈川県横浜市磯子区新杉田町8番地 株 式会社東芝横浜事業所内 Fターム(参考) 4M104 AA01 AA03 AA09 BB00 BB01 CC05 DD02 DD09 DD16 DD17 DD55 DD65 DD71 DD78 DD80 DD89 EE05 EE09 EE17 FF14 5F033 GG00 GG01 HH03 HH04 HH19 HH34 LL04 MM07 MM15 NN37 QQ08 QQ09 QQ10 QQ13 QQ19 QQ28 QQ37 QQ58 QQ60 QQ64 QQ73 QQ74 QQ76 QQ82 QQ90 RR04 RR06 SS13 TT08 VV06 WW04 5F058 BA08 BA20 BC08 BF04 BF24 BF30 BH16 BJ04 5F140 AC36 BA01 BA05 BF04 BF20 BF21 BF27 BG09 BG12 BG14 BG22 BG26 BG31 BG38 BG39 BG48 BG49 BG51 BG53 BG56 BG57 BH14 BH15 BK27

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 基板と、前記基板上に形成され、側面の少なくとも一部
    が露出し、シリコン窒化膜からなる部材であって、該部
    材を前記側面を含む表面層と該表面層よりも深い層との
    二つに分けた場合、 前記表面層における窒素の体積密度が深さ方向に分布を
    有し、かつ前記表面層よりも深い層における窒素の体積
    密度が深さ方向に実質的に一定であり、かつ前記表面層
    における窒素の体積密度から、前記表面層よりも深い層
    における窒素の体積密度を引いて得られる、前記表面層
    における窒素の体積密度分布を、前記表面層の深さ方向
    に積分して得られる前記表面層の面密度が、1×1014
    cm-2以上5×1015cm-2以下である部材とを具備し
    てなることを特徴とする半導体装置。
  2. 【請求項2】前記部材は、電極の側壁に形成されたシリ
    コン窒化膜からなる部材、またはシリコン窒化膜からな
    るマスクであることを特徴とする請求項1に記載の半導
    体装置。
  3. 【請求項3】基板上にシリコン窒化膜を形成する工程
    と、 前記シリコン窒化膜をエッチングし、側面の少なくとも
    一部が露出した、前記シリコン窒化膜からなる部材を形
    成する工程と、 前記部材の露出した側面に所定量の窒素を導入する工程
    と、 前記部材を含む領域上の酸化膜を除去する工程とを有す
    ることを特徴とする半導体装置の製造方法。
  4. 【請求項4】前記所定量は、1×1014cm-2以上5×
    1015cm-2以下であることを特徴とする請求項3に記
    載の半導体装置の製造方法。
  5. 【請求項5】前記基板上に前記シリコン窒化膜を形成す
    る工程において、前記シリコン窒化膜の成膜法としてL
    P−CVD法を用いることを特徴とする請求項3または
    4に記載の半導体装置の製造方法。
  6. 【請求項6】前記基板上に前記シリコン窒化膜を形成す
    る工程において、シリコン原料としてヘキサクロロジシ
    ランを含むものを用いることを特徴とする請求項5に記
    載の半導体装置の製造方法。
  7. 【請求項7】前記部材の露出した側面に所定量の窒素を
    導入する工程において、前記部材が形成された前記基板
    を窒素を含むプラズマに曝すことを特徴とする請求項3
    ないし6のいずれか1項に記載の半導体装置の製造方
    法。
  8. 【請求項8】前記部材を含む領域上の酸化膜を除去する
    工程において、前記部材が形成された前記基板をHFを
    含む液中に浸すか、またはHFを含む雰囲気に曝すこと
    を特徴とする請求項3ないし7のいずれか1項に記載の
    半導体装置の製造方法。
  9. 【請求項9】前記部材は、ゲート電極の側壁に形成され
    たシリコン窒化膜からなるスペーサ、またはシリコン窒
    化膜からなるマスクであることを特徴とする請求項3な
    いし8のいずれか1項に記載の半導体装置の製造方法。
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US7961257B2 (en) 2005-09-28 2011-06-14 Sony Corporation Color adjusting apparatus, display apparatus, printing apparatus, image processing apparatus, color adjustment method, GUI display method, and program

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007088238A (ja) * 2005-09-22 2007-04-05 Tokyo Electron Ltd 半導体装置の製造方法およびシリコン窒化膜またはシリコン酸化膜の表面処理方法
US7961257B2 (en) 2005-09-28 2011-06-14 Sony Corporation Color adjusting apparatus, display apparatus, printing apparatus, image processing apparatus, color adjustment method, GUI display method, and program
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