JP2003195259A - 表示装置の駆動方法 - Google Patents
表示装置の駆動方法Info
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- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
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- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
- G09G2300/0857—Static memory circuit, e.g. flip-flop
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Abstract
(57)【要約】
【課題】 ディジタルメモリを備えた表示装置では、デ
ィジタルメモリから静止画データを取り出す２つのスイ
ッチ素子が同時にオンしてしまい、液晶層に正常な書き
込み電圧を印加できないことがある。 【解決手段】 静止画表示期間において、２つのメモリ
制御信号のオン期間におけるパルス幅が、オフ期間にお
けるパルス幅よりも狭くなるように信号波形を制御す
る。これにより、２つのメモリ制御信号のそれぞれのオ
ン期間が重複しなくなるため、前記２つのスイッチ素子
は同時にオンすることがなくなる。
ィジタルメモリから静止画データを取り出す２つのスイ
ッチ素子が同時にオンしてしまい、液晶層に正常な書き
込み電圧を印加できないことがある。 【解決手段】 静止画表示期間において、２つのメモリ
制御信号のオン期間におけるパルス幅が、オフ期間にお
けるパルス幅よりも狭くなるように信号波形を制御す
る。これにより、２つのメモリ制御信号のそれぞれのオ
ン期間が重複しなくなるため、前記２つのスイッチ素子
は同時にオンすることがなくなる。
Description
【０００１】
【発明の属する技術分野】この発明は、携帯電話や電子
ブック等に使用される高画質、低消費電力な表示装置に
関し、詳しくはディジタルメモリを備えた表示装置の駆
動方法に関する。
ブック等に使用される高画質、低消費電力な表示装置に
関し、詳しくはディジタルメモリを備えた表示装置の駆
動方法に関する。
【０００２】
【従来の技術】近年、液晶表示装置は軽量、薄型、低消
費電力という利点を活かして携帯電話や電子ブック等の
小型情報端末のディスプレイとして使われている。この
ような小型情報端末は、一般にバッテリー駆動方式が採
用されていることから、低消費電力化が重要な課題とな
っている。
費電力という利点を活かして携帯電話や電子ブック等の
小型情報端末のディスプレイとして使われている。この
ような小型情報端末は、一般にバッテリー駆動方式が採
用されていることから、低消費電力化が重要な課題とな
っている。
【０００３】とくに携帯電話においては、待ち受け時間
中に低消費電力で表示できることが求められており、こ
れを実現するための技術としては、例えば特開２００１
−２６４８１４号公報に開示された液晶表示装置があ
る。この液晶表示装置は、画素内にディジタルメモリを
備えており、待ち受け時（以下、静止画表示時）には、
液晶を交流駆動するための交流駆動回路のみを動作さ
せ、その他の周辺駆動回路を止めることにより、大幅な
消費電力の低減を図っている。
中に低消費電力で表示できることが求められており、こ
れを実現するための技術としては、例えば特開２００１
−２６４８１４号公報に開示された液晶表示装置があ
る。この液晶表示装置は、画素内にディジタルメモリを
備えており、待ち受け時（以下、静止画表示時）には、
液晶を交流駆動するための交流駆動回路のみを動作さ
せ、その他の周辺駆動回路を止めることにより、大幅な
消費電力の低減を図っている。
【０００４】
【発明が解決しようとする課題】上記特開２００１−２
６４８１４号公報に開示された液晶表示装置では、静止
画表示時に液晶を交流駆動するため、ディジタルメモリ
の出力側に２つのスイッチ素子を備えている。そして、
この２つのスイッチ素子を、それぞれ独立した２つのメ
モリ制御信号により１フレーム毎に交互にオンすること
により、ディジタルメモリの出力／反転出力（二値出
力）を交互に画素電極に印加し、この周期に合わせて対
向電極の電位を反転させている。これによると、対向電
極の電位と画素電極の電位が同位相となる画素では液晶
層に電圧がかからず、また対向電極と画素電極が逆位相
となる画素では液晶層に電圧がかかることになる。この
動作を繰り返すことにより、液晶を交流駆動することが
できる。
６４８１４号公報に開示された液晶表示装置では、静止
画表示時に液晶を交流駆動するため、ディジタルメモリ
の出力側に２つのスイッチ素子を備えている。そして、
この２つのスイッチ素子を、それぞれ独立した２つのメ
モリ制御信号により１フレーム毎に交互にオンすること
により、ディジタルメモリの出力／反転出力（二値出
力）を交互に画素電極に印加し、この周期に合わせて対
向電極の電位を反転させている。これによると、対向電
極の電位と画素電極の電位が同位相となる画素では液晶
層に電圧がかからず、また対向電極と画素電極が逆位相
となる画素では液晶層に電圧がかかることになる。この
動作を繰り返すことにより、液晶を交流駆動することが
できる。
【０００５】ところで、前記メモリ制御信号を伝達する
メモリ制御信号線には、配線抵抗や配線容量が存在する
ため、メモリ制御信号の波形も立ち上がり時間と立ち下
がり時間に遅れを生じる場合がある。こうした遅れによ
り、２つのスイッチ素子が同時にオンしてしまうと、デ
ィジタルメモリの出力／反転出力が同時に画素電極に印
加され、液晶層に正常な書き込み電圧を印加することが
できず、表示不良となることがあった。
メモリ制御信号線には、配線抵抗や配線容量が存在する
ため、メモリ制御信号の波形も立ち上がり時間と立ち下
がり時間に遅れを生じる場合がある。こうした遅れによ
り、２つのスイッチ素子が同時にオンしてしまうと、デ
ィジタルメモリの出力／反転出力が同時に画素電極に印
加され、液晶層に正常な書き込み電圧を印加することが
できず、表示不良となることがあった。
【０００６】この発明の目的は、ディジタルメモリの誤
動作を解消して、静止画表示時においても優れた表示品
位を得ることができる表示装置の駆動方法を提供するこ
とにある。
動作を解消して、静止画表示時においても優れた表示品
位を得ることができる表示装置の駆動方法を提供するこ
とにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、マトリクス状に配置された複数
の走査線及び複数の信号線、このマトリクスの各格子毎
に配置された画素電極、前記走査線に供給される走査信
号により前記信号線と前記画素電極間を導通させて前記
信号線に供給された映像データを前記画素電極に書き込
む、前記各格子毎に設けられた画素スイッチ素子、前記
画素電極に書き込む二値の映像データを保持し、出力／
反転出力として取り出し可能なディジタルメモリ、前記
画素電極と前記ディジタルメモリとの間の導通を制御
し、前記ディジタルメモリに保持された前記二値の映像
データを出力／反転出力として取り出すための２つのメ
モリスイッチ素子、前記２つのメモリスイッチ素子をそ
れぞれオン／オフ制御するための２つのメモリ制御信号
を伝達する２つのメモリ制御信号線を有するアレイ基板
と、すべての前記画素電極と所定間隔をもって対向配置
される共通の対向電極を有する対向基板と、前記アレイ
基板と前記対向基板との間に保持された表示層とを備え
た表示装置の駆動方法において、通常表示期間では、前
記２つのメモリスイッチ素子により前記画素電極と前記
ディジタルメモリとの間の導通をオフする一方、前記画
素スイッチ素子を所定周期でオンして、前記信号線に供
給された映像データを前記画素電極に書き込むことで表
示を行い、静止画表示期間では、前記画素スイッチ素子
により前記信号線と前記画素電極間の導通をオフする一
方、前記メモリ制御信号により前記２つのメモリスイッ
チ素子を所定周期で交互にオンして、前記ディジタルメ
モリに保持された二値の映像データを交互に出力／反転
出力として取り出して前記画素電極に書き込むことで表
示を行い、且つ、前記２つのメモリスイッチ素子のそれ
ぞれのオン期間は重複しないことを特徴とする。
め、請求項１の発明は、マトリクス状に配置された複数
の走査線及び複数の信号線、このマトリクスの各格子毎
に配置された画素電極、前記走査線に供給される走査信
号により前記信号線と前記画素電極間を導通させて前記
信号線に供給された映像データを前記画素電極に書き込
む、前記各格子毎に設けられた画素スイッチ素子、前記
画素電極に書き込む二値の映像データを保持し、出力／
反転出力として取り出し可能なディジタルメモリ、前記
画素電極と前記ディジタルメモリとの間の導通を制御
し、前記ディジタルメモリに保持された前記二値の映像
データを出力／反転出力として取り出すための２つのメ
モリスイッチ素子、前記２つのメモリスイッチ素子をそ
れぞれオン／オフ制御するための２つのメモリ制御信号
を伝達する２つのメモリ制御信号線を有するアレイ基板
と、すべての前記画素電極と所定間隔をもって対向配置
される共通の対向電極を有する対向基板と、前記アレイ
基板と前記対向基板との間に保持された表示層とを備え
た表示装置の駆動方法において、通常表示期間では、前
記２つのメモリスイッチ素子により前記画素電極と前記
ディジタルメモリとの間の導通をオフする一方、前記画
素スイッチ素子を所定周期でオンして、前記信号線に供
給された映像データを前記画素電極に書き込むことで表
示を行い、静止画表示期間では、前記画素スイッチ素子
により前記信号線と前記画素電極間の導通をオフする一
方、前記メモリ制御信号により前記２つのメモリスイッ
チ素子を所定周期で交互にオンして、前記ディジタルメ
モリに保持された二値の映像データを交互に出力／反転
出力として取り出して前記画素電極に書き込むことで表
示を行い、且つ、前記２つのメモリスイッチ素子のそれ
ぞれのオン期間は重複しないことを特徴とする。
【０００８】請求項２の発明は、請求項１において、前
記２つのメモリ制御信号のオン期間におけるパルス幅
は、オフ期間におけるパルス幅よりも狭いことを特徴と
する。
記２つのメモリ制御信号のオン期間におけるパルス幅
は、オフ期間におけるパルス幅よりも狭いことを特徴と
する。
【０００９】請求項３の発明は、請求項２において、前
記オン期間におけるパルス幅は、少なくとも、前記オフ
期間におけるパルス幅よりも、前記メモリ制御信号線の
時定数による立ち上がり時間及び立ち下がり時間の分だ
け狭いことを特徴とする。
記オン期間におけるパルス幅は、少なくとも、前記オフ
期間におけるパルス幅よりも、前記メモリ制御信号線の
時定数による立ち上がり時間及び立ち下がり時間の分だ
け狭いことを特徴とする。
【００１０】請求項４の発明は、請求項１，２又は３に
おいて、前記２つのメモリスイッチ素子を所定周期で交
互にオンする周期に合わせて、前記対向電極の電位を反
転させることを特徴とする。
おいて、前記２つのメモリスイッチ素子を所定周期で交
互にオンする周期に合わせて、前記対向電極の電位を反
転させることを特徴とする。
【００１１】請求項５の発明は、請求項４において、前
記メモリ制御信号のオン期間におけるパルス幅と等しい
期間だけ印加されることを特徴とする。
記メモリ制御信号のオン期間におけるパルス幅と等しい
期間だけ印加されることを特徴とする。
【００１２】請求項６の発明は、請求項１，２，３，４
又は５において、前記ディジタルメモリに保持される二
値の映像データは、黒表示又は白表示に対応する書き込
み電圧であることを特徴とする。
又は５において、前記ディジタルメモリに保持される二
値の映像データは、黒表示又は白表示に対応する書き込
み電圧であることを特徴とする。
【００１３】
【発明の実施の形態】以下、この発明に係わる表示装置
の駆動方法を、ディジタルメモリを備えたアクティブマ
トリクス型液晶表示装置の駆動方法に適用した場合の実
施形態について説明する。なお、本実施形態において
は、通常表示において中間調表示や動画表示を行うため
の映像データを動画データという。また、静止画表示に
おいて黒表示又は白表示を行うための二値の映像データ
を静止画データという。また、前記動画データと静止画
データを総称して映像データという。
の駆動方法を、ディジタルメモリを備えたアクティブマ
トリクス型液晶表示装置の駆動方法に適用した場合の実
施形態について説明する。なお、本実施形態において
は、通常表示において中間調表示や動画表示を行うため
の映像データを動画データという。また、静止画表示に
おいて黒表示又は白表示を行うための二値の映像データ
を静止画データという。また、前記動画データと静止画
データを総称して映像データという。
【００１４】図２は、この実施形態に係わるアクティブ
マトリクス型液晶表示装置の回路構成図であり、図３は
図２の概略断面図である。
マトリクス型液晶表示装置の回路構成図であり、図３は
図２の概略断面図である。
【００１５】この液晶表示装置１００は、複数の表示画
素１０が形成された表示画素部１１０、走査線駆動回路
１２０及び信号線駆動回路１３０により構成されてい
る。
素１０が形成された表示画素部１１０、走査線駆動回路
１２０及び信号線駆動回路１３０により構成されてい
る。
【００１６】この実施形態の走査線駆動回路１２０及び
信号線駆動回路１３０は、アレイ基板１０１（図３）上
において、後述する信号線１１、走査線１２及び画素電
極１３と一体に形成されている。ただし、走査線駆動回
路１２０及び信号線駆動回路１３０は、図示しない外部
駆動基板上に配置されていてもよい。
信号線駆動回路１３０は、アレイ基板１０１（図３）上
において、後述する信号線１１、走査線１２及び画素電
極１３と一体に形成されている。ただし、走査線駆動回
路１２０及び信号線駆動回路１３０は、図示しない外部
駆動基板上に配置されていてもよい。
【００１７】表示画素部１１０は、アレイ基板１０１上
に複数本の信号線１１及びこれと交差する複数本の走査
線１２が図示しない絶縁膜を介してマトリクス状に配置
されており、前記マトリクスの各格子毎に表示画素１０
が形成されている。
に複数本の信号線１１及びこれと交差する複数本の走査
線１２が図示しない絶縁膜を介してマトリクス状に配置
されており、前記マトリクスの各格子毎に表示画素１０
が形成されている。
【００１８】表示画素１０は、画素電極１３、画素スイ
ッチ素子１４、対向電極１５、液晶層１６、ディジタル
メモリスイッチ回路（以下、ＤＭスイッチ回路）１７及
びディジタルメモリ（以下、ＤＭ）１８により構成され
ている。
ッチ素子１４、対向電極１５、液晶層１６、ディジタル
メモリスイッチ回路（以下、ＤＭスイッチ回路）１７及
びディジタルメモリ（以下、ＤＭ）１８により構成され
ている。
【００１９】表示画素１０において、画素スイッチ素子
１４のソースは信号線１１に、ゲートは走査線１２に、
ドレインは画素電極１３にそれぞれ接続されている。ま
た画素電極１３はＤＭスイッチ回路１７を介してＤＭ１
８に接続されており、そのＤＭスイッチ回路１７のゲー
トはメモリ制御信号線１９に、ソースは画素電極１３
に、ドレインはＤＭ１８にそれぞれ接続されている。
１４のソースは信号線１１に、ゲートは走査線１２に、
ドレインは画素電極１３にそれぞれ接続されている。ま
た画素電極１３はＤＭスイッチ回路１７を介してＤＭ１
８に接続されており、そのＤＭスイッチ回路１７のゲー
トはメモリ制御信号線１９に、ソースは画素電極１３
に、ドレインはＤＭ１８にそれぞれ接続されている。
【００２０】なお、画素電極１３には電気的に並列に図
示しない補助容量が接続されている。また、メモリ制御
信号線１９は、後述するように１９ａ，１９ｂとして２
本配置されているが、図３では説明を容易にするために
１本のメモリ制御信号線１９として図示している。
示しない補助容量が接続されている。また、メモリ制御
信号線１９は、後述するように１９ａ，１９ｂとして２
本配置されているが、図３では説明を容易にするために
１本のメモリ制御信号線１９として図示している。
【００２１】各画素電極１３はアレイ基板１０１上に形
成され、すべての画素電極１３と相対する共通の対向電
極１５は対向基板１０２（図４）上に形成されている。
対向電極１５には、図示しない外部駆動基板上に配置さ
れたコントロールＩＣから所定の対向電位が与えられて
いる。また、画素電極１３と対向電極１５の間には表示
層として液晶層１６が保持され、アレイ基板１０１及び
対向基板１０２の周囲はシール材１０３により封止され
ている。なお、図３では配向膜や偏光板などの図示は省
略している。
成され、すべての画素電極１３と相対する共通の対向電
極１５は対向基板１０２（図４）上に形成されている。
対向電極１５には、図示しない外部駆動基板上に配置さ
れたコントロールＩＣから所定の対向電位が与えられて
いる。また、画素電極１３と対向電極１５の間には表示
層として液晶層１６が保持され、アレイ基板１０１及び
対向基板１０２の周囲はシール材１０３により封止され
ている。なお、図３では配向膜や偏光板などの図示は省
略している。
【００２２】走査線駆動回路１２０は、シフトレジスタ
１２１及び図示しないバッファ回路などで構成されてお
り、図示しない外部駆動回路からコントロール信号とし
て供給されるＹクロック信号（垂直クロック信号）、Ｙ
スタート信号（垂直スタート信号）に基づいて、各走査
線１２に対し一水平走査期間毎に走査信号を出力する。
この走査信号により走査線１２はオンレベルとなり、そ
の走査線１２に接続するすべての画素スイッチ素子１４
はオン（導通）状態となる。
１２１及び図示しないバッファ回路などで構成されてお
り、図示しない外部駆動回路からコントロール信号とし
て供給されるＹクロック信号（垂直クロック信号）、Ｙ
スタート信号（垂直スタート信号）に基づいて、各走査
線１２に対し一水平走査期間毎に走査信号を出力する。
この走査信号により走査線１２はオンレベルとなり、そ
の走査線１２に接続するすべての画素スイッチ素子１４
はオン（導通）状態となる。
【００２３】走査線駆動回路１２０では、通常の中間調
表示や動画表示時（以下、通常表示時）には、走査信号
を供給して走査線１２を順にオンレベルとし、静止画表
示時には、すべての走査線１２をオフレベルとする。ま
た、走査線駆動回路１２０は、表示期間に応じて、メモ
リ制御信号線１９にメモリ制御信号を供給し、ＤＭスイ
ッチ回路１７のオン／オフを制御している。この実施形
態では、通常表示時には、メモリ制御信号線１９をオフ
レベルとし、静止画表示時には、メモリ制御信号線１９
をオン／オフレベルとしている。なお、メモリ制御信号
線１９には図示しない外部駆動回路から、走査線駆動回
路１２０を介さず、直接、メモリ制御信号を供給するよ
うにしてもよい。
表示や動画表示時（以下、通常表示時）には、走査信号
を供給して走査線１２を順にオンレベルとし、静止画表
示時には、すべての走査線１２をオフレベルとする。ま
た、走査線駆動回路１２０は、表示期間に応じて、メモ
リ制御信号線１９にメモリ制御信号を供給し、ＤＭスイ
ッチ回路１７のオン／オフを制御している。この実施形
態では、通常表示時には、メモリ制御信号線１９をオフ
レベルとし、静止画表示時には、メモリ制御信号線１９
をオン／オフレベルとしている。なお、メモリ制御信号
線１９には図示しない外部駆動回路から、走査線駆動回
路１２０を介さず、直接、メモリ制御信号を供給するよ
うにしてもよい。
【００２４】信号線駆動回路１３０は、シフトレジスタ
１３１、ＡＳＷ（アナログスイッチ）１３２などで構成
されており、図示しないコントロールＩＣからコントロ
ール信号としてＸクロック信号（水平クロック信号）、
Ｘスタート信号（水平スタート信号）が供給されると共
に、前記コントロールＩＣからビデオバス１３３を通じ
て映像データが供給されている。信号線駆動回路１３０
では、Ｘクロック／Ｘスタート信号に基づいて、シフト
レジスタ１３１からＡＳＷ１３２にオン・オフ信号を供
給することにより、ビデオバス１３３から供給される映
像データを信号線１１にサンプリングする。
１３１、ＡＳＷ（アナログスイッチ）１３２などで構成
されており、図示しないコントロールＩＣからコントロ
ール信号としてＸクロック信号（水平クロック信号）、
Ｘスタート信号（水平スタート信号）が供給されると共
に、前記コントロールＩＣからビデオバス１３３を通じ
て映像データが供給されている。信号線駆動回路１３０
では、Ｘクロック／Ｘスタート信号に基づいて、シフト
レジスタ１３１からＡＳＷ１３２にオン・オフ信号を供
給することにより、ビデオバス１３３から供給される映
像データを信号線１１にサンプリングする。
【００２５】ここで、通常表示を行う場合の動作につい
て簡単に説明する。走査線駆動回路１２０から走査信号
を出力して、各走査線１２を一水平走査期間毎に上から
順にオンレベルとすると、オンレベルとなった走査線１
２に接続するすべての画素スイッチ素子１４はオン状態
となる。これと同期して信号線１１に動画データをサン
プリングすると、サンプリングされた動画データは画素
スイッチ素子１４を通じて画素電極１３に書き込まれ
る。この動画データは画素電極１３と対向電極１５（及
び図示しない補助容量）との間に書き込み電圧として充
電され、この書き込み電圧の大きさに応じて液晶層１６
が応答することで各表示画素１０からの透過光量が制御
される。このような書き込み動作を一フレーム期間内に
すべての走査線１２について実施することにより、一画
面分の映像が完成する。
て簡単に説明する。走査線駆動回路１２０から走査信号
を出力して、各走査線１２を一水平走査期間毎に上から
順にオンレベルとすると、オンレベルとなった走査線１
２に接続するすべての画素スイッチ素子１４はオン状態
となる。これと同期して信号線１１に動画データをサン
プリングすると、サンプリングされた動画データは画素
スイッチ素子１４を通じて画素電極１３に書き込まれ
る。この動画データは画素電極１３と対向電極１５（及
び図示しない補助容量）との間に書き込み電圧として充
電され、この書き込み電圧の大きさに応じて液晶層１６
が応答することで各表示画素１０からの透過光量が制御
される。このような書き込み動作を一フレーム期間内に
すべての走査線１２について実施することにより、一画
面分の映像が完成する。
【００２６】次に、本実施形態における表示画素１０の
回路構成を、図４及び図５を参照しながら説明する。
回路構成を、図４及び図５を参照しながら説明する。
【００２７】図４は、表示画素１０の回路構成図、図５
はその概略平面図である。図４及び図５では、図３と同
等部分を同一符号で示している。
はその概略平面図である。図４及び図５では、図３と同
等部分を同一符号で示している。
【００２８】ＤＭスイッチ回路１７は、２つのスイッチ
素子２１、２２で構成され、ＤＭ１８の出力端子２７及
び反転出力端子２８と、画素電極１３との間に挿入され
ている。ＤＭスイッチ回路１７において、スイッチ素子
２１のゲートはメモリ制御信号線１９ａに接続され、ス
イッチ素子２２のゲートはメモリ制御信号線１９ｂにそ
れぞれ接続されている。そして、メモリ制御信号線１９
ａ、１９ｂに対し走査線駆動回路１２０からメモリ制御
信号が供給されることで、スイッチ素子２１、２２は独
立して制御される。静止画表示期間において、メモリ制
御信号線１９ａ，１９ｂは、１フレーム毎に交互にオン
期間となるようにメモリ制御信号が供給される。このと
きに、スイッチ素子２１，２２のそれぞれのオン期間が
重複しないように、２つのメモリ制御信号のオン期間に
おけるパルス幅は、オフ期間におけるパルス幅よりも狭
くなるように設定されている。具体的には、オン期間に
おけるパルス幅が、少なくとも、オフ期間におけるパル
ス幅よりも、メモリ制御信号線１９ａ，１９ｂの時定数
による立ち上がり時間及び立ち下がり時間の分だけ狭く
なるように、そのパルスの立ち上がり域と立ち下がり域
がカットされている。
素子２１、２２で構成され、ＤＭ１８の出力端子２７及
び反転出力端子２８と、画素電極１３との間に挿入され
ている。ＤＭスイッチ回路１７において、スイッチ素子
２１のゲートはメモリ制御信号線１９ａに接続され、ス
イッチ素子２２のゲートはメモリ制御信号線１９ｂにそ
れぞれ接続されている。そして、メモリ制御信号線１９
ａ、１９ｂに対し走査線駆動回路１２０からメモリ制御
信号が供給されることで、スイッチ素子２１、２２は独
立して制御される。静止画表示期間において、メモリ制
御信号線１９ａ，１９ｂは、１フレーム毎に交互にオン
期間となるようにメモリ制御信号が供給される。このと
きに、スイッチ素子２１，２２のそれぞれのオン期間が
重複しないように、２つのメモリ制御信号のオン期間に
おけるパルス幅は、オフ期間におけるパルス幅よりも狭
くなるように設定されている。具体的には、オン期間に
おけるパルス幅が、少なくとも、オフ期間におけるパル
ス幅よりも、メモリ制御信号線１９ａ，１９ｂの時定数
による立ち上がり時間及び立ち下がり時間の分だけ狭く
なるように、そのパルスの立ち上がり域と立ち下がり域
がカットされている。
【００２９】ＤＭ１８は、２つのインバータ回路２３、
２４と、ＤＭ内部スイッチ素子２５で構成されている。
このうち、ＤＭ内部スイッチ素子２５は、画素スイッチ
素子１４とは逆チャンネルのスイッチ素子であり、これ
ら２つのスイッチ素子はＣＭＯＳトランジスタで構成さ
れている。また、ＤＭ内部スイッチ素子２５のゲート
は、画素スイッチ素子１４のゲートと同じ走査線１２に
接続され、ここに供給される走査信号により同時にオン
／オフが制御される。ただし、画素スイッチ素子１４と
ＤＭ内部スイッチ素子２５のオン／オフは反転の関係に
ある。すなわち、画素スイッチ素子１４がオンすると、
ＤＭ内部スイッチ素子２５はオフとなり、画素スイッチ
素子１４がオフすると、ＤＭ内部スイッチ素子２５はオ
ンとなる。
２４と、ＤＭ内部スイッチ素子２５で構成されている。
このうち、ＤＭ内部スイッチ素子２５は、画素スイッチ
素子１４とは逆チャンネルのスイッチ素子であり、これ
ら２つのスイッチ素子はＣＭＯＳトランジスタで構成さ
れている。また、ＤＭ内部スイッチ素子２５のゲート
は、画素スイッチ素子１４のゲートと同じ走査線１２に
接続され、ここに供給される走査信号により同時にオン
／オフが制御される。ただし、画素スイッチ素子１４と
ＤＭ内部スイッチ素子２５のオン／オフは反転の関係に
ある。すなわち、画素スイッチ素子１４がオンすると、
ＤＭ内部スイッチ素子２５はオフとなり、画素スイッチ
素子１４がオフすると、ＤＭ内部スイッチ素子２５はオ
ンとなる。
【００３０】インバータ回路２３，２４の正極性側と負
極性側には、それぞれ図示しない正電源配線と負電源配
線が接続され、図示しない電源回路からＨｉｇｈ電源電
圧とＬｏｗ電源電圧が供給されている。後述する静止画
書き込みフレームにおいて、ＤＭ１８の出力端子２７か
ら入力した静止画データが黒表示に対応する書き込み電
圧とすると、例えば、インバータ回路２３の出力側には
Ｈｉｇｈ電源電圧が保持され、インバータ回路２４の出
力側にはＬｏｗ電源電圧が保持される。また、入力した
静止画データが白表示に対応する書き込み電圧とする
と、例えば、インバータ回路２３の出力側にはＬｏｗ電
源電圧が保持され、インバータ回路２４の出力側にはＨ
ｉｇｈ電源電圧が保持される。
極性側には、それぞれ図示しない正電源配線と負電源配
線が接続され、図示しない電源回路からＨｉｇｈ電源電
圧とＬｏｗ電源電圧が供給されている。後述する静止画
書き込みフレームにおいて、ＤＭ１８の出力端子２７か
ら入力した静止画データが黒表示に対応する書き込み電
圧とすると、例えば、インバータ回路２３の出力側には
Ｈｉｇｈ電源電圧が保持され、インバータ回路２４の出
力側にはＬｏｗ電源電圧が保持される。また、入力した
静止画データが白表示に対応する書き込み電圧とする
と、例えば、インバータ回路２３の出力側にはＬｏｗ電
源電圧が保持され、インバータ回路２４の出力側にはＨ
ｉｇｈ電源電圧が保持される。
【００３１】次に、上記ように構成された液晶表示装置
１００の動作を図１に示す信号波形のタイミングチャー
トを参照しながら説明する。
１００の動作を図１に示す信号波形のタイミングチャー
トを参照しながら説明する。
【００３２】通常表示期間では、メモリ制御信号線１９
ａ、１９ｂをともにオフレベルとし、ＤＭスイッチ回路
１７をオフ状態とする。この間は、走査線駆動回路１２
０及び信号線駆動回路１３０に対し、それぞれＸ／Ｙの
クロック信号、スタート信号、及び動画データを供給し
て駆動を行うことにより、フルカラーによる中間調／動
画表示を行う。なお、図中の１Ｈ期間とは一水平走査期
間であり、この１Ｈ期間毎に出力されるＸスタート信号
に同期して走査線駆動回路１２０から走査信号が出力さ
れる。
ａ、１９ｂをともにオフレベルとし、ＤＭスイッチ回路
１７をオフ状態とする。この間は、走査線駆動回路１２
０及び信号線駆動回路１３０に対し、それぞれＸ／Ｙの
クロック信号、スタート信号、及び動画データを供給し
て駆動を行うことにより、フルカラーによる中間調／動
画表示を行う。なお、図中の１Ｈ期間とは一水平走査期
間であり、この１Ｈ期間毎に出力されるＸスタート信号
に同期して走査線駆動回路１２０から走査信号が出力さ
れる。
【００３３】一方、通常表示から静止画表示に切り替え
る際は、通常表示から静止画表示に移行する最後の１フ
レーム（静止画書き込みフレーム）において、メモリ制
御信号線１９ａをオンレベル、メモリ制御信号線１９ｂ
をオフレベルとする。そして、画素スイッチ素子１４が
走査信号によりオン状態となっている間に、信号線１１
に静止画データをサンプリングし、これを画素スイッチ
素子１４及びスイッチ素子２１を通じてＤＭ１８に書き
込む。
る際は、通常表示から静止画表示に移行する最後の１フ
レーム（静止画書き込みフレーム）において、メモリ制
御信号線１９ａをオンレベル、メモリ制御信号線１９ｂ
をオフレベルとする。そして、画素スイッチ素子１４が
走査信号によりオン状態となっている間に、信号線１１
に静止画データをサンプリングし、これを画素スイッチ
素子１４及びスイッチ素子２１を通じてＤＭ１８に書き
込む。
【００３４】ＤＭ１８に静止画データを書き込んだ後
は、走査線１２をオフレベルとし、画素スイッチ素子１
４をオフ、ＤＭ内部スイッチ素子２５をオンとする。こ
れにより、インバータ回路２３，２４はループ接続され
る。先に説明したように、インバータ回路２３，２４の
それぞれの出力側に保持されたＨｉｇｈ電源電圧、Ｌｏ
ｗ電源電圧は、このループ回路の中で保持されることに
なる。
は、走査線１２をオフレベルとし、画素スイッチ素子１
４をオフ、ＤＭ内部スイッチ素子２５をオンとする。こ
れにより、インバータ回路２３，２４はループ接続され
る。先に説明したように、インバータ回路２３，２４の
それぞれの出力側に保持されたＨｉｇｈ電源電圧、Ｌｏ
ｗ電源電圧は、このループ回路の中で保持されることに
なる。
【００３５】続く、静止画表示期間において、メモリ制
御信号線１９ａをオフレベル、メモリ制御信号線１９ｂ
をオンレベルとすると、ＤＭ１８に保持されている静止
画データは、オン状態のＤＭ内部スイッチ素子２５から
出力端子２７を通じて取り出され、さらにＤＭスイッチ
回路１７のスイッチ素子２１を通じて画素電極１３に書
き込まれる。この静止画表示期間、図示しないコントロ
ールＩＣから走査線駆動回路１２０及び信号線駆動回路
１３０へのコントロール信号や映像データの供給は停止
している。
御信号線１９ａをオフレベル、メモリ制御信号線１９ｂ
をオンレベルとすると、ＤＭ１８に保持されている静止
画データは、オン状態のＤＭ内部スイッチ素子２５から
出力端子２７を通じて取り出され、さらにＤＭスイッチ
回路１７のスイッチ素子２１を通じて画素電極１３に書
き込まれる。この静止画表示期間、図示しないコントロ
ールＩＣから走査線駆動回路１２０及び信号線駆動回路
１３０へのコントロール信号や映像データの供給は停止
している。
【００３６】静止画表示期間において、画素電極１３に
書き込まれた静止画データは、短時間であればこの状態
で保持することもできるが、長時間保持すると直流成分
により液晶層１６が劣化するため、静止画表示期間にお
いても交流駆動する必要がある。この実施形態では、静
止画表示期間において、１フレーム周期でメモリ制御信
号線１９ａ、同１９ｂを交互にオンレベルとすることに
よって、スイッチ素子２１、２２を交互にオンし、この
周期に合わせて対向電極１５の電位（図１では図示を省
略）を反転させることで交流駆動を実現している。
書き込まれた静止画データは、短時間であればこの状態
で保持することもできるが、長時間保持すると直流成分
により液晶層１６が劣化するため、静止画表示期間にお
いても交流駆動する必要がある。この実施形態では、静
止画表示期間において、１フレーム周期でメモリ制御信
号線１９ａ、同１９ｂを交互にオンレベルとすることに
よって、スイッチ素子２１、２２を交互にオンし、この
周期に合わせて対向電極１５の電位（図１では図示を省
略）を反転させることで交流駆動を実現している。
【００３７】すなわち、スイッチ素子２１、２２を交互
にオンすることで、画素電極１３の電位はＨｉｇｈ電源
電位／Ｌｏｗ電源電位が交互に出力され、これと同期さ
せて対向電極１５の電位をＨｉｇｈ電源／Ｌｏｗ電源間
でシフトすることにより、対向電極１５と極性が同じ表
示画素１０では液晶層１６に電圧がかからず、逆極性の
表示画素１０では液晶層１６に電圧がかかるため、黒又
は白の二値表示を行うことができる。
にオンすることで、画素電極１３の電位はＨｉｇｈ電源
電位／Ｌｏｗ電源電位が交互に出力され、これと同期さ
せて対向電極１５の電位をＨｉｇｈ電源／Ｌｏｗ電源間
でシフトすることにより、対向電極１５と極性が同じ表
示画素１０では液晶層１６に電圧がかからず、逆極性の
表示画素１０では液晶層１６に電圧がかかるため、黒又
は白の二値表示を行うことができる。
【００３８】先に説明したように、メモリ制御信号線１
９ａ，同１９ｂに供給されるメモリ制御信号は、スイッ
チ素子２１，２２のそれぞれのオン期間が重複しないよ
うに、２つのメモリ制御信号のオン期間におけるパルス
幅が、オフ期間におけるパルス幅よりも狭くなるように
設定されている。図１の例では、メモリ制御信号１９ｂ
に供給されるメモリ制御信号のオン期間におけるパルス
幅が、メモリ制御信号１９ａに供給されるメモリ制御信
号のオフ期間におけるパルス幅よりも狭くなるように、
その立ち上がり域と立ち下がり域が、メモリ制御信号線
１９ｂの時定数による立ち上がり時間及び立ち下がり時
間に相当する時間分（図中、ａ、ｂ）だけカットされて
いる。
９ａ，同１９ｂに供給されるメモリ制御信号は、スイッ
チ素子２１，２２のそれぞれのオン期間が重複しないよ
うに、２つのメモリ制御信号のオン期間におけるパルス
幅が、オフ期間におけるパルス幅よりも狭くなるように
設定されている。図１の例では、メモリ制御信号１９ｂ
に供給されるメモリ制御信号のオン期間におけるパルス
幅が、メモリ制御信号１９ａに供給されるメモリ制御信
号のオフ期間におけるパルス幅よりも狭くなるように、
その立ち上がり域と立ち下がり域が、メモリ制御信号線
１９ｂの時定数による立ち上がり時間及び立ち下がり時
間に相当する時間分（図中、ａ、ｂ）だけカットされて
いる。
【００３９】なお、図１では、メモリ制御信号１９ｂに
供給されるメモリ制御信号のオン期間におけるパルス幅
が、オフ期間におけるパルス幅より狭くなるようにして
いるが、メモリ制御信号１９ａに供給されるメモリ制御
信号のオン期間におけるパルス幅が、オフ期間における
パルス幅より狭くなるようにしてもよい。また、２つの
メモリ制御信号のオン期間におけるパルス幅が、それぞ
れオフ期間におけるパルス幅より狭くなるようにしても
よい。ただし、どちらか一方のメモリ制御信号のオン期
間におけるパルス幅を狭くすれば、２つの制御信号のオ
ン期間におけるパルス幅は、オフ期間におけるパルス幅
より狭くなり、それぞれのメモリ制御信号のオン期間が
重複しないようにすることができる。また、図示してい
ない対向電極１５の電位は、１フレーム周期で反転させ
るが、メモリ制御信号のオン期間におけるパルス幅と等
しい期間だけ印加することが望ましい。
供給されるメモリ制御信号のオン期間におけるパルス幅
が、オフ期間におけるパルス幅より狭くなるようにして
いるが、メモリ制御信号１９ａに供給されるメモリ制御
信号のオン期間におけるパルス幅が、オフ期間における
パルス幅より狭くなるようにしてもよい。また、２つの
メモリ制御信号のオン期間におけるパルス幅が、それぞ
れオフ期間におけるパルス幅より狭くなるようにしても
よい。ただし、どちらか一方のメモリ制御信号のオン期
間におけるパルス幅を狭くすれば、２つの制御信号のオ
ン期間におけるパルス幅は、オフ期間におけるパルス幅
より狭くなり、それぞれのメモリ制御信号のオン期間が
重複しないようにすることができる。また、図示してい
ない対向電極１５の電位は、１フレーム周期で反転させ
るが、メモリ制御信号のオン期間におけるパルス幅と等
しい期間だけ印加することが望ましい。
【００４０】上記のような駆動方法によれば、１フレー
ム毎の切り替えにおいて、メモリ制御信号の立ち上がり
時間と立ち下がり時間に遅れが生じても、スイッチ素子
２１，２２のそれぞれのオン期間は重複することがな
く、スイッチ素子２１，２２が同時にオンすることがな
い。したがって、ＤＭ１８の出力／反転出力が同時に画
素電極に印加されることがなくなり、液晶層には常に正
常な書き込み電圧を印加することができるようになる。
この結果、静止画表示時においても優れた表示品位を得
ることができる。
ム毎の切り替えにおいて、メモリ制御信号の立ち上がり
時間と立ち下がり時間に遅れが生じても、スイッチ素子
２１，２２のそれぞれのオン期間は重複することがな
く、スイッチ素子２１，２２が同時にオンすることがな
い。したがって、ＤＭ１８の出力／反転出力が同時に画
素電極に印加されることがなくなり、液晶層には常に正
常な書き込み電圧を印加することができるようになる。
この結果、静止画表示時においても優れた表示品位を得
ることができる。
【００４１】また、静止画表示期間において、表示画素
部１１０で動作しているのは、低周波数のメモリ制御信
号線１９と対向電極１５だけであるため、静止画表示期
間では、低消費電力でマルチカラー表示を行うことがで
きる。
部１１０で動作しているのは、低周波数のメモリ制御信
号線１９と対向電極１５だけであるため、静止画表示期
間では、低消費電力でマルチカラー表示を行うことがで
きる。
【００４２】なお、画素電極１３を金属薄膜で構成され
た光反射型の画素電極とした場合はバックライトが不要
となるため、バックライトを用いた透過型の構成に比べ
て、さらに低消費電力での駆動が可能となる。ちなみ
に、対角５ｃｍ、２５万画素の液晶パネルについてフレ
ーム周波数６０Ｈｚで静止画表示を行ったところ、消費
電力を５ｍＷとすることができた。
た光反射型の画素電極とした場合はバックライトが不要
となるため、バックライトを用いた透過型の構成に比べ
て、さらに低消費電力での駆動が可能となる。ちなみ
に、対角５ｃｍ、２５万画素の液晶パネルについてフレ
ーム周波数６０Ｈｚで静止画表示を行ったところ、消費
電力を５ｍＷとすることができた。
【００４３】次に、静止画表示から通常表示に切り替え
る際は、静止画最終フレームを経て再び２本のメモリ制
御信号線１９ａ、１９ｂをともにオフレベルとし、走査
線駆動回路１２０及び信号線駆動回路１３０に対し、そ
れぞれＸ／Ｙのクロック信号、スタート信号及び動画デ
ータを供給する。なお、静止画最終フレームとは、静止
画表示から通常表示に移行する際に設定される準備期間
であり、この間、走査線駆動回路１２０及び信号線駆動
回路１３０の駆動は再開されるが、映像データの書き込
みは行われない。
る際は、静止画最終フレームを経て再び２本のメモリ制
御信号線１９ａ、１９ｂをともにオフレベルとし、走査
線駆動回路１２０及び信号線駆動回路１３０に対し、そ
れぞれＸ／Ｙのクロック信号、スタート信号及び動画デ
ータを供給する。なお、静止画最終フレームとは、静止
画表示から通常表示に移行する際に設定される準備期間
であり、この間、走査線駆動回路１２０及び信号線駆動
回路１３０の駆動は再開されるが、映像データの書き込
みは行われない。
【００４４】次に、上記実施形態に示す液晶表示装置１
００について、その製造方法を図６を用いて説明する。
００について、その製造方法を図６を用いて説明する。
【００４５】図６は、液晶表示装置の製造プロセスを示
す概略断面図であり、破線の右側の領域は画素部（表示
画素部１１０）、左側の領域が駆動回路部（走査線駆動
回路１２０など）を示している。以下、図６の（ａ）〜
（ｆ）の順に説明する。
す概略断面図であり、破線の右側の領域は画素部（表示
画素部１１０）、左側の領域が駆動回路部（走査線駆動
回路１２０など）を示している。以下、図６の（ａ）〜
（ｆ）の順に説明する。
【００４６】（ａ）ガラスなどの透明絶縁基板５０上
に、プラズマＣＶＤ法により厚さ５０ｎｍのアモルファ
スシリコン（ａ−Ｓｉ）薄膜５１を堆積し、このアモル
ファスシリコン薄膜５１を図示しないＸｅＣｌエキシマ
レーザ装置でアニールすることで多結晶化する。ここ
で、前記ＸｅＣｌエキシマレーザ装置からのレーザ光５
２は、図中Ａの方向に走査され、このレーザ光５２が照
射された領域は結晶化され多結晶シリコン膜５３とな
る。その際、レーザ照射エネルギーを段階的に上げて複
数回照射を行うことにより、アモルファスシリコン膜中
の水素を効果的に抜くことができ、結晶化時のアブレー
ションを防ぐことができる。なお、照射エネルギーは２
００〜５００ｍＪ／ｃｍ２ とする。
に、プラズマＣＶＤ法により厚さ５０ｎｍのアモルファ
スシリコン（ａ−Ｓｉ）薄膜５１を堆積し、このアモル
ファスシリコン薄膜５１を図示しないＸｅＣｌエキシマ
レーザ装置でアニールすることで多結晶化する。ここ
で、前記ＸｅＣｌエキシマレーザ装置からのレーザ光５
２は、図中Ａの方向に走査され、このレーザ光５２が照
射された領域は結晶化され多結晶シリコン膜５３とな
る。その際、レーザ照射エネルギーを段階的に上げて複
数回照射を行うことにより、アモルファスシリコン膜中
の水素を効果的に抜くことができ、結晶化時のアブレー
ションを防ぐことができる。なお、照射エネルギーは２
００〜５００ｍＪ／ｃｍ２ とする。
【００４７】（ｂ）多結晶シリコン膜５３をフォトリソ
グラフィ法を用いてパターニングし、薄膜トランジスタ
の活性層５４を形成する。
グラフィ法を用いてパターニングし、薄膜トランジスタ
の活性層５４を形成する。
【００４８】（ｃ）シリコン酸化膜によるゲート絶縁膜
５５をプラズマＣＶＤ法で形成した後、モリブデン−タ
ングステン合金膜をスパッタ法で成膜、パターニングす
ることでゲート電極５６を形成する。また、前記パター
ニング時に走査線も同時に形成する。ゲート絶縁膜５５
としては、このほかに窒化シリコン膜や常圧ＣＶＤ法に
よるシリコン酸化膜を使うことができる。
５５をプラズマＣＶＤ法で形成した後、モリブデン−タ
ングステン合金膜をスパッタ法で成膜、パターニングす
ることでゲート電極５６を形成する。また、前記パター
ニング時に走査線も同時に形成する。ゲート絶縁膜５５
としては、このほかに窒化シリコン膜や常圧ＣＶＤ法に
よるシリコン酸化膜を使うことができる。
【００４９】ゲート電極５６を形成後に、ゲート電極５
６をマスクとしてイオンドーピング法で不純物を打ち込
み、薄膜トランジスタのソース／ドレイン領域５４ａを
形成する。不純物としては、Ｎ−ｃｈトランジスタにつ
いてはリンを、Ｐ−ｃｈトランジスタについてはボロン
を用いることができる。画素部のトランジスタについて
はオフ時のリーク電流を抑えるためにＬＤＤ（Ｌｉｇｈ
ｔｌｙ ＤｏｐｅｄＤｒａｉｎ）構造を用いるのが効果
的である。この場合、ソース／ドレイン電極５４ａへの
不純物注入後にゲート電極５６を再パターニングし、一
定量だけ細かくした後、再度低濃度の不純物打ち込みを
行う。
６をマスクとしてイオンドーピング法で不純物を打ち込
み、薄膜トランジスタのソース／ドレイン領域５４ａを
形成する。不純物としては、Ｎ−ｃｈトランジスタにつ
いてはリンを、Ｐ−ｃｈトランジスタについてはボロン
を用いることができる。画素部のトランジスタについて
はオフ時のリーク電流を抑えるためにＬＤＤ（Ｌｉｇｈ
ｔｌｙ ＤｏｐｅｄＤｒａｉｎ）構造を用いるのが効果
的である。この場合、ソース／ドレイン電極５４ａへの
不純物注入後にゲート電極５６を再パターニングし、一
定量だけ細かくした後、再度低濃度の不純物打ち込みを
行う。
【００５０】（ｄ）ゲート電極５６上にプラズマＣＶＤ
法又は常圧ＣＶＤ法でシリコン酸化膜による第１の層間
絶縁膜５７を形成する。
法又は常圧ＣＶＤ法でシリコン酸化膜による第１の層間
絶縁膜５７を形成する。
【００５１】（ｅ）第１の層間絶縁膜５７及びゲート絶
縁膜５５にコンタクトホールを形成後、スパッタ法でＡ
ｌ膜を形成、パターニングすることでソース／ドレイン
電極５８、５９を形成する。このとき、信号線も同時に
形成する。
縁膜５５にコンタクトホールを形成後、スパッタ法でＡ
ｌ膜を形成、パターニングすることでソース／ドレイン
電極５８、５９を形成する。このとき、信号線も同時に
形成する。
【００５２】（ｆ）前記Ａｌ膜上に低誘電率絶縁膜（第
２の層間絶縁膜）６０を形成する。低誘電率絶縁膜６０
としては、プラズマＣＶＤ法で作成した窒化シリコン膜
や、酸化シリコン膜、有機絶縁膜等の低誘電率絶縁膜を
用いることができる。そして、低誘電率絶縁膜６０にコ
ンタクトホールを形成し、Ａｌ薄膜６１を形成し、パタ
ーニングすることで画素電極を形成する。
２の層間絶縁膜）６０を形成する。低誘電率絶縁膜６０
としては、プラズマＣＶＤ法で作成した窒化シリコン膜
や、酸化シリコン膜、有機絶縁膜等の低誘電率絶縁膜を
用いることができる。そして、低誘電率絶縁膜６０にコ
ンタクトホールを形成し、Ａｌ薄膜６１を形成し、パタ
ーニングすることで画素電極を形成する。
【００５３】以上のプロセスにより、透明絶縁基板５０
上に画素部と駆動回路部とを一体で形成することができ
る。この後、透明絶縁基板５０と、図示しない対向電極
が形成された対向基板とを対向し、周囲をエポキシ樹脂
からなるシール材で密閉し、内部に液晶組成物を注入、
封止することで液晶表示装置を完成することができる
（図３参照）。
上に画素部と駆動回路部とを一体で形成することができ
る。この後、透明絶縁基板５０と、図示しない対向電極
が形成された対向基板とを対向し、周囲をエポキシ樹脂
からなるシール材で密閉し、内部に液晶組成物を注入、
封止することで液晶表示装置を完成することができる
（図３参照）。
【００５４】なお、ｐ−Ｓｉ（ポリシリコン）ＴＦＴ
は、ａ−ＳｉＴＦＴに比べて電子の移動度が二桁程度高
いため、ＴＦＴサイズを小さくすることが可能であり、
周辺駆動回路をも同時に基板上に一体に形成することが
できる。この周辺回路としては、高速化、低消費電力化
を図るためにＣＭＯＳ構造とすることが望ましい。その
ため、前記不純物ドーピング工程は、レジストマスクを
用いてＰ型及びＮ型不純物ドーピング工程の２回に分け
て行っている。
は、ａ−ＳｉＴＦＴに比べて電子の移動度が二桁程度高
いため、ＴＦＴサイズを小さくすることが可能であり、
周辺駆動回路をも同時に基板上に一体に形成することが
できる。この周辺回路としては、高速化、低消費電力化
を図るためにＣＭＯＳ構造とすることが望ましい。その
ため、前記不純物ドーピング工程は、レジストマスクを
用いてＰ型及びＮ型不純物ドーピング工程の２回に分け
て行っている。
【００５５】
【発明の効果】以上説明したように、この発明に係わる
表示装置の駆動方法によれば、ディジタルメモリから静
止画データを取り出す２つのスイッチ素子が同時にオン
してしまうことがなくなり、液晶層には常に正常な書き
込み電圧を印加することができるため、静止画表示時に
おいても優れた表示品位を得ることができる。
表示装置の駆動方法によれば、ディジタルメモリから静
止画データを取り出す２つのスイッチ素子が同時にオン
してしまうことがなくなり、液晶層には常に正常な書き
込み電圧を印加することができるため、静止画表示時に
おいても優れた表示品位を得ることができる。
【図１】液晶表示装置の動作を示す信号波形のタイミン
グチャート。
グチャート。
【図２】実施形態に係わるアクティブマトリクス型液晶
表示装置の回路構成図。
表示装置の回路構成図。
【図３】図２の概略断面図。
【図４】表示画素の回路構成図。
【図５】図４の概略平面図。
【図６】液晶表示装置の製造プロセスを示す概略断面
図。
図。
１０…表示画素、１１…信号線、１２…信号線、１３…
画素電極、１４…画素スイッチ素子、１５…対向電極、
１７…ＤＭスイッチ回路、１８…ディジタルメモリ（Ｄ
Ｍ）、１９…メモリ制御信号線、２１，２２…スイッチ
素子、２３，２４…インバータ回路、２５…ＤＭ内部ス
イッチ素子、１１０…表示画素部、１２０…走査線駆動
回路、１３０…信号線駆動回路
画素電極、１４…画素スイッチ素子、１５…対向電極、
１７…ＤＭスイッチ回路、１８…ディジタルメモリ（Ｄ
Ｍ）、１９…メモリ制御信号線、２１，２２…スイッチ
素子、２３，２４…インバータ回路、２５…ＤＭ内部ス
イッチ素子、１１０…表示画素部、１２０…走査線駆動
回路、１３０…信号線駆動回路
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フロントページの続き
(72)発明者 木村 裕之
埼玉県深谷市幡羅町一丁目９番地２ 株式
会社東芝深谷工場内
Ｆターム(参考） 2H093 NA16 NA43 NC07 NC09 NC12
NC15 NC16 NC34 NC40 NC49
ND39
5C006 AC11 AC25 AF11 AF50 BB16
BC20 BF01 FA47
5C080 AA10 BB05 DD09 JJ02 JJ03
JJ04 JJ06 KK07
Claims (6)
- 【請求項１】 マトリクス状に配置された複数の走査線
及び複数の信号線、このマトリクスの各格子毎に配置さ
れた画素電極、前記走査線に供給される走査信号により
前記信号線と前記画素電極間を導通させて前記信号線に
供給された映像データを前記画素電極に書き込む、前記
各格子毎に設けられた画素スイッチ素子、前記画素電極
に書き込む二値の映像データを保持し、出力／反転出力
として取り出し可能なディジタルメモリ、前記画素電極
と前記ディジタルメモリとの間の導通を制御し、前記デ
ィジタルメモリに保持された前記二値の映像データを出
力／反転出力として取り出すための２つのメモリスイッ
チ素子、前記２つのメモリスイッチ素子をそれぞれオン
／オフ制御するための２つのメモリ制御信号を伝達する
２つのメモリ制御信号線、を有するアレイ基板と、すべ
ての前記画素電極と所定間隔をもって対向配置される共
通の対向電極を有する対向基板と、前記アレイ基板と前
記対向基板との間に保持された表示層とを備えた表示装
置の駆動方法において、 通常表示期間では、前記２つのメモリスイッチ素子によ
り前記画素電極と前記ディジタルメモリとの間の導通を
オフする一方、前記画素スイッチ素子を所定周期でオン
して、前記信号線に供給された映像データを前記画素電
極に書き込むことで表示を行い、 静止画表示期間では、前記画素スイッチ素子により前記
信号線と前記画素電極間の導通をオフする一方、前記メ
モリ制御信号により前記２つのメモリスイッチ素子を所
定周期で交互にオンして、前記ディジタルメモリに保持
された二値の映像データを交互に出力／反転出力として
取り出して前記画素電極に書き込むことで表示を行い、 且つ、前記２つのメモリスイッチ素子のそれぞれのオン
期間は重複しないことを特徴とする表示装置の駆動方
法。 - 【請求項２】 前記２つのメモリ制御信号のオン期間に
おけるパルス幅は、オフ期間におけるパルス幅よりも狭
いことを特徴とする請求項１に記載の表示装置の駆動方
法。 - 【請求項３】 前記オン期間におけるパルス幅は、少な
くとも、前記オフ期間におけるパルス幅よりも、前記メ
モリ制御信号線の時定数による立ち上がり時間及び立ち
下がり時間の分だけ狭いことを特徴とする請求項２記載
の表示装置の駆動方法。 - 【請求項４】 前記２つのメモリスイッチ素子を所定周
期で交互にオンする周期に合わせて、前記対向電極の電
位を反転させることを特徴とする請求項１，２又は３に
記載の表示装置の駆動方法。 - 【請求項５】 前記対向電極の電位は、前記メモリ制御
信号のオン期間におけるパルス幅と等しい期間だけ印加
されることを特徴とする請求項４に記載の表示装置の駆
動方法。 - 【請求項６】 前記ディジタルメモリに保持される二値
の映像データは、黒表示又は白表示に対応する書き込み
電圧であることを特徴とする請求項１，２，３，４又は
５に記載の表示装置の駆動方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001394201A JP3845579B2 (ja) | 2001-12-26 | 2001-12-26 | 表示装置の駆動方法 |
| US10/325,937 US6940483B2 (en) | 2001-12-26 | 2002-12-23 | Method for driving display device having digital memory for each pixel |
| KR1020020083272A KR100560705B1 (ko) | 2001-12-26 | 2002-12-24 | 표시장치의 구동방법 |
| TW091137320A TW582018B (en) | 2001-12-26 | 2002-12-25 | Driving method of display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001394201A JP3845579B2 (ja) | 2001-12-26 | 2001-12-26 | 表示装置の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003195259A true JP2003195259A (ja) | 2003-07-09 |
| JP3845579B2 JP3845579B2 (ja) | 2006-11-15 |
Family
ID=27601003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001394201A Expired - Fee Related JP3845579B2 (ja) | 2001-12-26 | 2001-12-26 | 表示装置の駆動方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6940483B2 (ja) |
| JP (1) | JP3845579B2 (ja) |
| KR (1) | KR100560705B1 (ja) |
| TW (1) | TW582018B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004045520A (ja) * | 2002-07-09 | 2004-02-12 | Toshiba Corp | 平面表示装置の駆動方法 |
| TW583640B (en) * | 2003-03-04 | 2004-04-11 | Chunghwa Picture Tubes Ltd | Display scan integrated circuit |
| JP2005300885A (ja) * | 2004-04-12 | 2005-10-27 | Koninkl Philips Electronics Nv | 液晶表示装置 |
| DK1792482T3 (da) * | 2004-09-16 | 2012-12-10 | Trident Microsystems Far East | Lageroptimering til videobehandling |
| JP4428255B2 (ja) * | 2005-02-28 | 2010-03-10 | エプソンイメージングデバイス株式会社 | 電気光学装置、駆動方法および電子機器 |
| JP5437382B2 (ja) | 2009-09-16 | 2014-03-12 | シャープ株式会社 | 液晶表示装置 |
| KR102275522B1 (ko) * | 2009-12-18 | 2021-07-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 표시 장치 및 전자 기기 |
| US8836680B2 (en) * | 2011-08-04 | 2014-09-16 | Sharp Kabushiki Kaisha | Display device for active storage pixel inversion and method of driving the same |
| US8896512B2 (en) | 2011-08-04 | 2014-11-25 | Sharp Kabushiki Kaisha | Display device for active storage pixel inversion and method of driving the same |
| JP5865202B2 (ja) * | 2012-07-12 | 2016-02-17 | 株式会社ジャパンディスプレイ | 表示装置及び電子機器 |
| US20160180821A1 (en) * | 2014-12-23 | 2016-06-23 | Intel Corporation | Distributed memory panel |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798746A (en) * | 1993-12-27 | 1998-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| JP3630489B2 (ja) * | 1995-02-16 | 2005-03-16 | 株式会社東芝 | 液晶表示装置 |
| US5945972A (en) * | 1995-11-30 | 1999-08-31 | Kabushiki Kaisha Toshiba | Display device |
| EP0797182A1 (en) * | 1996-03-19 | 1997-09-24 | Hitachi, Ltd. | Active matrix LCD with data holding circuit in each pixel |
| GB2312773A (en) * | 1996-05-01 | 1997-11-05 | Sharp Kk | Active matrix display |
| JPH09329806A (ja) * | 1996-06-11 | 1997-12-22 | Toshiba Corp | 液晶表示装置 |
| JP4537526B2 (ja) | 2000-03-22 | 2010-09-01 | 東芝モバイルディスプレイ株式会社 | 液晶表示装置及びその駆動方法 |
| TW494382B (en) * | 2000-03-22 | 2002-07-11 | Toshiba Corp | Display apparatus and driving method of display apparatus |
| JP2002229532A (ja) * | 2000-11-30 | 2002-08-16 | Toshiba Corp | 液晶表示装置及び液晶表示装置の駆動方法 |
-
2001
- 2001-12-26 JP JP2001394201A patent/JP3845579B2/ja not_active Expired - Fee Related
-
2002
- 2002-12-23 US US10/325,937 patent/US6940483B2/en not_active Expired - Lifetime
- 2002-12-24 KR KR1020020083272A patent/KR100560705B1/ko not_active IP Right Cessation
- 2002-12-25 TW TW091137320A patent/TW582018B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW582018B (en) | 2004-04-01 |
| US20030174116A1 (en) | 2003-09-18 |
| US6940483B2 (en) | 2005-09-06 |
| JP3845579B2 (ja) | 2006-11-15 |
| KR100560705B1 (ko) | 2006-03-16 |
| KR20030055137A (ko) | 2003-07-02 |
| TW200302450A (en) | 2003-08-01 |
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