JP2003188290A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
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Abstract
(57)【要約】
【課題】 不揮発性半導体記憶装置におけるメモリトラ
ンジスタの性能を向上し、信頼性を向上し、かつ微細化
も容易とする。 【課題手段】 本発明の不揮発性半導体記憶装置は、主
表面を有する半導体基板１と、半導体基板１の主表面に
間隔をあけて形成されたＮ+拡散層２〜４と、Ｎ+拡散層
２，４間の領域上にシリコン酸化膜５を介して形成され
たフローティングゲートと、フローティングゲートと隣
接してＮ+拡散層２，４間の領域上にシリコン酸化膜
５，８を介して形成されたアクセスゲートと、フローテ
ィングゲート上に層間絶縁膜１５を介して形成されたコ
ントロールゲートとを備える。Ｎ+拡散層２はフローテ
ィングゲート間に設けられ、Ｎ+拡散層４はアクセスゲ
ート間に設けられる。
ンジスタの性能を向上し、信頼性を向上し、かつ微細化
も容易とする。 【課題手段】 本発明の不揮発性半導体記憶装置は、主
表面を有する半導体基板１と、半導体基板１の主表面に
間隔をあけて形成されたＮ+拡散層２〜４と、Ｎ+拡散層
２，４間の領域上にシリコン酸化膜５を介して形成され
たフローティングゲートと、フローティングゲートと隣
接してＮ+拡散層２，４間の領域上にシリコン酸化膜
５，８を介して形成されたアクセスゲートと、フローテ
ィングゲート上に層間絶縁膜１５を介して形成されたコ
ントロールゲートとを備える。Ｎ+拡散層２はフローテ
ィングゲート間に設けられ、Ｎ+拡散層４はアクセスゲ
ート間に設けられる。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置およびその製造方法に関し、より特定的には、
不揮発性半導体記憶装置におけるメモリセルの構造およ
びその製造方法に関する。
記憶装置およびその製造方法に関し、より特定的には、
不揮発性半導体記憶装置におけるメモリセルの構造およ
びその製造方法に関する。
【０００２】
【従来の技術】図１４に、従来の不揮発性半導体記憶装
置のメモリセルの構造例を示す。図１４に示すように、
半導体基板１の主表面に間隔をあけてＮ+拡散層２が形
成される。このＮ+拡散層２と部分的に重なるようにア
クセスゲートとフローティングゲートとが設けられる。
アクセスゲートは多結晶シリコン膜１８で構成され、フ
ローティングゲートは多結晶シリコン膜６で構成され
る。
置のメモリセルの構造例を示す。図１４に示すように、
半導体基板１の主表面に間隔をあけてＮ+拡散層２が形
成される。このＮ+拡散層２と部分的に重なるようにア
クセスゲートとフローティングゲートとが設けられる。
アクセスゲートは多結晶シリコン膜１８で構成され、フ
ローティングゲートは多結晶シリコン膜６で構成され
る。
【０００３】多結晶シリコン膜１８を覆うようにシリコ
ン酸化膜１９が形成され、多結晶シリコン膜６を覆うよ
うにシリコン酸化膜１５が形成される。アクセスゲート
とフローティングゲート上には導電膜（コントロールゲ
ート）１６が形成され、該導電膜１６上にシリコン酸化
膜１７が形成される。
ン酸化膜１９が形成され、多結晶シリコン膜６を覆うよ
うにシリコン酸化膜１５が形成される。アクセスゲート
とフローティングゲート上には導電膜（コントロールゲ
ート）１６が形成され、該導電膜１６上にシリコン酸化
膜１７が形成される。
【０００４】次に、図１４に示す不揮発性半導体記憶装
置の製造方法について図１５から図２１を用いて説明す
る。
置の製造方法について図１５から図２１を用いて説明す
る。
【０００５】図１５に示すように、半導体基板１の主表
面上に熱酸化法を用いてシリコン酸化膜５を成長させ
る。次に、ＣＶＤ(Chemical Vapor Deposition)法でリ
ンドープト多結晶シリコン膜６を成長させ、続いてＣＶ
Ｄ法でシリコン窒化膜７を堆積する。
面上に熱酸化法を用いてシリコン酸化膜５を成長させ
る。次に、ＣＶＤ(Chemical Vapor Deposition)法でリ
ンドープト多結晶シリコン膜６を成長させ、続いてＣＶ
Ｄ法でシリコン窒化膜７を堆積する。
【０００６】シリコン窒化膜７上にフォトレジストを塗
布し、フォトリソグラフィによってフォトレジストを所
望のパターンに形成する。このレジストパターンをマス
クとしてシリコン窒化膜７をエッチングする。その後、
フォトレジストを除去し、図１６に示すように、シリコ
ン窒化膜７をマスクとして多結晶シリコン膜６をパター
ニングする。
布し、フォトリソグラフィによってフォトレジストを所
望のパターンに形成する。このレジストパターンをマス
クとしてシリコン窒化膜７をエッチングする。その後、
フォトレジストを除去し、図１６に示すように、シリコ
ン窒化膜７をマスクとして多結晶シリコン膜６をパター
ニングする。
【０００７】次に、図１７に示すように、砒素（Aｓ）
イオンを斜め方向から基板１に注入し、その後、窒素雰
囲気でアニールする。それにより、メモリトランジスタ
のＮ +拡散層２を形成する。
イオンを斜め方向から基板１に注入し、その後、窒素雰
囲気でアニールする。それにより、メモリトランジスタ
のＮ +拡散層２を形成する。
【０００８】次に、熱リン酸でシリコン窒化膜７を除去
し、ＨＦ溶液を用いてシリコン酸化膜５の露出部分をエ
ッチングする。このとき、多結晶シリコン膜６の直下の
シリコン酸化膜５は残る。続いて図１８に示すようにＣ
ＶＤ法にて層間絶縁膜１５を堆積する。
し、ＨＦ溶液を用いてシリコン酸化膜５の露出部分をエ
ッチングする。このとき、多結晶シリコン膜６の直下の
シリコン酸化膜５は残る。続いて図１８に示すようにＣ
ＶＤ法にて層間絶縁膜１５を堆積する。
【０００９】次に、図１９に示すように、ＣＶＤ法でリ
ンドープト多結晶シリコン膜１８を堆積する。このリン
ドープト多結晶シリコン膜１８をエッチバックすること
により、図２０に示すように多結晶シリコン膜６間に多
結晶シリコン膜１８を残す。この多結晶シリコン膜１８
がアクセスゲートとなる。
ンドープト多結晶シリコン膜１８を堆積する。このリン
ドープト多結晶シリコン膜１８をエッチバックすること
により、図２０に示すように多結晶シリコン膜６間に多
結晶シリコン膜１８を残す。この多結晶シリコン膜１８
がアクセスゲートとなる。
【００１０】次に、図２１に示すようにアクセスゲート
の表面を熱酸化し、シリコン酸化膜１９を形成する。そ
の後、ＣＶＤ法でリンドープト多結晶シリコン膜を堆積
し、続いてＣＶＤ法にてＷＳｉ膜を堆積して図１４に示
す導電膜１６を形成する。この導電膜１６上に、ＣＶＤ
法でシリコン酸化膜１７を堆積する。
の表面を熱酸化し、シリコン酸化膜１９を形成する。そ
の後、ＣＶＤ法でリンドープト多結晶シリコン膜を堆積
し、続いてＣＶＤ法にてＷＳｉ膜を堆積して図１４に示
す導電膜１６を形成する。この導電膜１６上に、ＣＶＤ
法でシリコン酸化膜１７を堆積する。
【００１１】フォトリソグラフィとエッチングによって
導電膜１６およびシリコン酸化膜１７をストライプ状パ
ターンに形成する。それにより、コントロールゲートを
形成する。続いてパターニングされた導電膜１６および
シリコン酸化膜１７をマスクとして層間絶縁膜１５をエ
ッチングする。さらに、パターニングされた層間絶縁膜
１５をマスクとして多結晶シリコン膜６をエッチング
し、フローティングゲートを形成する。以上の工程を経
て図１４に示す不揮発性半導体記憶装置が得られる。
導電膜１６およびシリコン酸化膜１７をストライプ状パ
ターンに形成する。それにより、コントロールゲートを
形成する。続いてパターニングされた導電膜１６および
シリコン酸化膜１７をマスクとして層間絶縁膜１５をエ
ッチングする。さらに、パターニングされた層間絶縁膜
１５をマスクとして多結晶シリコン膜６をエッチング
し、フローティングゲートを形成する。以上の工程を経
て図１４に示す不揮発性半導体記憶装置が得られる。
【００１２】上述の構造を有する不揮発性半導体記憶装
置では、フローティングゲートに電子が注入されてメモ
リトランジスタの閾値電圧が高い状態か、フローティン
グゲートから電子が放出されてメモリトランジスタの閾
値電圧が低い状態かで情報がメモリセルに記憶される。
置では、フローティングゲートに電子が注入されてメモ
リトランジスタの閾値電圧が高い状態か、フローティン
グゲートから電子が放出されてメモリトランジスタの閾
値電圧が低い状態かで情報がメモリセルに記憶される。
【００１３】フローティングゲートに電子が注入されて
いる状態ではメモリトランジスタの閾値電圧が高い値Ｖ
ｔｈｐとなり、この状態を書き込み状態と呼ぶ。蓄積さ
れた電子はそのままでは半永久的に消えないため、記憶
された情報も半永久的に保持される。
いる状態ではメモリトランジスタの閾値電圧が高い値Ｖ
ｔｈｐとなり、この状態を書き込み状態と呼ぶ。蓄積さ
れた電子はそのままでは半永久的に消えないため、記憶
された情報も半永久的に保持される。
【００１４】他方、フローティングゲートから電子が放
出されている状態ではメモリトランジスタの閾値電圧が
低い値Ｖｔｈｅとなり、この状態を消去状態と呼ぶ。こ
のような２つの状態を検出することにより、メモリセル
に記憶されているデータを読取ることができる。
出されている状態ではメモリトランジスタの閾値電圧が
低い値Ｖｔｈｅとなり、この状態を消去状態と呼ぶ。こ
のような２つの状態を検出することにより、メモリセル
に記憶されているデータを読取ることができる。
【００１５】ここで、図２２を用いて、メモリセル領域
におけるｍ番目のメモリトランジスタへのデータの書き
込み動作について説明する。
におけるｍ番目のメモリトランジスタへのデータの書き
込み動作について説明する。
【００１６】ｍ番目のメモリトランジスタは、コントロ
ールゲート、ｍ番目のフローティングゲート、ｍ番目の
アクセスゲート、ｍ番目のＮ+拡散層２、ｍ＋１番目の
Ｎ+拡散層２および基板１などから構成される。
ールゲート、ｍ番目のフローティングゲート、ｍ番目の
アクセスゲート、ｍ番目のＮ+拡散層２、ｍ＋１番目の
Ｎ+拡散層２および基板１などから構成される。
【００１７】書込み時には、図２２に示すように、コン
トロールゲートに高電圧Ｖｐ（１２Ｖ程度）を印加し、
基板１を接地する。ｍ番目のアクセスゲートには２Ｖを
印加し、ｍ−１番目とｍ＋１番目のアクセスゲートには
０Ｖを印加する。ｍ番目のＮ +拡散層２に５Ｖを印加
し、ｍ＋１番目のＮ+拡散層２に０Ｖを印加する。
トロールゲートに高電圧Ｖｐ（１２Ｖ程度）を印加し、
基板１を接地する。ｍ番目のアクセスゲートには２Ｖを
印加し、ｍ−１番目とｍ＋１番目のアクセスゲートには
０Ｖを印加する。ｍ番目のＮ +拡散層２に５Ｖを印加
し、ｍ＋１番目のＮ+拡散層２に０Ｖを印加する。
【００１８】それにより、ｍ番目のメモリトランジスタ
のチャネルにホットエレクトロンが発生し、電子がｍ番
目のフローティングゲートに注入される。その結果、メ
モリトランジスタの閾値電圧が上昇する。
のチャネルにホットエレクトロンが発生し、電子がｍ番
目のフローティングゲートに注入される。その結果、メ
モリトランジスタの閾値電圧が上昇する。
【００１９】消去時には、コントロールゲートに高電圧
Ｖｅ（−２０Ｖ程度）を印加し、基板１とＮ+拡散層２
およびアクセスゲートを接地する。それにより、トンネ
ル現象によりフローティングゲートから基板１に電子が
放出される。その結果、メモリトランジスタの閾値電圧
が下降する。
Ｖｅ（−２０Ｖ程度）を印加し、基板１とＮ+拡散層２
およびアクセスゲートを接地する。それにより、トンネ
ル現象によりフローティングゲートから基板１に電子が
放出される。その結果、メモリトランジスタの閾値電圧
が下降する。
【００２０】選択したｍ番目のメモリトランジスタの読
み出し時には、コントロールゲートにたとえば３．３
Ｖ、ｍ＋１番目のＮ+拡散層２に３．３Ｖを印加し、ｍ
番目のＮ+拡散層２と基板１を接地する。このとき、Ｖ
ｔｈｐ＞３．３Ｖ＞Ｖｔｈｅとすると、書込み状態では
メモリトランジスタのソース・ドレイン間に電流が流れ
ず、消去状態ではこれらの間に電流が流れる。
み出し時には、コントロールゲートにたとえば３．３
Ｖ、ｍ＋１番目のＮ+拡散層２に３．３Ｖを印加し、ｍ
番目のＮ+拡散層２と基板１を接地する。このとき、Ｖ
ｔｈｐ＞３．３Ｖ＞Ｖｔｈｅとすると、書込み状態では
メモリトランジスタのソース・ドレイン間に電流が流れ
ず、消去状態ではこれらの間に電流が流れる。
【００２１】
【発明が解決しようとする課題】ところが、上述の不揮
発性半導体記憶装置には次のような問題があった。この
問題について図２３（ａ），（ｂ）を用いて説明する。
なお、図２３（ａ）においてＡ，Ａ’，Ｂ，Ｃは砒素イ
オンの経路を示す。
発性半導体記憶装置には次のような問題があった。この
問題について図２３（ａ），（ｂ）を用いて説明する。
なお、図２３（ａ）においてＡ，Ａ’，Ｂ，Ｃは砒素イ
オンの経路を示す。
【００２２】前述のようにＮ+拡散層２の形成時には、
砒素イオンを斜め方向から基板１に注入する。このとき
図２３（ａ）に示すように、Ａ〜Ａ’の経路では砒素イ
オンは直接基板１に達し、基板１表面での砒素注入濃度
をＮ’ｓｉｎθ（ｃｍ-2）と定義することができる。
砒素イオンを斜め方向から基板１に注入する。このとき
図２３（ａ）に示すように、Ａ〜Ａ’の経路では砒素イ
オンは直接基板１に達し、基板１表面での砒素注入濃度
をＮ’ｓｉｎθ（ｃｍ-2）と定義することができる。
【００２３】しかし、Ｂの経路に沿った注入の場合、砒
素イオンは多結晶シリコン膜６に斜めから照射されるこ
ととなる。この場合、砒素イオンは、多結晶シリコン膜
６下端の角部を通過しなければ基板１に達できないこと
となる。そのため、Ａ〜Ａ’の経路の場合に比べて基板
１へ到達する砒素量が減少する。
素イオンは多結晶シリコン膜６に斜めから照射されるこ
ととなる。この場合、砒素イオンは、多結晶シリコン膜
６下端の角部を通過しなければ基板１に達できないこと
となる。そのため、Ａ〜Ａ’の経路の場合に比べて基板
１へ到達する砒素量が減少する。
【００２４】また、Ｃの経路に沿った注入の場合、基板
１への砒素イオン注入はシリコン窒化膜７に妨げられる
こととなり、Ｂの経路の場合と同様に、Ａ〜Ａ’の経路
の場合に比べて基板１へ到達する砒素量が減少する。
１への砒素イオン注入はシリコン窒化膜７に妨げられる
こととなり、Ｂの経路の場合と同様に、Ａ〜Ａ’の経路
の場合に比べて基板１へ到達する砒素量が減少する。
【００２５】その結果、たとえば図２３（ｂ）において
αで示すように、砒素注入領域であるＮ+拡散層２が濃
度勾配をもって形成される。なお、図２３（ｂ）におい
て、縦軸は基板表面での砒素濃度、横軸は基板表面での
位置を示す。
αで示すように、砒素注入領域であるＮ+拡散層２が濃
度勾配をもって形成される。なお、図２３（ｂ）におい
て、縦軸は基板表面での砒素濃度、横軸は基板表面での
位置を示す。
【００２６】砒素注入後にたとえば８５０℃の窒素雰囲
気で３０秒間アニールすると、砒素は拡散し、そのとき
の分布は図２３（ｂ）におけるβのようになる。このと
き、砒素濃度が１×１０19ｃｍ-2以上となる領域をＮ+
拡散層２と定義すると、その幅はＸ１となる。
気で３０秒間アニールすると、砒素は拡散し、そのとき
の分布は図２３（ｂ）におけるβのようになる。このと
き、砒素濃度が１×１０19ｃｍ-2以上となる領域をＮ+
拡散層２と定義すると、その幅はＸ１となる。
【００２７】図２３（ｂ）に示すように、αやβで規定
される領域は台形に近い形状となり、該領域の面積は、
矩形領域の場合と比べて小さくなる。該領域の面積は総
砒素量を表すので、該領域の面積が小さくなることは、
Ｎ+拡散層２に導入される総砒素量が少ないということ
となる。このため、Ｎ+拡散層２の大きさの割にはＮ+拡
散層２の抵抗値が高くなる。
される領域は台形に近い形状となり、該領域の面積は、
矩形領域の場合と比べて小さくなる。該領域の面積は総
砒素量を表すので、該領域の面積が小さくなることは、
Ｎ+拡散層２に導入される総砒素量が少ないということ
となる。このため、Ｎ+拡散層２の大きさの割にはＮ+拡
散層２の抵抗値が高くなる。
【００２８】なお、同じドープ量でＮ+拡散層２に導入
される総砒素量を増大させるには、図２３（ｂ）におけ
るγのような砒素分布とすることが必要となり、Ｎ+拡
散層２における砒素濃度が１×１０19ｃｍ-2以上となる
領域の幅をＸ２にまで増大する必要が生じる。したがっ
て、Ｎ+拡散層２のサイズを大きくする必要が生じる。
される総砒素量を増大させるには、図２３（ｂ）におけ
るγのような砒素分布とすることが必要となり、Ｎ+拡
散層２における砒素濃度が１×１０19ｃｍ-2以上となる
領域の幅をＸ２にまで増大する必要が生じる。したがっ
て、Ｎ+拡散層２のサイズを大きくする必要が生じる。
【００２９】また、砒素イオンがトンネル絶縁膜となる
シリコン酸化膜５を通過して基板１に達すると、シリコ
ン酸化膜５がダメージを受ける。そのため、不揮発性半
導体記憶装置の書き換え特性やデータ保持特性などが低
下し、不揮発性半導体記憶装置の信頼性が低下するとい
う問題も生じていた。
シリコン酸化膜５を通過して基板１に達すると、シリコ
ン酸化膜５がダメージを受ける。そのため、不揮発性半
導体記憶装置の書き換え特性やデータ保持特性などが低
下し、不揮発性半導体記憶装置の信頼性が低下するとい
う問題も生じていた。
【００３０】さらに、Ｎ+拡散層２は、図１４に示すよ
うに、アクセスゲート下からフローティングゲート下に
わたって形成される。フローティングゲート下にまで延
在するようにＮ+拡散層２を形成するには、砒素イオン
注入エネルギーを高く設定し、砒素イオンに多結晶シリ
コン膜６下端の角部を通過させて基板１に到達させる
か、あるいは熱処理によってフローティングゲート下に
まで砒素を拡散させる必要がある。
うに、アクセスゲート下からフローティングゲート下に
わたって形成される。フローティングゲート下にまで延
在するようにＮ+拡散層２を形成するには、砒素イオン
注入エネルギーを高く設定し、砒素イオンに多結晶シリ
コン膜６下端の角部を通過させて基板１に到達させる
か、あるいは熱処理によってフローティングゲート下に
まで砒素を拡散させる必要がある。
【００３１】しかし、砒素イオンに多結晶シリコン膜６
下端の角部を通過させた場合には、前述した不揮発性半
導体記憶装置の信頼性低下の問題が生じ、熱処理によっ
てフローティングゲート下にまで砒素を拡散させた場合
には、Ｎ+拡散層２自体が大きくなり、Ｎ+拡散層２の微
細化が困難となるという問題が生じる。
下端の角部を通過させた場合には、前述した不揮発性半
導体記憶装置の信頼性低下の問題が生じ、熱処理によっ
てフローティングゲート下にまで砒素を拡散させた場合
には、Ｎ+拡散層２自体が大きくなり、Ｎ+拡散層２の微
細化が困難となるという問題が生じる。
【００３２】本発明は、上記の課題を解決するためにな
されたものである。本発明の１つの目的は、不揮発性半
導体記憶装置におけるメモリトランジスタの性能を向上
することにある。
されたものである。本発明の１つの目的は、不揮発性半
導体記憶装置におけるメモリトランジスタの性能を向上
することにある。
【００３３】本発明の他の目的は、不揮発性半導体記憶
装置におけるメモリトランジスタの信頼性を向上するこ
とにある。
装置におけるメモリトランジスタの信頼性を向上するこ
とにある。
【００３４】本発明のさらに他の目的は、不揮発性半導
体記憶装置におけるメモリトランジスタの性能を向上
し、信頼性を向上し、かつ微細化も容易とすることにあ
る。
体記憶装置におけるメモリトランジスタの性能を向上
し、信頼性を向上し、かつ微細化も容易とすることにあ
る。
【００３５】
【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、１つの局面では、主表面を有する第１
導電型の半導体基板と、半導体基板の主表面に間隔をあ
けて形成された第２導電型の第１と第２不純物拡散層
と、第１と第２不純物拡散層間の領域上に第１絶縁膜を
介して形成されたフローティングゲートと、フローティ
ングゲートと隣接して第１と第２不純物拡散層間の領域
上に第２絶縁膜を介して形成されたアクセスゲートと、
フローティングゲート上に第３絶縁膜を介して形成され
たコントロールゲートと、第２不純物拡散層を挟んでア
クセスゲートと隣り合う位置に設けられた他のアクセス
ゲートとを備える。
導体記憶装置は、１つの局面では、主表面を有する第１
導電型の半導体基板と、半導体基板の主表面に間隔をあ
けて形成された第２導電型の第１と第２不純物拡散層
と、第１と第２不純物拡散層間の領域上に第１絶縁膜を
介して形成されたフローティングゲートと、フローティ
ングゲートと隣接して第１と第２不純物拡散層間の領域
上に第２絶縁膜を介して形成されたアクセスゲートと、
フローティングゲート上に第３絶縁膜を介して形成され
たコントロールゲートと、第２不純物拡散層を挟んでア
クセスゲートと隣り合う位置に設けられた他のアクセス
ゲートとを備える。
【００３６】上記のように第２不純物拡散層を挟んで１
組のアクセスゲートを隣り合う位置に形成することによ
り、アクセスゲート下からフローティングゲート下にわ
たって第２不純物拡散層を形成する必要がなくなる。そ
のため、従来例のように第２導電型の不純物を斜め方向
から基板に注入する必要がなくなり、第２不純物拡散層
に従来例のような濃度勾配が生じるのを抑制できる。ま
た、第１絶縁膜がダメージを受けることをも回避するこ
とができる。さらに、第２導電型の不純物をアクセスゲ
ート下からフローティングゲート下にまで拡散させる必
要もなくなる。
組のアクセスゲートを隣り合う位置に形成することによ
り、アクセスゲート下からフローティングゲート下にわ
たって第２不純物拡散層を形成する必要がなくなる。そ
のため、従来例のように第２導電型の不純物を斜め方向
から基板に注入する必要がなくなり、第２不純物拡散層
に従来例のような濃度勾配が生じるのを抑制できる。ま
た、第１絶縁膜がダメージを受けることをも回避するこ
とができる。さらに、第２導電型の不純物をアクセスゲ
ート下からフローティングゲート下にまで拡散させる必
要もなくなる。
【００３７】上記１組のアクセスゲートは、好ましく
は、第２不純物拡散層と部分的に重なる。このとき第２
不純物拡散層は、これらのアクセスゲートに対し自己整
合的に形成される。
は、第２不純物拡散層と部分的に重なる。このとき第２
不純物拡散層は、これらのアクセスゲートに対し自己整
合的に形成される。
【００３８】このように１組のアクセスゲート間に第２
不純物拡散層を自己整合的に形成することにより、第２
不純物拡散層の占有面積を小さくすることができる。し
たがって、占有面積が小さく、かつ抵抗が低い第２不純
物拡散層を設けることが可能となる。
不純物拡散層を自己整合的に形成することにより、第２
不純物拡散層の占有面積を小さくすることができる。し
たがって、占有面積が小さく、かつ抵抗が低い第２不純
物拡散層を設けることが可能となる。
【００３９】本発明に係る不揮発性半導体記憶装置は、
他の局面では、主表面を有する第１導電型の半導体基板
と、半導体基板の主表面に間隔をあけて形成された第２
導電型の第１と第２不純物拡散層と、第１と第２不純物
拡散層間の領域上に第１絶縁膜を介して形成されたフロ
ーティングゲートと、フローティングゲートと隣接して
第１と第２不純物拡散層間の領域上に第２絶縁膜を介し
て形成されたアクセスゲートと、フローティングゲート
上に第３絶縁膜を介して形成されたコントロールゲート
と、第１不純物拡散層を挟んでフローティングゲートと
隣り合う位置に設けられた他のフローティングゲート
と、他のフローティングゲート上に第４絶縁膜を介して
形成された他のコントロールゲートとを備える。
他の局面では、主表面を有する第１導電型の半導体基板
と、半導体基板の主表面に間隔をあけて形成された第２
導電型の第１と第２不純物拡散層と、第１と第２不純物
拡散層間の領域上に第１絶縁膜を介して形成されたフロ
ーティングゲートと、フローティングゲートと隣接して
第１と第２不純物拡散層間の領域上に第２絶縁膜を介し
て形成されたアクセスゲートと、フローティングゲート
上に第３絶縁膜を介して形成されたコントロールゲート
と、第１不純物拡散層を挟んでフローティングゲートと
隣り合う位置に設けられた他のフローティングゲート
と、他のフローティングゲート上に第４絶縁膜を介して
形成された他のコントロールゲートとを備える。
【００４０】本局面の場合にも、フローティングゲート
下からアクセスゲート下にわたって第１不純物拡散層を
形成する必要がなくなる。したがって、第１不純物拡散
層に従来例のような濃度勾配が生じるのを抑制でき、ま
た第１絶縁膜がダメージを受けることをも回避すること
ができ、さらに第２導電型の不純物をフローティングゲ
ート下からアクセスゲート下にまで拡散させる必要もな
くなる。
下からアクセスゲート下にわたって第１不純物拡散層を
形成する必要がなくなる。したがって、第１不純物拡散
層に従来例のような濃度勾配が生じるのを抑制でき、ま
た第１絶縁膜がダメージを受けることをも回避すること
ができ、さらに第２導電型の不純物をフローティングゲ
ート下からアクセスゲート下にまで拡散させる必要もな
くなる。
【００４１】上記フローティングゲートと他のフローテ
ィングゲートとは、好ましくは、第１不純物拡散層と部
分的に重なる。このとき第１不純物拡散層は、フローテ
ィングゲートと他のフローティングゲートに対し自己整
合的に形成される。この場合にも、上述の第２不純物拡
散層の場合と同様に、占有面積が小さく、抵抗が低い第
１不純物拡散層を設けることが可能となる。
ィングゲートとは、好ましくは、第１不純物拡散層と部
分的に重なる。このとき第１不純物拡散層は、フローテ
ィングゲートと他のフローティングゲートに対し自己整
合的に形成される。この場合にも、上述の第２不純物拡
散層の場合と同様に、占有面積が小さく、抵抗が低い第
１不純物拡散層を設けることが可能となる。
【００４２】本発明に係る不揮発性半導体記憶装置は、
さらに他の局面では、主表面を有する第１導電型の半導
体基板と、半導体基板の主表面に間隔をあけて形成され
た第２導電型の第１と第２不純物拡散層と、第１と第２
不純物拡散層間の領域上に第１絶縁膜を介して形成され
たフローティングゲートと、フローティングゲートと隣
接して第１と第２不純物拡散層間の領域上に第２絶縁膜
を介して形成され、サイドウォール形状を有するアクセ
スゲートと、フローティングゲート上に第３絶縁膜を介
して形成されたコントロールゲートとを備える。ここで
「サイドウォール形状」とは、たとえば図１に示す多結
晶シリコン膜９のように、上面が曲面で構成されるよう
な膜形状をいう。
さらに他の局面では、主表面を有する第１導電型の半導
体基板と、半導体基板の主表面に間隔をあけて形成され
た第２導電型の第１と第２不純物拡散層と、第１と第２
不純物拡散層間の領域上に第１絶縁膜を介して形成され
たフローティングゲートと、フローティングゲートと隣
接して第１と第２不純物拡散層間の領域上に第２絶縁膜
を介して形成され、サイドウォール形状を有するアクセ
スゲートと、フローティングゲート上に第３絶縁膜を介
して形成されたコントロールゲートとを備える。ここで
「サイドウォール形状」とは、たとえば図１に示す多結
晶シリコン膜９のように、上面が曲面で構成されるよう
な膜形状をいう。
【００４３】上記のようにアクセスゲートをサイドウォ
ール形状とすることにより、アクセスゲートをフローテ
ィングゲートに対し自己整合的に形成することができ
る。それにより、メモリセルサイズを縮小することがで
きる。
ール形状とすることにより、アクセスゲートをフローテ
ィングゲートに対し自己整合的に形成することができ
る。それにより、メモリセルサイズを縮小することがで
きる。
【００４４】上記不揮発性半導体記憶装置は、第１不純
物拡散層を挟んでフローティングゲートと隣り合う位置
に設けられた他のフローティングゲートと、第２不純物
拡散層を挟んでアクセスゲートと隣り合う位置に設けら
れ、サイドウォール形状を有する他のアクセスゲートと
を備えることが好ましい。この場合、第１不純物拡散層
は、フローティングゲートおよび他のフローティングゲ
ートと部分的に重なり、第２不純物拡散層は、アクセス
ゲートおよび他のアクセスゲートと部分的に重なる。
物拡散層を挟んでフローティングゲートと隣り合う位置
に設けられた他のフローティングゲートと、第２不純物
拡散層を挟んでアクセスゲートと隣り合う位置に設けら
れ、サイドウォール形状を有する他のアクセスゲートと
を備えることが好ましい。この場合、第１不純物拡散層
は、フローティングゲートおよび他のフローティングゲ
ートと部分的に重なり、第２不純物拡散層は、アクセス
ゲートおよび他のアクセスゲートと部分的に重なる。
【００４５】このように隣り合うフローティングゲート
間に第１不純物拡散層を設け、かつ隣り合うアクセスゲ
ート間に第２不純物拡散層を設けることにより、第１お
よび第２不純物拡散層の占有面積を小さく、かつ抵抗を
低くすることが可能となる。
間に第１不純物拡散層を設け、かつ隣り合うアクセスゲ
ート間に第２不純物拡散層を設けることにより、第１お
よび第２不純物拡散層の占有面積を小さく、かつ抵抗を
低くすることが可能となる。
【００４６】上記フローティングゲートへの電子の注入
を行う際に、第２不純物拡散層がメモリトランジスタの
ソースとなり、第１不純物拡散層がメモリトランジスタ
のドレインとなることが好ましい。また、読出し動作の
際に、第２不純物拡散層がメモリトランジスタのドレイ
ンとなり、第１不純物拡散層がメモリトランジスタのソ
ースとなることが好ましい。さらに、フローティングゲ
ートから電子を引き抜く際に、第１と第２不純物拡散層
および半導体基板の電位よりもコントロールゲートの電
位を低くすることが好ましい。また、フローティングゲ
ートから電子を引き抜く際に、第１と第２不純物拡散層
および半導体基板の電位よりも前記アクセスゲートの電
位を低くすることが好ましい。
を行う際に、第２不純物拡散層がメモリトランジスタの
ソースとなり、第１不純物拡散層がメモリトランジスタ
のドレインとなることが好ましい。また、読出し動作の
際に、第２不純物拡散層がメモリトランジスタのドレイ
ンとなり、第１不純物拡散層がメモリトランジスタのソ
ースとなることが好ましい。さらに、フローティングゲ
ートから電子を引き抜く際に、第１と第２不純物拡散層
および半導体基板の電位よりもコントロールゲートの電
位を低くすることが好ましい。また、フローティングゲ
ートから電子を引き抜く際に、第１と第２不純物拡散層
および半導体基板の電位よりも前記アクセスゲートの電
位を低くすることが好ましい。
【００４７】本発明は、かかる構造のメモリトランジス
タを有する不揮発性半導体記憶装置に対し有用である。
タを有する不揮発性半導体記憶装置に対し有用である。
【００４８】本発明に係る不揮発性半導体記憶装置の製
造方法は、下記の各工程を備える。第１導電型の半導体
基板の主表面上に第１絶縁膜を介して複数の第１導電膜
パターンを形成する。第１導電膜パターンをマスクとし
て第１導電膜パターン間に第２導電型の第１不純物拡散
層を形成する。第１導電膜パターンに対し第１不純物拡
散層と反対側に第２絶縁膜を介して複数の第２導電膜パ
ターンを形成する。第２導電膜パターンをマスクとして
第２導電膜パターン間に第２導電型の第２不純物拡散層
を形成する。上記第１導電膜パターン、第２導電膜パタ
ーンは、第２導電型であってもよい。
造方法は、下記の各工程を備える。第１導電型の半導体
基板の主表面上に第１絶縁膜を介して複数の第１導電膜
パターンを形成する。第１導電膜パターンをマスクとし
て第１導電膜パターン間に第２導電型の第１不純物拡散
層を形成する。第１導電膜パターンに対し第１不純物拡
散層と反対側に第２絶縁膜を介して複数の第２導電膜パ
ターンを形成する。第２導電膜パターンをマスクとして
第２導電膜パターン間に第２導電型の第２不純物拡散層
を形成する。上記第１導電膜パターン、第２導電膜パタ
ーンは、第２導電型であってもよい。
【００４９】上記のように第１導電膜パターンをマスク
として第１導電膜パターン間に第２導電型の第１不純物
拡散層を形成することにより、従来例のように斜め方向
に不純物を注入することなく、隣り合う第１導電膜パタ
ーンに対し自己整合的に第１不純物拡散層を形成するこ
とができる。第２不純物拡散層も同様に、隣り合う第２
導電膜パターンに対し自己整合的に形成できる。それに
より、メモリトランジスタのソースあるいはドレインと
なる第１および第２不純物拡散層の占有面積を小さく
し、かつ抵抗を低くすることが可能となる。
として第１導電膜パターン間に第２導電型の第１不純物
拡散層を形成することにより、従来例のように斜め方向
に不純物を注入することなく、隣り合う第１導電膜パタ
ーンに対し自己整合的に第１不純物拡散層を形成するこ
とができる。第２不純物拡散層も同様に、隣り合う第２
導電膜パターンに対し自己整合的に形成できる。それに
より、メモリトランジスタのソースあるいはドレインと
なる第１および第２不純物拡散層の占有面積を小さく
し、かつ抵抗を低くすることが可能となる。
【００５０】上記第１および第２不純物拡散層の形成工
程は、好ましくは、主表面に対し垂直方向から第２導電
型の不純物を主表面に注入する工程を含む。ここで、
「垂直方向」には、主表面に対し実質的に垂直であると
いえる場合も含まれる。たとえば垂直より７度傾いた注
入角度は実質的に垂直といえる。
程は、好ましくは、主表面に対し垂直方向から第２導電
型の不純物を主表面に注入する工程を含む。ここで、
「垂直方向」には、主表面に対し実質的に垂直であると
いえる場合も含まれる。たとえば垂直より７度傾いた注
入角度は実質的に垂直といえる。
【００５１】このように主表面に対し垂直方向から第２
導電型の不純物を主表面に注入することにより、第１お
よび第２不純物拡散層における濃度勾配を従来例よりも
著しく低減することができる。また、第２導電型の不純
物によりメモリトランジスタのトンネル絶縁膜にダメー
ジが加えられるのを阻止することができる。
導電型の不純物を主表面に注入することにより、第１お
よび第２不純物拡散層における濃度勾配を従来例よりも
著しく低減することができる。また、第２導電型の不純
物によりメモリトランジスタのトンネル絶縁膜にダメー
ジが加えられるのを阻止することができる。
【００５２】上記第２導電膜パターンの形成工程は、好
ましくは、第１導電膜パターンを覆うように第２絶縁膜
を形成する工程と、第２絶縁膜上に導電膜を形成する工
程と、導電膜をエッチバックすることにより第１導電膜
パターンの側壁上に導電膜を残す工程と、第１導電膜パ
ターンの一方の側壁上に形成された導電膜を除去する工
程とを含む。
ましくは、第１導電膜パターンを覆うように第２絶縁膜
を形成する工程と、第２絶縁膜上に導電膜を形成する工
程と、導電膜をエッチバックすることにより第１導電膜
パターンの側壁上に導電膜を残す工程と、第１導電膜パ
ターンの一方の側壁上に形成された導電膜を除去する工
程とを含む。
【００５３】このように導電膜をエッチバックして第２
導電膜パターンを形成することにより、第１導電膜パタ
ーンに対し自己整合的に第２導電膜パターンを形成する
ことができる。それにより、第２導電膜パターンを形成
する際のマージンを確保する必要がなくなり、メモリト
ランジスタを微細化することができる。
導電膜パターンを形成することにより、第１導電膜パタ
ーンに対し自己整合的に第２導電膜パターンを形成する
ことができる。それにより、第２導電膜パターンを形成
する際のマージンを確保する必要がなくなり、メモリト
ランジスタを微細化することができる。
【００５４】上記第１不純物拡散層の形成工程は、好ま
しくは、隣り合う第１導電膜パターンに対し自己整合的
に第１不純物拡散層を形成する工程を含み、第２不純物
拡散層の形成工程は、好ましくは隣り合う第２導電膜パ
ターンに対し自己整合的に第２不純物拡散層を形成する
工程を含む。それにより、上述のように第１と第２不純
物拡散層の占有面積を小さくすることができる。
しくは、隣り合う第１導電膜パターンに対し自己整合的
に第１不純物拡散層を形成する工程を含み、第２不純物
拡散層の形成工程は、好ましくは隣り合う第２導電膜パ
ターンに対し自己整合的に第２不純物拡散層を形成する
工程を含む。それにより、上述のように第１と第２不純
物拡散層の占有面積を小さくすることができる。
【００５５】上記第１導電膜パターンの形成工程は、好
ましくは、隣り合う第１導電膜パターン間の間隔が異な
るように第１導電膜パターンを形成する工程を含む。た
とえば、あるパターンの両側にそれぞれ隣り合うパター
ンがある場合、中央のパターンと一方側のパターンとの
間隔と、中央のパターンと他方側のパターンとの間隔と
が異なるように第１導電膜パターンを形成する。また、
第１不純物拡散層の形成工程は、好ましくは第１導電膜
パターン間の間隔が相対的に狭い領域に第１不純物拡散
層を形成する工程を含み、第２導電膜パターンの形成工
程は、好ましくは第１導電膜パターン間の間隔が相対的
に広い領域上に第２導電膜パターンを形成する工程を含
む。
ましくは、隣り合う第１導電膜パターン間の間隔が異な
るように第１導電膜パターンを形成する工程を含む。た
とえば、あるパターンの両側にそれぞれ隣り合うパター
ンがある場合、中央のパターンと一方側のパターンとの
間隔と、中央のパターンと他方側のパターンとの間隔と
が異なるように第１導電膜パターンを形成する。また、
第１不純物拡散層の形成工程は、好ましくは第１導電膜
パターン間の間隔が相対的に狭い領域に第１不純物拡散
層を形成する工程を含み、第２導電膜パターンの形成工
程は、好ましくは第１導電膜パターン間の間隔が相対的
に広い領域上に第２導電膜パターンを形成する工程を含
む。
【００５６】上記のように隣り合う第１導電膜パターン
間の間隔を異ならせることにより、相対的に狭い領域に
第１不純物拡散層を形成し、相対的に広い領域上に複数
の第２導電膜パターンを形成することができる。つま
り、第１導電膜パターンの一方の側壁側に第１不純物拡
散層を形成し、他方の側壁側に複数の第２導電膜パター
ンを形成することができる。
間の間隔を異ならせることにより、相対的に狭い領域に
第１不純物拡散層を形成し、相対的に広い領域上に複数
の第２導電膜パターンを形成することができる。つま
り、第１導電膜パターンの一方の側壁側に第１不純物拡
散層を形成し、他方の側壁側に複数の第２導電膜パター
ンを形成することができる。
【００５７】
【発明の実施の形態】以下、図１〜図１３を用いて、本
発明の１つの実施の形態について説明する。図１は、本
発明の１つの実施の形態における不揮発性半導体記憶装
置のメモリセル部の断面図である。
発明の１つの実施の形態について説明する。図１は、本
発明の１つの実施の形態における不揮発性半導体記憶装
置のメモリセル部の断面図である。
【００５８】図１に示すように、Ｐ型（００１）シリコ
ン基板などの半導体基板１の主表面に間隔をあけてＮ+
拡散層２，３，４を形成する。図１に示す例では、Ｎ+
拡散層（第１不純物拡散層）２，３の幅がＮ+拡散層
（第２不純物拡散層）４の幅よりも大きくなっている。
ン基板などの半導体基板１の主表面に間隔をあけてＮ+
拡散層２，３，４を形成する。図１に示す例では、Ｎ+
拡散層（第１不純物拡散層）２，３の幅がＮ+拡散層
（第２不純物拡散層）４の幅よりも大きくなっている。
【００５９】上記主表面上に１０ｎｍのシリコン酸化膜
（第１絶縁膜）５を形成する。シリコン酸化膜５上に、
１３０ｎｍのリンドープト多結晶シリコン膜（第１導電
膜パターン）６を形成する。この多結晶シリコン膜６
が、フローティングゲートとなり、多結晶シリコン膜６
下のシリコン酸化膜５がトンネル絶縁膜となる。
（第１絶縁膜）５を形成する。シリコン酸化膜５上に、
１３０ｎｍのリンドープト多結晶シリコン膜（第１導電
膜パターン）６を形成する。この多結晶シリコン膜６
が、フローティングゲートとなり、多結晶シリコン膜６
下のシリコン酸化膜５がトンネル絶縁膜となる。
【００６０】多結晶シリコン膜６上に、サイドウォール
導電膜（凸部）１４を形成する。このサイドウォール導
電膜１４は、凹部１３の側壁上に形成される。該サイド
ウォール導電膜１４を設けることにより、フローティン
グゲートとコントロールゲート間の容量を確保すること
ができる。
導電膜（凸部）１４を形成する。このサイドウォール導
電膜１４は、凹部１３の側壁上に形成される。該サイド
ウォール導電膜１４を設けることにより、フローティン
グゲートとコントロールゲート間の容量を確保すること
ができる。
【００６１】多結晶シリコン膜６の側壁上からシリコン
酸化膜５上に３０ｎｍシリコン酸化膜（第２絶縁膜）８
を形成する。このシリコン酸化膜８上に、多結晶シリコ
ン膜（第２導電膜パターン）９を形成する。この多結晶
シリコン膜９が、アクセスゲートとなる。
酸化膜５上に３０ｎｍシリコン酸化膜（第２絶縁膜）８
を形成する。このシリコン酸化膜８上に、多結晶シリコ
ン膜（第２導電膜パターン）９を形成する。この多結晶
シリコン膜９が、アクセスゲートとなる。
【００６２】多結晶シリコン膜９は、多結晶シリコン膜
６の側壁上にシリコン酸化膜８を介して形成され、いわ
ゆるサイドウォール形状を有する。この多結晶シリコン
膜９は、多結晶シリコン膜６に対し自己整合的に形成さ
れ、なだらかに傾斜する上面を有する。このように多結
晶シリコン膜９をサイドウォール形状とすることによ
り、メモリセルサイズを縮小することができる。多結晶
シリコン膜（サイドウォール膜）９の高さは、多結晶シ
リコン膜６よりも低い。図１に示すように凹部１３の側
壁に沿うシリコン酸化膜８の厚みは多結晶シリコン膜９
と多結晶シリコン膜６間のシリコン酸化膜８の厚みより
も薄いので、多結晶シリコン膜９の高さを多結晶シリコ
ン膜６よりも低くすることにより、多結晶シリコン膜９
と多結晶シリコン膜６間の絶縁耐圧の低下を防ぐことが
できる。
６の側壁上にシリコン酸化膜８を介して形成され、いわ
ゆるサイドウォール形状を有する。この多結晶シリコン
膜９は、多結晶シリコン膜６に対し自己整合的に形成さ
れ、なだらかに傾斜する上面を有する。このように多結
晶シリコン膜９をサイドウォール形状とすることによ
り、メモリセルサイズを縮小することができる。多結晶
シリコン膜（サイドウォール膜）９の高さは、多結晶シ
リコン膜６よりも低い。図１に示すように凹部１３の側
壁に沿うシリコン酸化膜８の厚みは多結晶シリコン膜９
と多結晶シリコン膜６間のシリコン酸化膜８の厚みより
も薄いので、多結晶シリコン膜９の高さを多結晶シリコ
ン膜６よりも低くすることにより、多結晶シリコン膜９
と多結晶シリコン膜６間の絶縁耐圧の低下を防ぐことが
できる。
【００６３】図１に示すように、隣り合う多結晶シリコ
ン膜６間の間隔は異なっている。図１に示す例では、Ｎ
+拡散層２の両側の多結晶シリコン膜６間の間隔Ｌ２
（図２参照）は、アクセスゲートとなる多結晶シリコン
膜９の両側の多結晶シリコン膜６間の間隔Ｌ３（図２参
照）よりも小さくなっている。具体的には、間隔Ｌ２
は、間隔Ｌ３の１／３程度となっている。
ン膜６間の間隔は異なっている。図１に示す例では、Ｎ
+拡散層２の両側の多結晶シリコン膜６間の間隔Ｌ２
（図２参照）は、アクセスゲートとなる多結晶シリコン
膜９の両側の多結晶シリコン膜６間の間隔Ｌ３（図２参
照）よりも小さくなっている。具体的には、間隔Ｌ２
は、間隔Ｌ３の１／３程度となっている。
【００６４】多結晶シリコン膜６間の間隔が相対的に大
きい領域内に、Ｎ+拡散層４を挟んで１組のアクセスゲ
ートが隣り合う位置に設けられる。このときＮ+拡散層
４は、１組のアクセスゲート間に形成されればよいの
で、アクセスゲート下からフローティングゲート下にわ
たってＮ+拡散層４を形成する必要がなくなる。そのた
め、従来例のようにＮ型の不純物を斜め方向から基板１
に注入する必要がなくなる。
きい領域内に、Ｎ+拡散層４を挟んで１組のアクセスゲ
ートが隣り合う位置に設けられる。このときＮ+拡散層
４は、１組のアクセスゲート間に形成されればよいの
で、アクセスゲート下からフローティングゲート下にわ
たってＮ+拡散層４を形成する必要がなくなる。そのた
め、従来例のようにＮ型の不純物を斜め方向から基板１
に注入する必要がなくなる。
【００６５】その結果、Ｎ+拡散層４に従来例のような
濃度勾配が生じるのを阻止することができ、Ｎ+拡散層
４の抵抗を低減することができる。また、アクセスゲー
ト下の絶縁膜がダメージを受けることを回避することが
でき、メモリトランジスタの信頼性を向上することがで
きる。さらに、熱処理などによりＮ型の不純物をアクセ
スゲート下からフローティングゲート下にまで拡散させ
る必要もなくなるので、メモリトランジスタの微細化が
容易となる。
濃度勾配が生じるのを阻止することができ、Ｎ+拡散層
４の抵抗を低減することができる。また、アクセスゲー
ト下の絶縁膜がダメージを受けることを回避することが
でき、メモリトランジスタの信頼性を向上することがで
きる。さらに、熱処理などによりＮ型の不純物をアクセ
スゲート下からフローティングゲート下にまで拡散させ
る必要もなくなるので、メモリトランジスタの微細化が
容易となる。
【００６６】図１に示すようにＮ+拡散層４の端部はア
クセスゲートの端部直下に位置してもよいが、アクセス
ゲートの端部とＮ+拡散層４の端部とが重なるようにＮ+
拡散層４をアクセスゲート下に延在させてもよい。ま
た、Ｎ+拡散層４の端部が、アクセスゲートの端部と重
ならず、アクセスゲートからオフセットされてもよい。
クセスゲートの端部直下に位置してもよいが、アクセス
ゲートの端部とＮ+拡散層４の端部とが重なるようにＮ+
拡散層４をアクセスゲート下に延在させてもよい。ま
た、Ｎ+拡散層４の端部が、アクセスゲートの端部と重
ならず、アクセスゲートからオフセットされてもよい。
【００６７】多結晶シリコン膜（フローティングゲー
ト）６間の間隔が相対的に小さい領域に、Ｎ+拡散層
２，３を形成する。このときＮ+拡散層２，３は、１組
のフローティングゲート間に形成されればよいので、ア
クセスゲート下からフローティングゲート下にわたって
Ｎ+拡散層２，３を形成する必要がなくなる。
ト）６間の間隔が相対的に小さい領域に、Ｎ+拡散層
２，３を形成する。このときＮ+拡散層２，３は、１組
のフローティングゲート間に形成されればよいので、ア
クセスゲート下からフローティングゲート下にわたって
Ｎ+拡散層２，３を形成する必要がなくなる。
【００６８】それにより、Ｎ+拡散層４の場合と同様
に、Ｎ+拡散層２，３の抵抗を低減することができ、ト
ンネル絶縁膜がダメージを受けるのを抑制できるのでメ
モリトランジスタの信頼性を向上することができ、さら
にメモリトランジスタの微細化も容易となる。
に、Ｎ+拡散層２，３の抵抗を低減することができ、ト
ンネル絶縁膜がダメージを受けるのを抑制できるのでメ
モリトランジスタの信頼性を向上することができ、さら
にメモリトランジスタの微細化も容易となる。
【００６９】図１に示すように、Ｎ+拡散層２，３の端
部はフローティングゲートの端部直下に位置してもよい
が、フローティングゲートの端部とＮ+拡散層２，３の
端部とが重なるようにＮ+拡散層２，３をフローティン
グゲート下に延在させてもよい。また、Ｎ+拡散層２，
３の端部が、フローティングゲートの端部と重ならず、
フローティングゲートからオフセットされるものであっ
てもよい。
部はフローティングゲートの端部直下に位置してもよい
が、フローティングゲートの端部とＮ+拡散層２，３の
端部とが重なるようにＮ+拡散層２，３をフローティン
グゲート下に延在させてもよい。また、Ｎ+拡散層２，
３の端部が、フローティングゲートの端部と重ならず、
フローティングゲートからオフセットされるものであっ
てもよい。
【００７０】Ｎ+拡散層２，３は、その両側の多結晶シ
リコン膜（フローティングゲート）６に対し自己整合的
に形成され、Ｎ+拡散層４は、その両側の多結晶シリコ
ン膜（アクセスゲート）９に対し自己整合的に形成され
る。それにより、Ｎ+拡散層２〜４の占有面積を小さ
く、かつ抵抗をも低くすることが可能となる。
リコン膜（フローティングゲート）６に対し自己整合的
に形成され、Ｎ+拡散層４は、その両側の多結晶シリコ
ン膜（アクセスゲート）９に対し自己整合的に形成され
る。それにより、Ｎ+拡散層２〜４の占有面積を小さ
く、かつ抵抗をも低くすることが可能となる。
【００７１】多結晶シリコン膜６間の領域を充填するよ
うにシリコン酸化膜（絶縁膜）１２を形成する。このシ
リコン酸化膜１２上からサイドウォール導電膜１４上に
わたって層間絶縁膜（第３絶縁膜）１５を形成する。層
間絶縁膜１５は、たとえば５ｎｍのシリコン酸化膜と、
１０ｎｍのシリコン窒化膜と、５ｎｍのシリコン酸化膜
との積層構造を有する。
うにシリコン酸化膜（絶縁膜）１２を形成する。このシ
リコン酸化膜１２上からサイドウォール導電膜１４上に
わたって層間絶縁膜（第３絶縁膜）１５を形成する。層
間絶縁膜１５は、たとえば５ｎｍのシリコン酸化膜と、
１０ｎｍのシリコン窒化膜と、５ｎｍのシリコン酸化膜
との積層構造を有する。
【００７２】層間絶縁膜１５上に、導電膜１６を形成す
る。この導電膜１６は、たとえば１００ｎｍリンドープ
ト多結晶シリコン膜と１００ｎｍのＷＳｉ膜との積層構
造を有し、コントロールゲートとなる。該導電膜１６上
に２００ｎｍのシリコン酸化膜（絶縁膜）１７を形成す
る。
る。この導電膜１６は、たとえば１００ｎｍリンドープ
ト多結晶シリコン膜と１００ｎｍのＷＳｉ膜との積層構
造を有し、コントロールゲートとなる。該導電膜１６上
に２００ｎｍのシリコン酸化膜（絶縁膜）１７を形成す
る。
【００７３】次に、図１に示すメモリセル構造を有する
不揮発性半導体記憶装置の動作について図１１および図
１２を用いて説明する。ここで、ｍ番目のメモリトラン
ジスタは、コントロールゲート、ｍ番目のフローティン
グゲート、ｍ番目のアクセスゲート、ｍ番目のＮ+拡散
層２、ｍ＋１番目のＮ+拡散層４、半導体基板１などか
ら構成される。
不揮発性半導体記憶装置の動作について図１１および図
１２を用いて説明する。ここで、ｍ番目のメモリトラン
ジスタは、コントロールゲート、ｍ番目のフローティン
グゲート、ｍ番目のアクセスゲート、ｍ番目のＮ+拡散
層２、ｍ＋１番目のＮ+拡散層４、半導体基板１などか
ら構成される。
【００７４】書込み時には、図１１に示すように、コン
トロールゲートに高電圧Ｖｐ（１２Ｖ程度）を印加し、
半導体基板１を接地する。ｍ番目のアクセスゲートには
２Ｖを、ｍ−１番目とｍ＋１番目のアクセスゲートには
０Ｖを印加する。メモリトランジスタの閾値電圧を高い
値Ｖｔｈｐにしたい場合には、ｍ番目のＮ+拡散層２に
５Ｖを印加してドレインとし、ｍ＋１番目のＮ+拡散層
４に０Ｖを印加してソースとする。
トロールゲートに高電圧Ｖｐ（１２Ｖ程度）を印加し、
半導体基板１を接地する。ｍ番目のアクセスゲートには
２Ｖを、ｍ−１番目とｍ＋１番目のアクセスゲートには
０Ｖを印加する。メモリトランジスタの閾値電圧を高い
値Ｖｔｈｐにしたい場合には、ｍ番目のＮ+拡散層２に
５Ｖを印加してドレインとし、ｍ＋１番目のＮ+拡散層
４に０Ｖを印加してソースとする。
【００７５】以上によりメモリトランジスタのチャネル
にホットエレクトロンが発生し、電子がフローティング
ゲートに注入される。その結果、メモリトランジスタの
閾値電圧が上昇する。
にホットエレクトロンが発生し、電子がフローティング
ゲートに注入される。その結果、メモリトランジスタの
閾値電圧が上昇する。
【００７６】消去時には、図１２に示すように、コント
ロールゲートとアクセスゲートに負の高電圧Ｖｅ（−１
６Ｖ程度）を印加し、半導体基板１とＮ+拡散層２，４
を接地する。すなわち、Ｎ+拡散層２，４および半導体
基板１の電位よりもコントロールゲートの電位を低くす
る。また、Ｎ+拡散層２，４および半導体基板１の電位
よりもアクセスゲートの電位を低くする。
ロールゲートとアクセスゲートに負の高電圧Ｖｅ（−１
６Ｖ程度）を印加し、半導体基板１とＮ+拡散層２，４
を接地する。すなわち、Ｎ+拡散層２，４および半導体
基板１の電位よりもコントロールゲートの電位を低くす
る。また、Ｎ+拡散層２，４および半導体基板１の電位
よりもアクセスゲートの電位を低くする。
【００７７】それにより、トンネル現象によってフロー
ティングゲートから半導体基板１に電子が放出される。
その結果、メモリトランジスタの閾値電圧が低い値Ｖｔ
ｈｅに下降する。
ティングゲートから半導体基板１に電子が放出される。
その結果、メモリトランジスタの閾値電圧が低い値Ｖｔ
ｈｅに下降する。
【００７８】選択したｍ番目のメモリトランジスタの読
出し動作の際には、コントロールゲートにたとえば３．
３Ｖ、ｍ＋１番目のＮ+拡散層４に３．３Ｖを印加し、
ｍ番目のＮ+拡散層２と半導体基板１を接地する。また
アクセスゲートに３．３Ｖを印加する。このとき、Ｖｔ
ｈｐ＞３．３（Ｖ）＞Ｖｔｈｅとすると、書込み状態で
はメモリトランジスタのソース（ｍ番目のＮ+拡散層
２）とドレイン（ｍ＋１番目のＮ+拡散層４）間に電流
が流れず、消去状態では電流が流れる。
出し動作の際には、コントロールゲートにたとえば３．
３Ｖ、ｍ＋１番目のＮ+拡散層４に３．３Ｖを印加し、
ｍ番目のＮ+拡散層２と半導体基板１を接地する。また
アクセスゲートに３．３Ｖを印加する。このとき、Ｖｔ
ｈｐ＞３．３（Ｖ）＞Ｖｔｈｅとすると、書込み状態で
はメモリトランジスタのソース（ｍ番目のＮ+拡散層
２）とドレイン（ｍ＋１番目のＮ+拡散層４）間に電流
が流れず、消去状態では電流が流れる。
【００７９】次に、上述の構造を有する不揮発性半導体
記憶装置の製造方法について図２〜図９を用いて説明す
る。
記憶装置の製造方法について図２〜図９を用いて説明す
る。
【００８０】図２に示すように、半導体基板１の主表面
に熱酸化法を用いて１０ｎｍのシリコン酸化膜（第１絶
縁膜）５を成長させる。次に、減圧ＣＶＤ法で１３０ｎ
ｍのリンドープト多結晶シリコン膜６を成長させ、続い
て減圧ＣＶＤ法で１５０ｎｍのシリコン窒化膜７を堆積
する。
に熱酸化法を用いて１０ｎｍのシリコン酸化膜（第１絶
縁膜）５を成長させる。次に、減圧ＣＶＤ法で１３０ｎ
ｍのリンドープト多結晶シリコン膜６を成長させ、続い
て減圧ＣＶＤ法で１５０ｎｍのシリコン窒化膜７を堆積
する。
【００８１】フォトリソグラフィとエッチングにより、
フォトレジストをマスクとしてシリコン窒化膜７を紙面
と垂直方向に延在するようなストライプ状に加工する。
フォトレジストを除去した後、シリコン窒化膜７をマス
クとしてエッチングを行い、多結晶シリコン膜６をパタ
ーン状に加工する。それにより、複数の導電膜パターン
（第１導電膜パターン）を形成する。
フォトレジストをマスクとしてシリコン窒化膜７を紙面
と垂直方向に延在するようなストライプ状に加工する。
フォトレジストを除去した後、シリコン窒化膜７をマス
クとしてエッチングを行い、多結晶シリコン膜６をパタ
ーン状に加工する。それにより、複数の導電膜パターン
（第１導電膜パターン）を形成する。
【００８２】このとき、上述のように隣り合う多結晶シ
リコン膜６間の間隔Ｌ２，Ｌ３が異なるようにする。本
例では間隔Ｌ２よりも間隔Ｌ３が大きくなるようにす
る。より詳しくは、間隔Ｌ２を、たとえばメモリトラン
ジスタのチャネル長方向における多結晶シリコン膜６の
幅Ｌ１とほぼ等しく、間隔Ｌ３の１／３とする。
リコン膜６間の間隔Ｌ２，Ｌ３が異なるようにする。本
例では間隔Ｌ２よりも間隔Ｌ３が大きくなるようにす
る。より詳しくは、間隔Ｌ２を、たとえばメモリトラン
ジスタのチャネル長方向における多結晶シリコン膜６の
幅Ｌ１とほぼ等しく、間隔Ｌ３の１／３とする。
【００８３】フォトリソグラフィによってフォトレジス
トを所望のパターンに形成する。たとえば図４に示すフ
ォトレジストパターンの形状と同形状のフォトレジスト
パターンを形成する。このフォトレジストパターン、シ
リコン窒化膜７および多結晶シリコン膜６をマスクとし
て、砒素イオンなどのＮ型の不純物イオンを４０ｋｅ
Ｖ，４×１０15ｃｍ-2の条件で半導体基板１に注入す
る。つまり、多結晶シリコン膜６間の間隔が相対的に狭
い領域にＮ型の不純物イオンを注入する。
トを所望のパターンに形成する。たとえば図４に示すフ
ォトレジストパターンの形状と同形状のフォトレジスト
パターンを形成する。このフォトレジストパターン、シ
リコン窒化膜７および多結晶シリコン膜６をマスクとし
て、砒素イオンなどのＮ型の不純物イオンを４０ｋｅ
Ｖ，４×１０15ｃｍ-2の条件で半導体基板１に注入す
る。つまり、多結晶シリコン膜６間の間隔が相対的に狭
い領域にＮ型の不純物イオンを注入する。
【００８４】このとき、砒素イオンは、図１３（ａ）に
示すように、半導体基板１の主表面に対し垂直方向から
砒素イオンを半導体基板１に注入される。なお、主表面
に対し実質的に垂直であるといえる方向から砒素イオン
を注入すればよい。
示すように、半導体基板１の主表面に対し垂直方向から
砒素イオンを半導体基板１に注入される。なお、主表面
に対し実質的に垂直であるといえる方向から砒素イオン
を注入すればよい。
【００８５】このように半導体基板１の主表面に対し垂
直方向から砒素を注入することにより、図１３（ｂ）に
おいてδで示すように、砒素の分布は矩形に近い形状と
なる。すなわちＮ+拡散層２の濃度勾配を図２３（ｂ）
に示す従来例よりも著しく低減することができる。
直方向から砒素を注入することにより、図１３（ｂ）に
おいてδで示すように、砒素の分布は矩形に近い形状と
なる。すなわちＮ+拡散層２の濃度勾配を図２３（ｂ）
に示す従来例よりも著しく低減することができる。
【００８６】また、図１３（ｂ）に示す本発明における
幅Ｘ０と、図２３（ｂ）に示す従来例における幅Ｘ１と
が等しい時には、図２３（ｂ）の従来例においてαで囲
まれる領域の面積よりも、図１３（ｂ）においてδで囲
まれる領域の面積の方が大きくなる。この面積は総砒素
量を表すので、本発明の方がＮ+拡散層２に含まれる総
砒素量が多くなる。すなわち、Ｎ+拡散層２の抵抗を従
来例よりも低減することができる。
幅Ｘ０と、図２３（ｂ）に示す従来例における幅Ｘ１と
が等しい時には、図２３（ｂ）の従来例においてαで囲
まれる領域の面積よりも、図１３（ｂ）においてδで囲
まれる領域の面積の方が大きくなる。この面積は総砒素
量を表すので、本発明の方がＮ+拡散層２に含まれる総
砒素量が多くなる。すなわち、Ｎ+拡散層２の抵抗を従
来例よりも低減することができる。
【００８７】さらに、多結晶シリコン膜６をマスクとし
て多結晶シリコン膜６を間にＮ+拡散層２を形成するこ
とにより、隣り合う多結晶シリコン膜６に対し自己整合
的にＮ+拡散層２を形成することができる。それによ
り、メモリトランジスタのソースあるいはドレインとな
るＮ+拡散層２の占有面積を小さくすることができる。
て多結晶シリコン膜６を間にＮ+拡散層２を形成するこ
とにより、隣り合う多結晶シリコン膜６に対し自己整合
的にＮ+拡散層２を形成することができる。それによ
り、メモリトランジスタのソースあるいはドレインとな
るＮ+拡散層２の占有面積を小さくすることができる。
【００８８】また、上記のように垂直方向から半導体基
板１に砒素を注入することにより、シリコン酸化膜５に
砒素が注入されるのを回避することができる。したがっ
てメモリトランジスタのトンネル絶縁膜にダメージが加
えられるのを阻止することもできる。
板１に砒素を注入することにより、シリコン酸化膜５に
砒素が注入されるのを回避することができる。したがっ
てメモリトランジスタのトンネル絶縁膜にダメージが加
えられるのを阻止することもできる。
【００８９】砒素イオンを半導体基板１に注入した後、
上記のフォトレジストパターンを除去する。その後、８
００℃〜８５０℃で３０秒の熱処理を行い、多結晶シリ
コン膜６間にＮ+拡散層２を形成する。
上記のフォトレジストパターンを除去する。その後、８
００℃〜８５０℃で３０秒の熱処理を行い、多結晶シリ
コン膜６間にＮ+拡散層２を形成する。
【００９０】砒素注入後に上記のような熱処理を行う
と、砒素は拡散し、砒素分布は図１３（ｂ）におけるη
のように変化する。ここで、砒素濃度が１×１０19ｃｍ
-2の以上となる領域を砒素拡散領域と定義すると、その
幅はＸ０となる。
と、砒素は拡散し、砒素分布は図１３（ｂ）におけるη
のように変化する。ここで、砒素濃度が１×１０19ｃｍ
-2の以上となる領域を砒素拡散領域と定義すると、その
幅はＸ０となる。
【００９１】上述のように図１３（ｂ）における幅Ｘ０
と、図２３（ｂ）における幅Ｘ１とが等しい時には、Ｎ
+拡散層２内の総砒素量は本発明の方が多くなる。この
総砒素量を等しくするには、図２３（ｂ）に示す幅Ｘ２
のようにＮ+拡散層２の幅を大きくする必要が生じ、本
発明と比べて大きな拡散層が必要となる。
と、図２３（ｂ）における幅Ｘ１とが等しい時には、Ｎ
+拡散層２内の総砒素量は本発明の方が多くなる。この
総砒素量を等しくするには、図２３（ｂ）に示す幅Ｘ２
のようにＮ+拡散層２の幅を大きくする必要が生じ、本
発明と比べて大きな拡散層が必要となる。
【００９２】次に、図３に示すように、減圧ＣＶＤ法で
多結晶シリコン膜６とシリコン窒化膜７を覆うように３
０ｎｍのシリコン酸化膜（第２絶縁膜）８を堆積する。
続いて、減圧ＣＶＤ法で１３０ｎｍのリンドープト多結
晶シリコン膜（導電膜）を堆積する。この多結晶シリコ
ン膜をエッチバックすることにより、多結晶シリコン膜
６の側壁上に多結晶シリコン膜（第２導電膜パターン）
９，９ａを残す。
多結晶シリコン膜６とシリコン窒化膜７を覆うように３
０ｎｍのシリコン酸化膜（第２絶縁膜）８を堆積する。
続いて、減圧ＣＶＤ法で１３０ｎｍのリンドープト多結
晶シリコン膜（導電膜）を堆積する。この多結晶シリコ
ン膜をエッチバックすることにより、多結晶シリコン膜
６の側壁上に多結晶シリコン膜（第２導電膜パターン）
９，９ａを残す。
【００９３】それにより、多結晶シリコン膜６間の間隔
が相対的に広い領域上に、多結晶シリコン膜６に対し自
己整合的に多結晶シリコン膜９を形成することができ
る。なお、この段階では多結晶シリコン膜６間の間隔が
相対的に狭い領域上にも多結晶シリコン膜９ａが残る。
が相対的に広い領域上に、多結晶シリコン膜６に対し自
己整合的に多結晶シリコン膜９を形成することができ
る。なお、この段階では多結晶シリコン膜６間の間隔が
相対的に狭い領域上にも多結晶シリコン膜９ａが残る。
【００９４】多結晶シリコン膜９は、図３に示すように
サイドウォール形状となり、多結晶シリコン膜９の幅Ｌ
４はたとえば１３０ｎｍ、隣り合う多結晶シリコン膜９
間の間隔Ｌ５はたとえば７０ｎｍとなる。
サイドウォール形状となり、多結晶シリコン膜９の幅Ｌ
４はたとえば１３０ｎｍ、隣り合う多結晶シリコン膜９
間の間隔Ｌ５はたとえば７０ｎｍとなる。
【００９５】上記のように自己整合的に多結晶シリコン
膜９を形成することにより、多結晶シリコン膜９を形成
する際のマージンを確保する必要がなくなり、メモリト
ランジスタを微細化することができる。
膜９を形成することにより、多結晶シリコン膜９を形成
する際のマージンを確保する必要がなくなり、メモリト
ランジスタを微細化することができる。
【００９６】次に、図４に示すように、フォトリソグラ
フィによってフォトレジストパターン１０を形成する。
このフォトレジストパターン１０は、多結晶シリコン膜
９を覆い、多結晶シリコン膜６とシリコン窒化膜７の積
層構造上に延在する。フォトレジストパターン１０をマ
スクとして多結晶シリコン膜９ａをエッチング除去す
る。その後、フォトレジストパターン１０を除去する。
フィによってフォトレジストパターン１０を形成する。
このフォトレジストパターン１０は、多結晶シリコン膜
９を覆い、多結晶シリコン膜６とシリコン窒化膜７の積
層構造上に延在する。フォトレジストパターン１０をマ
スクとして多結晶シリコン膜９ａをエッチング除去す
る。その後、フォトレジストパターン１０を除去する。
【００９７】次に、図５に示すように、フォトリソグラ
フィによってフォトレジストパターン１１を形成する。
このフォトレジストパターン１１は、多結晶シリコン膜
６間の相対的に狭い領域を覆い、その両側の多結晶シリ
コン膜６とシリコン窒化膜７の積層構造上に延在する。
フィによってフォトレジストパターン１１を形成する。
このフォトレジストパターン１１は、多結晶シリコン膜
６間の相対的に狭い領域を覆い、その両側の多結晶シリ
コン膜６とシリコン窒化膜７の積層構造上に延在する。
【００９８】上記のフォトレジストパターン１１、多結
晶シリコン膜６、シリコン窒化膜７および多結晶シリコ
ン膜９をマスクとして、砒素イオンを半導体基板１に注
入する。該注入条件は、７０ｋｅＶ，４×１０15ｃｍ-2
である。その後、８００℃〜８５０℃で３０秒の熱処理
を行い、多結晶シリコン膜９間に自己整合的にＮ+拡散
層４を形成する。
晶シリコン膜６、シリコン窒化膜７および多結晶シリコ
ン膜９をマスクとして、砒素イオンを半導体基板１に注
入する。該注入条件は、７０ｋｅＶ，４×１０15ｃｍ-2
である。その後、８００℃〜８５０℃で３０秒の熱処理
を行い、多結晶シリコン膜９間に自己整合的にＮ+拡散
層４を形成する。
【００９９】このＮ+拡散層４の形成の際にも、半導体
基板１の主表面に対し垂直方向から砒素を注入する。そ
れにより、Ｎ+拡散層２の場合と同様の効果が得られ
る。
基板１の主表面に対し垂直方向から砒素を注入する。そ
れにより、Ｎ+拡散層２の場合と同様の効果が得られ
る。
【０１００】次に、減圧ＣＶＤ法で５００ｎｍのシリコ
ン酸化膜１２を堆積する。ＣＭＰ(Chemical Mechanical
Polishing)法によってシリコン酸化膜１２を平坦化す
る。このとき、シリコン酸化膜８の一部も研磨される。
上記のＣＭＰにより、図６に示すように、多結晶シリコ
ン膜６間にシリコン酸化膜１２を埋め込むとともにシリ
コン窒化膜７の表面を露出させる。
ン酸化膜１２を堆積する。ＣＭＰ(Chemical Mechanical
Polishing)法によってシリコン酸化膜１２を平坦化す
る。このとき、シリコン酸化膜８の一部も研磨される。
上記のＣＭＰにより、図６に示すように、多結晶シリコ
ン膜６間にシリコン酸化膜１２を埋め込むとともにシリ
コン窒化膜７の表面を露出させる。
【０１０１】次に、熱燐酸によってシリコン窒化膜７を
除去する。それにより、図７に示すように、多結晶シリ
コン膜６上に開口幅Ｌ６が１５０ｎｍである凹部１３を
形成する。
除去する。それにより、図７に示すように、多結晶シリ
コン膜６上に開口幅Ｌ６が１５０ｎｍである凹部１３を
形成する。
【０１０２】その後、ＨＦ溶液で多結晶シリコン膜６の
表面を洗浄した後、減圧ＣＶＤ法で５０ｎｍのリンドー
プト多結晶シリコン膜を堆積する。この多結晶シリコン
膜をエッチバックし、図８に示すように多結晶シリコン
膜６上にサイドウォール導電膜１４を形成する。
表面を洗浄した後、減圧ＣＶＤ法で５０ｎｍのリンドー
プト多結晶シリコン膜を堆積する。この多結晶シリコン
膜をエッチバックし、図８に示すように多結晶シリコン
膜６上にサイドウォール導電膜１４を形成する。
【０１０３】このサイドウォール導電膜１４は、凹部１
３の側壁上に形成され、上方に突出する。かかるサイド
ウォール導電膜１４を設けることにより、フローティン
グゲートとコントロールゲートの対向面積を増大させる
ことができ、フローティングゲートとコントロールゲー
ト間の容量を確保することができる。
３の側壁上に形成され、上方に突出する。かかるサイド
ウォール導電膜１４を設けることにより、フローティン
グゲートとコントロールゲートの対向面積を増大させる
ことができ、フローティングゲートとコントロールゲー
ト間の容量を確保することができる。
【０１０４】次に、減圧ＣＶＤ法で５ｎｍのシリコン酸
化膜、１０ｎｍのシリコン窒化膜、５ｎｍのシリコン酸
化膜を堆積し、図９に示すように層間絶縁膜１５を形成
する。
化膜、１０ｎｍのシリコン窒化膜、５ｎｍのシリコン酸
化膜を堆積し、図９に示すように層間絶縁膜１５を形成
する。
【０１０５】また減圧ＣＶＤ法で１００ｎｍのリンドー
プト多結晶シリコン膜を堆積し、続いてＣＶＤ法で１０
０ｎｍのＷＳｉ膜を堆積し、導電膜１６を形成する。続
いて減圧ＣＶＤ法で２００ｎｍのシリコン酸化膜１７を
堆積する。
プト多結晶シリコン膜を堆積し、続いてＣＶＤ法で１０
０ｎｍのＷＳｉ膜を堆積し、導電膜１６を形成する。続
いて減圧ＣＶＤ法で２００ｎｍのシリコン酸化膜１７を
堆積する。
【０１０６】フォトリソグラフィとエッチングによって
シリコン酸化膜１７および導電膜１６をストライプ状に
加工してコントロールゲートを形成する。引き続いてシ
リコン酸化膜１７および導電膜１６をマスクとして層間
絶縁膜１５をエッチングする。さらに、パターニングさ
れたシリコン酸化膜１７および導電膜１６をマスクとし
て多結晶シリコン膜１４，６をエッチングし、フローテ
ィングゲートを形成する。
シリコン酸化膜１７および導電膜１６をストライプ状に
加工してコントロールゲートを形成する。引き続いてシ
リコン酸化膜１７および導電膜１６をマスクとして層間
絶縁膜１５をエッチングする。さらに、パターニングさ
れたシリコン酸化膜１７および導電膜１６をマスクとし
て多結晶シリコン膜１４，６をエッチングし、フローテ
ィングゲートを形成する。
【０１０７】以上の工程を経て、図１に示す不揮発性半
導体記憶装置を形成することができる。
導体記憶装置を形成することができる。
【０１０８】ここで、図１０を用いて、本発明の不揮発
性半導体記憶装置におけるメモリセル領域の平面構造に
ついて説明する。図１０は、本発明の不揮発性半導体記
憶装置におけるメモリセル領域の平面図であり、この図
のＩ−Ｉ線断面が図１に対応する。
性半導体記憶装置におけるメモリセル領域の平面構造に
ついて説明する。図１０は、本発明の不揮発性半導体記
憶装置におけるメモリセル領域の平面図であり、この図
のＩ−Ｉ線断面が図１に対応する。
【０１０９】図１０に示すように、多結晶シリコン膜
（フローティングゲート）６は島状に設けられ、Ｎ+拡
散層２〜４および多結晶シリコン膜（アクセスゲート）
９は図１０の縦方向に延在し、導電膜（コントロールゲ
ート）１６はＮ+拡散層２〜４およびアクセスゲートの
延在方向と直交する横方向に延在する。
（フローティングゲート）６は島状に設けられ、Ｎ+拡
散層２〜４および多結晶シリコン膜（アクセスゲート）
９は図１０の縦方向に延在し、導電膜（コントロールゲ
ート）１６はＮ+拡散層２〜４およびアクセスゲートの
延在方向と直交する横方向に延在する。
【０１１０】以上のように本発明の実施の形態について
説明を行なったが、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれる。
説明を行なったが、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれる。
【０１１１】
【発明の効果】本発明によれば、メモリトランジスタの
不純物拡散層に従来例のような濃度勾配が生じるのを抑
制できるので、該不純物拡散層の抵抗が増大するのを回
避することができ、不揮発性半導体記憶装置の性能を向
上することができる。
不純物拡散層に従来例のような濃度勾配が生じるのを抑
制できるので、該不純物拡散層の抵抗が増大するのを回
避することができ、不揮発性半導体記憶装置の性能を向
上することができる。
【０１１２】また、隣り合うフローティングゲートやア
クセスゲートに対し不純物拡散層を自己整合的に形成で
きるので、不純物拡散層の占有面積を小さく保つことが
できる。それにより、メモリセルサイズを小さくするこ
とができ、不揮発性半導体記憶装置の製造コストを低減
することができる。
クセスゲートに対し不純物拡散層を自己整合的に形成で
きるので、不純物拡散層の占有面積を小さく保つことが
できる。それにより、メモリセルサイズを小さくするこ
とができ、不揮発性半導体記憶装置の製造コストを低減
することができる。
【０１１３】さらに、メモリトランジスタのトンネル絶
縁膜がダメージを受けることをも回避することができる
ので、不揮発性半導体記憶装置の信頼性低下をも阻止す
ることができる。
縁膜がダメージを受けることをも回避することができる
ので、不揮発性半導体記憶装置の信頼性低下をも阻止す
ることができる。
【０１１４】さらに、アクセスゲート下からフローティ
ングゲート下にまで不純物を拡散させる必要がなくなる
ので、不純物の注入エネルギーを高めたり熱拡散処理を
行う必要がなくなる。そのため、メモリトランジスタの
微細化も容易となる。
ングゲート下にまで不純物を拡散させる必要がなくなる
ので、不純物の注入エネルギーを高めたり熱拡散処理を
行う必要がなくなる。そのため、メモリトランジスタの
微細化も容易となる。
【図１】 本発明の１つの実施の形態における不揮発性
半導体記憶装置の断面図である。
半導体記憶装置の断面図である。
【図２】 図１に示す不揮発性半導体記憶装置の製造工
程の第１工程を示す断面図である。
程の第１工程を示す断面図である。
【図３】 図１に示す不揮発性半導体記憶装置の製造工
程の第２工程を示す断面図である。
程の第２工程を示す断面図である。
【図４】 図１に示す不揮発性半導体記憶装置の製造工
程の第３工程を示す断面図である。
程の第３工程を示す断面図である。
【図５】 図１に示す不揮発性半導体記憶装置の製造工
程の第４工程を示す断面図である。
程の第４工程を示す断面図である。
【図６】 図１に示す不揮発性半導体記憶装置の製造工
程の第５工程を示す断面図である。
程の第５工程を示す断面図である。
【図７】 図１に示す不揮発性半導体記憶装置の製造工
程の第６工程を示す断面図である。
程の第６工程を示す断面図である。
【図８】 図１に示す不揮発性半導体記憶装置の製造工
程の第７工程を示す断面図である。
程の第７工程を示す断面図である。
【図９】 図１に示す不揮発性半導体記憶装置の製造工
程の第８工程を示す断面図である。
程の第８工程を示す断面図である。
【図１０】 図１に示す不揮発性半導体記憶装置の平面
図である。
図である。
【図１１】 図１に示す不揮発性半導体記憶装置の書込
み動作を説明するための図である。
み動作を説明するための図である。
【図１２】 図１に示す不揮発性半導体記憶装置の消去
動作を説明するための図である。
動作を説明するための図である。
【図１３】 （ａ）は本発明の砒素注入方法の一例を示
す断面図である。（ｂ）は、本発明における砒素の濃度
分布例を示す図である。
す断面図である。（ｂ）は、本発明における砒素の濃度
分布例を示す図である。
【図１４】 従来の不揮発性半導体記憶装置の断面図で
ある。
ある。
【図１５】 従来の不揮発性半導体記憶装置の製造工程
の第１工程を示す断面図である。
の第１工程を示す断面図である。
【図１６】 従来の不揮発性半導体記憶装置の製造工程
の第２工程を示す断面図である。
の第２工程を示す断面図である。
【図１７】 従来の不揮発性半導体記憶装置の製造工程
の第３工程を示す断面図である。
の第３工程を示す断面図である。
【図１８】 従来の不揮発性半導体記憶装置の製造工程
の第４工程を示す断面図である。
の第４工程を示す断面図である。
【図１９】 従来の不揮発性半導体記憶装置の製造工程
の第５工程を示す断面図である。
の第５工程を示す断面図である。
【図２０】 従来の不揮発性半導体記憶装置の製造工程
の第６工程を示す断面図である。
の第６工程を示す断面図である。
【図２１】 従来の不揮発性半導体記憶装置の製造工程
の第７工程を示す断面図である。
の第７工程を示す断面図である。
【図２２】 従来の不揮発性半導体記憶装置の書込み動
作を説明するための図である。
作を説明するための図である。
【図２３】 （ａ）は従来の砒素注入方法を示す断面図
である。（ｂ）は、従来例における砒素の濃度分布例を
示す図である。
である。（ｂ）は、従来例における砒素の濃度分布例を
示す図である。
１ 半導体基板、２〜４ Ｎ+拡散層、５，８，１２，
１７，１９ シリコン酸化膜、６，９，９ａ，１８ 多
結晶シリコン膜、７ シリコン窒化膜、１０，１１ フ
ォトレジストパターン、１３ 凹部、１４ サイドウォ
ール導電膜、１５ 層間絶縁膜、１６ 導電膜。
１７，１９ シリコン酸化膜、６，９，９ａ，１８ 多
結晶シリコン膜、７ シリコン窒化膜、１０，１１ フ
ォトレジストパターン、１３ 凹部、１４ サイドウォ
ール導電膜、１５ 層間絶縁膜、１６ 導電膜。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F083 EP05 EP34 EP36 EP37 EP55
ER02 ER05 ER14 ER15 ER19
ER30 GA09 GA21 JA35 JA39
LA12 LA16 PR09 PR37 PR40
5F101 BA12 BA15 BA23 BA29 BA36
BB02 BC02 BC11 BD02 BD22
BE02 BE05 BE07 BH09
Claims (15)
- 【請求項１】 主表面を有する第１導電型の半導体基板
と、 前記半導体基板の主表面に間隔をあけて形成された第２
導電型の第１と第２不純物拡散層と、 前記第１と第２不純物拡散層間の領域上に第１絶縁膜を
介して形成されたフローティングゲートと、 前記フローティングゲートと隣接して前記第１と第２不
純物拡散層間の領域上に第２絶縁膜を介して形成された
アクセスゲートと、 前記フローティングゲート上に第３絶縁膜を介して形成
されたコントロールゲートと、 前記第２不純物拡散層を挟んで前記アクセスゲートと隣
り合う位置に設けられた他のアクセスゲートと、 を備えた、不揮発性半導体記憶装置。 - 【請求項２】 前記アクセスゲートと前記他のアクセス
ゲートとは、前記第２不純物拡散層と部分的に重なり、 前記第２不純物拡散層は、前記アクセスゲートおよび前
記他のアクセスゲートに対し自己整合的に形成される、
請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 主表面を有する第１導電型の半導体基板
と、 前記半導体基板の主表面に間隔をあけて形成された第２
導電型の第１と第２不純物拡散層と、 前記第１と第２不純物拡散層間の領域上に第１絶縁膜を
介して形成されたフローティングゲートと、 前記フローティングゲートと隣接して前記第１と第２不
純物拡散層間の領域上に第２絶縁膜を介して形成された
アクセスゲートと、 前記フローティングゲート上に第３絶縁膜を介して形成
されたコントロールゲートと、 前記第１不純物拡散層を挟んで前記フローティングゲー
トと隣り合う位置に設けられた他のフローティングゲー
トと、 前記他のフローティングゲート上に第４絶縁膜を介して
形成された他のコントロールゲートと、 を備えた、不揮発性半導体記憶装置。 - 【請求項４】 前記フローティングゲートと前記他のフ
ローティングゲートとは、前記第１不純物拡散層と部分
的に重なり、 前記第１不純物拡散層は、前記フローティングゲートと
前記他のフローティングゲートに対し自己整合的に形成
される、請求項３に記載の不揮発性半導体記憶装置。 - 【請求項５】 主表面を有する第１導電型の半導体基板
と、 前記半導体基板の主表面に間隔をあけて形成された第２
導電型の第１と第２不純物拡散層と、 前記第１と第２不純物拡散層間の領域上に第１絶縁膜を
介して形成されたフローティングゲートと、 前記フローティングゲートと隣接して前記第１と第２不
純物拡散層間の領域上に第２絶縁膜を介して形成され、
サイドウォール形状を有するアクセスゲートと、 前記フローティングゲート上に第３絶縁膜を介して形成
されたコントロールゲートと、 を備えた、不揮発性半導体記憶装置。 - 【請求項６】 前記第１不純物拡散層を挟んで前記フロ
ーティングゲートと隣り合う位置に設けられた他のフロ
ーティングゲートと、 前記第２不純物拡散層を挟んで前記アクセスゲートと隣
り合う位置に設けられ、サイドウォール形状を有する他
のアクセスゲートとを備え、 前記第１不純物拡散層は、前記フローティングゲートお
よび前記他のフローティングゲートと部分的に重なり、 前記第２不純物拡散層は、前記アクセスゲートおよび前
記他のアクセスゲートと部分的に重なる、請求項５に記
載の不揮発性半導体記憶装置。 - 【請求項７】 前記フローティングゲートへの電子の注
入を行う際に、前記第２不純物拡散層がソースとなり、
前記第１不純物拡散層がドレインとなる、請求項１から
請求項６のいずれかに記載の不揮発性半導体記憶装置。 - 【請求項８】 読出し動作の際に、前記第２不純物拡散
層がドレインとなり、前記第１不純物拡散層がソースと
なる、請求項１から請求項６のいずれかに記載の不揮発
性半導体記憶装置。 - 【請求項９】 前記フローティングゲートから電子を引
き抜く際に、前記第１と第２不純物拡散層および前記半
導体基板の電位よりも前記コントロールゲートの電位を
低くする、請求項１から請求項６のいずれかに記載の不
揮発性半導体記憶装置。 - 【請求項１０】 前記フローティングゲートから電子を
引き抜く際に、前記第１と第２不純物拡散層および前記
半導体基板の電位よりも前記アクセスゲートの電位を低
くする、請求項９に記載の不揮発性半導体記憶装置。 - 【請求項１１】 第１導電型の半導体基板の主表面上に
第１絶縁膜を介して複数の第１導電膜パターンを形成す
る工程と、 前記第１導電膜パターンをマスクとして前記第１導電膜
パターン間に第２導電型の第１不純物拡散層を形成する
工程と、 前記第１導電膜パターンに対し前記第１不純物拡散層と
反対側に第２絶縁膜を介して複数の第２導電膜パターン
を形成する工程と、 前記第２導電膜パターンをマスクとして前記第２導電膜
パターン間に第２導電型の第２不純物拡散層を形成する
工程と、 を備えた、不揮発性半導体記憶装置の製造方法。 - 【請求項１２】 前記第１および第２不純物拡散層の形
成工程は、前記主表面に対し垂直方向から前記第２導電
型の不純物を前記主表面に注入する工程を含む、請求項
１１に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１３】 前記第２導電膜パターンの形成工程
は、 前記第１導電膜パターンを覆うように前記第２絶縁膜を
形成する工程と、 前記第２絶縁膜上に導電膜を形成する工程と、 前記導電膜をエッチバックすることにより、前記第１導
電膜パターンの側壁上に前記導電膜を残す工程と、 前記第１導電膜パターンの一方の側壁上に形成された前
記導電膜を除去する工程とを含む、請求項１１または請
求項１２に記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１４】 前記第１不純物拡散層の形成工程は、
隣り合う前記第１導電膜パターンに対し自己整合的に前
記第１不純物拡散層を形成する工程を含み、 前記第２不純物拡散層の形成工程は、隣り合う前記第２
導電膜パターンに対し自己整合的に前記第２不純物拡散
層を形成する工程を含む、請求項１１から請求項１３の
いずれかに記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１５】 前記第１導電膜パターンの形成工程
は、隣り合う前記第１導電膜パターン間の間隔が異なる
ように前記第１導電膜パターンを形成する工程を含み、 前記第１不純物拡散層の形成工程は、前記第１導電膜パ
ターン間の間隔が相対的に狭い領域に前記第１不純物拡
散層を形成する工程を含み、 前記第２導電膜パターンの形成工程は、前記第１導電膜
パターン間の間隔が相対的に広い領域上に前記第２導電
膜パターンを形成する工程を含む、請求項１１から請求
項１４のいずれかに記載の不揮発性半導体記憶装置の製
造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001386163A JP2003188290A (ja) | 2001-12-19 | 2001-12-19 | 不揮発性半導体記憶装置およびその製造方法 |
| US10/166,264 US6710395B2 (en) | 2001-12-19 | 2002-06-11 | Non-volatile semiconductor memory device with improved performance |
| TW091114153A TW550826B (en) | 2001-12-19 | 2002-06-27 | Non-volatile semiconductor memory device and manufacturing method thereof |
| KR10-2002-0047340A KR100523771B1 (ko) | 2001-12-19 | 2002-08-10 | 불휘발성 반도체 기억 장치 |
| KR1020050066172A KR100573328B1 (ko) | 2001-12-19 | 2005-07-21 | 불휘발성 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001386163A JP2003188290A (ja) | 2001-12-19 | 2001-12-19 | 不揮発性半導体記憶装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2003188290A true JP2003188290A (ja) | 2003-07-04 |
| JP2003188290A5 JP2003188290A5 (ja) | 2005-07-21 |
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ID=19187911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001386163A Pending JP2003188290A (ja) | 2001-12-19 | 2001-12-19 | 不揮発性半導体記憶装置およびその製造方法 |
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| Country | Link |
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| JP (1) | JP2003188290A (ja) |
| KR (2) | KR100523771B1 (ja) |
| TW (1) | TW550826B (ja) |
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- 2001-12-19 JP JP2001386163A patent/JP2003188290A/ja active Pending
-
2002
- 2002-06-11 US US10/166,264 patent/US6710395B2/en not_active Expired - Lifetime
- 2002-06-27 TW TW091114153A patent/TW550826B/zh not_active IP Right Cessation
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-
2005
- 2005-07-21 KR KR1020050066172A patent/KR100573328B1/ko not_active IP Right Cessation
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