JP2003188182A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JP2003188182A JP2003188182A JP2001383601A JP2001383601A JP2003188182A JP 2003188182 A JP2003188182 A JP 2003188182A JP 2001383601 A JP2001383601 A JP 2001383601A JP 2001383601 A JP2001383601 A JP 2001383601A JP 2003188182 A JP2003188182 A JP 2003188182A
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Abstract
(57)【要約】
【課題】 低融点ガラス基板の収縮が抑制されながら
も、低融点ガラス基板上に高品質の酸化膜が形成され、
且つ良好な移動度を備えた薄膜トランジスタの製造方法
を提供し、以て薄膜トランジスタの高性能化を実現する
ことを目的とする。 【解決手段】 半導体薄膜と、酸化膜と、ゲート電極と
を含む積層構造を有する薄膜トランジスタの製造方法で
あって、絶縁性の基板に多結晶シリコンからなる半導体
薄膜を形成する半導体薄膜形成工程と、上記半導体薄膜
の上に酸化膜を形成する酸化膜形成工程とを備え、上記
酸化膜形成工程は、上記半導体薄膜上に酸化シリコン膜
を成膜する成膜工程と、酸素原子を含有する気体の加圧
雰囲気下で熱処理を行う第１のアニール工程とを組み合
わせて行い、上記第１のアニール工程に連続して乾燥雰
囲気下で熱処理を行う第２のアニール工程を行う。
も、低融点ガラス基板上に高品質の酸化膜が形成され、
且つ良好な移動度を備えた薄膜トランジスタの製造方法
を提供し、以て薄膜トランジスタの高性能化を実現する
ことを目的とする。 【解決手段】 半導体薄膜と、酸化膜と、ゲート電極と
を含む積層構造を有する薄膜トランジスタの製造方法で
あって、絶縁性の基板に多結晶シリコンからなる半導体
薄膜を形成する半導体薄膜形成工程と、上記半導体薄膜
の上に酸化膜を形成する酸化膜形成工程とを備え、上記
酸化膜形成工程は、上記半導体薄膜上に酸化シリコン膜
を成膜する成膜工程と、酸素原子を含有する気体の加圧
雰囲気下で熱処理を行う第１のアニール工程とを組み合
わせて行い、上記第１のアニール工程に連続して乾燥雰
囲気下で熱処理を行う第２のアニール工程を行う。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
及びその製造方法に関する。また、これらを用いたアク
ティブマトリクス型の液晶表示装置や、エレクトロルミ
ネッセンス表示装置等、及びその製造方法に関する。
及びその製造方法に関する。また、これらを用いたアク
ティブマトリクス型の液晶表示装置や、エレクトロルミ
ネッセンス表示装置等、及びその製造方法に関する。
【０００２】
【従来の技術】液晶ディスプレイや有機エレクトロルミ
ネッセンスディスプレイの駆動用素子として開発されて
いる薄膜トランジスタ（ＴＦＴ）のうち、多結晶シリコ
ンを用いたＴＦＴは、同一基板上に画素アレイと周辺の
駆動回路を一体的に形成できること、又高機能な回路を
パネルに内蔵することにより所謂システム−オン−パネ
ル化が可能になることなどの理由から注目を集めてい
る。
ネッセンスディスプレイの駆動用素子として開発されて
いる薄膜トランジスタ（ＴＦＴ）のうち、多結晶シリコ
ンを用いたＴＦＴは、同一基板上に画素アレイと周辺の
駆動回路を一体的に形成できること、又高機能な回路を
パネルに内蔵することにより所謂システム−オン−パネ
ル化が可能になることなどの理由から注目を集めてい
る。
【０００３】このような多結晶シリコン薄膜トランジス
タでは、低コスト化を図るために基板として高価な石英
基板の代わりに安価な低融点ガラス基板を用いることが
検討されている。しかしながら、低融点ガラス基板を用
いた多結晶シリコン薄膜トランジスタでは、低融点ガラ
ス基板の特性上プロセス温度を７００℃以下とすること
が必須であり、いわゆる低温ポリシリコンプロセスの開
発が行われている。
タでは、低コスト化を図るために基板として高価な石英
基板の代わりに安価な低融点ガラス基板を用いることが
検討されている。しかしながら、低融点ガラス基板を用
いた多結晶シリコン薄膜トランジスタでは、低融点ガラ
ス基板の特性上プロセス温度を７００℃以下とすること
が必須であり、いわゆる低温ポリシリコンプロセスの開
発が行われている。
【０００４】このような多結晶シリコン薄膜トランジス
タは、半導体薄膜と、酸化膜と、ゲート電極とを含む積
層構造を有し、半導体薄膜形成工程と、素子領域形成工
程と、酸化膜形成工程とを行うことにより製造される。
半導体薄膜形成工程では、絶縁性の基板に多結晶シリコ
ンからなる半導体薄膜を形成する。素子領域形成工程で
は、半導体薄膜を島状にパタニングして薄膜トランジス
タの素子領域を形成する。また、酸化膜形成工程では、
半導体薄膜の上にゲート絶縁膜となる酸化膜を形成す
る。
タは、半導体薄膜と、酸化膜と、ゲート電極とを含む積
層構造を有し、半導体薄膜形成工程と、素子領域形成工
程と、酸化膜形成工程とを行うことにより製造される。
半導体薄膜形成工程では、絶縁性の基板に多結晶シリコ
ンからなる半導体薄膜を形成する。素子領域形成工程で
は、半導体薄膜を島状にパタニングして薄膜トランジス
タの素子領域を形成する。また、酸化膜形成工程では、
半導体薄膜の上にゲート絶縁膜となる酸化膜を形成す
る。
【０００５】ところで、単結晶シリコンウエハを用いる
ＭＯＳＬＳＩ半導体プロセスでは、シリコンを９００℃
以上の温度で熱酸化してゲート絶縁膜を形成することが
一般的である。熱酸化することにより汚染のない理想的
なＳｉ／ＳｉＯ２界面を形成できることと、緻密な酸化
シリコン薄膜が形成できることなどの理由からこのよう
な手法が用いられている。
ＭＯＳＬＳＩ半導体プロセスでは、シリコンを９００℃
以上の温度で熱酸化してゲート絶縁膜を形成することが
一般的である。熱酸化することにより汚染のない理想的
なＳｉ／ＳｉＯ２界面を形成できることと、緻密な酸化
シリコン薄膜が形成できることなどの理由からこのよう
な手法が用いられている。
【０００６】しかしながら、９００℃以上のプロセス温
度は、低融点ガラスの軟化点を遙かに超える温度である
ため、上述した低温ポリシリコンプロセスにおいては、
熱酸化プロセスは用いることができない。このため、従
来は、低温で酸化シリコンの成膜が可能なプラズマＣＶ
Ｄ法を用いてゲート絶縁膜を形成している。
度は、低融点ガラスの軟化点を遙かに超える温度である
ため、上述した低温ポリシリコンプロセスにおいては、
熱酸化プロセスは用いることができない。このため、従
来は、低温で酸化シリコンの成膜が可能なプラズマＣＶ
Ｄ法を用いてゲート絶縁膜を形成している。
【０００７】これに対し、特開平１１−３５４５１５号
公報、特開平１１−１２６７５０号公報、特開平１１−
３３０４７６号公報、特開平１１−３３０４７７号公報
などでは、０．２Ｍｐａ〜５Ｍｐａ程度の高圧の酸化性
雰囲気中で、７００℃程度という低融点ガラス基板の耐
熱限界内でシリコン薄膜上に熱酸化膜を形成する方法が
開示されている。この方法は、常圧下では９００℃以上
必要な熱酸化工程を高圧下で行うことにより酸化温度を
下げ、低融点ガラス基板の軟化点以下の温度でシリコン
の熱酸化膜の形成を可能にしたものである。
公報、特開平１１−１２６７５０号公報、特開平１１−
３３０４７６号公報、特開平１１−３３０４７７号公報
などでは、０．２Ｍｐａ〜５Ｍｐａ程度の高圧の酸化性
雰囲気中で、７００℃程度という低融点ガラス基板の耐
熱限界内でシリコン薄膜上に熱酸化膜を形成する方法が
開示されている。この方法は、常圧下では９００℃以上
必要な熱酸化工程を高圧下で行うことにより酸化温度を
下げ、低融点ガラス基板の軟化点以下の温度でシリコン
の熱酸化膜の形成を可能にしたものである。
【０００８】
【発明が解決しようとする課題】しかしながら、この方
法はシリコン薄膜を直接熱酸化してシリコン薄膜上にゲ
ート絶縁膜を形成するものであり、この方法は酸化レー
トが比較的低い為、所定の膜厚の酸化膜を形成する為に
２時間以上を要している。低融点ガラス基板の耐熱限界
内である７００℃程度であっても、１時間を超える長時
間のアニールは、低融点ガラス基板の収縮率が大きくな
り、熱酸化膜形成後の微細パタンの形成に支障を来すと
いう問題がある。
法はシリコン薄膜を直接熱酸化してシリコン薄膜上にゲ
ート絶縁膜を形成するものであり、この方法は酸化レー
トが比較的低い為、所定の膜厚の酸化膜を形成する為に
２時間以上を要している。低融点ガラス基板の耐熱限界
内である７００℃程度であっても、１時間を超える長時
間のアニールは、低融点ガラス基板の収縮率が大きくな
り、熱酸化膜形成後の微細パタンの形成に支障を来すと
いう問題がある。
【０００９】また、水蒸気等の水素イオンを含有する酸
化性雰囲気中において熱酸化を行う場合には、熱酸化膜
形成後の半導体薄膜中に多量の水素イオンが残留する。
そして、この水素イオンの存在により、薄膜トランジス
タのチャンネルを流れるキャリアはイオン散乱を受ける
ため、完成した薄膜トランジスタの移動度が低下してし
まうという問題がある。
化性雰囲気中において熱酸化を行う場合には、熱酸化膜
形成後の半導体薄膜中に多量の水素イオンが残留する。
そして、この水素イオンの存在により、薄膜トランジス
タのチャンネルを流れるキャリアはイオン散乱を受ける
ため、完成した薄膜トランジスタの移動度が低下してし
まうという問題がある。
【００１０】したがって、低融点ガラス基板の収縮を抑
制しながら低融点ガラス基板上に高品質の酸化膜が形成
され、且つ良好な移動度を備えた薄膜トランジスタは未
だ確立されていないのが現状である。
制しながら低融点ガラス基板上に高品質の酸化膜が形成
され、且つ良好な移動度を備えた薄膜トランジスタは未
だ確立されていないのが現状である。
【００１１】そこで、本発明は、上述した従来の実情に
鑑みて創案されたものであり、低融点ガラス基板の収縮
が抑制されながらも、低融点ガラス基板上に高品質の酸
化膜が形成され、且つ良好な移動度を備えた薄膜トラン
ジスタの製造方法を提供し、以て薄膜トランジスタの高
性能化を実現することを目的とする。
鑑みて創案されたものであり、低融点ガラス基板の収縮
が抑制されながらも、低融点ガラス基板上に高品質の酸
化膜が形成され、且つ良好な移動度を備えた薄膜トラン
ジスタの製造方法を提供し、以て薄膜トランジスタの高
性能化を実現することを目的とする。
【００１２】そして、本発明の他の目的は、この薄膜ト
ランジスタを用いて液晶表示装置及びエレクトロトルミ
ネッセンス表示装置の高性能化を実現することである。
ランジスタを用いて液晶表示装置及びエレクトロトルミ
ネッセンス表示装置の高性能化を実現することである。
【００１３】
【課題を解決するための手段】以上の目的を達成する本
発明に係る薄膜トランジスタの製造方法は、半導体薄膜
と酸化膜とゲート電極とを含む積層構造を有する薄膜ト
ランジスタの製造方法であって、絶縁性の基板に多結晶
シリコンからなる半導体薄膜を形成する半導体薄膜形成
工程と、半導体薄膜の上に酸化膜を形成する酸化膜形成
工程とを備え、酸化膜形成工程は半導体薄膜上に酸化シ
リコン膜を成膜する成膜工程と、酸素原子を含有する気
体の加圧雰囲気下で熱処理を行う第１のアニール工程と
を組み合わせて行い、第１のアニール工程に連続して乾
燥雰囲気下で熱処理を行う第２のアニール工程を行うこ
とを特徴とするものである。
発明に係る薄膜トランジスタの製造方法は、半導体薄膜
と酸化膜とゲート電極とを含む積層構造を有する薄膜ト
ランジスタの製造方法であって、絶縁性の基板に多結晶
シリコンからなる半導体薄膜を形成する半導体薄膜形成
工程と、半導体薄膜の上に酸化膜を形成する酸化膜形成
工程とを備え、酸化膜形成工程は半導体薄膜上に酸化シ
リコン膜を成膜する成膜工程と、酸素原子を含有する気
体の加圧雰囲気下で熱処理を行う第１のアニール工程と
を組み合わせて行い、第１のアニール工程に連続して乾
燥雰囲気下で熱処理を行う第２のアニール工程を行うこ
とを特徴とするものである。
【００１４】以上のような本発明に係る薄膜トランジス
タの製造方法では、基板の収縮が抑制されつつも酸化膜
が緻密化され、さらに、半導体薄膜にキャリアの散乱中
心となる余分な水分子、水素イオン等が残留することが
ない。
タの製造方法では、基板の収縮が抑制されつつも酸化膜
が緻密化され、さらに、半導体薄膜にキャリアの散乱中
心となる余分な水分子、水素イオン等が残留することが
ない。
【００１５】また、以上の目的を達成する本発明に係る
液晶表示装置の製造方法は、画素電極とこれを駆動する
薄膜トランジスタとが配された第１の基板と画素電極に
対面する電極が配された第２の基板とが所定の間隙をお
いて対向配置されるとともに間隔に液晶が保持されてな
る表示パネルを有し、薄膜トランジスタが半導体薄膜と
酸化膜とゲート電極とを含む積層構造を有する液晶表示
装置の製造方法であって、第１の基板に多結晶シリコン
からなる半導体薄膜を形成する半導体薄膜形成工程と、
半導体薄膜の上に酸化膜を形成する酸化膜形成工程とを
備え、酸化膜形成工程は半導体薄膜上に酸化シリコン膜
を成膜する成膜工程と、酸素原子を含有する気体の加圧
雰囲気下で熱処理を行う第１のアニール工程とを組み合
わせて行い、第１のアニール工程に連続して乾燥雰囲気
下で熱処理を行う第２のアニール工程を行うことを特徴
とするものである。
液晶表示装置の製造方法は、画素電極とこれを駆動する
薄膜トランジスタとが配された第１の基板と画素電極に
対面する電極が配された第２の基板とが所定の間隙をお
いて対向配置されるとともに間隔に液晶が保持されてな
る表示パネルを有し、薄膜トランジスタが半導体薄膜と
酸化膜とゲート電極とを含む積層構造を有する液晶表示
装置の製造方法であって、第１の基板に多結晶シリコン
からなる半導体薄膜を形成する半導体薄膜形成工程と、
半導体薄膜の上に酸化膜を形成する酸化膜形成工程とを
備え、酸化膜形成工程は半導体薄膜上に酸化シリコン膜
を成膜する成膜工程と、酸素原子を含有する気体の加圧
雰囲気下で熱処理を行う第１のアニール工程とを組み合
わせて行い、第１のアニール工程に連続して乾燥雰囲気
下で熱処理を行う第２のアニール工程を行うことを特徴
とするものである。
【００１６】以上のような本発明に係る液晶表示装置の
製造方法では、薄膜トランジスタを製造する際に、第１
基板の収縮が抑制されつつも酸化膜が緻密化され、さら
に、半導体薄膜にキャリアの散乱中心となる余分な水分
子、水素イオン等が残留することがない。
製造方法では、薄膜トランジスタを製造する際に、第１
基板の収縮が抑制されつつも酸化膜が緻密化され、さら
に、半導体薄膜にキャリアの散乱中心となる余分な水分
子、水素イオン等が残留することがない。
【００１７】また、以上の目的を達成する本発明に係る
エレクトロルミネッセンス表示装置の製造方法は、絶縁
性の基板にエレクトロルミネッセンス素子とこれを駆動
する薄膜トランジスタが配され当該薄膜トランジスタが
半導体薄膜と酸化膜とゲート電極とを含む積層構造を有
するエレクトロルミネッセンス表示装置の製造方法であ
って、絶縁性の基板に多結晶シリコンからなる半導体薄
膜を形成する半導体薄膜形成工程と、半導体薄膜の上に
酸化膜を形成する酸化膜形成工程とを備え、酸化膜形成
工程は半導体薄膜上に酸化シリコン膜を成膜する成膜工
程と、酸素原子を含有する気体の加圧雰囲気下で熱処理
を行う第１のアニール工程とを組み合わせて行い、第１
のアニール工程に連続して乾燥雰囲気下で熱処理を行う
第２のアニール工程を行うことを特徴とするものであ
る。
エレクトロルミネッセンス表示装置の製造方法は、絶縁
性の基板にエレクトロルミネッセンス素子とこれを駆動
する薄膜トランジスタが配され当該薄膜トランジスタが
半導体薄膜と酸化膜とゲート電極とを含む積層構造を有
するエレクトロルミネッセンス表示装置の製造方法であ
って、絶縁性の基板に多結晶シリコンからなる半導体薄
膜を形成する半導体薄膜形成工程と、半導体薄膜の上に
酸化膜を形成する酸化膜形成工程とを備え、酸化膜形成
工程は半導体薄膜上に酸化シリコン膜を成膜する成膜工
程と、酸素原子を含有する気体の加圧雰囲気下で熱処理
を行う第１のアニール工程とを組み合わせて行い、第１
のアニール工程に連続して乾燥雰囲気下で熱処理を行う
第２のアニール工程を行うことを特徴とするものであ
る。
【００１８】以上のような本発明に係るエレクトロルミ
ネッセンス表示装置の製造方法では、薄膜トランジスタ
を製造する際に、絶縁性基板の収縮が抑制されつつも酸
化膜が緻密化され、さらに、半導体薄膜にキャリアの散
乱中心となる余分な水分子、水素イオン等が残留するこ
とがない。
ネッセンス表示装置の製造方法では、薄膜トランジスタ
を製造する際に、絶縁性基板の収縮が抑制されつつも酸
化膜が緻密化され、さらに、半導体薄膜にキャリアの散
乱中心となる余分な水分子、水素イオン等が残留するこ
とがない。
【００１９】また、以上の目的を達成する本発明に係る
薄膜トランジスタは、半導体薄膜と酸化膜とゲート電極
とを含む積層構造を有する薄膜トランジスタであって、
半導体薄膜は絶縁性の基板に形成された多結晶シリコン
からなり、酸化膜は半導体薄膜上に酸化シリコン膜を成
膜する成膜処理と、酸素原子を含有する気体の加圧雰囲
気下で熱処理を行う第１のアニール処理とを組み合わせ
且つ当該第１のアニール処理に連続して乾燥雰囲気下で
熱処理を行う第２のアニール処理を行うことにより形成
されることを特徴とするものである。
薄膜トランジスタは、半導体薄膜と酸化膜とゲート電極
とを含む積層構造を有する薄膜トランジスタであって、
半導体薄膜は絶縁性の基板に形成された多結晶シリコン
からなり、酸化膜は半導体薄膜上に酸化シリコン膜を成
膜する成膜処理と、酸素原子を含有する気体の加圧雰囲
気下で熱処理を行う第１のアニール処理とを組み合わせ
且つ当該第１のアニール処理に連続して乾燥雰囲気下で
熱処理を行う第２のアニール処理を行うことにより形成
されることを特徴とするものである。
【００２０】以上のような本発明に係る薄膜トランジス
タは、基板の収縮が抑制されつつも酸化膜が緻密化され
ており、さらに、キャリアの散乱中心となる余分な水分
子、水素イオン等が半導体薄膜から脱離した状態とされ
ている。
タは、基板の収縮が抑制されつつも酸化膜が緻密化され
ており、さらに、キャリアの散乱中心となる余分な水分
子、水素イオン等が半導体薄膜から脱離した状態とされ
ている。
【００２１】また、以上の目的を達成する本発明に係る
液晶表示装置は、画素電極とこれを駆動する薄膜トラン
ジスタとが配された第１の基板と画素電極に対面する電
極が配された第２の基板とが所定の間隙をおいて対向配
置されるとともに間隔に液晶が保持されてなる表示パネ
ルを有し、薄膜トランジスタが半導体薄膜と酸化膜とゲ
ート電極とを含む積層構造を有する液晶表示装置であっ
て、半導体薄膜は第１の基板に形成された多結晶シリコ
ンからなり、酸化膜は半導体薄膜上に酸化シリコン膜を
成膜する成膜処理と、酸素原子を含有する気体の加圧雰
囲気下で熱処理を行う第１のアニール処理とを組み合わ
せ且つ当該第１のアニール処理に連続して乾燥雰囲気下
で熱処理を行う第２のアニール処理を行うことにより形
成されることを特徴とするものである。
液晶表示装置は、画素電極とこれを駆動する薄膜トラン
ジスタとが配された第１の基板と画素電極に対面する電
極が配された第２の基板とが所定の間隙をおいて対向配
置されるとともに間隔に液晶が保持されてなる表示パネ
ルを有し、薄膜トランジスタが半導体薄膜と酸化膜とゲ
ート電極とを含む積層構造を有する液晶表示装置であっ
て、半導体薄膜は第１の基板に形成された多結晶シリコ
ンからなり、酸化膜は半導体薄膜上に酸化シリコン膜を
成膜する成膜処理と、酸素原子を含有する気体の加圧雰
囲気下で熱処理を行う第１のアニール処理とを組み合わ
せ且つ当該第１のアニール処理に連続して乾燥雰囲気下
で熱処理を行う第２のアニール処理を行うことにより形
成されることを特徴とするものである。
【００２２】以上のような本発明に係る液晶表示装置で
は、表示パネルに備えられた薄膜トランジスタにおい
て、第１基板の収縮が抑制されつつも酸化膜が緻密化さ
れ、さらに、キャリアの散乱中心となる余分な残留水分
子、水素イオン等が半導体薄膜から離脱した状態とされ
ている。
は、表示パネルに備えられた薄膜トランジスタにおい
て、第１基板の収縮が抑制されつつも酸化膜が緻密化さ
れ、さらに、キャリアの散乱中心となる余分な残留水分
子、水素イオン等が半導体薄膜から離脱した状態とされ
ている。
【００２３】また、以上の目的を達成する本発明に係る
エレクトロルミネッセンス表示装置は、絶縁性の基板に
エレクトロルミネッセンス素子とこれを駆動する薄膜ト
ランジスタが配され、当該薄膜トランジスタが半導体薄
膜と酸化膜とゲート電極とを含む積層構造を有するエレ
クトロルミネッセンス表示装置であって、半導体薄膜は
絶縁性の基板に形成された多結晶シリコンからなり、酸
化膜は半導体薄膜上に酸化シリコン膜を成膜する成膜処
理と、酸素原子を含有する気体の加圧雰囲気下で熱処理
を行う第１のアニール処理とを組み合わせ且つ当該第１
のアニール処理に連続して乾燥雰囲気下で熱処理を行う
第２のアニール処理を行うことにより形成されることを
特徴とするものである。
エレクトロルミネッセンス表示装置は、絶縁性の基板に
エレクトロルミネッセンス素子とこれを駆動する薄膜ト
ランジスタが配され、当該薄膜トランジスタが半導体薄
膜と酸化膜とゲート電極とを含む積層構造を有するエレ
クトロルミネッセンス表示装置であって、半導体薄膜は
絶縁性の基板に形成された多結晶シリコンからなり、酸
化膜は半導体薄膜上に酸化シリコン膜を成膜する成膜処
理と、酸素原子を含有する気体の加圧雰囲気下で熱処理
を行う第１のアニール処理とを組み合わせ且つ当該第１
のアニール処理に連続して乾燥雰囲気下で熱処理を行う
第２のアニール処理を行うことにより形成されることを
特徴とするものである。
【００２４】以上のような本発明に係るエレクトロルミ
ネッセンス表示装置では、絶縁性の基板の備えられた薄
膜トランジスタにおいて、絶縁性の基板の収縮が抑制さ
れつつも酸化膜が緻密化され、さらに、キャリアの散乱
中心となる余分な残留水分子、水素イオン等が半導体薄
膜から離脱した状態とされている。
ネッセンス表示装置では、絶縁性の基板の備えられた薄
膜トランジスタにおいて、絶縁性の基板の収縮が抑制さ
れつつも酸化膜が緻密化され、さらに、キャリアの散乱
中心となる余分な残留水分子、水素イオン等が半導体薄
膜から離脱した状態とされている。
【００２５】
【発明の実施の形態】以下、図面を参照しながら本発明
に係る薄膜トランジスタ及びその製造方法、液晶表示装
置及びその製造方法、エレクトロルミネッセンス表示装
置及びその製造方法について詳細に説明する。まず、基
本となる薄膜トランジスタ及びその製造方法を説明す
る。なお、本発明は、以下の記述に限定されるものでは
なく、本発明の主旨を逸脱しない範囲において適宜変更
可能である。
に係る薄膜トランジスタ及びその製造方法、液晶表示装
置及びその製造方法、エレクトロルミネッセンス表示装
置及びその製造方法について詳細に説明する。まず、基
本となる薄膜トランジスタ及びその製造方法を説明す
る。なお、本発明は、以下の記述に限定されるものでは
なく、本発明の主旨を逸脱しない範囲において適宜変更
可能である。
【００２６】図１は、本発明を適用して製造した薄膜ト
ランジスタであって、半導体薄膜３と、ゲート酸化膜４
と、ゲート電極５とを含む積層構造を有する薄膜トラン
ジスタの断面図である。図１においては、低融点ガラス
からなる絶縁基板１上に窒化シリコンからなるバッファ
層２ａ及び酸化シリコンからなるバッファ層２ｂが積層
され、当該バッファ層２ｂ上にｐチャンネル型薄膜トラ
ンジスタ（以下、ｐｃｈ−ＴＦＴと呼ぶことがある。）
６及びｎチャンネル型薄膜トランジスタ（以下、ｎｃｈ
−ＴＦＴと呼ぶことがある。）７が形成されている。ま
た、ｐｃｈ−ＴＦＴ６及びｎｃｈ−ＴＦＴ７は、多結晶
シリコンからなる半導体薄膜３を覆うように酸化シリコ
ンからなるゲート酸化膜４が形成され、当該ゲート酸化
膜４上にゲート電極５が形成されて構成されている。
ランジスタであって、半導体薄膜３と、ゲート酸化膜４
と、ゲート電極５とを含む積層構造を有する薄膜トラン
ジスタの断面図である。図１においては、低融点ガラス
からなる絶縁基板１上に窒化シリコンからなるバッファ
層２ａ及び酸化シリコンからなるバッファ層２ｂが積層
され、当該バッファ層２ｂ上にｐチャンネル型薄膜トラ
ンジスタ（以下、ｐｃｈ−ＴＦＴと呼ぶことがある。）
６及びｎチャンネル型薄膜トランジスタ（以下、ｎｃｈ
−ＴＦＴと呼ぶことがある。）７が形成されている。ま
た、ｐｃｈ−ＴＦＴ６及びｎｃｈ−ＴＦＴ７は、多結晶
シリコンからなる半導体薄膜３を覆うように酸化シリコ
ンからなるゲート酸化膜４が形成され、当該ゲート酸化
膜４上にゲート電極５が形成されて構成されている。
【００２７】このｐｃｈ−ＴＦＴ６及びｎｃｈ−ＴＦＴ
７では、酸化シリコンからなるゲート酸化膜４が緻密化
されて形成されている。これにより、このｐｃｈ−ＴＦ
Ｔ６及びｎｃｈ−ＴＦＴ７では、ゲート酸化膜４の膜中
固定電荷及び欠陥準位が低減し、また、半導体薄膜／ゲ
ート酸化膜界面の欠陥準位が低減し、その結果、閾電圧
のばらつきの低減、ホットキャリア耐の向上等が実現さ
れており、低融点ガラスからなる絶縁基板１上に高品質
なゲート酸化膜４が形成されている。
７では、酸化シリコンからなるゲート酸化膜４が緻密化
されて形成されている。これにより、このｐｃｈ−ＴＦ
Ｔ６及びｎｃｈ−ＴＦＴ７では、ゲート酸化膜４の膜中
固定電荷及び欠陥準位が低減し、また、半導体薄膜／ゲ
ート酸化膜界面の欠陥準位が低減し、その結果、閾電圧
のばらつきの低減、ホットキャリア耐の向上等が実現さ
れており、低融点ガラスからなる絶縁基板１上に高品質
なゲート酸化膜４が形成されている。
【００２８】また、このｐｃｈ−ＴＦＴ６及びｎｃｈ−
ＴＦＴ７では、半導体薄膜３中の水素イオンの存在量
が、薄膜トランジスタとして機能する上で適当な量に調
整されている。これにより半導体薄膜中の多量の水素イ
オンがキャリアの散乱を引き起こし、キャリア移動度が
低下するということが防止されるため、移動度の向上が
実現されている。
ＴＦＴ７では、半導体薄膜３中の水素イオンの存在量
が、薄膜トランジスタとして機能する上で適当な量に調
整されている。これにより半導体薄膜中の多量の水素イ
オンがキャリアの散乱を引き起こし、キャリア移動度が
低下するということが防止されるため、移動度の向上が
実現されている。
【００２９】したがって、以上のような効果により、こ
のｐｃｈ−ＴＦＴ６及びｎｃｈ−ＴＦＴ７においては低
閾電圧、及び高キャリア移動度を備えた高品質な薄膜ト
ランジスタが実現されている。
のｐｃｈ−ＴＦＴ６及びｎｃｈ−ＴＦＴ７においては低
閾電圧、及び高キャリア移動度を備えた高品質な薄膜ト
ランジスタが実現されている。
【００３０】以上のような優れた特性を備えた本発明に
係る薄膜トランジスタは、以下のようにして製造するこ
とができる。
係る薄膜トランジスタは、以下のようにして製造するこ
とができる。
【００３１】まず、図２に示すように、低融点ガラスか
らなる絶縁基板１上に、窒化シリコンからなるバッファ
層２ａ及び酸化シリコンからなるバッファ層２ｂを順に
成膜する。各バッファ層の膜厚は例えば１００ｎｍ〜４
００ｎｍ程度である。続いて、バッファ層２ｂの上に非
晶質シリコンからなる半導体薄膜３を成膜する。半導体
薄膜３の膜厚は、例えば６０ｎｍ〜１６０ｎｍ程度であ
る。以上の成膜は、プラズマＣＶＤ法やＬＰＣＶＤ法な
どを用いて連続的に行うことができる。なお、絶縁基板
１としては、例えば旭硝子社製のＡＮ６３５やＡＮｌ０
０を用いることができる。ここで、ＡＮ６３５の歪点は
６３５℃であり、ＡＮｌ００の歪点は６７０℃である。
あるいは、コーニング社製のＣｏｄｅ１７３７を用いる
ことができる。Ｃｏｄｅ１７３７の歪点は６６７℃であ
る。バッファ層２ｂを構成するＳｉＯ２膜は、Ｓｉ
Ｈ４、Ｓｉ２Ｈ６などの無機系のシランガスと、Ｏ２、
Ｎ２Ｏガス等とを分解して成膜することが好ましい。ま
た、ＴＥＯＳ等の有機系シランガスと、Ｏ２、Ｎ２Ｏガ
ス等とを分解して生成しても良い。あるいは、スパッタ
リング法や蒸着法によってＳｉＯ２膜を形成しても良
い。また、非晶質シリコンからなる半導体薄膜３の成膜
にプラズマＣＶＤ法を用いた場合は、膜中の水素を脱離
する為に、窒素雰囲気中で略４００℃〜４５０℃の温度
で１時間程度のアニールを行う。
らなる絶縁基板１上に、窒化シリコンからなるバッファ
層２ａ及び酸化シリコンからなるバッファ層２ｂを順に
成膜する。各バッファ層の膜厚は例えば１００ｎｍ〜４
００ｎｍ程度である。続いて、バッファ層２ｂの上に非
晶質シリコンからなる半導体薄膜３を成膜する。半導体
薄膜３の膜厚は、例えば６０ｎｍ〜１６０ｎｍ程度であ
る。以上の成膜は、プラズマＣＶＤ法やＬＰＣＶＤ法な
どを用いて連続的に行うことができる。なお、絶縁基板
１としては、例えば旭硝子社製のＡＮ６３５やＡＮｌ０
０を用いることができる。ここで、ＡＮ６３５の歪点は
６３５℃であり、ＡＮｌ００の歪点は６７０℃である。
あるいは、コーニング社製のＣｏｄｅ１７３７を用いる
ことができる。Ｃｏｄｅ１７３７の歪点は６６７℃であ
る。バッファ層２ｂを構成するＳｉＯ２膜は、Ｓｉ
Ｈ４、Ｓｉ２Ｈ６などの無機系のシランガスと、Ｏ２、
Ｎ２Ｏガス等とを分解して成膜することが好ましい。ま
た、ＴＥＯＳ等の有機系シランガスと、Ｏ２、Ｎ２Ｏガ
ス等とを分解して生成しても良い。あるいは、スパッタ
リング法や蒸着法によってＳｉＯ２膜を形成しても良
い。また、非晶質シリコンからなる半導体薄膜３の成膜
にプラズマＣＶＤ法を用いた場合は、膜中の水素を脱離
する為に、窒素雰囲気中で略４００℃〜４５０℃の温度
で１時間程度のアニールを行う。
【００３２】次に、図３に示すように、半導体薄膜３に
波長が略２００ｎｍ〜４００ｎｍのエキシマレーザ光を
照射してエキシマレーザアニール（ＥＬＡ）を行い、半
導体薄膜３の非晶質シリコンを多結晶シリコンに転換す
る。エキシマレーザアニールは、レーザ光をパルス状に
半導体薄膜３に照射して加熱溶融し、冷却過程で再結晶
化を図るものであり、従来の固相成長に比ベスループッ
ト良く半導体薄膜３を結晶化できる。また、半導体薄膜
３の非晶質シリコンの多結晶シリコンへの転換はエキシ
マレーザアニールに限定されるものではなく、固体レー
ザ、またはフラッシュランプ等を用いてアニールを施
し、非晶質シリコンを多結晶シリコンに転換しても良
い。
波長が略２００ｎｍ〜４００ｎｍのエキシマレーザ光を
照射してエキシマレーザアニール（ＥＬＡ）を行い、半
導体薄膜３の非晶質シリコンを多結晶シリコンに転換す
る。エキシマレーザアニールは、レーザ光をパルス状に
半導体薄膜３に照射して加熱溶融し、冷却過程で再結晶
化を図るものであり、従来の固相成長に比ベスループッ
ト良く半導体薄膜３を結晶化できる。また、半導体薄膜
３の非晶質シリコンの多結晶シリコンへの転換はエキシ
マレーザアニールに限定されるものではなく、固体レー
ザ、またはフラッシュランプ等を用いてアニールを施
し、非晶質シリコンを多結晶シリコンに転換しても良
い。
【００３３】続いて、図４に示すように、多結晶シリコ
ンからなる半導体薄膜３をエッチングして島状にパタニ
ングする。
ンからなる半導体薄膜３をエッチングして島状にパタニ
ングする。
【００３４】次いで、図５に示すように、例えばプラズ
マＣＶＤ法により、酸化シリコン薄膜を例えば２０ｎｍ
〜２００ｎｍの膜厚に成膜する。ここで、酸化シリコン
薄膜の成膜方法は、プラズマＣＶＤ法に限定されるもの
ではなく、例えば、減圧ＣＶＤ法、常圧ＣＶＤ法、スパ
ッタリング法など、従来公知の方法を用いることが可能
である。
マＣＶＤ法により、酸化シリコン薄膜を例えば２０ｎｍ
〜２００ｎｍの膜厚に成膜する。ここで、酸化シリコン
薄膜の成膜方法は、プラズマＣＶＤ法に限定されるもの
ではなく、例えば、減圧ＣＶＤ法、常圧ＣＶＤ法、スパ
ッタリング法など、従来公知の方法を用いることが可能
である。
【００３５】続いて、多結晶シリコンからなる半導体薄
膜３とプラズマＣＶＤ法により成膜された酸化シリコン
薄膜とに対して、酸素原子を含有する気体の加圧雰囲気
下で第１のアニール処理を施し、酸化シリコン薄膜を緻
密化してゲート絶縁膜の役割を果たすゲート酸化膜４と
する。このような第１のアニール処理としては、例えば
高圧の水蒸気によるアニール（以下、高圧水蒸気アニー
ルと呼ぶ場合がある。）が好適である。ここでアニール
処理条件としては、アニール温度は、例えば２００℃〜
５９０℃程度であり、圧力は例えば０．２Ｍｐａ〜５Ｍ
ｐａ、処理時間は例えば１時間程度である。
膜３とプラズマＣＶＤ法により成膜された酸化シリコン
薄膜とに対して、酸素原子を含有する気体の加圧雰囲気
下で第１のアニール処理を施し、酸化シリコン薄膜を緻
密化してゲート絶縁膜の役割を果たすゲート酸化膜４と
する。このような第１のアニール処理としては、例えば
高圧の水蒸気によるアニール（以下、高圧水蒸気アニー
ルと呼ぶ場合がある。）が好適である。ここでアニール
処理条件としては、アニール温度は、例えば２００℃〜
５９０℃程度であり、圧力は例えば０．２Ｍｐａ〜５Ｍ
ｐａ、処理時間は例えば１時間程度である。
【００３６】続いて、第１のアニール処理に連続して、
第１のアニール処理を行ったチャンバー内において、チ
ャンバー内雰囲気を水蒸気から例えば乾燥酸素に変更し
て熱処理を行い、半導体薄膜３をアニールする（以下、
この熱処理を第２の熱処理と呼ぶ。）。第２の熱処理に
おいて半導体薄膜３をアニールする際の雰囲気は乾燥酸
素に限定されるものではなく、乾燥雰囲気であれば良
く、大気雰囲気、不活性ガス雰囲気でも良く、不活性ガ
スとしては例えば窒素が好適である。そして、本発明に
おいては、上述した乾燥雰囲気には、真空状態も含まれ
る。また、アニール処理条件としては、熱処理温度は、
例えば２００℃〜５９０℃、圧力は例えば１Ｍｐａ〜２
Ｍｐａ、処理時間は例えば１時間程度である。
第１のアニール処理を行ったチャンバー内において、チ
ャンバー内雰囲気を水蒸気から例えば乾燥酸素に変更し
て熱処理を行い、半導体薄膜３をアニールする（以下、
この熱処理を第２の熱処理と呼ぶ。）。第２の熱処理に
おいて半導体薄膜３をアニールする際の雰囲気は乾燥酸
素に限定されるものではなく、乾燥雰囲気であれば良
く、大気雰囲気、不活性ガス雰囲気でも良く、不活性ガ
スとしては例えば窒素が好適である。そして、本発明に
おいては、上述した乾燥雰囲気には、真空状態も含まれ
る。また、アニール処理条件としては、熱処理温度は、
例えば２００℃〜５９０℃、圧力は例えば１Ｍｐａ〜２
Ｍｐａ、処理時間は例えば１時間程度である。
【００３７】ここで、半導体薄膜３である多結晶シリコ
ン薄膜を高圧水蒸気で酸化した時の酸化レートは温度と
圧力に依存するが、例えば６００℃、２Ｍｐａの水蒸気
中で多結晶シリコン薄膜を酸化した場合、熱酸化膜は２
０ｎｍ／ｈ〜４０ｎｍ／ｈの成長速度で形成される。し
たがって、一般的に薄膜トランジスタのゲート酸化膜と
して用いられる膜厚の５０ｎｍをこの熱酸化膜だけで形
成すると、１００分〜２００分程度のアニール時間が必
要になる。そして、６００℃程度の温度であっても、こ
れだけの時間を掛けてアニールを行うと、通常多結晶シ
リコン薄膜トランジスタの製造プロセスで用いられるガ
ラス基板では基板収縮率が１００ｐｐｍ以上となり、ア
ニール後の微細パタンのアライメント、すなわち位置合
わせができなくなる。一方、アニール温度を低くした場
合には、基板収縮は抑制できるが、酸化レートが減少す
るため酸化プロセスに要する時間が大幅に長くなり、ス
ループットの減少を招くため現実的ではない。
ン薄膜を高圧水蒸気で酸化した時の酸化レートは温度と
圧力に依存するが、例えば６００℃、２Ｍｐａの水蒸気
中で多結晶シリコン薄膜を酸化した場合、熱酸化膜は２
０ｎｍ／ｈ〜４０ｎｍ／ｈの成長速度で形成される。し
たがって、一般的に薄膜トランジスタのゲート酸化膜と
して用いられる膜厚の５０ｎｍをこの熱酸化膜だけで形
成すると、１００分〜２００分程度のアニール時間が必
要になる。そして、６００℃程度の温度であっても、こ
れだけの時間を掛けてアニールを行うと、通常多結晶シ
リコン薄膜トランジスタの製造プロセスで用いられるガ
ラス基板では基板収縮率が１００ｐｐｍ以上となり、ア
ニール後の微細パタンのアライメント、すなわち位置合
わせができなくなる。一方、アニール温度を低くした場
合には、基板収縮は抑制できるが、酸化レートが減少す
るため酸化プロセスに要する時間が大幅に長くなり、ス
ループットの減少を招くため現実的ではない。
【００３８】そこで本発明では、例えば島状に分離した
多結晶シリコンからなる半導体薄膜３の素子領域に、例
えばプラズマＣＶＤ法により酸化シリコン薄膜を成膜
し、当該酸化シリコン薄膜が形成された状態で当該酸化
シリコン薄膜と多結晶シリコンからなる半導体薄膜３
を、酸素原子を含有する気体の加圧雰囲気下でアニール
する。これにより、成膜した酸化シリコン薄膜と半導体
薄膜３である多結晶シリコンの素子領域との界面に熱酸
化膜を形成するとともに、先に成膜した酸化シリコン薄
膜の緻密化を図っている。そして、具体的な手法として
は、高圧水蒸気アニールが好適である。
多結晶シリコンからなる半導体薄膜３の素子領域に、例
えばプラズマＣＶＤ法により酸化シリコン薄膜を成膜
し、当該酸化シリコン薄膜が形成された状態で当該酸化
シリコン薄膜と多結晶シリコンからなる半導体薄膜３
を、酸素原子を含有する気体の加圧雰囲気下でアニール
する。これにより、成膜した酸化シリコン薄膜と半導体
薄膜３である多結晶シリコンの素子領域との界面に熱酸
化膜を形成するとともに、先に成膜した酸化シリコン薄
膜の緻密化を図っている。そして、具体的な手法として
は、高圧水蒸気アニールが好適である。
【００３９】本発明においては、高圧水蒸気アニールは
主としてＣＶＤ法により成膜された酸化シリコン薄膜の
緻密化を目的とする為、高圧水蒸気アニールのアニール
条件は、例えばアニール温度が２００℃〜５９０℃程
度、アニール時間が１時間〜２時間程度で良く、すなわ
ちガラス基板を収縮しない程度の温度で高圧水蒸気アニ
ールを行うことができる。これにより、ガラス基板の収
縮を十分に実用許容範囲に収めることができる。したが
って、アニール後に、ガラス基板の熱収縮により微細パ
タンのアライメント、すなわち位置合わせができなくな
るという不具合を生じることなく、高品質なゲート酸化
膜４を低融点ガラスからなる絶縁基板１上に形成するこ
とができる。
主としてＣＶＤ法により成膜された酸化シリコン薄膜の
緻密化を目的とする為、高圧水蒸気アニールのアニール
条件は、例えばアニール温度が２００℃〜５９０℃程
度、アニール時間が１時間〜２時間程度で良く、すなわ
ちガラス基板を収縮しない程度の温度で高圧水蒸気アニ
ールを行うことができる。これにより、ガラス基板の収
縮を十分に実用許容範囲に収めることができる。したが
って、アニール後に、ガラス基板の熱収縮により微細パ
タンのアライメント、すなわち位置合わせができなくな
るという不具合を生じることなく、高品質なゲート酸化
膜４を低融点ガラスからなる絶縁基板１上に形成するこ
とができる。
【００４０】また、高圧水蒸気アニールを行うことによ
り酸化シリコン薄膜と多結晶シリコンとの界面が熱酸化
されて熱酸化膜が生成され、酸化シリコン薄膜と多結晶
シリコンとの界面状態が良好になる。すなわち、酸化シ
リコン薄膜と半導体薄膜３である多結晶シリコン薄膜と
の界面に極薄くではあるが熱酸化膜を導入できるため、
Ｓｉ／ＳｉＯ２界面における欠陥も減少できるという利
点がある。
り酸化シリコン薄膜と多結晶シリコンとの界面が熱酸化
されて熱酸化膜が生成され、酸化シリコン薄膜と多結晶
シリコンとの界面状態が良好になる。すなわち、酸化シ
リコン薄膜と半導体薄膜３である多結晶シリコン薄膜と
の界面に極薄くではあるが熱酸化膜を導入できるため、
Ｓｉ／ＳｉＯ２界面における欠陥も減少できるという利
点がある。
【００４１】また、薄膜トランジスタの製造工程におい
て、パッシベーション膜である層間絶縁膜を形成後に、
酸化能力のある気体を含む雰囲気、例えば水蒸気中にお
いて０．２ＭＰａ〜５ＭＰａ、３００℃〜６００℃の条
件でアニールを行うと、層間絶縁膜が酸化シリコン薄膜
からなる場合には、酸化シリコン薄膜のバッファド弗酸
によるエッチングレートがアニールをしない場合と比較
して低下する。例えばプラズマＣＶＤ法により成膜した
酸化シリコン薄膜は、ａｓ−ｄｅｐｏの状態でのエッチ
ングレートは略８０ｎｍ／ｍｉｎとなる。一方、プラズ
マＣＶＤ法により成膜した酸化シリコン薄膜に対して高
圧水蒸気アニールを行った後にアニール温度５５０℃、
アニール時間１時間でアニールを行った場合のエッチグ
ンレートは、略３７ｎｍ／ｍｉｎに低下する。すなわ
ち、高圧水蒸気アニールを行うことにより、エッチング
レートの良好な高品質な酸化シリコン薄膜が実現されて
いる。これは、高圧の水蒸気により、５５０℃程度の低
温でも酸化シリコンが緻密化したことによる。そして、
上述した、いわゆる緻密化アニールにより膜中固定電荷
及び欠陥準位が低減し、また、半導体薄膜／ゲート酸化
膜界面の欠陥準位が低減し、その結果、閾電圧のばらつ
きの低減、ホットキャリア耐圧の向上が実現された高品
質なゲート酸化膜を実現することが可能となり、薄膜ト
ランジスタの性能向上を図ることが可能となる。
て、パッシベーション膜である層間絶縁膜を形成後に、
酸化能力のある気体を含む雰囲気、例えば水蒸気中にお
いて０．２ＭＰａ〜５ＭＰａ、３００℃〜６００℃の条
件でアニールを行うと、層間絶縁膜が酸化シリコン薄膜
からなる場合には、酸化シリコン薄膜のバッファド弗酸
によるエッチングレートがアニールをしない場合と比較
して低下する。例えばプラズマＣＶＤ法により成膜した
酸化シリコン薄膜は、ａｓ−ｄｅｐｏの状態でのエッチ
ングレートは略８０ｎｍ／ｍｉｎとなる。一方、プラズ
マＣＶＤ法により成膜した酸化シリコン薄膜に対して高
圧水蒸気アニールを行った後にアニール温度５５０℃、
アニール時間１時間でアニールを行った場合のエッチグ
ンレートは、略３７ｎｍ／ｍｉｎに低下する。すなわ
ち、高圧水蒸気アニールを行うことにより、エッチング
レートの良好な高品質な酸化シリコン薄膜が実現されて
いる。これは、高圧の水蒸気により、５５０℃程度の低
温でも酸化シリコンが緻密化したことによる。そして、
上述した、いわゆる緻密化アニールにより膜中固定電荷
及び欠陥準位が低減し、また、半導体薄膜／ゲート酸化
膜界面の欠陥準位が低減し、その結果、閾電圧のばらつ
きの低減、ホットキャリア耐圧の向上が実現された高品
質なゲート酸化膜を実現することが可能となり、薄膜ト
ランジスタの性能向上を図ることが可能となる。
【００４２】以上のように本発明においては、ＣＶＤ法
等による酸化シリコン薄膜の成膜と高圧水蒸気による熱
酸化膜である酸化シリコンの生成とを組み合わせて、効
率よく高品質なゲート酸化膜を形成することができる。
すなわち、高圧水蒸気による熱酸化に比べＣＶＤ法は成
膜レートが高い為、スループットが良くなる。しかし、
ＣＶＤ法で成膜した酸化シリコンは欠陥を多く含んでい
る。そこで、ＣＶＤ法で酸化シリコン薄膜を成膜した後
に高圧水蒸気アニールを行うことで、酸化シリコン薄膜
中の欠陥を修復し、酸化シリコン薄膜を緻密化してい
る。すなわち、高圧水蒸気アニールを行うことにより、
シリコン酸化物中で未結合となっているシリコン原子の
結合手に酸素原子を導入することで、酸化シリコン薄膜
の緻密化が可能になる。そして、酸化シリコン薄膜を緻
密化することにより、膜中固定電荷及び欠陥準位を低減
し、また、半導体薄膜／ゲート酸化膜界面の欠陥準位を
低減し、閾電圧のばらつきの低減、ホットキャリア耐圧
の向上がなされた高品質なゲート酸化膜を実現してい
る。
等による酸化シリコン薄膜の成膜と高圧水蒸気による熱
酸化膜である酸化シリコンの生成とを組み合わせて、効
率よく高品質なゲート酸化膜を形成することができる。
すなわち、高圧水蒸気による熱酸化に比べＣＶＤ法は成
膜レートが高い為、スループットが良くなる。しかし、
ＣＶＤ法で成膜した酸化シリコンは欠陥を多く含んでい
る。そこで、ＣＶＤ法で酸化シリコン薄膜を成膜した後
に高圧水蒸気アニールを行うことで、酸化シリコン薄膜
中の欠陥を修復し、酸化シリコン薄膜を緻密化してい
る。すなわち、高圧水蒸気アニールを行うことにより、
シリコン酸化物中で未結合となっているシリコン原子の
結合手に酸素原子を導入することで、酸化シリコン薄膜
の緻密化が可能になる。そして、酸化シリコン薄膜を緻
密化することにより、膜中固定電荷及び欠陥準位を低減
し、また、半導体薄膜／ゲート酸化膜界面の欠陥準位を
低減し、閾電圧のばらつきの低減、ホットキャリア耐圧
の向上がなされた高品質なゲート酸化膜を実現してい
る。
【００４３】また、本発明においては、第１のアニール
処理に連続して、雰囲気を水蒸気から例えば乾燥酸素に
変更して第２の熱処理を行い、半導体薄膜３及び酸化シ
リコン薄膜、すなわちゲート酸化膜４をアニールする。
上述したように高圧水蒸気アニールは酸化シリコン薄膜
の緻密化、欠陥準位の低減等に効果を発揮するが、これ
らの反応に寄与しない水分子、または水素イオンが大量
に半導体薄膜３である多結晶シリコン薄膜中に残留す
る。そして、これらの多結晶シリコン薄膜中に残留した
水素イオン等がキャリアの散乱中心となり、キャリアの
移動度の低下を引き起こすことが本発明者の検討により
明らかとなった。
処理に連続して、雰囲気を水蒸気から例えば乾燥酸素に
変更して第２の熱処理を行い、半導体薄膜３及び酸化シ
リコン薄膜、すなわちゲート酸化膜４をアニールする。
上述したように高圧水蒸気アニールは酸化シリコン薄膜
の緻密化、欠陥準位の低減等に効果を発揮するが、これ
らの反応に寄与しない水分子、または水素イオンが大量
に半導体薄膜３である多結晶シリコン薄膜中に残留す
る。そして、これらの多結晶シリコン薄膜中に残留した
水素イオン等がキャリアの散乱中心となり、キャリアの
移動度の低下を引き起こすことが本発明者の検討により
明らかとなった。
【００４４】そこで、本発明においては、上述した高圧
水蒸気アニールに連続して半導体薄膜３に対して、乾燥
雰囲気下において熱処理を施す。これにより、半導体薄
膜３をアニールし、半導体薄膜３からキャリアの散乱中
心となる余分な残留水分子、水素イオン等を脱離させる
ことができる。その結果、余分な残留水分子、水素イオ
ン等に起因したキャリアの移動度の低下を防止すること
が可能となる。
水蒸気アニールに連続して半導体薄膜３に対して、乾燥
雰囲気下において熱処理を施す。これにより、半導体薄
膜３をアニールし、半導体薄膜３からキャリアの散乱中
心となる余分な残留水分子、水素イオン等を脱離させる
ことができる。その結果、余分な残留水分子、水素イオ
ン等に起因したキャリアの移動度の低下を防止すること
が可能となる。
【００４５】したがって、本発明においては、低融点ガ
ラス基板の収縮を抑制しながら、高品質のゲート酸化膜
４を形成し、且つ良好な移動度を備えた半導体薄膜３を
形成することが可能とされる。
ラス基板の収縮を抑制しながら、高品質のゲート酸化膜
４を形成し、且つ良好な移動度を備えた半導体薄膜３を
形成することが可能とされる。
【００４６】ここで、上述した高圧水蒸気アニールに
は、例えば高圧水蒸気酸化処理装置を用いることができ
る。図６は、高圧水蒸気アニールに用いて好適な高圧水
蒸気酸化処理装置の一構成例を示す概略構成図である。
図６に示す高圧水蒸気酸化処理装置１０１は、気密にシ
ールされた圧力容器１０２と、当該圧力容器１０２内で
気密にシールされて収納された反応容器１０３とを備え
ている。外側に配された圧力容器１０２は例えばステン
レスチールで構成されており、内側に配された反応容器
１０３は例えば石英ガラスで構成されている。そして、
反応容器１０３の内部が処理室１０４とされており、処
理室１０４は反応容器１０３により試料に金属粉末等の
不純物が混入することが防止される。また、圧力容器１
０２と反応容器１０３との間には、反応容器１０３の周
囲を囲むようにヒータ１０５が配されており、当該ヒー
タ１０５により処理室１０４内の温度を３００℃〜７０
０℃に加熱、維持できるようになっている。そして、圧
力容器１０２には昇圧ライン１０６及び減圧ライン１０
７が接続されている。また、処理室１０４には、処理ガ
ス供給ライン１０８及び処理ガス排気ライン１０９が接
続されている。ここで、処理ガスとは、水蒸気を主成分
とする雰囲気又は窒素など不活性な気体の雰囲気を生成
するガスを意味する。
は、例えば高圧水蒸気酸化処理装置を用いることができ
る。図６は、高圧水蒸気アニールに用いて好適な高圧水
蒸気酸化処理装置の一構成例を示す概略構成図である。
図６に示す高圧水蒸気酸化処理装置１０１は、気密にシ
ールされた圧力容器１０２と、当該圧力容器１０２内で
気密にシールされて収納された反応容器１０３とを備え
ている。外側に配された圧力容器１０２は例えばステン
レスチールで構成されており、内側に配された反応容器
１０３は例えば石英ガラスで構成されている。そして、
反応容器１０３の内部が処理室１０４とされており、処
理室１０４は反応容器１０３により試料に金属粉末等の
不純物が混入することが防止される。また、圧力容器１
０２と反応容器１０３との間には、反応容器１０３の周
囲を囲むようにヒータ１０５が配されており、当該ヒー
タ１０５により処理室１０４内の温度を３００℃〜７０
０℃に加熱、維持できるようになっている。そして、圧
力容器１０２には昇圧ライン１０６及び減圧ライン１０
７が接続されている。また、処理室１０４には、処理ガ
ス供給ライン１０８及び処理ガス排気ライン１０９が接
続されている。ここで、処理ガスとは、水蒸気を主成分
とする雰囲気又は窒素など不活性な気体の雰囲気を生成
するガスを意味する。
【００４７】昇圧ライン１０６は空気源１１０、減圧弁
（ＲＶ）１１１、フローメータ１１２、バルブ（Ｖ）１
１３を有し、バルブ（Ｖ）１１３の開閉により圧力容器
１０２内に空気を供給して、圧力容器１０２の内圧を
０．１Ｍｐａ〜５Ｍｐａまで昇圧できるようになってい
る。減圧ライン１０７は、バルブ（Ｖ）１１４を備え、
当該バルブ（Ｖ）１１４の開閉により圧力容器１０２内
の空気を排気し、圧力容器１０２内を減圧できるように
なっている。
（ＲＶ）１１１、フローメータ１１２、バルブ（Ｖ）１
１３を有し、バルブ（Ｖ）１１３の開閉により圧力容器
１０２内に空気を供給して、圧力容器１０２の内圧を
０．１Ｍｐａ〜５Ｍｐａまで昇圧できるようになってい
る。減圧ライン１０７は、バルブ（Ｖ）１１４を備え、
当該バルブ（Ｖ）１１４の開閉により圧力容器１０２内
の空気を排気し、圧力容器１０２内を減圧できるように
なっている。
【００４８】処理ガス供給ライン１０８は、窒素、乾燥
酸素、不活性ガス等を供給する第１の供給ライン１１５
と水を供給する第２の供給ライン１１６とに分枝してい
る上流部、及び処理室１０４内に処理ガスを放出する為
の下流部を備えて構成されている。下流部には、処理ガ
スを予め処理室１０４内と同等の温度に加熱するヒータ
１１７が配置されている。上流部の第１の供給ライン１
１５は、供給源１１８、減圧弁（ＲＶ）１１９、フロー
メータ１２０、バルブ（Ｖ）１２１を有し、バルブ
（Ｖ）１２１の開閉により処理室１０４内に処理ガスを
供給し、処理室１０４を所定の処理ガス雰囲気にすると
ともに、処理室１０４を０．１Ｍｐａ〜５Ｍｐａまで昇
圧できるようになっている。水を供給する第２の供給ラ
イン１１６は、ポンプ（Ｐ）１２３、バルブ（Ｖ）１２
４を有し、ポンプ（Ｐ）１２３により水源１２２から水
を汲み上げ、バルブ（Ｖ）１２４の開閉によりヒータ１
１７に水を供給し、当該ヒータ１１７で水を蒸発させて
水蒸気を処理室１０４内に供給している。
酸素、不活性ガス等を供給する第１の供給ライン１１５
と水を供給する第２の供給ライン１１６とに分枝してい
る上流部、及び処理室１０４内に処理ガスを放出する為
の下流部を備えて構成されている。下流部には、処理ガ
スを予め処理室１０４内と同等の温度に加熱するヒータ
１１７が配置されている。上流部の第１の供給ライン１
１５は、供給源１１８、減圧弁（ＲＶ）１１９、フロー
メータ１２０、バルブ（Ｖ）１２１を有し、バルブ
（Ｖ）１２１の開閉により処理室１０４内に処理ガスを
供給し、処理室１０４を所定の処理ガス雰囲気にすると
ともに、処理室１０４を０．１Ｍｐａ〜５Ｍｐａまで昇
圧できるようになっている。水を供給する第２の供給ラ
イン１１６は、ポンプ（Ｐ）１２３、バルブ（Ｖ）１２
４を有し、ポンプ（Ｐ）１２３により水源１２２から水
を汲み上げ、バルブ（Ｖ）１２４の開閉によりヒータ１
１７に水を供給し、当該ヒータ１１７で水を蒸発させて
水蒸気を処理室１０４内に供給している。
【００４９】処理ガス排気ライン１０９は、バルブ
（Ｖ）１２５を備え、当該バルブ（Ｖ）１２５の開閉に
より処理室１０４内の処理ガスを排気できるようになっ
ている。
（Ｖ）１２５を備え、当該バルブ（Ｖ）１２５の開閉に
より処理室１０４内の処理ガスを排気できるようになっ
ている。
【００５０】また、処理室１０４の中央には、基板ステ
ージ１２６が配されており、当該基板ステージ１２６上
に処理対象となるガラス基板やシリコン基板などを配置
する。以上のように構成された高圧水蒸気酸化処理装置
により、上述した高圧水蒸気アニールを行うことができ
る。
ージ１２６が配されており、当該基板ステージ１２６上
に処理対象となるガラス基板やシリコン基板などを配置
する。以上のように構成された高圧水蒸気酸化処理装置
により、上述した高圧水蒸気アニールを行うことができ
る。
【００５１】また、この高圧水蒸気酸化処理装置１０１
は、処理室１０４への水蒸気の供給を止め、処理室１０
４内の雰囲気を例えば乾燥酸素のみとすることにより、
上述した乾燥熱処理を行うことが可能とされている。以
上のように構成された高圧水蒸気酸化処理装置１０１に
より、本発明における高圧水蒸気アニール及び第２の熱
処理を行うことができる。
は、処理室１０４への水蒸気の供給を止め、処理室１０
４内の雰囲気を例えば乾燥酸素のみとすることにより、
上述した乾燥熱処理を行うことが可能とされている。以
上のように構成された高圧水蒸気酸化処理装置１０１に
より、本発明における高圧水蒸気アニール及び第２の熱
処理を行うことができる。
【００５２】次いで、必要であれば、薄膜トランジスタ
の閾電圧Ｖthを制御する目的で、例えばＢ＋イオンを
０．１×１０１２／ｃｍ２〜４×１０１２／ｃｍ２程度
のドーズ量でイオン注入する。この際の加速電圧は２０
ｋｅＶ〜２００ｋｅＶ程度である。
の閾電圧Ｖthを制御する目的で、例えばＢ＋イオンを
０．１×１０１２／ｃｍ２〜４×１０１２／ｃｍ２程度
のドーズ量でイオン注入する。この際の加速電圧は２０
ｋｅＶ〜２００ｋｅＶ程度である。
【００５３】次に、図７に示すように、ゲート酸化膜４
の上に、Ａ１，Ｔｉ，Ｍｏ，Ｗ，Ｔａ、ドープト多結晶
シリコン等、あるいはこれらの合金を例えば２００ｎｍ
〜８００ｎｍの膜厚で成膜し、パタニングすることによ
りゲート電極５を作製する。そして、図８に示すように
Ｐ＋イオンを例えば質量分離イオン注入法で半導体薄膜
３に注入し、ＬＤＤ構造を作製する為のＬＤＤイオン注
入を絶縁基板１の全面に行う。このときのドーズ量は、
例えば６×１０１２／ｃｍ２〜５×１０１３／ｃｍ２程
度であり、加速電圧は例えば２０ｋｅＶ〜２００ｋｅＶ
程度である。ＬＤＤイオン注入の結果、ゲート電極１の
下方にはチャネル領域ｃｈが残され、その他の部分はＬ
ＤＤイオン注入の対象となっている。
の上に、Ａ１，Ｔｉ，Ｍｏ，Ｗ，Ｔａ、ドープト多結晶
シリコン等、あるいはこれらの合金を例えば２００ｎｍ
〜８００ｎｍの膜厚で成膜し、パタニングすることによ
りゲート電極５を作製する。そして、図８に示すように
Ｐ＋イオンを例えば質量分離イオン注入法で半導体薄膜
３に注入し、ＬＤＤ構造を作製する為のＬＤＤイオン注
入を絶縁基板１の全面に行う。このときのドーズ量は、
例えば６×１０１２／ｃｍ２〜５×１０１３／ｃｍ２程
度であり、加速電圧は例えば２０ｋｅＶ〜２００ｋｅＶ
程度である。ＬＤＤイオン注入の結果、ゲート電極１の
下方にはチャネル領域ｃｈが残され、その他の部分はＬ
ＤＤイオン注入の対象となっている。
【００５４】続いて、図９に示すように、ＬＤＤイオン
注入後、ｎチャネル型の薄膜トランジスタを形成する為
のレジスト８，９を形成し、図１０に示すように質量分
離型または非質量分離型のイオンシャワードーピング装
置でＰ＋イオンを半導体薄膜３に注入する。このときの
ドーズ量は、例えば１×１０１４／ｃｍ２〜１×１０
１５／ｃｍ２程度であり、加速電圧は例えば２０ｋｅＶ
〜２００ｋｅＶ程度である。これにより、ｎチャネル型
の薄膜トランジスタのソース領域Ｓ及びドレイン領域Ｄ
を形成する。なお、ソース領域Ｓとチャネル領域ｃｈと
の間、及びドレイン領域Ｄとチャネル領域ｃｈとの問に
はＬＤＤ領域が残される。以上によりｎチャネル型の薄
膜トランジスタが形成される。
注入後、ｎチャネル型の薄膜トランジスタを形成する為
のレジスト８，９を形成し、図１０に示すように質量分
離型または非質量分離型のイオンシャワードーピング装
置でＰ＋イオンを半導体薄膜３に注入する。このときの
ドーズ量は、例えば１×１０１４／ｃｍ２〜１×１０
１５／ｃｍ２程度であり、加速電圧は例えば２０ｋｅＶ
〜２００ｋｅＶ程度である。これにより、ｎチャネル型
の薄膜トランジスタのソース領域Ｓ及びドレイン領域Ｄ
を形成する。なお、ソース領域Ｓとチャネル領域ｃｈと
の間、及びドレイン領域Ｄとチャネル領域ｃｈとの問に
はＬＤＤ領域が残される。以上によりｎチャネル型の薄
膜トランジスタが形成される。
【００５５】次に、図１１に示すように、ｐチャネル型
の薄膜トランジスタを形成する為のレジスト１０を形成
し、図１２に示すように質量分離型または非質量分離型
のイオンシャワードーピング装置でＢ＋イオンを半導体
薄膜３に注入する。このときのドーズ量は、例えば１／
ｃｍ２〜３×１０１５／ｃｍ２程度であり、加速電圧は
例えば加速電圧１０ｋｅＶ〜１００ｋｅＶ程度である。
これにより、ｐチャネル型の薄膜トランジスタのソース
領域Ｓ及びドレイン領域Ｄが形成され、ｐチャネル型の
薄膜トランジスタが形成される。
の薄膜トランジスタを形成する為のレジスト１０を形成
し、図１２に示すように質量分離型または非質量分離型
のイオンシャワードーピング装置でＢ＋イオンを半導体
薄膜３に注入する。このときのドーズ量は、例えば１／
ｃｍ２〜３×１０１５／ｃｍ２程度であり、加速電圧は
例えば加速電圧１０ｋｅＶ〜１００ｋｅＶ程度である。
これにより、ｐチャネル型の薄膜トランジスタのソース
領域Ｓ及びドレイン領域Ｄが形成され、ｐチャネル型の
薄膜トランジスタが形成される。
【００５６】以上により、低閾電圧、及び高キャリア移
動度を備えた高品質なｐｃｈ−ＴＦＴ６及びｎｃｈ−Ｔ
ＦＴ７を製造することができる。
動度を備えた高品質なｐｃｈ−ＴＦＴ６及びｎｃｈ−Ｔ
ＦＴ７を製造することができる。
【００５７】ここで、上記においては、ゲート酸化膜４
とする酸化シリコン薄膜を成膜した後に高圧水蒸気アニ
ール及び第２の熱処理を行う場合について説明したが、
本発明においては、多結晶シリコン薄膜からなる半導体
薄膜３の素子領域上を比較的低温、且つ短時間の高圧水
蒸気アニールで薄く熱酸化した後、その上にＣＶＤ法な
どの手段で酸化シリコン薄膜を成膜しても良い。このよ
うな方法によっても、上記と同様な効果を得ることが可
能であり、ガラス基板の収縮を抑制しながら高品質のゲ
ート酸化膜４を形成し、且つ良好なキャリア移動度を備
えた半導体薄膜３を形成することができる。
とする酸化シリコン薄膜を成膜した後に高圧水蒸気アニ
ール及び第２の熱処理を行う場合について説明したが、
本発明においては、多結晶シリコン薄膜からなる半導体
薄膜３の素子領域上を比較的低温、且つ短時間の高圧水
蒸気アニールで薄く熱酸化した後、その上にＣＶＤ法な
どの手段で酸化シリコン薄膜を成膜しても良い。このよ
うな方法によっても、上記と同様な効果を得ることが可
能であり、ガラス基板の収縮を抑制しながら高品質のゲ
ート酸化膜４を形成し、且つ良好なキャリア移動度を備
えた半導体薄膜３を形成することができる。
【００５８】また、上記においては、多結晶シリコンか
らなる半導体薄膜３をエッチングすることによりパタニ
ングし、素子領域を形成した後に酸化シリコン薄膜を形
成する場合について説明したが、本発明においては、パ
タニング、すなわち素子領域の形成は、必ずしもゲート
酸化膜４の形成前に行う必要はなく、酸化シリコン薄膜
の形成後に行っても良い。すなわち、上記と同様にして
高圧水蒸気アニール及び第２の熱処理を行うことにより
ゲート酸化膜４を形成した後にパタニング、すなわち素
子形成を行っても良い。
らなる半導体薄膜３をエッチングすることによりパタニ
ングし、素子領域を形成した後に酸化シリコン薄膜を形
成する場合について説明したが、本発明においては、パ
タニング、すなわち素子領域の形成は、必ずしもゲート
酸化膜４の形成前に行う必要はなく、酸化シリコン薄膜
の形成後に行っても良い。すなわち、上記と同様にして
高圧水蒸気アニール及び第２の熱処理を行うことにより
ゲート酸化膜４を形成した後にパタニング、すなわち素
子形成を行っても良い。
【００５９】この場合には、高圧水蒸気アニール及び第
２の熱処理を行う際に、半導体薄膜３はまだパタニング
されていないため、パタニング、すなわち素子領域の形
成をゲート酸化膜４の形成前に行う場合よりも高い温度
で酸化シリコン薄膜を形成することが可能である。この
場合、ガラス基板自体の収縮は発生するがパタニング、
すなわち素子領域の形成が後工程となるため、微細パタ
ンのアライメント、すなわち位置合わせができなくなる
という不具合が発生することはなく、パタニング工程に
悪影響を与えることがない。
２の熱処理を行う際に、半導体薄膜３はまだパタニング
されていないため、パタニング、すなわち素子領域の形
成をゲート酸化膜４の形成前に行う場合よりも高い温度
で酸化シリコン薄膜を形成することが可能である。この
場合、ガラス基板自体の収縮は発生するがパタニング、
すなわち素子領域の形成が後工程となるため、微細パタ
ンのアライメント、すなわち位置合わせができなくなる
という不具合が発生することはなく、パタニング工程に
悪影響を与えることがない。
【００６０】そしてこの場合においても、ゲート酸化膜
４とする酸化シリコン薄膜を成膜した後に高圧水蒸気ア
ニール及び第２の熱処理を行っても良く、また、多結晶
シリコン薄膜からなる半導体薄膜３の素子領域上を比較
的低温、且つ短時間の高圧水蒸気アニールで薄く熱酸化
した後、その上にＣＶＤ法などの手段で酸化シリコン薄
膜を成膜しても良い。
４とする酸化シリコン薄膜を成膜した後に高圧水蒸気ア
ニール及び第２の熱処理を行っても良く、また、多結晶
シリコン薄膜からなる半導体薄膜３の素子領域上を比較
的低温、且つ短時間の高圧水蒸気アニールで薄く熱酸化
した後、その上にＣＶＤ法などの手段で酸化シリコン薄
膜を成膜しても良い。
【００６１】また、上記においては、トップゲート構造
の薄膜トランジスタを例に説明したが、本発明はこれに
限定されるものではなく、例えばボトムゲート構造の薄
膜トランジスタに適用することも可能である。
の薄膜トランジスタを例に説明したが、本発明はこれに
限定されるものではなく、例えばボトムゲート構造の薄
膜トランジスタに適用することも可能である。
【００６２】次に、図面を参照しながら本発明の具体的
な実施の形態について説明する。図１３は、本発明に係
る薄膜トランジスタの第１の実施の形態であり、本発明
を適用して形成した薄膜トランジスタ基板の構成例を示
す断面図である。
な実施の形態について説明する。図１３は、本発明に係
る薄膜トランジスタの第１の実施の形態であり、本発明
を適用して形成した薄膜トランジスタ基板の構成例を示
す断面図である。
【００６３】第１の実施の形態では、トップゲート構造
の薄膜トランジスタを低融点ガラスからなる絶縁基板１
１上に形成している。本実施の形態はアクティブマトリ
クス型表示装置の駆動基板に用いられるものであり、絶
縁基板１１上には画素スイッチング用の薄膜トランジス
タ（以下、画素トランジスタと呼ぶ。）と、周辺回路を
構成する薄膜トランジスタ（以下、駆動回路用トランジ
スタと呼ぶ。）とを形成している。画素トランジスタは
ダブルゲート構造のｎチャネル型薄膜トランジスタ（ｎ
ｃｈ−ＴＦＴ）１８であり、駆動回路用トランジスタは
ＣＭＯＳとし、ｐチャネル型薄膜トランジスタ（ｐｃｈ
−ＴＦＴ）１６及びｎチャネル型トランジスタ（ｎｃｈ
−ＴＦＴ）１７を含んでいる。
の薄膜トランジスタを低融点ガラスからなる絶縁基板１
１上に形成している。本実施の形態はアクティブマトリ
クス型表示装置の駆動基板に用いられるものであり、絶
縁基板１１上には画素スイッチング用の薄膜トランジス
タ（以下、画素トランジスタと呼ぶ。）と、周辺回路を
構成する薄膜トランジスタ（以下、駆動回路用トランジ
スタと呼ぶ。）とを形成している。画素トランジスタは
ダブルゲート構造のｎチャネル型薄膜トランジスタ（ｎ
ｃｈ−ＴＦＴ）１８であり、駆動回路用トランジスタは
ＣＭＯＳとし、ｐチャネル型薄膜トランジスタ（ｐｃｈ
−ＴＦＴ）１６及びｎチャネル型トランジスタ（ｎｃｈ
−ＴＦＴ）１７を含んでいる。
【００６４】また、この薄膜トランジスタ基板において
は、低融点ガラスからなる縁基板１１上に窒化シリコン
からなるバッファ層１２ａ及び酸化シリコンからなるバ
ッファ層１２ｂが積層され、当該バッファ層１２ｂ上に
ｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−
ＴＦＴ１８が形成されている。また、それぞれのトラン
ジスタは、多結晶シリコンからなる半導体薄膜１３を覆
うように酸化シリコンからなるゲート酸化膜１４が形成
され、当該ゲート酸化膜１４上にゲート電極１５が形成
されている。
は、低融点ガラスからなる縁基板１１上に窒化シリコン
からなるバッファ層１２ａ及び酸化シリコンからなるバ
ッファ層１２ｂが積層され、当該バッファ層１２ｂ上に
ｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−
ＴＦＴ１８が形成されている。また、それぞれのトラン
ジスタは、多結晶シリコンからなる半導体薄膜１３を覆
うように酸化シリコンからなるゲート酸化膜１４が形成
され、当該ゲート酸化膜１４上にゲート電極１５が形成
されている。
【００６５】このｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ
１７及びｎｃｈ−ＴＦＴ１８では、酸化シリコンからな
るゲート酸化膜１４が緻密化されて形成されている。こ
れにより、このｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１
７及びｎｃｈ−ＴＦＴ１８では、ゲート酸化膜１４の膜
中固定電荷及び欠陥準位が低減し、また、半導体薄膜／
ゲート酸化膜界面の欠陥準位が低減し、その結果、閾電
圧のばらつきの低減、ホットキャリア耐圧の向上等が実
現されており、低融点ガラスからなる絶縁基板１１上に
高品質なゲート酸化膜１４が形成されている。
１７及びｎｃｈ−ＴＦＴ１８では、酸化シリコンからな
るゲート酸化膜１４が緻密化されて形成されている。こ
れにより、このｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１
７及びｎｃｈ−ＴＦＴ１８では、ゲート酸化膜１４の膜
中固定電荷及び欠陥準位が低減し、また、半導体薄膜／
ゲート酸化膜界面の欠陥準位が低減し、その結果、閾電
圧のばらつきの低減、ホットキャリア耐圧の向上等が実
現されており、低融点ガラスからなる絶縁基板１１上に
高品質なゲート酸化膜１４が形成されている。
【００６６】また、このｐｃｈ−ＴＦＴ１６、ｎｃｈ−
ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８では、半導体薄膜１
３中の水素イオンの存在量が、薄膜トランジスタとして
機能する上で適当な量に調整されている。これにより半
導体薄膜中の多量の水素イオンがキャリアの散乱を引き
起こし、キャリア移動度が低下するということが防止さ
れるため、移動度の向上が実現されている。
ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８では、半導体薄膜１
３中の水素イオンの存在量が、薄膜トランジスタとして
機能する上で適当な量に調整されている。これにより半
導体薄膜中の多量の水素イオンがキャリアの散乱を引き
起こし、キャリア移動度が低下するということが防止さ
れるため、移動度の向上が実現されている。
【００６７】したがって、図１３に示す薄膜トランジス
タ基板においては、低閾電圧、及び高キャリア移動度を
備えた高品質な薄膜トランジスタが実現されている。
タ基板においては、低閾電圧、及び高キャリア移動度を
備えた高品質な薄膜トランジスタが実現されている。
【００６８】以下、この薄膜トランジスタ基板の製造方
法について説明する。まず、図１４に示すように、低融
点ガラスからなる絶縁基板１１上に、窒化シリコンから
なるバッファ層１２ａ及び酸化シリコンからなるバッフ
ァ層１２ｂを順に成膜する。各バッファ層の膜厚は例え
ば１００ｎｍ〜４００ｎｍとする。続いて、バッファ層
１２ｂの上に非晶質シリコンからなる半導体薄膜１３を
成膜する。半導体薄膜３の膜厚は、例えば６０ｎｍ〜１
６０ｎｍとする。以上の成膜は、プラズマＣＶＤ法によ
り連続的に行う。ここで、絶縁基板１１としては、歪点
が６３５℃である旭硝子社製のＡＮ６３５を用いる。ま
た、バッファ層２ｂを構成するＳｉＯ２膜は、無機系の
シランガスであるＳｉＨ４と、Ｏ２ガスとを分解して成
膜する。
法について説明する。まず、図１４に示すように、低融
点ガラスからなる絶縁基板１１上に、窒化シリコンから
なるバッファ層１２ａ及び酸化シリコンからなるバッフ
ァ層１２ｂを順に成膜する。各バッファ層の膜厚は例え
ば１００ｎｍ〜４００ｎｍとする。続いて、バッファ層
１２ｂの上に非晶質シリコンからなる半導体薄膜１３を
成膜する。半導体薄膜３の膜厚は、例えば６０ｎｍ〜１
６０ｎｍとする。以上の成膜は、プラズマＣＶＤ法によ
り連続的に行う。ここで、絶縁基板１１としては、歪点
が６３５℃である旭硝子社製のＡＮ６３５を用いる。ま
た、バッファ層２ｂを構成するＳｉＯ２膜は、無機系の
シランガスであるＳｉＨ４と、Ｏ２ガスとを分解して成
膜する。
【００６９】次に、図１５に示すように、半導体薄膜１
３に波長が略２００ｎｍ〜４００ｎｍのエキシマレーザ
光を照射してエキシマレーザアニール（ＥＬＡ）を行
い、半導体薄膜１３の非晶質シリコンを多結晶シリコン
に転換する。
３に波長が略２００ｎｍ〜４００ｎｍのエキシマレーザ
光を照射してエキシマレーザアニール（ＥＬＡ）を行
い、半導体薄膜１３の非晶質シリコンを多結晶シリコン
に転換する。
【００７０】続いて、図１６に示すように、多結晶シリ
コンからなる半導体薄膜１３をエッチングして島状にパ
タニングする。
コンからなる半導体薄膜１３をエッチングして島状にパ
タニングする。
【００７１】次いで、図１７に示すように、プラズマＣ
ＶＤ法により、酸化シリコン薄膜を例えば２０ｎｍ〜２
００ｎｍの膜厚に成膜する。
ＶＤ法により、酸化シリコン薄膜を例えば２０ｎｍ〜２
００ｎｍの膜厚に成膜する。
【００７２】続いて、多結晶シリコンからなる半導体薄
膜１３とプラズマＣＶＤ法により成膜された酸化シリコ
ン薄膜とに対して高圧水蒸気アニール処理を施し、酸化
シリコン薄膜を緻密化してゲート酸化膜１４とする。こ
こで、高圧水蒸気アニールは、図６に示す高圧水蒸気酸
化処理装置１０１を用いて行うことができる。また、ア
ニール処理条件としては、アニール温度は、２００℃〜
５９０℃の範囲であり、圧力は１Ｍｐａ〜２Ｍｐａ、処
理時間は１時間である。また、アニール処理雰囲気は、
水蒸気と酸素との混合雰囲気とする。
膜１３とプラズマＣＶＤ法により成膜された酸化シリコ
ン薄膜とに対して高圧水蒸気アニール処理を施し、酸化
シリコン薄膜を緻密化してゲート酸化膜１４とする。こ
こで、高圧水蒸気アニールは、図６に示す高圧水蒸気酸
化処理装置１０１を用いて行うことができる。また、ア
ニール処理条件としては、アニール温度は、２００℃〜
５９０℃の範囲であり、圧力は１Ｍｐａ〜２Ｍｐａ、処
理時間は１時間である。また、アニール処理雰囲気は、
水蒸気と酸素との混合雰囲気とする。
【００７３】続いて、高圧水蒸気アニール処理に連続し
て、高圧水蒸気アニール処理を行ったチャンバー内にお
いて、チャンバー内雰囲気を水蒸気と酸素との混合雰囲
気から乾燥酸素のみに変更して熱処理を行い、半導体薄
膜１３及びゲート酸化膜１４をアニールする第２の熱処
理を行う。熱処理条件としては、熱処理温度は、２００
℃〜５９０℃の範囲、圧力は１Ｍｐａ〜２Ｍｐａ、処理
時間は１時間である。
て、高圧水蒸気アニール処理を行ったチャンバー内にお
いて、チャンバー内雰囲気を水蒸気と酸素との混合雰囲
気から乾燥酸素のみに変更して熱処理を行い、半導体薄
膜１３及びゲート酸化膜１４をアニールする第２の熱処
理を行う。熱処理条件としては、熱処理温度は、２００
℃〜５９０℃の範囲、圧力は１Ｍｐａ〜２Ｍｐａ、処理
時間は１時間である。
【００７４】次いで、図１８に示すように薄膜トランジ
スタの閾電圧Ｖthを制御する目的で、Ｂ＋イオンを例え
ば０．１×１０１２／ｃｍ２〜４×１０１２／ｃｍ２の
ドーズ量でイオン注入する。この際の加速電圧は２０ｋ
ｅＶ〜２００ｋｅＶである。
スタの閾電圧Ｖthを制御する目的で、Ｂ＋イオンを例え
ば０．１×１０１２／ｃｍ２〜４×１０１２／ｃｍ２の
ドーズ量でイオン注入する。この際の加速電圧は２０ｋ
ｅＶ〜２００ｋｅＶである。
【００７５】次に、図１９に示すように、ゲート酸化膜
１４の上に、Ａ１を例えば２００ｎｍ〜８００ｎｍの膜
厚で成膜し、パタニングすることによりゲート電極１５
を作製する。そして、図２０に示すようにＰ＋イオンを
質量分離イオン注入法で半導体薄膜１３に注入し、ＬＤ
Ｄ構造を作製する為のＬＤＤイオン注入を絶縁基板１１
の全面に行う。このときのドーズ量は、例えば６×１０
１２／ｃｍ２〜５×１０１３／ｃｍ２であり、加速電圧
は２０ｋｅＶ〜２００ｋｅＶである。ＬＤＤイオン注入
の結果、ゲート電極１１の下方にはチャネル領域ｃｈが
残され、その他の部分はＬＤＤイオン注入の対象となっ
ている。
１４の上に、Ａ１を例えば２００ｎｍ〜８００ｎｍの膜
厚で成膜し、パタニングすることによりゲート電極１５
を作製する。そして、図２０に示すようにＰ＋イオンを
質量分離イオン注入法で半導体薄膜１３に注入し、ＬＤ
Ｄ構造を作製する為のＬＤＤイオン注入を絶縁基板１１
の全面に行う。このときのドーズ量は、例えば６×１０
１２／ｃｍ２〜５×１０１３／ｃｍ２であり、加速電圧
は２０ｋｅＶ〜２００ｋｅＶである。ＬＤＤイオン注入
の結果、ゲート電極１１の下方にはチャネル領域ｃｈが
残され、その他の部分はＬＤＤイオン注入の対象となっ
ている。
【００７６】続いて、図２１に示すように、ＬＤＤイオ
ン注入後、ｎチャネル型の薄膜トランジスタを形成する
為のレジスト１９，２０，２１，２２を形成し、図２２
に示すように質量分離型または非質量分離型のイオンシ
ャワードーピング装置でＰ＋イオンを半導体薄膜１３に
注入する。このときのドーズ量は、例えば１×１０１ ４
／ｃｍ２〜１×１０１５／ｃｍ２であり、加速電圧は２
０ｋｅＶ〜２００ｋｅＶである。これにより、ｎチャネ
ル型の薄膜トランジスタのソース領域Ｓ及びドレイン領
域Ｄを形成する。なお、ソース領域Ｓとチャネル領域ｃ
ｈとの間、及びドレイン領域Ｄとチャネル領域ｃｈとの
問にはＬＤＤ領域が残される。以上によりｎチャネル型
の薄膜トランジスタが形成される。
ン注入後、ｎチャネル型の薄膜トランジスタを形成する
為のレジスト１９，２０，２１，２２を形成し、図２２
に示すように質量分離型または非質量分離型のイオンシ
ャワードーピング装置でＰ＋イオンを半導体薄膜１３に
注入する。このときのドーズ量は、例えば１×１０１ ４
／ｃｍ２〜１×１０１５／ｃｍ２であり、加速電圧は２
０ｋｅＶ〜２００ｋｅＶである。これにより、ｎチャネ
ル型の薄膜トランジスタのソース領域Ｓ及びドレイン領
域Ｄを形成する。なお、ソース領域Ｓとチャネル領域ｃ
ｈとの間、及びドレイン領域Ｄとチャネル領域ｃｈとの
問にはＬＤＤ領域が残される。以上によりｎチャネル型
の薄膜トランジスタが形成される。
【００７７】次に、図２３に示すように、ＣＭＯＳ回路
を形成する為のｐチャネル型の薄膜トランジスタ用レジ
スト２３を形成し、図２４に示すように非質量分離型の
イオンシャワードーピング装置でＢ＋イオンを半導体薄
膜１３に注入する。このときのドーズ量は、例えば１／
ｃｍ２〜３×１０１５／ｃｍ２であり、加速電圧は１０
ｋｅＶ〜１００ｋｅＶである。これにより、ｐチャネル
型の薄膜トランジスタのソース領域Ｓ及びドレイン領域
Ｄが形成され、ｐチャネル型の薄膜トランジスタが形成
される。なお、レジスト２３でカバーされた部分には、
先の工程で駆動回路用トランジスタ（ｎｃｈ−ＴＦＴ）
１７と、画素トランジスタであるダブルゲート構造のｎ
ｃｈ−ＴＦＴ１８が形成されている。
を形成する為のｐチャネル型の薄膜トランジスタ用レジ
スト２３を形成し、図２４に示すように非質量分離型の
イオンシャワードーピング装置でＢ＋イオンを半導体薄
膜１３に注入する。このときのドーズ量は、例えば１／
ｃｍ２〜３×１０１５／ｃｍ２であり、加速電圧は１０
ｋｅＶ〜１００ｋｅＶである。これにより、ｐチャネル
型の薄膜トランジスタのソース領域Ｓ及びドレイン領域
Ｄが形成され、ｐチャネル型の薄膜トランジスタが形成
される。なお、レジスト２３でカバーされた部分には、
先の工程で駆動回路用トランジスタ（ｎｃｈ−ＴＦＴ）
１７と、画素トランジスタであるダブルゲート構造のｎ
ｃｈ−ＴＦＴ１８が形成されている。
【００７８】次に、レジスト２３を剥離し、図２５に示
すように、ＳｉＯ２を略６００ｎｍの厚みで成膜し、層
間絶縁膜２４とする。ここで、半導体薄膜１３に注入し
たドーパントの活性化処理を行う。活性化処理は、レー
ザアニール、ランプアニール、炉アニールの何れを用い
ても良い。活性化アニール処理後、図２６に示すように
プラズマＣＶＤ法によりＳｉＮｘを例えば２００ｎｍ〜
４００ｎｍの厚みで成膜し、パッシベーション膜２５と
する。そして、窒素雰囲気中において３５０℃〜４００
℃の温度で水素化アニールを１時間行う。
すように、ＳｉＯ２を略６００ｎｍの厚みで成膜し、層
間絶縁膜２４とする。ここで、半導体薄膜１３に注入し
たドーパントの活性化処理を行う。活性化処理は、レー
ザアニール、ランプアニール、炉アニールの何れを用い
ても良い。活性化アニール処理後、図２６に示すように
プラズマＣＶＤ法によりＳｉＮｘを例えば２００ｎｍ〜
４００ｎｍの厚みで成膜し、パッシベーション膜２５と
する。そして、窒素雰囲気中において３５０℃〜４００
℃の温度で水素化アニールを１時間行う。
【００７９】最後に、層間絶縁膜２４及びパッシベーシ
ョン膜２５にコンタクトホールを開口し、Ａ１−Ｓｉな
どの金属をスパッタした後パタニングして配線電極２６
に加工する。次いで、アクリル系の有機樹脂を略１μｍ
塗布して平坦化膜２７とする。そして、平坦化膜２７に
画素電極とのコンタクトを取るコンタクトホールを開口
した後、ＩＴＯ，ＩＸＯなどの透明導電膜をスパッタで
成膜し、パタニングして画素電極２８に加工する。この
透明導電膜を窒素雰囲気中において略２２０℃の温度で
３０分間アニールして、図１３に示すようなアクティブ
マトリクス型の表示装置用基板が完成する。
ョン膜２５にコンタクトホールを開口し、Ａ１−Ｓｉな
どの金属をスパッタした後パタニングして配線電極２６
に加工する。次いで、アクリル系の有機樹脂を略１μｍ
塗布して平坦化膜２７とする。そして、平坦化膜２７に
画素電極とのコンタクトを取るコンタクトホールを開口
した後、ＩＴＯ，ＩＸＯなどの透明導電膜をスパッタで
成膜し、パタニングして画素電極２８に加工する。この
透明導電膜を窒素雰囲気中において略２２０℃の温度で
３０分間アニールして、図１３に示すようなアクティブ
マトリクス型の表示装置用基板が完成する。
【００８０】次に、本発明に係る薄膜トランジスタの第
２の実施の形態について説明する。第２の実施の形態で
は、第１の実施の形態において図１３に示したアクティ
ブマトリクス型の表示装置用基板の他の製造方法につい
て説明する。なお、第１の実施の形態に対応する部分に
は同じ符号を付することで理解を容易にしている。
２の実施の形態について説明する。第２の実施の形態で
は、第１の実施の形態において図１３に示したアクティ
ブマトリクス型の表示装置用基板の他の製造方法につい
て説明する。なお、第１の実施の形態に対応する部分に
は同じ符号を付することで理解を容易にしている。
【００８１】まず図２７に示すように、低融点ガラスか
らなる絶縁基板１１上に、窒化シリコンからなるバッフ
ァ層１２ａ及び酸化シリコンからなるバッファ層１２ｂ
を順に成膜する。各バッファ層の膜厚は例えば１００ｎ
ｍ〜４００ｎｍとする。続いて、バッファ層１２ｂの上
に非晶質シリコンからなる半導体薄膜１３を成膜する。
半導体薄膜３の膜厚は、例えば６０ｎｍ〜１６０ｎｍと
する。以上の成膜は、ＬＰＣＶＤ法により連続的に行
う。ここで、絶縁基板１１としては、歪点が６７０℃で
ある旭硝子社製のＡＮｌ００を用いる。また、バッファ
層２ｂを構成するＳｉＯ２膜は、無機系のシランガスで
あるＳｉ２Ｈ６と、Ｎ２Ｏガス等とを分解して成膜す
る。
らなる絶縁基板１１上に、窒化シリコンからなるバッフ
ァ層１２ａ及び酸化シリコンからなるバッファ層１２ｂ
を順に成膜する。各バッファ層の膜厚は例えば１００ｎ
ｍ〜４００ｎｍとする。続いて、バッファ層１２ｂの上
に非晶質シリコンからなる半導体薄膜１３を成膜する。
半導体薄膜３の膜厚は、例えば６０ｎｍ〜１６０ｎｍと
する。以上の成膜は、ＬＰＣＶＤ法により連続的に行
う。ここで、絶縁基板１１としては、歪点が６７０℃で
ある旭硝子社製のＡＮｌ００を用いる。また、バッファ
層２ｂを構成するＳｉＯ２膜は、無機系のシランガスで
あるＳｉ２Ｈ６と、Ｎ２Ｏガス等とを分解して成膜す
る。
【００８２】次に、図２８に示すように、半導体薄膜１
３に波長が略２００ｎｍ〜４００ｎｍのエキシマレーザ
光を照射してエキシマレーザアニール（ＥＬＡ）を行
い、半導体薄膜１３の非晶質シリコンを多結晶シリコン
に転換する。
３に波長が略２００ｎｍ〜４００ｎｍのエキシマレーザ
光を照射してエキシマレーザアニール（ＥＬＡ）を行
い、半導体薄膜１３の非晶質シリコンを多結晶シリコン
に転換する。
【００８３】続いて、図２９に示すように、多結晶シリ
コンからなる半導体薄膜１３をエッチングして島状にパ
タニングする。ここで、多結晶シリコンからなる半導体
薄膜１３の表面を高圧の水蒸気でアニールし、すなわち
高圧水蒸気アニール処理を施し、酸化シリコン薄膜であ
る熱酸化膜１３ａを形成する。ここで、高圧水蒸気アニ
ールは、図６に示す高圧水蒸気酸化処理装置１０１を用
いて行うことができる。また、このときのアニール条件
は、アニール温度が４００℃〜５５０℃、圧力は２Ｍｐ
ａ、アニール時間は１時間である。また、アニール処理
雰囲気は、水蒸気と酸素との混合雰囲気とする。この熱
酸化工程で、多結晶シリコンからなる半導体薄膜１３の
表面に熱酸化膜１３ａが略３ｎｍ〜１０ｎｍの厚みで形
成される。
コンからなる半導体薄膜１３をエッチングして島状にパ
タニングする。ここで、多結晶シリコンからなる半導体
薄膜１３の表面を高圧の水蒸気でアニールし、すなわち
高圧水蒸気アニール処理を施し、酸化シリコン薄膜であ
る熱酸化膜１３ａを形成する。ここで、高圧水蒸気アニ
ールは、図６に示す高圧水蒸気酸化処理装置１０１を用
いて行うことができる。また、このときのアニール条件
は、アニール温度が４００℃〜５５０℃、圧力は２Ｍｐ
ａ、アニール時間は１時間である。また、アニール処理
雰囲気は、水蒸気と酸素との混合雰囲気とする。この熱
酸化工程で、多結晶シリコンからなる半導体薄膜１３の
表面に熱酸化膜１３ａが略３ｎｍ〜１０ｎｍの厚みで形
成される。
【００８４】続いて、熱酸化工程である高圧水蒸気アニ
ール処理に連続して、高圧水蒸気アニール処理を行った
チャンバー内において、チャンバー内雰囲気を水蒸気と
酸素との混合雰囲気から乾燥窒素のみに変更して熱処理
を行い、半導体薄膜１３及び熱酸化膜１３ａをアニール
する第２の熱処理を行う。熱処理条件としては、熱処理
温度は、２００℃〜５９０℃の範囲、圧力は１Ｍｐａ〜
２Ｍｐａ、処理時間は１時間である。
ール処理に連続して、高圧水蒸気アニール処理を行った
チャンバー内において、チャンバー内雰囲気を水蒸気と
酸素との混合雰囲気から乾燥窒素のみに変更して熱処理
を行い、半導体薄膜１３及び熱酸化膜１３ａをアニール
する第２の熱処理を行う。熱処理条件としては、熱処理
温度は、２００℃〜５９０℃の範囲、圧力は１Ｍｐａ〜
２Ｍｐａ、処理時間は１時間である。
【００８５】続いて、熱酸化膜１３ａの上に減圧ＣＶＤ
法により酸化シリコン薄膜を例えば２０ｎｍ〜２００ｎ
ｍの膜厚で成膜する。これにより、図３０に示すように
ゲート酸化膜１４が形成される。ここで、ゲート酸化膜
１４と半導体薄膜１３である多結晶シリコンの界面には
主として熱酸化膜１３ａが介在し、当該熱酸化膜１３ａ
は上記の高圧水蒸気アニールにより緻密化されているた
め、ゲート酸化膜１４と半導体薄膜１３との界面は欠陥
準位が低減され良好な状態とされている。そして、熱酸
化膜１３ａの上に、ゲート酸化膜１４としての耐圧を確
保する為に、ＣＶＤ法により酸化シリコン薄膜がスルー
プット良く成膜して必要な膜厚を得ている。このよう
に、高圧水蒸気アニールとＣＶＤとを組み合わせること
により、高いスループットで高品質のゲート酸化膜を得
ることができる。この後は、第１の実施の形態と同様の
プロセスにより、図１３に示すようなアクティブマトリ
クス型の表示装置用基板を作製することができる。
法により酸化シリコン薄膜を例えば２０ｎｍ〜２００ｎ
ｍの膜厚で成膜する。これにより、図３０に示すように
ゲート酸化膜１４が形成される。ここで、ゲート酸化膜
１４と半導体薄膜１３である多結晶シリコンの界面には
主として熱酸化膜１３ａが介在し、当該熱酸化膜１３ａ
は上記の高圧水蒸気アニールにより緻密化されているた
め、ゲート酸化膜１４と半導体薄膜１３との界面は欠陥
準位が低減され良好な状態とされている。そして、熱酸
化膜１３ａの上に、ゲート酸化膜１４としての耐圧を確
保する為に、ＣＶＤ法により酸化シリコン薄膜がスルー
プット良く成膜して必要な膜厚を得ている。このよう
に、高圧水蒸気アニールとＣＶＤとを組み合わせること
により、高いスループットで高品質のゲート酸化膜を得
ることができる。この後は、第１の実施の形態と同様の
プロセスにより、図１３に示すようなアクティブマトリ
クス型の表示装置用基板を作製することができる。
【００８６】そして、このようなプロセスにより作製し
た場合も、酸化シリコンからなるゲート酸化膜１４の膜
中固定電荷及び欠陥準位が低減し、また、半導体薄膜／
ゲート酸化膜界面の欠陥準位が低減し、その結果、閾電
圧のばらつきの低減、ホットキャリア耐圧の向上等が実
現されており、低融点ガラスからなる絶縁基板１１上に
高品質なゲート酸化膜１４が形成されている。
た場合も、酸化シリコンからなるゲート酸化膜１４の膜
中固定電荷及び欠陥準位が低減し、また、半導体薄膜／
ゲート酸化膜界面の欠陥準位が低減し、その結果、閾電
圧のばらつきの低減、ホットキャリア耐圧の向上等が実
現されており、低融点ガラスからなる絶縁基板１１上に
高品質なゲート酸化膜１４が形成されている。
【００８７】また、このようなプロセスにより作製した
場合も、ｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及び
ｎｃｈ−ＴＦＴ１８では、半導体薄膜１３中の水素イオ
ンの存在量が、薄膜トランジスタとして機能する上で適
当な量に調整されている。これにより半導体薄膜中の多
量の水素イオンがキャリアの散乱を引き起こし、キャリ
ア移動度が低下するということが防止されるため、移動
度の向上が実現されている。
場合も、ｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦＴ１７及び
ｎｃｈ−ＴＦＴ１８では、半導体薄膜１３中の水素イオ
ンの存在量が、薄膜トランジスタとして機能する上で適
当な量に調整されている。これにより半導体薄膜中の多
量の水素イオンがキャリアの散乱を引き起こし、キャリ
ア移動度が低下するということが防止されるため、移動
度の向上が実現されている。
【００８８】次に、本発明に係る薄膜トランジスタの第
３の実施の形態について説明する。第３の実施の形態で
は、ゲート酸化膜を形成した後にパタニング、すなわち
素子形成を行い、図３１に示すアクティブマトリクス型
の表示装置用基板を製造する方法について説明する。な
お、図３１に示す表示装置用基板が第１の実施の形態の
図１３と異なる点は、各薄膜トランジスタの外縁部にゲ
ート酸化膜が形成されていないことのみであり、第１の
実施の形態に対応する部分には同じ符号を付することで
理解を容易にしている。
３の実施の形態について説明する。第３の実施の形態で
は、ゲート酸化膜を形成した後にパタニング、すなわち
素子形成を行い、図３１に示すアクティブマトリクス型
の表示装置用基板を製造する方法について説明する。な
お、図３１に示す表示装置用基板が第１の実施の形態の
図１３と異なる点は、各薄膜トランジスタの外縁部にゲ
ート酸化膜が形成されていないことのみであり、第１の
実施の形態に対応する部分には同じ符号を付することで
理解を容易にしている。
【００８９】まず図３２に示すように、低融点ガラスか
らなる絶縁基板１１上に、窒化シリコンからなるバッフ
ァ層１２ａ及び酸化シリコンからなるバッファ層１２ｂ
を順に成膜する。各バッファ層の膜厚は例えば１００ｎ
ｍ〜４００ｎｍとする。続いて、バッファ層１２ｂの上
に非晶質シリコンからなる半導体薄膜１３を成膜する。
半導体薄膜３の膜厚は、例えば６０ｎｍ〜１６０ｎｍと
する。以上の成膜は、プラズマＣＶＤ法により連続的に
行う。ここで、絶縁基板１１としては、歪点が６３５℃
である旭硝子社製のＡＮ６３５を用いる。また、バッフ
ァ層２ｂを構成するＳｉＯ２膜は、無機系のシランガス
であるＳｉＨ４と、Ｏ２ガスとを分解して成膜する。
らなる絶縁基板１１上に、窒化シリコンからなるバッフ
ァ層１２ａ及び酸化シリコンからなるバッファ層１２ｂ
を順に成膜する。各バッファ層の膜厚は例えば１００ｎ
ｍ〜４００ｎｍとする。続いて、バッファ層１２ｂの上
に非晶質シリコンからなる半導体薄膜１３を成膜する。
半導体薄膜３の膜厚は、例えば６０ｎｍ〜１６０ｎｍと
する。以上の成膜は、プラズマＣＶＤ法により連続的に
行う。ここで、絶縁基板１１としては、歪点が６３５℃
である旭硝子社製のＡＮ６３５を用いる。また、バッフ
ァ層２ｂを構成するＳｉＯ２膜は、無機系のシランガス
であるＳｉＨ４と、Ｏ２ガスとを分解して成膜する。
【００９０】次に、図３３に示すように半導体薄膜１３
に波長が略２００ｎｍ〜４００ｎｍのエキシマレーザ光
を照射してエキシマレーザアニール（ＥＬＡ）を行い、
半導体薄膜１３の非晶質シリコンを多結晶シリコンに転
換する。
に波長が略２００ｎｍ〜４００ｎｍのエキシマレーザ光
を照射してエキシマレーザアニール（ＥＬＡ）を行い、
半導体薄膜１３の非晶質シリコンを多結晶シリコンに転
換する。
【００９１】次いで、図３４に示すように、プラズマＣ
ＶＤ法により、酸化シリコン薄膜を例えば２０ｎｍ〜２
００ｎｍの膜厚に成膜する。
ＶＤ法により、酸化シリコン薄膜を例えば２０ｎｍ〜２
００ｎｍの膜厚に成膜する。
【００９２】続いて、多結晶シリコンからなる半導体薄
膜１３とプラズマＣＶＤ法により成膜された酸化シリコ
ン薄膜とに対して高圧水蒸気アニール処理を施し、酸化
シリコン薄膜を緻密化してゲート酸化膜１４とする。こ
こで、高圧水蒸気アニールは、図６に示す高圧水蒸気酸
化処理装置１０１を用いて行うことができる。また、ア
ニール処理条件としては、アニール温度は６００℃であ
り、圧力は２Ｍｐａ、処理時間は２時間である。また、
アニール処理雰囲気は、水蒸気と酸素との混合雰囲気と
する。
膜１３とプラズマＣＶＤ法により成膜された酸化シリコ
ン薄膜とに対して高圧水蒸気アニール処理を施し、酸化
シリコン薄膜を緻密化してゲート酸化膜１４とする。こ
こで、高圧水蒸気アニールは、図６に示す高圧水蒸気酸
化処理装置１０１を用いて行うことができる。また、ア
ニール処理条件としては、アニール温度は６００℃であ
り、圧力は２Ｍｐａ、処理時間は２時間である。また、
アニール処理雰囲気は、水蒸気と酸素との混合雰囲気と
する。
【００９３】続いて、高圧水蒸気アニール処理に連続し
て、高圧水蒸気アニール処理を行ったチャンバー内にお
いて、チャンバー内雰囲気を水蒸気と酸素との混合雰囲
気から乾燥酸素のみに変更して熱処理を行い、半導体薄
膜１３及びゲート酸化膜１４をアニールする第２の熱処
理を行う。熱処理条件としては、熱処理温度は、２００
℃〜７００℃の範囲、圧力は１Ｍｐａ〜２Ｍｐａ、処理
時間は１時間である。
て、高圧水蒸気アニール処理を行ったチャンバー内にお
いて、チャンバー内雰囲気を水蒸気と酸素との混合雰囲
気から乾燥酸素のみに変更して熱処理を行い、半導体薄
膜１３及びゲート酸化膜１４をアニールする第２の熱処
理を行う。熱処理条件としては、熱処理温度は、２００
℃〜７００℃の範囲、圧力は１Ｍｐａ〜２Ｍｐａ、処理
時間は１時間である。
【００９４】この段階では、半導体薄膜１３は未だパタ
ニングされていないため、第１の実施の形態及び第２の
実施の形態よりも高温で高圧水蒸気アニールを施して
も、絶縁基板１１自体は収縮するが、パタニング工程が
その後になるためパタンのアライメント、すなわち位置
合わせができなくなるという問題が生じることはない。
ニングされていないため、第１の実施の形態及び第２の
実施の形態よりも高温で高圧水蒸気アニールを施して
も、絶縁基板１１自体は収縮するが、パタニング工程が
その後になるためパタンのアライメント、すなわち位置
合わせができなくなるという問題が生じることはない。
【００９５】次いで、図３５に示すように薄膜トランジ
スタの閾電圧Ｖthを制御する目的で、Ｂ＋イオンを例え
ば０．１×１０１２／ｃｍ２〜４×１０１２／ｃｍ２の
ドーズ量でイオン注入する。この際の加速電圧は例えば
１０ｋｅＶ〜１００ｋｅＶである。
スタの閾電圧Ｖthを制御する目的で、Ｂ＋イオンを例え
ば０．１×１０１２／ｃｍ２〜４×１０１２／ｃｍ２の
ドーズ量でイオン注入する。この際の加速電圧は例えば
１０ｋｅＶ〜１００ｋｅＶである。
【００９６】次に、図３６に示すように、ゲート酸化膜
１４の上に、Ａ１を例えば２００ｎｍ〜８００ｎｍの膜
厚で成膜し、パタニングすることによりゲート電極１５
を作製する。そして、図３７に示すようにＰ＋イオンを
質量分離イオン注入法で半導体薄膜１３に注入し、ＬＤ
Ｄ構造を作製する為のＬＤＤイオン注入を絶縁基板１１
の全面に行う。このときのドーズ量は、例えば６×１０
１２／ｃｍ２〜５×１０１３／ｃｍ２であり、加速電圧
は２０ｋｅＶ〜２００ｋｅＶである。ＬＤＤイオン注入
の結果、ゲート電極１１の下方にはチャネル領域ｃｈが
残され、その他の部分はＬＤＤイオン注入の対象となっ
ている。
１４の上に、Ａ１を例えば２００ｎｍ〜８００ｎｍの膜
厚で成膜し、パタニングすることによりゲート電極１５
を作製する。そして、図３７に示すようにＰ＋イオンを
質量分離イオン注入法で半導体薄膜１３に注入し、ＬＤ
Ｄ構造を作製する為のＬＤＤイオン注入を絶縁基板１１
の全面に行う。このときのドーズ量は、例えば６×１０
１２／ｃｍ２〜５×１０１３／ｃｍ２であり、加速電圧
は２０ｋｅＶ〜２００ｋｅＶである。ＬＤＤイオン注入
の結果、ゲート電極１１の下方にはチャネル領域ｃｈが
残され、その他の部分はＬＤＤイオン注入の対象となっ
ている。
【００９７】続いて、図３８に示すように、ＬＤＤイオ
ン注入後、ｎチャネル型の薄膜トランジスタを形成する
為のレジスト１９，２０，２１，２２を形成し、図３９
に示すように非質量分離型のイオンシャワードーピング
装置でＰ＋イオンを半導体薄膜１３に注入する。このと
きのドーズ量は、例えば１×１０１４／ｃｍ２〜１×１
０１５／ｃｍ２であり、加速電圧は２０ｋｅＶ〜２００
ｋｅＶである。これにより、ｎチャネル型の薄膜トラン
ジスタのソース領域Ｓ及びドレイン領域Ｄを形成する。
なお、ソース領域Ｓとチャネル領域ｃｈとの間、及びド
レイン領域Ｄ（ｎ＋領域）とチャネル領域ｃｈとの問に
はＬＤＤ領域が残される。
ン注入後、ｎチャネル型の薄膜トランジスタを形成する
為のレジスト１９，２０，２１，２２を形成し、図３９
に示すように非質量分離型のイオンシャワードーピング
装置でＰ＋イオンを半導体薄膜１３に注入する。このと
きのドーズ量は、例えば１×１０１４／ｃｍ２〜１×１
０１５／ｃｍ２であり、加速電圧は２０ｋｅＶ〜２００
ｋｅＶである。これにより、ｎチャネル型の薄膜トラン
ジスタのソース領域Ｓ及びドレイン領域Ｄを形成する。
なお、ソース領域Ｓとチャネル領域ｃｈとの間、及びド
レイン領域Ｄ（ｎ＋領域）とチャネル領域ｃｈとの問に
はＬＤＤ領域が残される。
【００９８】次に、図４０に示すように、ＣＭＯＳ回路
を形成する為にｐチャネル型の薄膜トランジスタ用のレ
ジスト２３を形成し、図４１に示すように非質量分離型
のイオンシャワードーピング装置でＢ＋イオンを半導体
薄膜１３に注入する。このときのドーズ量は、例えば１
／ｃｍ２〜３×１０１５／ｃｍ２であり、加速電圧は加
速電圧１０ｋｅＶ〜１００ｋｅＶである。これにより、
ｐチャネル型の薄膜トランジスタのソース領域Ｓ（ｐ＋
領域）及びドレイン領域Ｄが形成される。
を形成する為にｐチャネル型の薄膜トランジスタ用のレ
ジスト２３を形成し、図４１に示すように非質量分離型
のイオンシャワードーピング装置でＢ＋イオンを半導体
薄膜１３に注入する。このときのドーズ量は、例えば１
／ｃｍ２〜３×１０１５／ｃｍ２であり、加速電圧は加
速電圧１０ｋｅＶ〜１００ｋｅＶである。これにより、
ｐチャネル型の薄膜トランジスタのソース領域Ｓ（ｐ＋
領域）及びドレイン領域Ｄが形成される。
【００９９】ここで、レジスト２３を剥離し、半導体薄
膜１３及びゲート酸化膜１４を同一のパタンでパタニン
グして、図４２に示すように駆動回路用トランジスタで
あるｎチャネル型の薄膜トランジスタ（ｎｃｈ−ＴＦ
Ｔ）１６、ｐチャネル型の薄膜トランジスタ（ｐｃｈ−
ＴＦＴ）１７、及び画素トランジスタであるダブルゲー
ト構造のｎチャネル型の薄膜トランジスタ（ｎｃｈ−Ｔ
ＦＴ）１８を形成する。
膜１３及びゲート酸化膜１４を同一のパタンでパタニン
グして、図４２に示すように駆動回路用トランジスタで
あるｎチャネル型の薄膜トランジスタ（ｎｃｈ−ＴＦ
Ｔ）１６、ｐチャネル型の薄膜トランジスタ（ｐｃｈ−
ＴＦＴ）１７、及び画素トランジスタであるダブルゲー
ト構造のｎチャネル型の薄膜トランジスタ（ｎｃｈ−Ｔ
ＦＴ）１８を形成する。
【０１００】次に、図４３に示すように、ＳｉＯ２を略
６００ｎｍの厚みで成膜し、層間絶縁膜２４とする。こ
こで、半導体薄膜１３に注入したドーパントの活性化処
理を行う。活性化処理は、レーザアニール、ランプアニ
ール、炉アニールの何れを用いても良い。活性化アニー
ル処理後、図４４に示すようにプラズマＣＶＤ法により
ＳｉＮｘを例えば２００ｎｍ〜４００ｎｍの厚みで成膜
し、パッシベーション膜２５とする。そして、窒素雰囲
気中において３５０℃〜４００℃の温度で水素化アニー
ルを１時間行う。
６００ｎｍの厚みで成膜し、層間絶縁膜２４とする。こ
こで、半導体薄膜１３に注入したドーパントの活性化処
理を行う。活性化処理は、レーザアニール、ランプアニ
ール、炉アニールの何れを用いても良い。活性化アニー
ル処理後、図４４に示すようにプラズマＣＶＤ法により
ＳｉＮｘを例えば２００ｎｍ〜４００ｎｍの厚みで成膜
し、パッシベーション膜２５とする。そして、窒素雰囲
気中において３５０℃〜４００℃の温度で水素化アニー
ルを１時間行う。
【０１０１】最後に、層間絶縁膜２４及びパッシベーシ
ョン膜２５にコンタクトホールを開口し、Ａ１−Ｓｉな
どの金属をスパッタした後パタニングして配線電極２６
に加工する。次いで、アクリル系の有機樹脂を略１μｍ
塗布して平坦化膜２７とする。そして、平坦化膜２７に
画素電極とのコンタクトを取るコンタクトホールを開口
した後、ＩＴＯ，ＩＸＯなどの透明導電膜をスパッタで
成膜し、パタニングして画素電極２８に加工する。この
透明導電膜を窒素雰囲気中において略２２０℃の温度で
３０分間アニールして、図３１に示すようなアクティブ
マトリクス型の表示装置用基板が完成する。
ョン膜２５にコンタクトホールを開口し、Ａ１−Ｓｉな
どの金属をスパッタした後パタニングして配線電極２６
に加工する。次いで、アクリル系の有機樹脂を略１μｍ
塗布して平坦化膜２７とする。そして、平坦化膜２７に
画素電極とのコンタクトを取るコンタクトホールを開口
した後、ＩＴＯ，ＩＸＯなどの透明導電膜をスパッタで
成膜し、パタニングして画素電極２８に加工する。この
透明導電膜を窒素雰囲気中において略２２０℃の温度で
３０分間アニールして、図３１に示すようなアクティブ
マトリクス型の表示装置用基板が完成する。
【０１０２】以上のようなプロセスにより作製された図
３１に示すアクティブマトリクス型の表示装置用基板に
おいては、酸化シリコンからなるゲート酸化膜１４が緻
密化されて形成されている。これにより、ｐｃｈ−ＴＦ
Ｔ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８で
は、ゲート酸化膜１４の膜中固定電荷及び欠陥準位が低
減し、また、半導体薄膜／ゲート酸化膜界面の欠陥準位
が低減し、その結果、閾電圧のばらつきの低減、ホット
キャリア耐圧の向上等が実現されており、低融点ガラス
からなる絶縁基板１１上に高品質なゲート酸化膜１４が
形成されている。
３１に示すアクティブマトリクス型の表示装置用基板に
おいては、酸化シリコンからなるゲート酸化膜１４が緻
密化されて形成されている。これにより、ｐｃｈ−ＴＦ
Ｔ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８で
は、ゲート酸化膜１４の膜中固定電荷及び欠陥準位が低
減し、また、半導体薄膜／ゲート酸化膜界面の欠陥準位
が低減し、その結果、閾電圧のばらつきの低減、ホット
キャリア耐圧の向上等が実現されており、低融点ガラス
からなる絶縁基板１１上に高品質なゲート酸化膜１４が
形成されている。
【０１０３】また、ｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦ
Ｔ１７及びｎｃｈ−ＴＦＴ１８では、半導体薄膜１３中
の水素イオンの存在量が、薄膜トランジスタとして機能
する上で適当な量に調整されている。これにより半導体
薄膜中の多量の水素イオンがキャリアの散乱を引き起こ
し、キャリア移動度が低下するということが防止される
ため、移動度の向上が実現されている。
Ｔ１７及びｎｃｈ−ＴＦＴ１８では、半導体薄膜１３中
の水素イオンの存在量が、薄膜トランジスタとして機能
する上で適当な量に調整されている。これにより半導体
薄膜中の多量の水素イオンがキャリアの散乱を引き起こ
し、キャリア移動度が低下するということが防止される
ため、移動度の向上が実現されている。
【０１０４】次に、本発明に係る薄膜トランジスタの第
４の実施の形態について説明する。第４の実施の形態
は、第３の実施の形態の変形例であり、半導体薄膜の素
子領域上を比較的低温、且つ短時間の高圧水蒸気アニー
ルで薄く熱酸化した後、その上にＣＶＤ法などの手段で
酸化シリコン薄膜を成膜してゲート酸化膜を形成し、且
つゲート酸化膜を形成した後にパタニング、すなわち素
子形成を行って図３１に示すアクティブマトリクス型の
表示装置用基板を製造する方法について説明する。図３
１に示す表示装置用基板が第１の実施の形態の図１３と
異なる点は、各薄膜トランジスタの外縁部にゲート酸化
膜が形成されていないことのみであり、第１の実施の形
態に対応する部分には同じ符号を付することで理解を容
易にしている。
４の実施の形態について説明する。第４の実施の形態
は、第３の実施の形態の変形例であり、半導体薄膜の素
子領域上を比較的低温、且つ短時間の高圧水蒸気アニー
ルで薄く熱酸化した後、その上にＣＶＤ法などの手段で
酸化シリコン薄膜を成膜してゲート酸化膜を形成し、且
つゲート酸化膜を形成した後にパタニング、すなわち素
子形成を行って図３１に示すアクティブマトリクス型の
表示装置用基板を製造する方法について説明する。図３
１に示す表示装置用基板が第１の実施の形態の図１３と
異なる点は、各薄膜トランジスタの外縁部にゲート酸化
膜が形成されていないことのみであり、第１の実施の形
態に対応する部分には同じ符号を付することで理解を容
易にしている。
【０１０５】まず、図４５に示すように、低融点ガラス
からなる絶縁基板１１上に、窒化シリコンからなるバッ
ファ層１２ａ及び酸化シリコンからなるバッファ層１２
ｂを順に成膜する。各バッファ層の膜厚は例えば１００
ｎｍ〜４００ｎｍとする。続いて、バッファ層１２ｂの
上に非晶質シリコンからなる半導体薄膜１３を成膜す
る。半導体薄膜３の膜厚は、例えば６０ｎｍ〜１６０ｎ
ｍとする。以上の成膜は、ＬＰＣＶＤ法により連続的に
行う。ここで、絶縁基板１１としては、歪点が６７０℃
である旭硝子社製のＡＮｌ００を用いる。また、バッフ
ァ層２ｂを構成するＳｉＯ２膜は、無機系のシランガス
であるＳｉ２Ｈ６と、Ｎ２Ｏガス等とを分解して成膜す
る。
からなる絶縁基板１１上に、窒化シリコンからなるバッ
ファ層１２ａ及び酸化シリコンからなるバッファ層１２
ｂを順に成膜する。各バッファ層の膜厚は例えば１００
ｎｍ〜４００ｎｍとする。続いて、バッファ層１２ｂの
上に非晶質シリコンからなる半導体薄膜１３を成膜す
る。半導体薄膜３の膜厚は、例えば６０ｎｍ〜１６０ｎ
ｍとする。以上の成膜は、ＬＰＣＶＤ法により連続的に
行う。ここで、絶縁基板１１としては、歪点が６７０℃
である旭硝子社製のＡＮｌ００を用いる。また、バッフ
ァ層２ｂを構成するＳｉＯ２膜は、無機系のシランガス
であるＳｉ２Ｈ６と、Ｎ２Ｏガス等とを分解して成膜す
る。
【０１０６】次に、図４６に示すように、半導体薄膜１
３に波長が略２００ｎｍ〜４００ｎｍのエキシマレーザ
光を照射してエキシマレーザアニール（ＥＬＡ）を行
い、半導体薄膜１３の非晶質シリコンを多結晶シリコン
に転換する。
３に波長が略２００ｎｍ〜４００ｎｍのエキシマレーザ
光を照射してエキシマレーザアニール（ＥＬＡ）を行
い、半導体薄膜１３の非晶質シリコンを多結晶シリコン
に転換する。
【０１０７】続いて、図４７に示すように、多結晶シリ
コンからなる半導体薄膜１３の表面を高圧の水蒸気でア
ニールし、すなわち高圧水蒸気アニール処理を施し、酸
化シリコン薄膜である熱酸化膜１３ａを形成する。ここ
で、高圧水蒸気アニールは、図６に示す高圧水蒸気酸化
処理装置１０１を用いて行うことができる。また、この
ときのアニール条件は、アニール温度が６００℃、圧力
は２Ｍｐａ、アニール時間は２時間である。また、アニ
ール処理雰囲気は、水蒸気と酸素との混合雰囲気とす
る。
コンからなる半導体薄膜１３の表面を高圧の水蒸気でア
ニールし、すなわち高圧水蒸気アニール処理を施し、酸
化シリコン薄膜である熱酸化膜１３ａを形成する。ここ
で、高圧水蒸気アニールは、図６に示す高圧水蒸気酸化
処理装置１０１を用いて行うことができる。また、この
ときのアニール条件は、アニール温度が６００℃、圧力
は２Ｍｐａ、アニール時間は２時間である。また、アニ
ール処理雰囲気は、水蒸気と酸素との混合雰囲気とす
る。
【０１０８】続いて、熱酸化工程である高圧水蒸気アニ
ール処理に連続して、高圧水蒸気アニール処理を行った
チャンバー内において、チャンバー内雰囲気を水蒸気と
酸素との混合雰囲気から乾燥窒素のみに変更して熱処理
を行い、半導体薄膜１３及び熱酸化膜１３ａをアニール
する第２の熱処理を行う。熱処理条件としては、熱処理
温度は、２００℃〜７００℃の範囲、圧力は１Ｍｐａ〜
２Ｍｐａ、処理時間は１時間である。
ール処理に連続して、高圧水蒸気アニール処理を行った
チャンバー内において、チャンバー内雰囲気を水蒸気と
酸素との混合雰囲気から乾燥窒素のみに変更して熱処理
を行い、半導体薄膜１３及び熱酸化膜１３ａをアニール
する第２の熱処理を行う。熱処理条件としては、熱処理
温度は、２００℃〜７００℃の範囲、圧力は１Ｍｐａ〜
２Ｍｐａ、処理時間は１時間である。
【０１０９】この段階では、半導体薄膜１３は未だパタ
ニングされていないため、第１の実施の形態及び第２の
実施の形態よりも高温で高圧水蒸気アニールを施して
も、絶縁基板１１自体は収縮するが、パタニング工程が
その後になるためパタンのアライメント、すなわち位置
合わせができなくなるという問題が生じることはない。
ニングされていないため、第１の実施の形態及び第２の
実施の形態よりも高温で高圧水蒸気アニールを施して
も、絶縁基板１１自体は収縮するが、パタニング工程が
その後になるためパタンのアライメント、すなわち位置
合わせができなくなるという問題が生じることはない。
【０１１０】続いて、熱酸化膜１３ａの上に減圧ＣＶＤ
法により酸化シリコン薄膜を例えば２０ｎｍ〜２００ｎ
ｍの膜厚で成膜する。これにより、図４７に示すように
ゲート酸化膜１４が形成される。ここで、ゲート酸化膜
１４と半導体薄膜１３である多結晶シリコンの界面には
主として熱酸化膜１３ａが介在し、当該熱酸化膜１３ａ
は上記の高圧水蒸気アニールにより緻密化されているた
め、ゲート酸化膜１４と半導体薄膜１３との界面は欠陥
準位が低減され良好な状態とされている。そして、熱酸
化膜１３ａの上に、ゲート酸化膜１４としての耐圧を確
保する為に、ＣＶＤ法により酸化シリコン薄膜がスルー
プット良く成膜して必要な膜厚を得ている。このよう
に、高圧水蒸気アニールとＣＶＤ法とを組み合わせるこ
とにより、高いスループットで高品質のゲート酸化膜を
得ることができる。この後は、第３の実施の形態と同様
のプロセスにより、図３１に示すようなアクティブマト
リクス型の表示装置用基板を作製することができる。
法により酸化シリコン薄膜を例えば２０ｎｍ〜２００ｎ
ｍの膜厚で成膜する。これにより、図４７に示すように
ゲート酸化膜１４が形成される。ここで、ゲート酸化膜
１４と半導体薄膜１３である多結晶シリコンの界面には
主として熱酸化膜１３ａが介在し、当該熱酸化膜１３ａ
は上記の高圧水蒸気アニールにより緻密化されているた
め、ゲート酸化膜１４と半導体薄膜１３との界面は欠陥
準位が低減され良好な状態とされている。そして、熱酸
化膜１３ａの上に、ゲート酸化膜１４としての耐圧を確
保する為に、ＣＶＤ法により酸化シリコン薄膜がスルー
プット良く成膜して必要な膜厚を得ている。このよう
に、高圧水蒸気アニールとＣＶＤ法とを組み合わせるこ
とにより、高いスループットで高品質のゲート酸化膜を
得ることができる。この後は、第３の実施の形態と同様
のプロセスにより、図３１に示すようなアクティブマト
リクス型の表示装置用基板を作製することができる。
【０１１１】以上のようなプロセスにより作製された場
合も、酸化シリコンからなるゲート酸化膜１４の膜中固
定電荷及び欠陥準位が低減し、また、半導体薄膜／ゲー
ト酸化膜界面の欠陥準位が低減し、その結果、閾電圧の
ばらつきの低減、ホットキャリア耐圧の向上等が実現さ
れており、低融点ガラスからなる絶縁基板１１上に高品
質なゲート酸化膜１４が形成されている。
合も、酸化シリコンからなるゲート酸化膜１４の膜中固
定電荷及び欠陥準位が低減し、また、半導体薄膜／ゲー
ト酸化膜界面の欠陥準位が低減し、その結果、閾電圧の
ばらつきの低減、ホットキャリア耐圧の向上等が実現さ
れており、低融点ガラスからなる絶縁基板１１上に高品
質なゲート酸化膜１４が形成されている。
【０１１２】また、半導体薄膜１３中の水素イオンの存
在量が、薄膜トランジスタとして機能する上で適当な量
に調整されている。これにより半導体薄膜中の多量の水
素イオンがキャリアの散乱を引き起こし、キャリア移動
度が低下するということが防止されるため、移動度の向
上が実現されている。
在量が、薄膜トランジスタとして機能する上で適当な量
に調整されている。これにより半導体薄膜中の多量の水
素イオンがキャリアの散乱を引き起こし、キャリア移動
度が低下するということが防止されるため、移動度の向
上が実現されている。
【０１１３】なお、上述した実施の形態では、多結晶シ
リコンからなる半導体薄膜１３とプラズマＣＶＤ法等に
より成膜された酸化シリコン薄膜（ゲート酸化膜１４）
とを緻密化する際に、水蒸気と酸素との混合雰囲気とし
た高圧水蒸気アニールを用いているが、本発明はこれら
に限定されるものではなく、酸素ガスあるいは酸素ガス
と水素ガスとの混合物等も用いることができる。このよ
うにして得られた熱酸化膜であるゲート酸化膜１４は高
品質であり、チャンネル領域との界面を良好に維持する
ことができる。
リコンからなる半導体薄膜１３とプラズマＣＶＤ法等に
より成膜された酸化シリコン薄膜（ゲート酸化膜１４）
とを緻密化する際に、水蒸気と酸素との混合雰囲気とし
た高圧水蒸気アニールを用いているが、本発明はこれら
に限定されるものではなく、酸素ガスあるいは酸素ガス
と水素ガスとの混合物等も用いることができる。このよ
うにして得られた熱酸化膜であるゲート酸化膜１４は高
品質であり、チャンネル領域との界面を良好に維持する
ことができる。
【０１１４】次に、本発明に係る薄膜トランジスタの第
５の実施の形態について説明する。第５の実施の形態で
は、第１の実施の形態乃至第４の実施の形態と異なり、
ボトムゲート構造の薄膜トランジスタを作製する場合に
ついて説明する。なお、第１の実施の形態に対応する部
分には同じ符号を付することで理解を容易にしている。
５の実施の形態について説明する。第５の実施の形態で
は、第１の実施の形態乃至第４の実施の形態と異なり、
ボトムゲート構造の薄膜トランジスタを作製する場合に
ついて説明する。なお、第１の実施の形態に対応する部
分には同じ符号を付することで理解を容易にしている。
【０１１５】まず、図４８に示すように、絶縁基板１の
上に、Ａｌ、Ｔｉ、Ｔａ、Ｍｏ、Ｗ、Ｃｒ、Ｃｕ又はこ
れらの合金を２０ｎｍ〜２５０ｎｍ、特に好ましくは９
０ｎｍ〜２５０ｎｍの厚みで形成し、パタニングするこ
とによりゲート電極１５に加工する。
上に、Ａｌ、Ｔｉ、Ｔａ、Ｍｏ、Ｗ、Ｃｒ、Ｃｕ又はこ
れらの合金を２０ｎｍ〜２５０ｎｍ、特に好ましくは９
０ｎｍ〜２５０ｎｍの厚みで形成し、パタニングするこ
とによりゲート電極１５に加工する。
【０１１６】続いて、図４９に示すように、プラズマＣ
ＶＤ法、常圧ＣＶＤ法、減圧ＣＶＤ法などの手法で、Ｓ
ｉＮＸを例えば３０ｎｍ〜５０ｎｍ、次いでＳｉＯＸを
例えば５０ｎｍ〜２００ｎｍ連続で形成し、それぞれゲ
ート窒化膜１２ａ、ゲート絶縁膜１２ｂとする。更にこ
の上に、連続的に非晶質シリコンからなる半導体薄膜１
３を例えば６０ｎｍ〜１６０ｎｍの厚みで成膜する。こ
こで、プラズマＣＶＤ法を用いた場合は、膜中の水素を
脱離させる為に、窒素雰囲気中で４００℃〜４５０℃、
１時間〜２時間程度のアニールを行う。この後、波長２
００ｎｍ〜４００ｎｍのエキシマレーザ光を照射して、
非晶質シリコンを多結晶シリコンに転換する。
ＶＤ法、常圧ＣＶＤ法、減圧ＣＶＤ法などの手法で、Ｓ
ｉＮＸを例えば３０ｎｍ〜５０ｎｍ、次いでＳｉＯＸを
例えば５０ｎｍ〜２００ｎｍ連続で形成し、それぞれゲ
ート窒化膜１２ａ、ゲート絶縁膜１２ｂとする。更にこ
の上に、連続的に非晶質シリコンからなる半導体薄膜１
３を例えば６０ｎｍ〜１６０ｎｍの厚みで成膜する。こ
こで、プラズマＣＶＤ法を用いた場合は、膜中の水素を
脱離させる為に、窒素雰囲気中で４００℃〜４５０℃、
１時間〜２時間程度のアニールを行う。この後、波長２
００ｎｍ〜４００ｎｍのエキシマレーザ光を照射して、
非晶質シリコンを多結晶シリコンに転換する。
【０１１７】次に、図５０に示すように、例えばプラズ
マＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法、スパッタ法
などにより、ゲート酸化膜１４として酸化シリコン薄膜
を例えば２０ｎｍ〜２００ｎｍの膜厚に成膜する。ここ
で、ゲート酸化膜１４と多結晶シリコンからなる半導体
薄膜３を高圧水蒸気アニールし、ゲート酸化膜１４を緻
密化する。この時同時に、多結晶シリコンからなる半導
体薄膜１３とゲート酸化膜１４との間の界面にも熱酸化
膜が極薄く形成され、界面状態が改善される。なお、高
圧水蒸気アニールのアニール温度は５５０℃で、圧力は
２ＭＰａ、時間は例えば１時間である。例えばアニール
処理雰囲気は、水蒸気と酸素との混合雰囲気とする。ゲ
ート酸化膜１４は、半導体薄膜１３のバックチャネル側
になり、やはりＴＦＴの動作を安定化させる為、半導体
薄膜１３とゲート酸化膜１４の間の界面状態を緻密化し
良好に保つ必要がある。
マＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法、スパッタ法
などにより、ゲート酸化膜１４として酸化シリコン薄膜
を例えば２０ｎｍ〜２００ｎｍの膜厚に成膜する。ここ
で、ゲート酸化膜１４と多結晶シリコンからなる半導体
薄膜３を高圧水蒸気アニールし、ゲート酸化膜１４を緻
密化する。この時同時に、多結晶シリコンからなる半導
体薄膜１３とゲート酸化膜１４との間の界面にも熱酸化
膜が極薄く形成され、界面状態が改善される。なお、高
圧水蒸気アニールのアニール温度は５５０℃で、圧力は
２ＭＰａ、時間は例えば１時間である。例えばアニール
処理雰囲気は、水蒸気と酸素との混合雰囲気とする。ゲ
ート酸化膜１４は、半導体薄膜１３のバックチャネル側
になり、やはりＴＦＴの動作を安定化させる為、半導体
薄膜１３とゲート酸化膜１４の間の界面状態を緻密化し
良好に保つ必要がある。
【０１１８】続いて、高圧水蒸気アニール処理に連続し
て、高圧水蒸気アニール処理を行ったチャンバー内にお
いて、チャンバー内雰囲気を水蒸気と酸素との混合雰囲
気から乾燥酸素のみに変更して熱処理を行い、半導体薄
膜１３及びゲート酸化膜１４をアニールする第２の熱処
理を行う。熱処理条件としては、熱処理温度は、２００
℃〜５９０℃の範囲、圧力は１Ｍｐａ〜２Ｍｐａ、処理
時間は１時間である。
て、高圧水蒸気アニール処理を行ったチャンバー内にお
いて、チャンバー内雰囲気を水蒸気と酸素との混合雰囲
気から乾燥酸素のみに変更して熱処理を行い、半導体薄
膜１３及びゲート酸化膜１４をアニールする第２の熱処
理を行う。熱処理条件としては、熱処理温度は、２００
℃〜５９０℃の範囲、圧力は１Ｍｐａ〜２Ｍｐａ、処理
時間は１時間である。
【０１１９】この後、必要に応じて薄膜トランジスタの
Ｖthを制御する目的で、Ｂ＋イオンを例えば０．１×１
０１２／ｃｍ２〜４×１０１２／ｃｍ２のドーズ量でイ
オン注入する。この際の加速電圧は２０ｋｅＶ〜２００
ｋｅＶである。
Ｖthを制御する目的で、Ｂ＋イオンを例えば０．１×１
０１２／ｃｍ２〜４×１０１２／ｃｍ２のドーズ量でイ
オン注入する。この際の加速電圧は２０ｋｅＶ〜２００
ｋｅＶである。
【０１２０】次いで、図５１に示すように、裏面露光技
術により、ゲート電極１５をマスクとして水蒸気酸化で
形成したゲート酸化膜１４の上にレジスト３１，３２，
３３，３４を形成する。ここで質量分離したＰ＋イオン
を絶縁基板１全面に注入し、ＬＤＤ領域を作製する。こ
のときのドーズ量は１×１０１２／ｃｍ２〜５×１０
１３／ｃｍ２、特に好ましくは４×１０１２／ｃｍ２〜
５×１０１３／ｃｍ２であり、加速電圧は１０ｋｅＶ〜
１００ｋｅＶで好ましくは６０ｋｅＶである。
術により、ゲート電極１５をマスクとして水蒸気酸化で
形成したゲート酸化膜１４の上にレジスト３１，３２，
３３，３４を形成する。ここで質量分離したＰ＋イオン
を絶縁基板１全面に注入し、ＬＤＤ領域を作製する。こ
のときのドーズ量は１×１０１２／ｃｍ２〜５×１０
１３／ｃｍ２、特に好ましくは４×１０１２／ｃｍ２〜
５×１０１３／ｃｍ２であり、加速電圧は１０ｋｅＶ〜
１００ｋｅＶで好ましくは６０ｋｅＶである。
【０１２１】次いで、図５２に示すように、ＬＤＤイオ
ン注入後、ｎチャネルの薄膜トランジスタ用のレジスト
３５，３６，３７，３８を形成し、水素希釈したＰＨ３
ガスを用いて、Ｐ＋イオンを非質量分離型のイオンビー
ムを用いたイオンシャワードーピングでドープし、ｎチ
ャネル型の薄膜トランジスタのソース領域Ｓ及びドレイ
ン領域Ｄを形成する。このときのドーズ量は例えば１×
１０１４／ｃｍ２〜１×１０１５／ｃｍ２であり、加速
電圧は例えば１０ｋｅＶ〜１００ｋｅＶであり、好まし
くは６０ｋｅＶ程度である。
ン注入後、ｎチャネルの薄膜トランジスタ用のレジスト
３５，３６，３７，３８を形成し、水素希釈したＰＨ３
ガスを用いて、Ｐ＋イオンを非質量分離型のイオンビー
ムを用いたイオンシャワードーピングでドープし、ｎチ
ャネル型の薄膜トランジスタのソース領域Ｓ及びドレイ
ン領域Ｄを形成する。このときのドーズ量は例えば１×
１０１４／ｃｍ２〜１×１０１５／ｃｍ２であり、加速
電圧は例えば１０ｋｅＶ〜１００ｋｅＶであり、好まし
くは６０ｋｅＶ程度である。
【０１２２】次に、図５３に示すように、ｐチャネル型
の薄膜トランジスタを形成する為、レジスト３９及びレ
ジスト４０を設ける。レジスト３９をマスクとして、水
素希釈のＢ２Ｈ６ガスを用い、Ｂ＋イオンをやはり非質
量分離型のイオンドーピングで注入し、駆動回路用のｐ
ｃｈ−ＴＦＴ１６を形成する。このときのドーズ量は例
えば１／ｃｍ２〜３×１０１５／ｃｍ２であり、加速電
圧は１０ｋｅＶ〜１００ｋｅＶである。
の薄膜トランジスタを形成する為、レジスト３９及びレ
ジスト４０を設ける。レジスト３９をマスクとして、水
素希釈のＢ２Ｈ６ガスを用い、Ｂ＋イオンをやはり非質
量分離型のイオンドーピングで注入し、駆動回路用のｐ
ｃｈ−ＴＦＴ１６を形成する。このときのドーズ量は例
えば１／ｃｍ２〜３×１０１５／ｃｍ２であり、加速電
圧は１０ｋｅＶ〜１００ｋｅＶである。
【０１２３】なお、レジスト４０で覆われた部分には、
先の工程で駆動回路用のｎｃｈ−ＴＦＴ１７と、画素ス
イッチング用のダブルゲート構造のｎｃｈ−ＴＦＴ１８
とが形成されている。
先の工程で駆動回路用のｎｃｈ−ＴＦＴ１７と、画素ス
イッチング用のダブルゲート構造のｎｃｈ−ＴＦＴ１８
とが形成されている。
【０１２４】次いで、レジスト３９及びレジスト４０を
剥離し、半導体薄膜１３に注入したドーパントの活性化
処理を行う。活性化処理は、レーザアニール、ランプア
ニール、炉アニールの何れを用いても良い。そして、活
性化処理後、図５４に示すように半導体薄膜１３及びゲ
ート酸化膜１４を同一のパタンでパタニングして、各薄
膜トランジスタの素子領域に合わせたアイランド状に加
工する。この上に、図５５に示すように、プラズマＣＶ
Ｄ法によりＳｉＯ２を例えば１００ｎｍ〜４００ｎｍの
厚みで成膜し、層間絶縁膜２４とする。さらにこの上
に、ＳｉＮｘを例えば１００ｎｍ〜４００ｎｍの厚みで
連続して成膜し、パッシベーション膜２５とする。そし
て、窒素雰囲気中において３５０℃〜４００℃の温度で
水素化アニールを１時間行う。
剥離し、半導体薄膜１３に注入したドーパントの活性化
処理を行う。活性化処理は、レーザアニール、ランプア
ニール、炉アニールの何れを用いても良い。そして、活
性化処理後、図５４に示すように半導体薄膜１３及びゲ
ート酸化膜１４を同一のパタンでパタニングして、各薄
膜トランジスタの素子領域に合わせたアイランド状に加
工する。この上に、図５５に示すように、プラズマＣＶ
Ｄ法によりＳｉＯ２を例えば１００ｎｍ〜４００ｎｍの
厚みで成膜し、層間絶縁膜２４とする。さらにこの上
に、ＳｉＮｘを例えば１００ｎｍ〜４００ｎｍの厚みで
連続して成膜し、パッシベーション膜２５とする。そし
て、窒素雰囲気中において３５０℃〜４００℃の温度で
水素化アニールを１時間行う。
【０１２５】最後に、図５６に示すように、層間絶縁膜
２４及びパッシベーション膜２５に対してコンタクトホ
ールを開口した後、Ａ１−Ｓｉなどの金属をスパッタし
且つパタニングして配線電極２６に加工する。次いでア
クリル系有機樹脂を略１μｍ塗布し平坦化膜２７とす
る。この平坦化膜２７にコンタクトホールを開けた後、
ＩＴＯ、ＩＸＯなどの透明導電膜をスパッタリングで成
膜し、所定の形状にパタニングして画素電極２８に加工
する。この透明導電膜を窒素雰囲気中において略２２０
℃の温度で３０分間アニールして、図５６に示すような
アクティブマトリクス型の表示装置用基板が完成する。
２４及びパッシベーション膜２５に対してコンタクトホ
ールを開口した後、Ａ１−Ｓｉなどの金属をスパッタし
且つパタニングして配線電極２６に加工する。次いでア
クリル系有機樹脂を略１μｍ塗布し平坦化膜２７とす
る。この平坦化膜２７にコンタクトホールを開けた後、
ＩＴＯ、ＩＸＯなどの透明導電膜をスパッタリングで成
膜し、所定の形状にパタニングして画素電極２８に加工
する。この透明導電膜を窒素雰囲気中において略２２０
℃の温度で３０分間アニールして、図５６に示すような
アクティブマトリクス型の表示装置用基板が完成する。
【０１２６】以上のようなプロセスにより作製された図
５６に示すアクティブマトリクス型の表示装置用基板に
おいては、酸化シリコンからなるゲート酸化膜１４が緻
密化されて形成されている。これにより、ｐｃｈ−ＴＦ
Ｔ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８で
は、ゲート酸化膜１４の膜中固定電荷及び欠陥準位が低
減し、また、半導体薄膜／ゲート酸化膜界面の欠陥準位
が低減し、その結果、閾電圧のばらつきの低減、ホット
キャリア耐圧の向上等が実現されており、低融点ガラス
からなる絶縁基板１１上に高品質なゲート酸化膜１４が
形成されている。
５６に示すアクティブマトリクス型の表示装置用基板に
おいては、酸化シリコンからなるゲート酸化膜１４が緻
密化されて形成されている。これにより、ｐｃｈ−ＴＦ
Ｔ１６、ｎｃｈ−ＴＦＴ１７及びｎｃｈ−ＴＦＴ１８で
は、ゲート酸化膜１４の膜中固定電荷及び欠陥準位が低
減し、また、半導体薄膜／ゲート酸化膜界面の欠陥準位
が低減し、その結果、閾電圧のばらつきの低減、ホット
キャリア耐圧の向上等が実現されており、低融点ガラス
からなる絶縁基板１１上に高品質なゲート酸化膜１４が
形成されている。
【０１２７】また、ｐｃｈ−ＴＦＴ１６、ｎｃｈ−ＴＦ
Ｔ１７及びｎｃｈ−ＴＦＴ１８では、半導体薄膜１３中
の水素イオンの存在量が、薄膜トランジスタとして機能
する上で適当な量に調整されている。これにより半導体
薄膜中の多量の水素イオンがキャリアの散乱を引き起こ
し、キャリア移動度が低下するということが防止される
ため、移動度の向上が実現されている。
Ｔ１７及びｎｃｈ−ＴＦＴ１８では、半導体薄膜１３中
の水素イオンの存在量が、薄膜トランジスタとして機能
する上で適当な量に調整されている。これにより半導体
薄膜中の多量の水素イオンがキャリアの散乱を引き起こ
し、キャリア移動度が低下するということが防止される
ため、移動度の向上が実現されている。
【０１２８】次に、本発明に係る薄膜トランジスタの第
６の実施の形態について説明する。第６の実施の形態
は、第５の実施の形態の変形例であり、半導体薄膜の素
子領域上を比較的低温、且つ短時間の高圧水蒸気アニー
ルで薄く熱酸化した後、その上にＣＶＤ法などの手段で
酸化シリコン薄膜を成膜してゲート酸化膜を形成して図
５６に示すアクティブマトリクス型の表示装置用基板を
製造する方法について説明する。
６の実施の形態について説明する。第６の実施の形態
は、第５の実施の形態の変形例であり、半導体薄膜の素
子領域上を比較的低温、且つ短時間の高圧水蒸気アニー
ルで薄く熱酸化した後、その上にＣＶＤ法などの手段で
酸化シリコン薄膜を成膜してゲート酸化膜を形成して図
５６に示すアクティブマトリクス型の表示装置用基板を
製造する方法について説明する。
【０１２９】まず、図５７に示すように、絶縁基板１の
上に、Ｔａ、Ｍｏ、Ｗ、Ｃｒ、Ｃｕ又はこれらの合金を
２０ｎｍ〜２５０ｎｍ、特に好ましくは９０ｎｍ〜２５
０ｎｍの厚みで形成し、パタニングすることによりゲー
ト電極１５に加工する。
上に、Ｔａ、Ｍｏ、Ｗ、Ｃｒ、Ｃｕ又はこれらの合金を
２０ｎｍ〜２５０ｎｍ、特に好ましくは９０ｎｍ〜２５
０ｎｍの厚みで形成し、パタニングすることによりゲー
ト電極１５に加工する。
【０１３０】続いて、図５８に示すように、プラズマＣ
ＶＤ法、常圧ＣＶＤ法、減圧ＣＶＤ法などの手法で、Ｓ
ｉＮＸを例えば３０ｎｍ〜５０ｎｍ、次いでＳｉＯＸを
例えば５０ｎｍ〜２００ｎｍ連続で形成し、それぞれゲ
ート窒化膜１２ａ、ゲート絶縁膜１２ｂとする。更にこ
の上に、連続的に非晶質シリコンからなる半導体薄膜１
３を例えば６０ｎｍ〜１６０ｎｍの厚みで成膜する。こ
こで、プラズマＣＶＤ法を用いた場合は、膜中の水素を
脱離させる為に、窒素雰囲気中で４００〜４５０℃、１
時間〜２時間程度のアニールを行う。この後、波長２０
０ｎｍ〜４００ｎｍのエキシマレーザ光を照射して、非
晶質シリコンを多結晶シリコンに転換する。
ＶＤ法、常圧ＣＶＤ法、減圧ＣＶＤ法などの手法で、Ｓ
ｉＮＸを例えば３０ｎｍ〜５０ｎｍ、次いでＳｉＯＸを
例えば５０ｎｍ〜２００ｎｍ連続で形成し、それぞれゲ
ート窒化膜１２ａ、ゲート絶縁膜１２ｂとする。更にこ
の上に、連続的に非晶質シリコンからなる半導体薄膜１
３を例えば６０ｎｍ〜１６０ｎｍの厚みで成膜する。こ
こで、プラズマＣＶＤ法を用いた場合は、膜中の水素を
脱離させる為に、窒素雰囲気中で４００〜４５０℃、１
時間〜２時間程度のアニールを行う。この後、波長２０
０ｎｍ〜４００ｎｍのエキシマレーザ光を照射して、非
晶質シリコンを多結晶シリコンに転換する。
【０１３１】続いて、図５９に示すように、多結晶シリ
コンからなる半導体薄膜１３の表面を高圧の水蒸気でア
ニールし、すなわち高圧水蒸気アニール処理を施し、酸
化シリコン薄膜である熱酸化膜１３ａを形成する。ここ
で、高圧水蒸気アニールは、図６に示す高圧水蒸気酸化
処理装置１０１を用いて行うことができる。また、この
ときのアニール条件は、アニール温度が４００℃〜５５
０℃、圧力は２Ｍｐａ、アニール時間は１時間である。
また、アニール処理雰囲気は、水蒸気と酸素との混合雰
囲気とする。この熱酸化工程で、多結晶シリコンからな
る半導体薄膜１３の表面に熱酸化膜１３ａが略３ｎｍ〜
１０ｎｍの厚みで形成される。
コンからなる半導体薄膜１３の表面を高圧の水蒸気でア
ニールし、すなわち高圧水蒸気アニール処理を施し、酸
化シリコン薄膜である熱酸化膜１３ａを形成する。ここ
で、高圧水蒸気アニールは、図６に示す高圧水蒸気酸化
処理装置１０１を用いて行うことができる。また、この
ときのアニール条件は、アニール温度が４００℃〜５５
０℃、圧力は２Ｍｐａ、アニール時間は１時間である。
また、アニール処理雰囲気は、水蒸気と酸素との混合雰
囲気とする。この熱酸化工程で、多結晶シリコンからな
る半導体薄膜１３の表面に熱酸化膜１３ａが略３ｎｍ〜
１０ｎｍの厚みで形成される。
【０１３２】続いて、熱酸化工程である高圧水蒸気アニ
ール処理に連続して、高圧水蒸気アニール処理を行った
チャンバー内において、チャンバー内雰囲気を水蒸気と
酸素との混合雰囲気から乾燥窒素のみに変更して熱処理
を行い、半導体薄膜１３及び熱酸化膜１３ａをアニール
する第２の熱処理を行う。熱処理条件としては、熱処理
温度は、２００℃〜５９０℃の範囲、圧力は１Ｍｐａ〜
２Ｍｐａ、処理時間は１時間である。
ール処理に連続して、高圧水蒸気アニール処理を行った
チャンバー内において、チャンバー内雰囲気を水蒸気と
酸素との混合雰囲気から乾燥窒素のみに変更して熱処理
を行い、半導体薄膜１３及び熱酸化膜１３ａをアニール
する第２の熱処理を行う。熱処理条件としては、熱処理
温度は、２００℃〜５９０℃の範囲、圧力は１Ｍｐａ〜
２Ｍｐａ、処理時間は１時間である。
【０１３３】続いて、熱酸化膜１３ａの上に減圧ＣＶＤ
法により酸化シリコン薄膜を例えば２０ｎｍ〜２００ｎ
ｍの膜厚で成膜する。これにより、図６０に示すように
ゲート酸化膜１４が形成される。ここで、ゲート酸化膜
１４と半導体薄膜１３である多結晶シリコンの界面には
主として熱酸化膜１３ａが介在し、当該熱酸化膜１３ａ
は上記の高圧水蒸気アニールにより緻密化されているた
め、ゲート酸化膜１４と半導体薄膜１３との界面は欠陥
準位が低減され良好な状態とされている。そして、熱酸
化膜１３ａの上に、ゲート酸化膜１４としての耐圧を確
保する為に、ＣＶＤ法により酸化シリコン薄膜がスルー
プット良く成膜して必要な膜厚を得ている。このよう
に、高圧水蒸気アニールとＣＶＤとを組み合わせること
により、高いスループットで高品質のゲート酸化膜を得
ることができる。この後は、第５の実施の形態と同様の
プロセスにより、図５６に示すようなアクティブマトリ
クス型の表示装置用基板を作製することができる。
法により酸化シリコン薄膜を例えば２０ｎｍ〜２００ｎ
ｍの膜厚で成膜する。これにより、図６０に示すように
ゲート酸化膜１４が形成される。ここで、ゲート酸化膜
１４と半導体薄膜１３である多結晶シリコンの界面には
主として熱酸化膜１３ａが介在し、当該熱酸化膜１３ａ
は上記の高圧水蒸気アニールにより緻密化されているた
め、ゲート酸化膜１４と半導体薄膜１３との界面は欠陥
準位が低減され良好な状態とされている。そして、熱酸
化膜１３ａの上に、ゲート酸化膜１４としての耐圧を確
保する為に、ＣＶＤ法により酸化シリコン薄膜がスルー
プット良く成膜して必要な膜厚を得ている。このよう
に、高圧水蒸気アニールとＣＶＤとを組み合わせること
により、高いスループットで高品質のゲート酸化膜を得
ることができる。この後は、第５の実施の形態と同様の
プロセスにより、図５６に示すようなアクティブマトリ
クス型の表示装置用基板を作製することができる。
【０１３４】以上のようなプロセスにより作製された場
合も、酸化シリコンからなるゲート酸化膜１４の膜中固
定電荷及び欠陥準位が低減し、また、半導体薄膜／ゲー
ト酸化膜界面の欠陥準位が低減し、その結果、閾電圧の
ばらつきの低減、ホットキャリア耐圧の向上等が実現さ
れており、低融点ガラスからなる絶縁基板１１上に高品
質なゲート酸化膜１４が形成されている。
合も、酸化シリコンからなるゲート酸化膜１４の膜中固
定電荷及び欠陥準位が低減し、また、半導体薄膜／ゲー
ト酸化膜界面の欠陥準位が低減し、その結果、閾電圧の
ばらつきの低減、ホットキャリア耐圧の向上等が実現さ
れており、低融点ガラスからなる絶縁基板１１上に高品
質なゲート酸化膜１４が形成されている。
【０１３５】また、半導体薄膜１３中の水素イオンの存
在量が、薄膜トランジスタとして機能する上で適当な量
に調整されている。これにより半導体薄膜中の多量の水
素イオンがキャリアの散乱を引き起こし、キャリア移動
度が低下するということが防止されるため、移動度の向
上が実現されている。
在量が、薄膜トランジスタとして機能する上で適当な量
に調整されている。これにより半導体薄膜中の多量の水
素イオンがキャリアの散乱を引き起こし、キャリア移動
度が低下するということが防止されるため、移動度の向
上が実現されている。
【０１３６】なお、上述した実施の形態では、多結晶シ
リコンからなる半導体薄膜１３とプラズマＣＶＤ法等に
より成膜された酸化シリコン薄膜（ゲート酸化膜１４）
とを緻密化する際に、水蒸気と酸素との混合雰囲気とし
た高圧水蒸気アニールを用いているが、本発明はこれら
に限定されるものではなく、酸素ガスあるいは酸素ガス
と水素ガスとの混合物等も用いることができる。このよ
うにして得られた熱酸化膜であるゲート酸化膜１４は高
品質であり、ボトムゲート構造のＴＦＴのバックゲート
側（上側）において、チャンネル領域との界面を良好に
維持することができる。
リコンからなる半導体薄膜１３とプラズマＣＶＤ法等に
より成膜された酸化シリコン薄膜（ゲート酸化膜１４）
とを緻密化する際に、水蒸気と酸素との混合雰囲気とし
た高圧水蒸気アニールを用いているが、本発明はこれら
に限定されるものではなく、酸素ガスあるいは酸素ガス
と水素ガスとの混合物等も用いることができる。このよ
うにして得られた熱酸化膜であるゲート酸化膜１４は高
品質であり、ボトムゲート構造のＴＦＴのバックゲート
側（上側）において、チャンネル領域との界面を良好に
維持することができる。
【０１３７】次に、本発明に係る薄膜トランジスタの第
７の実施の形態について説明する。なお、第１の実施の
形態に対応する部分には同じ符号を付することで理解を
容易にしている。
７の実施の形態について説明する。なお、第１の実施の
形態に対応する部分には同じ符号を付することで理解を
容易にしている。
【０１３８】まず、図６１に示すように、低融点ガラス
からなる絶縁基板１１上に、窒化シリコンからなるバッ
ファ層１２ａ及び酸化シリコンからなるバッファ層１２
ｂを順に成膜する。各バッファ層の膜厚は例えば１００
ｎｍ〜４００ｎｍとする。続いて、バッファ層１２ｂの
上に非晶質シリコンからなる半導体薄膜１３を成膜す
る。半導体薄膜３の膜厚は、例えば６０ｎｍ〜１６０ｎ
ｍとする。以上の成膜は、プラズマＣＶＤ法により連続
的に行う。ここで、絶縁基板１１としては、歪点が６３
５℃である旭硝子社製のＡＮ６３５を用いる。また、バ
ッファ層２ｂを構成するＳｉＯ２膜は、無機系のシラン
ガスであるＳｉＨ４と、Ｏ２ガスとを分解して成膜す
る。
からなる絶縁基板１１上に、窒化シリコンからなるバッ
ファ層１２ａ及び酸化シリコンからなるバッファ層１２
ｂを順に成膜する。各バッファ層の膜厚は例えば１００
ｎｍ〜４００ｎｍとする。続いて、バッファ層１２ｂの
上に非晶質シリコンからなる半導体薄膜１３を成膜す
る。半導体薄膜３の膜厚は、例えば６０ｎｍ〜１６０ｎ
ｍとする。以上の成膜は、プラズマＣＶＤ法により連続
的に行う。ここで、絶縁基板１１としては、歪点が６３
５℃である旭硝子社製のＡＮ６３５を用いる。また、バ
ッファ層２ｂを構成するＳｉＯ２膜は、無機系のシラン
ガスであるＳｉＨ４と、Ｏ２ガスとを分解して成膜す
る。
【０１３９】次に、図６２に示すように、半導体薄膜１
３に波長が略２００ｎｍ〜４００ｎｍのエキシマレーザ
光を照射してエキシマレーザアニール（ＥＬＡ）を行
い、半導体薄膜１３の非晶質シリコンを多結晶シリコン
に転換する。
３に波長が略２００ｎｍ〜４００ｎｍのエキシマレーザ
光を照射してエキシマレーザアニール（ＥＬＡ）を行
い、半導体薄膜１３の非晶質シリコンを多結晶シリコン
に転換する。
【０１４０】次に、多結晶シリコンの表面に、例えばプ
ラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法、スパッ
タ法などで、酸化シリコンからなる犠牲膜４１を略５ｎ
ｍ〜２０ｎｍの膜厚で成膜する。
ラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法、スパッ
タ法などで、酸化シリコンからなる犠牲膜４１を略５ｎ
ｍ〜２０ｎｍの膜厚で成膜する。
【０１４１】続いて、図６３に示すように犠牲膜４１越
しに多結晶シリコンからなる半導体薄膜１３をエッチン
グし、薄膜トランジスタの素子領域の形状に合わせて島
状にパタニングする。パタニング後、島状の半導体薄膜
１３の上に残された犠牲膜４１を例えば弗酸などにより
エッチングして除去する。これにより、半導体薄膜１３
のエッチングに用いたレジストに含まれている不純物
が、半導体薄膜１３に侵入することを防止することが可
能となる。
しに多結晶シリコンからなる半導体薄膜１３をエッチン
グし、薄膜トランジスタの素子領域の形状に合わせて島
状にパタニングする。パタニング後、島状の半導体薄膜
１３の上に残された犠牲膜４１を例えば弗酸などにより
エッチングして除去する。これにより、半導体薄膜１３
のエッチングに用いたレジストに含まれている不純物
が、半導体薄膜１３に侵入することを防止することが可
能となる。
【０１４２】次いで図６４に示すように、清浄な表面が
露出した半導体薄膜１３の上に、第１の実施の形態と同
様の手法によりゲート酸化膜１４を形成する。例えば、
プラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法、スパ
ッタ法などで、酸化シリコン薄膜を例えば２０ｎｍ〜２
００ｎｍの膜厚に成膜する。続いて、多結晶シリコンか
らなる半導体薄膜１３とプラズマＣＶＤ法により成膜さ
れた酸化シリコン薄膜とに対して高圧水蒸気アニール処
理を施し、酸化シリコン薄膜を緻密化してゲート酸化膜
１４とする。ここで、高圧水蒸気アニールは、図６に示
す高圧水蒸気酸化処理装置１０１を用いて行うことがで
きる。また、アニール処理条件としては、アニール温度
は、２００℃〜５９０℃の範囲であり、圧力は１Ｍｐａ
〜２Ｍｐａ、処理時間は１時間である。また、アニール
処理雰囲気は、水蒸気と酸素との混合雰囲気とする。
露出した半導体薄膜１３の上に、第１の実施の形態と同
様の手法によりゲート酸化膜１４を形成する。例えば、
プラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法、スパ
ッタ法などで、酸化シリコン薄膜を例えば２０ｎｍ〜２
００ｎｍの膜厚に成膜する。続いて、多結晶シリコンか
らなる半導体薄膜１３とプラズマＣＶＤ法により成膜さ
れた酸化シリコン薄膜とに対して高圧水蒸気アニール処
理を施し、酸化シリコン薄膜を緻密化してゲート酸化膜
１４とする。ここで、高圧水蒸気アニールは、図６に示
す高圧水蒸気酸化処理装置１０１を用いて行うことがで
きる。また、アニール処理条件としては、アニール温度
は、２００℃〜５９０℃の範囲であり、圧力は１Ｍｐａ
〜２Ｍｐａ、処理時間は１時間である。また、アニール
処理雰囲気は、水蒸気と酸素との混合雰囲気とする。
【０１４３】続いて、高圧水蒸気アニール処理に連続し
て、高圧水蒸気アニール処理を行ったチャンバー内にお
いて、チャンバー内雰囲気を水蒸気と酸素との混合雰囲
気から例えば乾燥酸素のみに変更して熱処理を行い、半
導体薄膜１３及びゲート酸化膜１４をアニールする第２
の熱処理を行う。熱処理条件としては、熱処理温度は、
２００℃〜５９０℃の範囲、圧力は１Ｍｐａ〜２Ｍｐ
ａ、処理時間は１時間である。
て、高圧水蒸気アニール処理を行ったチャンバー内にお
いて、チャンバー内雰囲気を水蒸気と酸素との混合雰囲
気から例えば乾燥酸素のみに変更して熱処理を行い、半
導体薄膜１３及びゲート酸化膜１４をアニールする第２
の熱処理を行う。熱処理条件としては、熱処理温度は、
２００℃〜５９０℃の範囲、圧力は１Ｍｐａ〜２Ｍｐ
ａ、処理時間は１時間である。
【０１４４】また、上述した第２の実施の形態のよう
に、多結晶シリコンからなる半導体薄膜１３のエッチン
グ後に高圧の水蒸気アニール、すなわち高圧水蒸気アニ
ールを行なって例えば８ｎｍ程度の熱酸化膜を形成し、
その上に酸化シリコン薄膜をＣＶＤ法などにより成膜し
ても良い。以下、第１の実施の形態と同様のプロセスに
より図１３もしくは図３１に示す薄膜トランジスタが完
成する。
に、多結晶シリコンからなる半導体薄膜１３のエッチン
グ後に高圧の水蒸気アニール、すなわち高圧水蒸気アニ
ールを行なって例えば８ｎｍ程度の熱酸化膜を形成し、
その上に酸化シリコン薄膜をＣＶＤ法などにより成膜し
ても良い。以下、第１の実施の形態と同様のプロセスに
より図１３もしくは図３１に示す薄膜トランジスタが完
成する。
【０１４５】図６５は、本発明を適用して作製された駆
動基板を用いて組み立てられたアクティブマトリクス型
液晶表示装置の一例を示す模式的な斜視図である。図示
するように、本表示装置は、一対の絶縁基板２０１，２
０２と、両者の間に保持された電気光学物質２０３とを
備えたパネル構造を有する。電気光学物質２０３として
は、液晶材料を用いる。下側の絶縁基板２０１には、画
素アレイ部２０４と駆動回路部とが集積形成されてい
る。駆動回路部は、垂直駆動回路２０５と水平駆動回路
２０６とに分かれている。また、絶縁基板２０１の周辺
部上端には、外部接続用の端子部２０７が形成されてい
る。端子部２０７は、配線２０８を介して垂直駆動回路
２０５及び水平駆動回路２０６に接続している。画素ア
レイ部２０４には、行状のゲート配線２０９と、列状の
信号配線２１０が形成されている。両配線の交差部には
画素電極２１１と、これを駆動する薄膜トランジスタＴ
ＦＴが形成されている。薄膜トランジスタＴＦＴのゲー
ト電極は対応するゲート配線１０９に接続され、ドレイ
ン領域は対応する画素電極２１１に接続され、ソース領
域は対応する信号配線２１０に接続している。ゲート配
線１０９が垂直駆動回路２０５に接続する一方、信号配
線２１０は水平駆動回路２０６に接続している。
動基板を用いて組み立てられたアクティブマトリクス型
液晶表示装置の一例を示す模式的な斜視図である。図示
するように、本表示装置は、一対の絶縁基板２０１，２
０２と、両者の間に保持された電気光学物質２０３とを
備えたパネル構造を有する。電気光学物質２０３として
は、液晶材料を用いる。下側の絶縁基板２０１には、画
素アレイ部２０４と駆動回路部とが集積形成されてい
る。駆動回路部は、垂直駆動回路２０５と水平駆動回路
２０６とに分かれている。また、絶縁基板２０１の周辺
部上端には、外部接続用の端子部２０７が形成されてい
る。端子部２０７は、配線２０８を介して垂直駆動回路
２０５及び水平駆動回路２０６に接続している。画素ア
レイ部２０４には、行状のゲート配線２０９と、列状の
信号配線２１０が形成されている。両配線の交差部には
画素電極２１１と、これを駆動する薄膜トランジスタＴ
ＦＴが形成されている。薄膜トランジスタＴＦＴのゲー
ト電極は対応するゲート配線１０９に接続され、ドレイ
ン領域は対応する画素電極２１１に接続され、ソース領
域は対応する信号配線２１０に接続している。ゲート配
線１０９が垂直駆動回路２０５に接続する一方、信号配
線２１０は水平駆動回路２０６に接続している。
【０１４６】画素電極２１１をスイッチング駆動する薄
膜トランジスタＴＦＴ及び垂直駆動回路２０５と水平駆
動回路２０６に含まれる薄膜トランジスタＴＦＴは、本
発明を適用して作製されたものである。すなわち、半導
体薄膜と、酸化膜と、ゲート電極とを含む積層構造を有
する薄膜トランジスタを製造するために、絶縁性の基板
に多結晶シリコンからなる半導体薄膜を形成する半導体
薄膜形成工程と、当該半導体薄膜の上に酸化膜を形成す
る酸化膜形成工程とを行って作製されている。
膜トランジスタＴＦＴ及び垂直駆動回路２０５と水平駆
動回路２０６に含まれる薄膜トランジスタＴＦＴは、本
発明を適用して作製されたものである。すなわち、半導
体薄膜と、酸化膜と、ゲート電極とを含む積層構造を有
する薄膜トランジスタを製造するために、絶縁性の基板
に多結晶シリコンからなる半導体薄膜を形成する半導体
薄膜形成工程と、当該半導体薄膜の上に酸化膜を形成す
る酸化膜形成工程とを行って作製されている。
【０１４７】ここで、酸化膜形成工程は、半導体薄膜上
に酸化シリコン膜を成膜する成膜工程と、酸素原子を含
有する気体の加圧雰囲気下で熱処理を行う第１のアニー
ル工程とを組み合わせて行う。さらに当該第１のアニー
ル工程に連続して乾燥雰囲気下で熱処理を行う第２のア
ニール工程を行う。
に酸化シリコン膜を成膜する成膜工程と、酸素原子を含
有する気体の加圧雰囲気下で熱処理を行う第１のアニー
ル工程とを組み合わせて行う。さらに当該第１のアニー
ル工程に連続して乾燥雰囲気下で熱処理を行う第２のア
ニール工程を行う。
【０１４８】例えば、酸化膜形成工程は、先に成膜工程
を行って酸化シリコン薄膜を成膜し、続いて第１のアニ
ール工程を行って当該酸化シリコン薄膜と半導体薄膜と
の界面に酸化膜を生成すると共に酸化シリコン薄膜を緻
密化する。そして、当該第１のアニール工程に連続して
乾燥雰囲気下で熱処理を行う第２のアニール工程を行
う。
を行って酸化シリコン薄膜を成膜し、続いて第１のアニ
ール工程を行って当該酸化シリコン薄膜と半導体薄膜と
の界面に酸化膜を生成すると共に酸化シリコン薄膜を緻
密化する。そして、当該第１のアニール工程に連続して
乾燥雰囲気下で熱処理を行う第２のアニール工程を行
う。
【０１４９】また、酸化膜形成工程は、先に第１のアニ
ール工程を行って後で成膜される酸化シリコン薄膜より
緻密な酸化膜を生成し、当該アニール工程に連続して乾
燥雰囲気下で熱処理を行う第２のアニール工程を行う。
続いて成膜工程を行って当該緻密な酸化膜の上に酸化シ
リコン薄膜を成膜しても良い。
ール工程を行って後で成膜される酸化シリコン薄膜より
緻密な酸化膜を生成し、当該アニール工程に連続して乾
燥雰囲気下で熱処理を行う第２のアニール工程を行う。
続いて成膜工程を行って当該緻密な酸化膜の上に酸化シ
リコン薄膜を成膜しても良い。
【０１５０】したがって、以上のようにして作製された
画素電極２１１をスイッチング駆動する薄膜トランジス
タＴＦＴ及び垂直駆動回路２０５と水平駆動回路２０６
に含まれる薄膜トランジスタＴＦＴは、酸化シリコンか
らなるゲート酸化膜が緻密化されて形成されている。こ
れにより、画素電極２１１をスイッチング駆動する薄膜
トランジスタＴＦＴ及び垂直駆動回路２０５と水平駆動
回路２０６に含まれる薄膜トランジスタＴＦＴでは、ゲ
ート酸化膜の膜中固定電荷及び欠陥準位が低減し、ま
た、半導体薄膜／ゲート酸化膜界面の欠陥準位が低減
し、その結果、閾電圧のばらつきの低減、ホットキャリ
ア耐圧の向上等が実現されており、高品質なゲート酸化
膜が形成されている。
画素電極２１１をスイッチング駆動する薄膜トランジス
タＴＦＴ及び垂直駆動回路２０５と水平駆動回路２０６
に含まれる薄膜トランジスタＴＦＴは、酸化シリコンか
らなるゲート酸化膜が緻密化されて形成されている。こ
れにより、画素電極２１１をスイッチング駆動する薄膜
トランジスタＴＦＴ及び垂直駆動回路２０５と水平駆動
回路２０６に含まれる薄膜トランジスタＴＦＴでは、ゲ
ート酸化膜の膜中固定電荷及び欠陥準位が低減し、ま
た、半導体薄膜／ゲート酸化膜界面の欠陥準位が低減
し、その結果、閾電圧のばらつきの低減、ホットキャリ
ア耐圧の向上等が実現されており、高品質なゲート酸化
膜が形成されている。
【０１５１】また、画素電極２１１をスイッチング駆動
する薄膜トランジスタＴＦＴ及び垂直駆動回路２０５と
水平駆動回路２０６に含まれる薄膜トランジスタＴＦＴ
では、半導体薄膜中の水素イオンの存在量が、薄膜トラ
ンジスタとして機能する上で適当な量に調整されてい
る。これにより半導体薄膜中の多量の水素イオンがキャ
リアの散乱を引き起こし、キャリア移動度が低下すると
いうことが防止されるため、キャリア移動度の向上が実
現されている。
する薄膜トランジスタＴＦＴ及び垂直駆動回路２０５と
水平駆動回路２０６に含まれる薄膜トランジスタＴＦＴ
では、半導体薄膜中の水素イオンの存在量が、薄膜トラ
ンジスタとして機能する上で適当な量に調整されてい
る。これにより半導体薄膜中の多量の水素イオンがキャ
リアの散乱を引き起こし、キャリア移動度が低下すると
いうことが防止されるため、キャリア移動度の向上が実
現されている。
【０１５２】したがって、画素電極２１１をスイッチン
グ駆動する薄膜トランジスタＴＦＴ及び垂直駆動回路２
０５と水平駆動回路２０６に含まれる薄膜トランジスタ
ＴＦＴにおいては、低閾電圧、及び高キャリア移動度を
備えた高品質な薄膜トランジスタが実現されている。
グ駆動する薄膜トランジスタＴＦＴ及び垂直駆動回路２
０５と水平駆動回路２０６に含まれる薄膜トランジスタ
ＴＦＴにおいては、低閾電圧、及び高キャリア移動度を
備えた高品質な薄膜トランジスタが実現されている。
【０１５３】図６６は、本発明を適用して作製された薄
膜トランジスタを集積形成した、エレクトロルミネッセ
ンス表示装置の一例を示す模式的な断面図である。この
エレクトロルミネッセンス表示装置では、画素として有
機エレクトロルミネッセンス素子ＯＬＥＤ３０１を用い
ている。ＯＬＥＤ３０１は陽極３０２、有機層３０３及
び陰極３０６を順に重ねたものである。陽極３０２は画
素毎に分離しており、例えばクロムからなり基本的に光
反射性である。陰極３０６は画素間で共通接続されてお
り、例えば極薄の金属層３０４と透明導電層３０５の積
層構造であり、基本的に光透過性である。係る構成を有
するＯＬＥＤ３０１の陽極３０２／陰極３０６間に順方
向の電圧（１０Ｖ程度）を印加すると、電子や正孔など
キャリアの注入が起こり、発光が観測される。ＯＬＥＤ
の動作は、陽極３０２から注入された正孔と陰極３０６
から注入された電子により形成された励起子による発光
と考えられる。
膜トランジスタを集積形成した、エレクトロルミネッセ
ンス表示装置の一例を示す模式的な断面図である。この
エレクトロルミネッセンス表示装置では、画素として有
機エレクトロルミネッセンス素子ＯＬＥＤ３０１を用い
ている。ＯＬＥＤ３０１は陽極３０２、有機層３０３及
び陰極３０６を順に重ねたものである。陽極３０２は画
素毎に分離しており、例えばクロムからなり基本的に光
反射性である。陰極３０６は画素間で共通接続されてお
り、例えば極薄の金属層３０４と透明導電層３０５の積
層構造であり、基本的に光透過性である。係る構成を有
するＯＬＥＤ３０１の陽極３０２／陰極３０６間に順方
向の電圧（１０Ｖ程度）を印加すると、電子や正孔など
キャリアの注入が起こり、発光が観測される。ＯＬＥＤ
の動作は、陽極３０２から注入された正孔と陰極３０６
から注入された電子により形成された励起子による発光
と考えられる。
【０１５４】一方、ＯＬＥＤを駆動する薄膜トランジス
タＴＦＴは、ガラスなどからなる基板１１の上に形成さ
れたゲート電極１５と、その上面に重ねられたゲート絶
縁膜３１２と、このゲート絶縁膜３１２を介してゲート
電極１５の上方に重ねられた半導体薄膜１３とからな
る。薄膜トランジスタＴＦＴ３１１はＯＬＥＤ３０１に
供給される電流の通路となるソース領域Ｓ、チャネル領
域Ｃｈ及びドレイン領域Ｄを備えている。チャネル領域
ｃｈは丁度ゲート電極１５の直上に位置する。このボト
ムゲート構造を有する薄膜トランジスタＴＦＴ３１１は
層間絶縁膜２４により被覆されており、その上には配線
電極２６及びドレイン電極３１３が形成されている。こ
れらの上には別の層間絶縁膜２５を介して前述したＯＬ
ＥＤ３０１が成膜されている。このＯＬＥＤ３０１の陽
極３０２はドレイン電極３１３を介して薄膜トランジス
タＴＦＴ３１１に電気接続されている。
タＴＦＴは、ガラスなどからなる基板１１の上に形成さ
れたゲート電極１５と、その上面に重ねられたゲート絶
縁膜３１２と、このゲート絶縁膜３１２を介してゲート
電極１５の上方に重ねられた半導体薄膜１３とからな
る。薄膜トランジスタＴＦＴ３１１はＯＬＥＤ３０１に
供給される電流の通路となるソース領域Ｓ、チャネル領
域Ｃｈ及びドレイン領域Ｄを備えている。チャネル領域
ｃｈは丁度ゲート電極１５の直上に位置する。このボト
ムゲート構造を有する薄膜トランジスタＴＦＴ３１１は
層間絶縁膜２４により被覆されており、その上には配線
電極２６及びドレイン電極３１３が形成されている。こ
れらの上には別の層間絶縁膜２５を介して前述したＯＬ
ＥＤ３０１が成膜されている。このＯＬＥＤ３０１の陽
極３０２はドレイン電極３１３を介して薄膜トランジス
タＴＦＴ３１１に電気接続されている。
【０１５５】上記において、薄膜トランジスタＴＦＴ３
１１は、本発明を適用して作製されているため酸化シリ
コンからなるゲート酸化膜が緻密化されて形成されてい
る。これにより、薄膜トランジスタＴＦＴ３１１では、
ゲート酸化膜の膜中固定電荷欄及び欠陥準位が低減し、
また、半導体薄膜／ゲート酸化膜界面の欠陥準位が低減
し、その結果、閾電圧のばらつきの低減、ホットキャリ
ア耐圧の向上等が実現されており、高品質なゲート酸化
膜が形成されている。
１１は、本発明を適用して作製されているため酸化シリ
コンからなるゲート酸化膜が緻密化されて形成されてい
る。これにより、薄膜トランジスタＴＦＴ３１１では、
ゲート酸化膜の膜中固定電荷欄及び欠陥準位が低減し、
また、半導体薄膜／ゲート酸化膜界面の欠陥準位が低減
し、その結果、閾電圧のばらつきの低減、ホットキャリ
ア耐圧の向上等が実現されており、高品質なゲート酸化
膜が形成されている。
【０１５６】また、薄膜トランジスタＴＦＴ３１１で
は、半導体薄膜中の水素イオンの存在量が、薄膜トラン
ジスタとして機能する上で適当な量に調整されている。
これにより半導体薄膜中の多量の水素イオンがキャリア
の散乱を引き起こし、キャリア移動度が低下するという
ことが防止されるため、キャリア移動度の向上が実現さ
れている。
は、半導体薄膜中の水素イオンの存在量が、薄膜トラン
ジスタとして機能する上で適当な量に調整されている。
これにより半導体薄膜中の多量の水素イオンがキャリア
の散乱を引き起こし、キャリア移動度が低下するという
ことが防止されるため、キャリア移動度の向上が実現さ
れている。
【０１５７】したがって、薄膜トランジスタＴＦＴ３１
１においては、低閾電圧、及び高キャリア移動度を備え
た高品質な薄膜トランジスタが実現されている。
１においては、低閾電圧、及び高キャリア移動度を備え
た高品質な薄膜トランジスタが実現されている。
【０１５８】図６７は、図６５又は図６６に示した表示
装置を組み込んだ携帯情報端末装置の一例を示す模式的
な斜視図である。携帯情報端末装置（ＰＤＡ）４０１
は、情報処理部４１０と表示部４２０とに分かれてい
る。情報処理部４１０は、通信部、音声処理部、操作
部、制御部及び記憶部などのＰＤＡとしての基本機能を
備えている。これらの機能を制御部が制御することで、
電話機能、メール機能、パソコン機能、パソコン通信機
能、個人情報管理機能などが実現される。さらに、情報
処理部４１０は、操作部４１１を備えており、この操作
部４１１を操作することにより、各種機能を選択でき
る。情報処理部４１０は、実行する処理内容に応じて画
像情報を生成する。表示部４２０は、情報処理部４１０
が生成した画像情報を表示パネルに表示する。この表示
パネルは、本発明を適用して作製した図６５に示した液
晶パネルあるいは図６６に示したエレクトロルミネッセ
ンスパネルである。このような携帯情報端末装置におい
ては、携帯性を向上する為製品の小型化が特に推進され
ている。ＰＤＡは、パーソナルコンピュータの様に必ず
しもキーボードを必要としない為、非常に小さくするこ
とができる。このように小型化が図られた電子機器で
は、画像情報の処理結果を表示する表示部として、図６
５や図６６に示した高性能で高精細なディスプレイパネ
ルが好適である。
装置を組み込んだ携帯情報端末装置の一例を示す模式的
な斜視図である。携帯情報端末装置（ＰＤＡ）４０１
は、情報処理部４１０と表示部４２０とに分かれてい
る。情報処理部４１０は、通信部、音声処理部、操作
部、制御部及び記憶部などのＰＤＡとしての基本機能を
備えている。これらの機能を制御部が制御することで、
電話機能、メール機能、パソコン機能、パソコン通信機
能、個人情報管理機能などが実現される。さらに、情報
処理部４１０は、操作部４１１を備えており、この操作
部４１１を操作することにより、各種機能を選択でき
る。情報処理部４１０は、実行する処理内容に応じて画
像情報を生成する。表示部４２０は、情報処理部４１０
が生成した画像情報を表示パネルに表示する。この表示
パネルは、本発明を適用して作製した図６５に示した液
晶パネルあるいは図６６に示したエレクトロルミネッセ
ンスパネルである。このような携帯情報端末装置におい
ては、携帯性を向上する為製品の小型化が特に推進され
ている。ＰＤＡは、パーソナルコンピュータの様に必ず
しもキーボードを必要としない為、非常に小さくするこ
とができる。このように小型化が図られた電子機器で
は、画像情報の処理結果を表示する表示部として、図６
５や図６６に示した高性能で高精細なディスプレイパネ
ルが好適である。
【０１５９】図６８は、本発明を適用して作製されたデ
ィスプレイを組み込んだ携帯電話装置の一例を示す模式
的な平面図である。図示するように、携帯電話装置５０
１は、無線送受信用のアンテナ５０２、受話器（スピー
カ）５０３及び送話器（マイクロホン）５０４を備える
とともに、ダイヤルキーなどの操作キー５０５とディス
プレイパネル５０６とを備える。そして、このディスプ
レイパネル５０６は、本発明を適用して作製した図６５
に示した液晶パネルあるいは図６６に示したエレクトロ
ルミネッセンスパネルである。この携帯電話装置５０１
は、個人名と電話番号などの電話帳情報をディスプレイ
５０６に表示することができる。また、受信した電子メ
ールを、ディスプレイ５０６に表示することも可能とさ
れている。携帯電話装置は、ＰＤＡと同様に携帯性を向
上する為製品の小型化が特に推進されている。そして、
このように小型化が図られた携帯電話装置では、文字情
報や画像情報の処理結果を表示する表示部として、図６
５や図６６に示した高性能で高精細なディスプレイパネ
ルが好適である。
ィスプレイを組み込んだ携帯電話装置の一例を示す模式
的な平面図である。図示するように、携帯電話装置５０
１は、無線送受信用のアンテナ５０２、受話器（スピー
カ）５０３及び送話器（マイクロホン）５０４を備える
とともに、ダイヤルキーなどの操作キー５０５とディス
プレイパネル５０６とを備える。そして、このディスプ
レイパネル５０６は、本発明を適用して作製した図６５
に示した液晶パネルあるいは図６６に示したエレクトロ
ルミネッセンスパネルである。この携帯電話装置５０１
は、個人名と電話番号などの電話帳情報をディスプレイ
５０６に表示することができる。また、受信した電子メ
ールを、ディスプレイ５０６に表示することも可能とさ
れている。携帯電話装置は、ＰＤＡと同様に携帯性を向
上する為製品の小型化が特に推進されている。そして、
このように小型化が図られた携帯電話装置では、文字情
報や画像情報の処理結果を表示する表示部として、図６
５や図６６に示した高性能で高精細なディスプレイパネ
ルが好適である。
【０１６０】
【発明の効果】本発明に係る薄膜トランジスタの製造方
法は、半導体薄膜と、酸化膜と、ゲート電極とを含む積
層構造を有する薄膜トランジスタの製造方法であって、
絶縁性の基板に多結晶シリコンからなる半導体薄膜を形
成する半導体薄膜形成工程と、上記半導体薄膜の上に酸
化膜を形成する酸化膜形成工程とを備え、上記酸化膜形
成工程は、上記半導体薄膜上に酸化シリコン膜を成膜す
る成膜工程と、酸素原子を含有する気体の加圧雰囲気下
で熱処理を行う第１のアニール工程とを組み合わせて行
い、上記第１のアニール工程に連続して乾燥雰囲気下で
熱処理を行う第２のアニール工程を行うものである。
法は、半導体薄膜と、酸化膜と、ゲート電極とを含む積
層構造を有する薄膜トランジスタの製造方法であって、
絶縁性の基板に多結晶シリコンからなる半導体薄膜を形
成する半導体薄膜形成工程と、上記半導体薄膜の上に酸
化膜を形成する酸化膜形成工程とを備え、上記酸化膜形
成工程は、上記半導体薄膜上に酸化シリコン膜を成膜す
る成膜工程と、酸素原子を含有する気体の加圧雰囲気下
で熱処理を行う第１のアニール工程とを組み合わせて行
い、上記第１のアニール工程に連続して乾燥雰囲気下で
熱処理を行う第２のアニール工程を行うものである。
【０１６１】以上のような本発明に係る薄膜トランジス
タの製造方法では、基板の収縮を抑制しつつも酸化膜を
緻密化することが可能とされ、さらに、キャリアの散乱
中心となる余分な残留水分子、水素イオン等を半導体薄
膜から脱離することができる。
タの製造方法では、基板の収縮を抑制しつつも酸化膜を
緻密化することが可能とされ、さらに、キャリアの散乱
中心となる余分な残留水分子、水素イオン等を半導体薄
膜から脱離することができる。
【０１６２】したがって、本発明に係る薄膜トランジス
タの製造方法においては、基板の収縮を抑制しながら、
高品質の酸化膜を形成し、且つ良好な移動度を備えた半
導体薄膜を形成することが可能とされ、高性能な薄膜ト
ランジスタを提供することが可能とされる。
タの製造方法においては、基板の収縮を抑制しながら、
高品質の酸化膜を形成し、且つ良好な移動度を備えた半
導体薄膜を形成することが可能とされ、高性能な薄膜ト
ランジスタを提供することが可能とされる。
【０１６３】また、本発明に係る液晶表示装置の製造方
法は、画素電極とこれを駆動する薄膜トランジスタとが
配された第１の基板と上記画素電極に対面する電極が配
された第２の基板とが所定の間隙をおいて対向配置され
るとともに上記間隔に液晶が保持されてなる表示パネル
を有し、上記薄膜トランジスタが半導体薄膜と酸化膜と
ゲート電極とを含む積層構造を有する液晶表示装置の製
造方法であって、上記第１の基板に多結晶シリコンから
なる半導体薄膜を形成する半導体薄膜形成工程と、上記
半導体薄膜の上に酸化膜を形成する酸化膜形成工程とを
備え、上記酸化膜形成工程は、上記半導体薄膜上に酸化
シリコン膜を成膜する成膜工程と、酸素原子を含有する
気体の加圧雰囲気下で熱処理を行う第１のアニール工程
とを組み合わせて行い、上記第１のアニール工程に連続
して乾燥雰囲気下で熱処理を行う第２のアニール工程を
行うものである。
法は、画素電極とこれを駆動する薄膜トランジスタとが
配された第１の基板と上記画素電極に対面する電極が配
された第２の基板とが所定の間隙をおいて対向配置され
るとともに上記間隔に液晶が保持されてなる表示パネル
を有し、上記薄膜トランジスタが半導体薄膜と酸化膜と
ゲート電極とを含む積層構造を有する液晶表示装置の製
造方法であって、上記第１の基板に多結晶シリコンから
なる半導体薄膜を形成する半導体薄膜形成工程と、上記
半導体薄膜の上に酸化膜を形成する酸化膜形成工程とを
備え、上記酸化膜形成工程は、上記半導体薄膜上に酸化
シリコン膜を成膜する成膜工程と、酸素原子を含有する
気体の加圧雰囲気下で熱処理を行う第１のアニール工程
とを組み合わせて行い、上記第１のアニール工程に連続
して乾燥雰囲気下で熱処理を行う第２のアニール工程を
行うものである。
【０１６４】以上のような本発明に係る液晶表示装置の
製造方法では、薄膜トランジスタを製造する際に、基板
の収縮を抑制しつつも酸化膜を緻密化することが可能と
され、さらに、キャリアの散乱中心となる余分な残留水
分子、水素イオン等を半導体薄膜から脱離することがで
きる。
製造方法では、薄膜トランジスタを製造する際に、基板
の収縮を抑制しつつも酸化膜を緻密化することが可能と
され、さらに、キャリアの散乱中心となる余分な残留水
分子、水素イオン等を半導体薄膜から脱離することがで
きる。
【０１６５】したがって、本発明に係る液晶表示装置の
製造方法においては、高品質の酸化膜と良好な移動度を
備えた半導体薄膜を有する薄膜トランジスタを備えた高
性能な液晶表示装置を提供することが可能とされる。
製造方法においては、高品質の酸化膜と良好な移動度を
備えた半導体薄膜を有する薄膜トランジスタを備えた高
性能な液晶表示装置を提供することが可能とされる。
【０１６６】また、本発明に係るエレクトロルミネッセ
ンス表示装置の製造方法は、絶縁性の基板にエレクトロ
ルミネッセンス素子とこれを駆動する薄膜トランジスタ
が配され、当該薄膜トランジスタが半導体薄膜と酸化膜
とゲート電極とを含む積層構造を有するエレクトロルミ
ネッセンス表示装置の製造方法であって、上記絶縁性の
基板に多結晶シリコンからなる半導体薄膜を形成する半
導体薄膜形成工程と、上記半導体薄膜の上に酸化膜を形
成する酸化膜形成工程とを備え、上記酸化膜形成工程
は、上記半導体薄膜上に酸化シリコン膜を成膜する成膜
工程と、酸素原子を含有する気体の加圧雰囲気下で熱処
理を行う第１のアニール工程とを組み合わせて行い、上
記第１のアニール工程に連続して乾燥雰囲気下で熱処理
を行う第２のアニール工程を行うものである。
ンス表示装置の製造方法は、絶縁性の基板にエレクトロ
ルミネッセンス素子とこれを駆動する薄膜トランジスタ
が配され、当該薄膜トランジスタが半導体薄膜と酸化膜
とゲート電極とを含む積層構造を有するエレクトロルミ
ネッセンス表示装置の製造方法であって、上記絶縁性の
基板に多結晶シリコンからなる半導体薄膜を形成する半
導体薄膜形成工程と、上記半導体薄膜の上に酸化膜を形
成する酸化膜形成工程とを備え、上記酸化膜形成工程
は、上記半導体薄膜上に酸化シリコン膜を成膜する成膜
工程と、酸素原子を含有する気体の加圧雰囲気下で熱処
理を行う第１のアニール工程とを組み合わせて行い、上
記第１のアニール工程に連続して乾燥雰囲気下で熱処理
を行う第２のアニール工程を行うものである。
【０１６７】以上のような本発明に係るエレクトロルミ
ネッセンス表示装置の製造方法では、薄膜トランジスタ
を製造する際に、基板の収縮を抑制しつつも酸化膜を緻
密化することが可能とされ、さらに、キャリアの散乱中
心となる余分な残留水分子、水素イオン等を半導体薄膜
から脱離することができる。
ネッセンス表示装置の製造方法では、薄膜トランジスタ
を製造する際に、基板の収縮を抑制しつつも酸化膜を緻
密化することが可能とされ、さらに、キャリアの散乱中
心となる余分な残留水分子、水素イオン等を半導体薄膜
から脱離することができる。
【０１６８】したがって、本発明に係るエレクトロルミ
ネッセンス表示装置の製造方法においては、高品質の酸
化膜と良好な移動度を備えた半導体薄膜を有する薄膜ト
ランジスタを備えた高性能なエレクトロルミネッセンス
表示装置を提供することが可能とされる。
ネッセンス表示装置の製造方法においては、高品質の酸
化膜と良好な移動度を備えた半導体薄膜を有する薄膜ト
ランジスタを備えた高性能なエレクトロルミネッセンス
表示装置を提供することが可能とされる。
【０１６９】また、本発明に係る薄膜トランジスタは、
半導体薄膜と、酸化膜と、ゲート電極とを含む積層構造
を有する薄膜トランジスタであって、上記半導体薄膜
は、絶縁性の基板に形成された多結晶シリコンからな
り、上記酸化膜は、上記半導体薄膜上に酸化シリコン膜
を成膜する成膜処理と、酸素原子を含有する気体の加圧
雰囲気下で熱処理を行う第１のアニール処理とを組み合
わせ且つ当該第１のアニール処理に連続して乾燥雰囲気
下で熱処理を行う第２のアニール処理を行うことにより
形成されてなるものである。
半導体薄膜と、酸化膜と、ゲート電極とを含む積層構造
を有する薄膜トランジスタであって、上記半導体薄膜
は、絶縁性の基板に形成された多結晶シリコンからな
り、上記酸化膜は、上記半導体薄膜上に酸化シリコン膜
を成膜する成膜処理と、酸素原子を含有する気体の加圧
雰囲気下で熱処理を行う第１のアニール処理とを組み合
わせ且つ当該第１のアニール処理に連続して乾燥雰囲気
下で熱処理を行う第２のアニール処理を行うことにより
形成されてなるものである。
【０１７０】以上のような本発明に係る薄膜トランジス
タでは、基板の収縮が抑制されつつも酸化膜が緻密化さ
れており、さらに、キャリアの散乱中心となる余分な残
留水分子、水素イオン等が半導体薄膜から脱離されてい
る。
タでは、基板の収縮が抑制されつつも酸化膜が緻密化さ
れており、さらに、キャリアの散乱中心となる余分な残
留水分子、水素イオン等が半導体薄膜から脱離されてい
る。
【０１７１】したがって、本発明に係る薄膜トランジス
タにおいては、基板の収縮が抑制されつつ、高品質の酸
化膜及び良好な移動度を備えた半導体薄膜が形成されて
おり、高性能な薄膜トランジスタが実現される。
タにおいては、基板の収縮が抑制されつつ、高品質の酸
化膜及び良好な移動度を備えた半導体薄膜が形成されて
おり、高性能な薄膜トランジスタが実現される。
【０１７２】また、本発明に係る液晶表示装置は、画素
電極とこれを駆動する薄膜トランジスタとが配された第
１の基板と上記画素電極に対面する電極が配された第２
の基板とが所定の間隙をおいて対向配置されるとともに
上記間隔に液晶が保持されてなる表示パネルを有し、上
記薄膜トランジスタが半導体薄膜と酸化膜とゲート電極
とを含む積層構造を有する液晶表示装置であって、上記
半導体薄膜は、上記第１の基板に形成された多結晶シリ
コンからなり、上記酸化膜は、上記半導体薄膜上に酸化
シリコン膜を成膜する成膜処理と、酸素原子を含有する
気体の加圧雰囲気下で熱処理を行う第１のアニール処理
とを組み合わせ且つ当該第１のアニール処理に連続して
乾燥雰囲気下で熱処理を行う第２のアニール処理を行う
ことにより形成されてなるものである。
電極とこれを駆動する薄膜トランジスタとが配された第
１の基板と上記画素電極に対面する電極が配された第２
の基板とが所定の間隙をおいて対向配置されるとともに
上記間隔に液晶が保持されてなる表示パネルを有し、上
記薄膜トランジスタが半導体薄膜と酸化膜とゲート電極
とを含む積層構造を有する液晶表示装置であって、上記
半導体薄膜は、上記第１の基板に形成された多結晶シリ
コンからなり、上記酸化膜は、上記半導体薄膜上に酸化
シリコン膜を成膜する成膜処理と、酸素原子を含有する
気体の加圧雰囲気下で熱処理を行う第１のアニール処理
とを組み合わせ且つ当該第１のアニール処理に連続して
乾燥雰囲気下で熱処理を行う第２のアニール処理を行う
ことにより形成されてなるものである。
【０１７３】以上のような本発明に係る液晶表示装置に
おいては、基板の収縮が抑制され且つ高品質の酸化膜及
び良好な移動度を備えた半導体薄膜が形成された薄膜ト
ランジスタを備えているため、高性能な液晶表示装置が
実現される。
おいては、基板の収縮が抑制され且つ高品質の酸化膜及
び良好な移動度を備えた半導体薄膜が形成された薄膜ト
ランジスタを備えているため、高性能な液晶表示装置が
実現される。
【０１７４】そして、本発明に係るエレクトロルミネッ
センス表示装置は、絶縁性の基板にエレクトロルミネッ
センス素子とこれを駆動する薄膜トランジスタが配さ
れ、当該薄膜トランジスタが半導体薄膜と酸化膜とゲー
ト電極とを含む積層構造を有するエレクトロルミネッセ
ンス表示装置であって、上記半導体薄膜は、上記絶縁性
の基板に形成された多結晶シリコンからなり、上記酸化
膜は、上記半導体薄膜上に酸化シリコン膜を成膜する成
膜処理と、酸素原子を含有する気体の加圧雰囲気下で熱
処理を行う第１のアニール処理とを組み合わせ且つ当該
第１のアニール処理に連続して乾燥雰囲気下で熱処理を
行う第２のアニール処理を行うことにより形成されてな
るものである。
センス表示装置は、絶縁性の基板にエレクトロルミネッ
センス素子とこれを駆動する薄膜トランジスタが配さ
れ、当該薄膜トランジスタが半導体薄膜と酸化膜とゲー
ト電極とを含む積層構造を有するエレクトロルミネッセ
ンス表示装置であって、上記半導体薄膜は、上記絶縁性
の基板に形成された多結晶シリコンからなり、上記酸化
膜は、上記半導体薄膜上に酸化シリコン膜を成膜する成
膜処理と、酸素原子を含有する気体の加圧雰囲気下で熱
処理を行う第１のアニール処理とを組み合わせ且つ当該
第１のアニール処理に連続して乾燥雰囲気下で熱処理を
行う第２のアニール処理を行うことにより形成されてな
るものである。
【０１７５】以上のような本発明に係るエレクトロルミ
ネッセンス表示装置においては、基板の収縮が抑制され
且つ高品質の酸化膜及び良好な移動度を備えた半導体薄
膜が形成された薄膜トランジスタを備えているため、高
性能なエレクトロルミネッセンス表示装置が実現され
る。
ネッセンス表示装置においては、基板の収縮が抑制され
且つ高品質の酸化膜及び良好な移動度を備えた半導体薄
膜が形成された薄膜トランジスタを備えているため、高
性能なエレクトロルミネッセンス表示装置が実現され
る。
【０１７６】以上、本発明により、大面積のガラス基板
上に高性能な薄膜トランジスタの形成が可能となるた
め、ディスプレイパネル上に高機能回路を集積化する、
いわゆるシテスムディスプレイの実現に大きく寄与でき
る。
上に高性能な薄膜トランジスタの形成が可能となるた
め、ディスプレイパネル上に高機能回路を集積化する、
いわゆるシテスムディスプレイの実現に大きく寄与でき
る。
【図１】本発明に係る薄膜トランジスタを示す断面図で
ある。
ある。
【図２】本発明に係る薄膜トランジスタの製造工程を説
明する図である。
明する図である。
【図３】本発明に係る薄膜トランジスタの製造工程を説
明する図である。
明する図である。
【図４】本発明に係る薄膜トランジスタの製造工程を説
明する図である。
明する図である。
【図５】本発明に係る薄膜トランジスタの製造工程を説
明する図である。
明する図である。
【図６】高圧水蒸気酸化処理装置の一例を示す模式図で
ある。
ある。
【図７】本発明に係る薄膜トランジスタの製造工程を説
明する図である。
明する図である。
【図８】本発明に係る薄膜トランジスタの製造工程を説
明する図である。
明する図である。
【図９】本発明に係る薄膜トランジスタの製造工程を説
明する図である。
明する図である。
【図１０】本発明に係る薄膜トランジスタの製造工程を
説明する図である。
説明する図である。
【図１１】本発明に係る薄膜トランジスタの製造工程を
説明する図である。
説明する図である。
【図１２】本発明に係る薄膜トランジスタの製造工程を
説明する図である。
説明する図である。
【図１３】第１の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図１４】第１の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図１５】第１の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図１６】第１の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図１７】第１の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図１８】第１の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図１９】第１の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図２０】第１の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図２１】第１の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図２２】第１の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図２３】第１の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図２４】第１の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図２５】第１の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図２６】第１の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図２７】第２の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図２８】第２の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図２９】第２の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図３０】第２の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図３１】第３の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図３２】第３の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図３３】第３の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図３４】第３の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図３５】第３の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図３６】第３の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図３７】第３の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図３８】第３の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図３９】第３の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図４０】第３の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図４１】第３の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図４２】第３の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図４３】第３の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図４４】第３の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図４５】第４の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図４６】第４の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図４７】第４の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図４８】第５の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図４９】第５の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図５０】第５の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図５１】第５の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図５２】第５の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図５３】第５の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図５４】第５の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図５５】第５の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図５６】第５の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図５７】第６の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図５８】第６の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図５９】第６の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図６０】第６の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図６１】第７の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図６２】第７の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図６３】第７の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図６４】第７の実施の形態に係る薄膜トランジスタ基
板の製造工程を説明する図である。
板の製造工程を説明する図である。
【図６５】本発明を適用して製造された薄膜トランジス
タを用いた液晶表示装置の一例を示す模式的な斜視図で
ある。
タを用いた液晶表示装置の一例を示す模式的な斜視図で
ある。
【図６６】本発明を適用して製造された薄膜トランジス
タを組み込んだエレクトロルミネッセンス表示装置の一
例を示す部分断面図である。
タを組み込んだエレクトロルミネッセンス表示装置の一
例を示す部分断面図である。
【図６７】本発明に係る表示装置を組み込んだ携帯情報
端末装置の一例を示す模式的な斜視図である。
端末装置の一例を示す模式的な斜視図である。
【図６８】本発明に係る表示装置を組み込んだ携帯電話
装置の一例を示す模式的な平面図である。
装置の一例を示す模式的な平面図である。
１ 絶縁基板
２ａ、２ｂ バッファ層（ゲート窒化膜、ゲート酸化
膜） ３ 半導体薄膜 ４ ゲート酸化膜 ５ ゲート電極 ６ ｐｃｈ−ＴＦＴ ７ ｎｃｈ−ＴＦＴ
膜） ３ 半導体薄膜 ４ ゲート酸化膜 ５ ゲート電極 ６ ｐｃｈ−ＴＦＴ ７ ｎｃｈ−ＴＦＴ
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｆ 9/35 Ｈ０１Ｌ 21/316 Ｐ
Ｈ０１Ｌ 21/316 29/78 ６１７Ｖ
29/786 ６２７Ｆ
Ｆターム(参考） 2H092 GA59 JA25 JA34 JA37 JA41
JA46 JB57 KA10 KA12 KB24
KB25 MA08 MA13 MA18 MA25
MA27 MA29 MA30 NA21 NA29
5C094 AA05 BA03 BA27 BA43 CA19
DA15 EA04 EA07 FB15 GB10
5F058 BA20 BB04 BB07 BC02 BF58
BH03 BH07 BH20 BJ10
5F110 AA30 BB02 BB04 CC02 CC08
DD02 DD13 DD14 EE02 EE03
EE04 EE09 EE28 FF02 FF03
FF09 FF23 FF28 FF30 FF32
FF36 GG02 GG13 GG32 GG45
GG47 GG52 HJ01 HJ04 HJ13
HJ23 HL07 HL23 HM15 NN03
NN24 NN27 NN35 NN72 PP02
PP03 PP04 PP35 QQ09 QQ11
QQ12 QQ19 QQ23
5G435 AA01 BB05 BB12 CC09 KK05
KK09 KK10
Claims (39)
- 【請求項１】 半導体薄膜と、酸化膜と、ゲート電極と
を含む積層構造を有する薄膜トランジスタの製造方法で
あって、 絶縁性の基板に多結晶シリコンからなる半導体薄膜を形
成する半導体薄膜形成工程と、 上記半導体薄膜の上に酸化膜を形成する酸化膜形成工程
とを備え、 上記酸化膜形成工程は、上記半導体薄膜上に酸化シリコ
ン膜を成膜する成膜工程と、 酸素原子を含有する気体の加圧雰囲気下で熱処理を行う
第１のアニール工程とを組み合わせて行い、 上記第１のアニール工程に連続して乾燥雰囲気下で熱処
理を行う第２のアニール工程を行うことを特徴とする薄
膜トランジスタの製造方法。 - 【請求項２】 上記酸化膜形成工程は、上記成膜工程を
行って上記酸化シリコン膜を成膜し、 当該成膜工程後に上記第１のアニール工程を行って上記
酸化シリコン膜を緻密化するとともに、上記半導体薄膜
と上記酸化シリコン膜との界面に酸化膜を生成し、 当該第１のアニール工程後に上記第２のアニール工程を
行うことを特徴とする請求項１記載の薄膜トランジスタ
の製造方法。 - 【請求項３】 上記酸化膜形成工程は、上記第１のアニ
ール工程を行って上記半導体薄膜の表面に上記成膜工程
で得られる酸化シリコン膜よりも緻密な酸化シリコン膜
を生成し、 当該第１のアニール工程後に上記第２のアニール工程を
行い、 当該第２のアニール工程後に上記成膜工程を行って上記
緻密な酸化シリコン膜の上に上記酸化シリコン膜を成膜
することを特徴とする請求項１記載の薄膜トランジスタ
の製造方法。 - 【請求項４】 上記半導体薄膜をパタニングして薄膜ト
ランジスタの素子領域を形成する素子領域形成工程を上
記酸化膜形成工程の前に行うことを特徴とする請求項１
記載の薄膜トランジスタの製造方法。 - 【請求項５】 上記半導体薄膜をパタニングして薄膜ト
ランジスタの素子領域を形成する素子領域形成工程を上
記酸化膜形成工程の後に行うことを特徴とする請求項１
記載の薄膜トランジスタの製造方法。 - 【請求項６】 上記半導体薄膜形成工程の前に上記絶縁
性の基板に予めゲート電極を形成するゲート電極形成工
程を備え、 上記半導体薄膜形成工程は、上記ゲート電極の上にゲー
ト絶縁膜を介して上記半導体薄膜を形成し、 上記酸化膜形成工程は、上記半導体薄膜の上に上記酸化
膜を形成することを特徴とする請求項１記載の薄膜トラ
ンジスタの製造方法。 - 【請求項７】 上記乾燥雰囲気は、酸素雰囲気、大気雰
囲気、窒素雰囲気、不活性ガス雰囲気、真空雰囲気のい
ずれかであることを特徴とする請求項１記載の薄膜トラ
ンジスタの製造方法。 - 【請求項８】 画素電極とこれを駆動する薄膜トランジ
スタとが配された第１の基板と上記画素電極に対面する
電極が配された第２の基板とが所定の間隙をおいて対向
配置されるとともに上記間隔に液晶が保持されてなる表
示パネルを有し、上記薄膜トランジスタが半導体薄膜と
酸化膜とゲート電極とを含む積層構造を有する液晶表示
装置の製造方法であって、 上記第１の基板に多結晶シリコンからなる半導体薄膜を
形成する半導体薄膜形成工程と、 上記半導体薄膜の上に酸化膜を形成する酸化膜形成工程
とを備え、 上記酸化膜形成工程は、上記半導体薄膜上に酸化シリコ
ン膜を成膜する成膜工程と、 酸素原子を含有する気体の加圧雰囲気下で熱処理を行う
第１のアニール工程とを組み合わせて行い、 上記第１のアニール工程に連続して乾燥雰囲気下で熱処
理を行う第２のアニール工程を行うことを特徴とする液
晶表示装置の製造方法。 - 【請求項９】 上記酸化膜形成工程は、上記成膜工程を
行って上記酸化シリコン膜を成膜し、 当該成膜工程後に上記第１のアニール工程を行って上記
酸化シリコン膜を緻密化するとともに、上記半導体薄膜
と上記酸化シリコン膜との界面に酸化膜を生成し、 当該第１のアニール工程後に上記第２のアニール工程を
行うことを特徴とする請求項８記載の液晶表示装置の製
造方法。 - 【請求項１０】 上記酸化膜形成工程は、上記第１のア
ニール工程を行って上記半導体薄膜の表面に上記成膜工
程で得られる酸化シリコン膜よりも緻密な酸化シリコン
膜を生成し、 当該第１のアニール工程後に上記第２のアニール工程を
行い、 当該第２のアニール工程後に上記成膜工程を行って上記
緻密な酸化シリコン膜の上に上記酸化シリコン膜を成膜
することを特徴とする請求項８記載の液晶表示装置の製
造方法。 - 【請求項１１】 上記半導体薄膜をパタニングして薄膜
トランジスタの素子領域を形成する素子領域形成工程を
上記酸化膜形成工程の前に行うことを特徴とする請求項
８記載の液晶表示装置の製造方法。 - 【請求項１２】 上記半導体薄膜をパタニングして薄膜
トランジスタの素子領域を形成する素子領域形成工程を
上記酸化膜形成工程の後に行うことを特徴とする請求項
８記載の液晶表示装置の製造方法。 - 【請求項１３】 上記半導体薄膜形成工程の前に上記第
１の基板に予めゲート電極を形成するゲート電極形成工
程を備え、 上記半導体薄膜形成工程は、上記ゲート電極の上にゲー
ト絶縁膜を介して上記半導体薄膜を形成し、 上記酸化膜形成工程は、上記半導体薄膜の上に上記酸化
膜を形成することを特徴とする請求項８記載の液晶表示
装置の製造方法。 - 【請求項１４】 上記乾燥雰囲気は、酸素雰囲気、大気
雰囲気、窒素雰囲気、不活性ガス雰囲気、真空雰囲気の
いずれかであることを特徴とする請求項８記載の液晶表
示装置の製造方法。 - 【請求項１５】 絶縁性の基板にエレクトロルミネッセ
ンス素子とこれを駆動する薄膜トランジスタが配され、
当該薄膜トランジスタが半導体薄膜と酸化膜とゲート電
極とを含む積層構造を有するエレクトロルミネッセンス
表示装置の製造方法であって、 上記絶縁性の基板に多結晶シリコンからなる半導体薄膜
を形成する半導体薄膜形成工程と、 上記半導体薄膜の上に酸化膜を形成する酸化膜形成工程
とを備え、 上記酸化膜形成工程は、上記半導体薄膜上に酸化シリコ
ン膜を成膜する成膜工程と、 酸素原子を含有する気体の加圧雰囲気下で熱処理を行う
第１のアニール工程とを組み合わせて行い、 上記第１のアニール工程に連続して乾燥雰囲気下で熱処
理を行う第２のアニール工程を行うことを特徴とするエ
レクトロルミネッセンス表示装置の製造方法。 - 【請求項１６】 上記酸化膜形成工程は、上記成膜工程
を行って上記酸化シリコン膜を成膜し、 当該成膜工程後に上記第１のアニール工程を行って上記
酸化シリコン膜を緻密化するとともに、上記半導体薄膜
と上記酸化シリコン膜との界面に酸化膜を生成し、 当該第１のアニール工程後に上記第２のアニール工程を
行うことを特徴とする請求項１５記載のエレクトロルミ
ネッセンス表示装置の製造方法。 - 【請求項１７】 上記酸化膜形成工程は、上記第１のア
ニール工程を行って上記半導体薄膜の表面に上記成膜工
程で得られる酸化シリコン膜よりも緻密な酸化シリコン
膜を生成し、 当該第１のアニール工程後に上記第２のアニール工程を
行い、 当該第２のアニール工程後に上記成膜工程を行って上記
緻密な酸化シリコン膜の上に上記酸化シリコン膜を成膜
することを特徴とする請求項１５記載のエレクトロルミ
ネッセンス表示装置の製造方法。 - 【請求項１８】 上記半導体薄膜をパタニングして薄膜
トランジスタの素子領域を形成する素子領域形成工程を
上記酸化膜形成工程の前に行うことを特徴とする請求項
１５記載のエレクトロルミネッセンス表示装置の製造方
法。 - 【請求項１９】 上記半導体薄膜をパタニングして薄膜
トランジスタの素子領域を形成する素子領域形成工程を
上記酸化膜形成工程の後に行うことを特徴とする請求項
１５記載のエレクトロルミネッセンス表示装置の製造方
法。 - 【請求項２０】 上記半導体薄膜形成工程の前に上記絶
縁性の基板に予めゲート電極を形成するゲート電極形成
工程を備え、 上記半導体薄膜形成工程は、上記ゲート電極の上にゲー
ト絶縁膜を介して上記半導体薄膜を形成し、 上記酸化膜形成工程は、上記半導体薄膜の上に上記酸化
膜を形成することを特徴とする請求項１５記載のエレク
トロルミネッセンス表示装置の製造方法。 - 【請求項２１】 上記乾燥雰囲気は、酸素雰囲気、大気
雰囲気、窒素雰囲気、不活性ガス雰囲気、真空雰囲気の
いずれかであることを特徴とする請求項１５記載のエレ
クトロルミネッセンス表示装置の製造方法。 - 【請求項２２】 半導体薄膜と、酸化膜と、ゲート電極
とを含む積層構造を有する薄膜トランジスタであって、 上記半導体薄膜は、絶縁性の基板に形成された多結晶シ
リコンからなり、 上記酸化膜は、上記半導体薄膜上に酸化シリコン膜を成
膜する成膜処理と、 酸素原子を含有する気体の加圧雰囲気下で熱処理を行う
第１のアニール処理とを組み合わせ且つ当該第１のアニ
ール処理に連続して乾燥雰囲気下で熱処理を行う第２の
アニール処理を行うことにより形成されることを特徴と
する薄膜トランジスタ。 - 【請求項２３】 上記酸化膜は、上記成膜処理を行って
上記酸化シリコン膜を成膜し、 当該成膜処理後に上記第１のアニール処理を行って上記
酸化シリコン膜を緻密化するとともに、上記半導体薄膜
と上記酸化シリコン膜との界面に酸化膜を生成し、 当該第１のアニール処理後に上記第２のアニール処理を
行って形成されたものであることを特徴とする請求項２
２記載の薄膜トランジスタ。 - 【請求項２４】 上記酸化膜は、上記第１のアニール処
理を行って上記半導体薄膜の表面に上記成膜処理で得ら
れる酸化シリコン膜よりも緻密な酸化シリコン膜を生成
し、 当該第１のアニール処理後に上記第２のアニール処理を
行い、 当該第２のアニール処理後に上記成膜処理を行って上記
緻密な酸化シリコン膜の上に上記酸化シリコン膜が成膜
されたものであることを特徴とする請求項２２記載の薄
膜トランジスタ。 - 【請求項２５】 上記半導体薄膜をパタニングして形成
された薄膜トランジスタの素子領域上に上記酸化膜が形
成されていることを特徴とする請求項２２記載の薄膜ト
ランジスタ。 - 【請求項２６】 上記素子領域は、上記半導体薄膜上に
上記酸化膜が形成され当該酸化膜ごと上記半導体薄膜が
パタニングされて形成されていることを特徴とする請求
項２２記載の薄膜トランジスタ。 - 【請求項２７】 上記半導体薄膜は、上記絶縁性の基板
に予め形成された上記ゲート電極の上にゲート絶縁膜を
介して形成され、当該半導体薄膜の上に上記酸化膜が形
成されていることを特徴とする請求項２２記載の薄膜ト
ランジスタ。 - 【請求項２８】 画素電極とこれを駆動する薄膜トラン
ジスタとが配された第１の基板と上記画素電極に対面す
る電極が配された第２の基板とが所定の間隙をおいて対
向配置されるとともに上記間隔に液晶が保持されてなる
表示パネルを有し、上記薄膜トランジスタが半導体薄膜
と酸化膜とゲート電極とを含む積層構造を有する液晶表
示装置であって、 上記半導体薄膜は、上記第１の基板に形成された多結晶
シリコンからなり、 上記酸化膜は、上記半導体薄膜上に酸化シリコン膜を成
膜する成膜処理と、 酸素原子を含有する気体の加圧雰囲気下で熱処理を行う
第１のアニール処理とを組み合わせ且つ当該第１のアニ
ール処理に連続して乾燥雰囲気下で熱処理を行う第２の
アニール処理を行うことにより形成されることを特徴と
する液晶表示装置。 - 【請求項２９】 上記酸化膜は、上記成膜処理を行って
上記酸化シリコン膜を成膜し、 当該成膜処理後に上記第１のアニール処理を行って上記
酸化シリコン膜を緻密化するとともに、上記半導体薄膜
と上記酸化シリコン膜との界面に酸化膜を生成し、 当該第１のアニール処理後に上記第２のアニール処理を
行って形成されたものであることを特徴とする請求項２
８記載の液晶表示装置。 - 【請求項３０】 上記酸化膜は、上記第１のアニール処
理を行って上記半導体薄膜の表面に上記成膜処理で得ら
れる酸化シリコン膜よりも緻密な酸化シリコン膜を生成
し、 当該第１のアニール処理後に上記第２のアニール処理を
行い、 当該第２のアニール処理後に上記成膜処理を行って上記
緻密な酸化シリコン膜の上に上記酸化シリコン膜が成膜
されたものであることを特徴とする請求項２８記載の液
晶表示装置。 - 【請求項３１】 上記半導体薄膜をパタニングして形成
された薄膜トランジスタの素子領域上に上記酸化膜が形
成されていることを特徴とする請求項２８記載の液晶表
示装置。 - 【請求項３２】 上記素子領域は、上記半導体薄膜上に
上記酸化膜が形成され当該酸化膜ごと上記半導体薄膜が
パタニングされて形成されていることを特徴とする請求
項２８記載の液晶表示装置。 - 【請求項３３】 上記半導体薄膜は、上記第１の基板に
予め形成された上記ゲート電極の上にゲート絶縁膜を介
して形成され、当該半導体薄膜の上に上記酸化膜が形成
されていることを特徴とする請求項２８記載の液晶表示
装置。 - 【請求項３４】 絶縁性の基板にエレクトロルミネッセ
ンス素子とこれを駆動する薄膜トランジスタが配され、
当該薄膜トランジスタが半導体薄膜と酸化膜とゲート電
極とを含む積層構造を有するエレクトロルミネッセンス
表示装置であって、 上記半導体薄膜は、上記絶縁性の基板に形成された多結
晶シリコンからなり、 上記酸化膜は、上記半導体薄膜上に酸化シリコン膜を成
膜する成膜処理と、 酸素原子を含有する気体の加圧雰囲気下で熱処理を行う
第１のアニール処理とを組み合わせ且つ当該第１のアニ
ール処理に連続して乾燥雰囲気下で熱処理を行う第２の
アニール処理を行うことにより形成されることを特徴と
するエレクトロルミネッセンス表示装置。 - 【請求項３５】 上記酸化膜は、上記成膜処理を行って
上記酸化シリコン膜を成膜し、 当該成膜処理後に上記第１のアニール処理を行って上記
酸化シリコン膜を緻密化するとともに、上記半導体薄膜
と上記酸化シリコン膜との界面に酸化膜を生成し、 当該第１のアニール処理後に上記第２のアニール処理を
行って形成されたものであることを特徴とする請求項３
４記載のエレクトロルミネッセンス表示装置。 - 【請求項３６】 上記酸化膜は、上記第１のアニール処
理を行って上記半導体薄膜の表面に上記成膜処理で得ら
れる酸化シリコン膜よりも緻密な酸化シリコン膜を生成
し、 当該第１のアニール処理後に上記第２のアニール処理を
行い、 当該第２のアニール処理後に上記成膜処理を行って上記
緻密な酸化シリコン膜の上に上記酸化シリコン膜が成膜
されたものであることを特徴とする請求項３４記載のエ
レクトロルミネッセンス表示装置。 - 【請求項３７】 上記半導体薄膜をパタニングして形成
された薄膜トランジスタの素子領域上に上記酸化膜が形
成されていることを特徴とする請求項３４記載のエレク
トロルミネッセンス表示装置。 - 【請求項３８】 上記素子領域は、上記半導体薄膜上に
上記酸化膜が形成され当該酸化膜ごと上記半導体薄膜が
パタニングされて形成されていることを特徴とする請求
項３４記載のエレクトロルミネッセンス表示装置。 - 【請求項３９】 上記半導体薄膜は、上記絶縁性の基板
に予め形成された上記ゲート電極の上にゲート絶縁膜を
介して形成され、当該半導体薄膜の上に上記酸化膜が形
成されていることを特徴とする請求項３４記載のエレク
トロルミネッセンス表示装置。
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