JP2003016774A - 記憶回路ブロック及びデータの書込方法 - Google Patents

Abstract

(57)【要約】 【課題】同一カラムアドレスに属する複数のデータ・ビ
ットに同時にデータを書き込む場合、ビット・ラインご
とに電流を流す必要があるので、書き込みに必要な電流
が大きくなる。 【解決手段】第１のビット・ラインと第２のビット・ラ
インとを含む複数のビット・ライン対と、ビット・ライ
ン対に流れる電流の向きに応じて情報を記憶する複数の
記憶セルと、ビット・ライン対の少なくとも一つに接続
され、第１のビット・ラインと第２のビット・ラインと
に互いに逆向きの電流を流す少なくとも一つの電流駆動
源と、ビット・ライン対とビット・ライン対とを接続す
る少なくとも一つのスイッチ回路と、記憶セルに記憶さ
せる情報に応じて前記スイッチ回路の接続状態を制御す
る制御回路とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は電流駆動によってデ
ータの書き込みを行う記憶回路ブロック及び記憶方法に
関する。特に、データを書き込むべき記憶セルの属する
ビット・ラインを接続することによって、複数の記憶セ
ルのデータ書き込みのために一つの電流パスを共用する
記憶回路ブロック及び記憶方法に関する。

【０００２】

【従来の技術】磁気ランダムアクセス記憶装置に関し、
図７に、従来からのメモリ・セルの側面図を示す。

【０００３】図７には１ＫビットのＭＲＡＭチップと５
１２ビットのＭＲＡＭチップに使用される従来からの１
Ｔ（１Transistor）１ＭＴＪ（ 1 Magnetic Tunnel Jun
ction 磁気接合素子）タイプのメモリ・セル７００が
示されている。

【０００４】ＭＴＪ素子７２８は、磁化の向きが固定さ
れた強磁性体の層である固定磁性層７２６と、トンネル
電流を通す絶縁層であるトンネル・バリアー７２４と、
外部からの磁化の向きによって磁化の向きが変化する強
磁性体の層である自由強磁性層７２２とを含む、少なく
とも３層の薄いフィルムからなるデータ不揮発性の記憶
素子である（ただし自由強磁性層７２２と固定磁性層７
２６の位置は逆でもよい）。

【０００５】ＭＴＪ素子７２８に電気的に接続されたビ
ット・ライン７４４は、読み出し動作及び書き込み動作
用のラインとして使用される。図中のＭＸ、Ｖ２、Ｍ
２、Ｖ１、Ｍ１、ＣＡで構成される第１の配線構造体７
１７を介して、ＭＴＪ素子７２８とＭＯＳＦＥＴ７１８
のドレイン（Ｄ）の拡散領域ｎとが接続されている。な
お、ＭＸ、Ｍ１及びＭ２は金属線層であり、Ｖ１、Ｖ２
及びＣＡは、絶縁層に穴（ビア・ホール）を空け、その
穴に胴体を埋め込んだ物である。ＭＯＳＦＥＴ７１８の
ゲートは読み出しワード・ライン７２０になっており、
読み出し動作時にこの読み出しワード・ライン７２０に
電圧が印加されることによって、ＭＯＳＦＥＴ７１８が
オンになる。これにより、ビット・ライン７４４からア
ース７３１までの電流経路がＭＴＪ素子７２８を介して
形成される。

【０００６】ＭＴＪ素子７２８の抵抗は、固定磁性層７
２６の磁化の向きに対する自由強磁性層７２２の磁化の
向きによって決定され、ＭＴＪ素子７２８の抵抗に流れ
る読み出し電流の値か、その抵抗と電流によって決定さ
れる電圧値によって、ＭＴＪ素子７２８に記憶されたデ
ータが読み出される。例えば固定磁性層７２６の磁化の
向きに対する自由強磁性層７２２の磁化の向きが同じで
あれば「０」であり、反対であれば「１」である。

【０００７】このような典型的な１Ｔ１ＭＴＪタイプの
セルに対して、ツイン・セルと呼ばれるセルが知られて
いる。

【０００８】図８は、従来知られている、２Ｔ２ＭＴＪ
（２Transistor ２Magnetic TunnelJunction）タイプの
メモリ・セル、いわゆるツイン・セル８００を示した図
である。これは２個のＭＴＪ素子と２個のトランジスタ
を用いたＭＲＡＭの記憶セルであり、一つの記憶回路の
原理は図７と同じであるため図７と同一の構成要素には
同一の符号を付してその説明は省略する。なお、隣接す
る記憶回路の構成要素の符号には「’」を付して記憶回
路を区別している。このタイプのメモリ・セルの特徴
は、一つのセルについて記憶回路に対応する数のビット
・ラインがあることである。

【０００９】このタイプのメモリ・セルは、例えば、書
き込み電流経路をループ状に構成し、セル内の隣接する
記憶回路に逆向きに電流を流してそれぞれの記憶回路に
互いに逆のデータを書き込むことができる。また、それ
によってノイズの大きさを抑制することができる。つま
り、実質的に同一電流値で倍の駆動能力を有するもので
ある。読み出しの際には、Ｔビット・ライン（true bit
line）とＣビット・ライン（complement bit line）の
それぞれにそれぞれの記憶回路から互いに逆のデータを
差動信号として取り出すので、読み出し信号が１Ｔ１Ｍ
ＴＪセルの２倍となり、ノイズに強い読み出しができ
る。もっとも、電流経路がループに構成されている必要
はなく、Ｔビット・ライン７４４とＣビット・ライン７
４４’とに逆向きに電流が流れれば書き込みを行うこと
ができる。

【００１０】図９は、このツイン・セルを使ったＭＲＡ
Ｍの記憶ブロックの構成図である。この書込回路におい
ては、行に対応するライト用ワード・ライン７１６に駆
動電流IWLが流れ、かつ、列に対応するビット・ライン
の双方に電流が流れた時にその交点の記憶セルに発生す
る磁界の向きによって、データが書き込まれる。ここ
で、ビット・ラインを流れる電流の向きによって、論理
データ「０」と「１」が書き分けられる。

【００１１】図９においては、図右側の書込電流駆動回
路９１０と接続されているビット・ライン７４４、７４
４’はループ状に接続されているので、Ｔビット・ライ
ン７４４の電流の向きとＣビット・ライン７４４’の電
流の向きは、セル８００に対して逆向きになっている。

【００１２】この構成においては、例えば、図示すると
おり、Ｔビット・ライン７４４からＣビット・ライン７
４４’へ向かう向きに電流が流れた場合には、「１」が
書き込まれ、逆の場合（図左側）には「０」が書き込ま
れるようにすることができる。

【００１３】

【発明が解決しようとする課題】しかし、図９のような
構成では、例えば、同一カラムアドレスに属する複数の
データ・ビットに同時にデータを書き込む場合、ビット
・ラインごとに電流を流す必要があるので、書き込みに
必要な電流が大きくなるという課題がある。

【００１４】例えば、１ＫbitのＭＲＡＭでは、所望の
磁界を得て安定的な書き込みを行うためにビット・ライ
ンに流すのに必要な電流は、１０ｍＡ程度であることが
わかっている。

【００１５】よって、複数ビットのデータを同時に書き
込む場合、従来の半導体記憶装置のようにそれぞれのビ
ットのデータに応じて駆動回路を用意すると、ｎビット
のデータを書き込むにはそのｎ倍の電流が必要となる。
例えば、ワード長が６４ビットともなれば書き込みに必
要な電流は６００ｍＡを越えてしまう。

【００１６】この値はかなり大きなものであり、しか
も、この値は平均電流値であるので、ピーク電流はその
何倍かになり、電流の時間的変化も大きい。さらに、こ
のことは、突入電流によるノイズの発生や電源回路の負
担の増大を引き起こすことになる。

【００１７】

【課題を解決するための手段】本発明に係る記憶回路ブ
ロックは、第１のビット・ラインと第２のビット・ライ
ンとを含む複数のビット・ライン対と、ビット・ライン
対に流れる電流の向きに応じて情報を記憶する複数の記
憶セルと、ビット・ライン対の少なくとも一つに接続さ
れ、第１のビット・ラインと第２のビット・ラインとに
互いに逆向きの電流を流す少なくとも一つの電流駆動源
と、ビット・ライン対とビット・ライン対とを接続する
少なくとも一つのスイッチ回路と、記憶セルに記憶させ
る情報に応じて前記スイッチ回路の接続状態を制御する
制御回路とを含んでいる。

【００１８】本発明に係る記憶回路ブロックは、ビット
・ライン対同士の接続を直列に接続してもよく、ビット
・ラインの電流経路をループ状に構成してもよい。

【００１９】本発明に係る記憶回路ブロックは、ビット
・ライン対における第１のビット・ラインと第２のビッ
ト・ラインの終端を接続した電流経路を一単位として直
列に接続してもよい。

【００２０】また、本発明に係る記憶回路ブロックは、
ＭＴＪ(Magnetic Tunnel Junction)素子に情報を記憶す
るものであってもよい。

【００２１】また、記憶セルは、１ビットにつき２個の
ＭＴＪを含むいわゆるツイン・セル構成としてもよい。

【００２２】本発明に係る記憶方法は、第１のビット・
ラインと第２のビット・ラインとを含む複数のビット・
ライン対の少なくとも一つに接続され、前記第１のビッ
ト・ラインと前記第２のビット・ラインとに互いに逆向
きの電流を流す少なくとも一つの電流駆動源と、ビット
・ライン対を接続するスイッチ回路とスイッチ回路を制
御するスイッチ回路制御回路とを含む記憶回路ブロック
によって、前記ビット・ライン対に流れる電流の向きに
応じて情報が記憶される複数の記憶セルに対して情報を
記憶する方法であって、記憶セルを選択するステップ
と、選択された前記記憶セルに記憶させる情報に応じて
スイッチ回路の接続状態を制御するステップと、スイッ
チ回路が、ビット・ライン対とビット・ライン対とを接
続するステップと、電流駆動源と接続された第１のビッ
ト・ライン及び第２のビット・ラインに対して電流が逆
向きに流れるように電流駆動源が電流を流すステップと
を含む。

【００２３】

【発明の実施の形態】電流によって磁場を発生させその
磁場の向きによって情報の書き込みを行う磁気ランダム
アクセス記憶装置（Magnetic Random Access Memory:Ｍ
ＲＡＭ）における駆動電流の低減のための回路及び方法
に関する実施の形態を説明する。

【００２４】この実施の形態は、例えば、ワード長が８
ビット、１６ビット、・・・６４ビット、１２８ビット
等と長い多ビット構成の例えばＭＲＡＭのようなメモリ
・アレイを構成した場合に書き込みのための電流を低減
する回路及びＭＲＡＭへの記憶方法である。

【００２５】本発明は、データを書き込むべき記憶セル
の属するビット・ラインを互いに直列に接続することに
よって、複数の記憶セルのデータ書き込みに一つの電流
パスを共用することにある。ただし、セルごとに任意の
データを書き込む必要があるので、接続の仕方を書き込
むべきデータによって制御するものである。

【００２６】図１は、本発明の実施の一形態を示す記憶
ブロック１０の構成図である。図１には、ビット・ライ
ンの直列接続の仕方と接続を切り替えるスイッチの配置
の一例が示されている。

【００２７】図１においては、書込電流駆動回路１２か
ら見て０番目のビット・ライン対と、Ｋ−１番目のビッ
ト・ライン対とＫ番目のビット・ライン対とがスイッチ
部２０ｂを介して接続されているビット・ライン・ペア
接続部１８と、ｎ−１番目のビット・ライン対の最終段
とが記載されている。

【００２８】途中の接続状態は同じものの繰り返しにな
るため途中を省略しつつＣビット・ライン１４及びＴビ
ット・ライン１５の対をそれぞれ接続するスイッチ部２
０ａ及び２０ｃが表されている。

【００２９】なお、図１においては、０番目から番号を
振っている。また、図１には、同時にデータが書き込ま
れるデータ・ビットに対応する同一カラム・アドレスに
属するビット線と記憶セルの一部及び書込に関わる回路
のみが明示されている。

【００３０】記憶ブロック１０においては、書込電流駆
動回路１２とＣビット・ライン（Complement)１４及び
Ｔビット・ライン(True)１５の対の一端とが接続されて
いる。Ｔビット・ライン１５とＣビット・ライン１４と
は、電流の向きは互いに相補関係にある。

【００３１】Ｃビット・ライン１４及びＴビット・ライ
ン１５の対の他端はスイッチを介して、さらにＣビット
・ライン１４及びＴビット・ライン１５とが接続される
ことになる。

【００３２】ビット・ライン対（ペア）の接続部１８を
経たｎ−１番目の最終段においてはＣビット・ライン１
４及びＴビット・ライン１５とは末端が接続されてい
る。

【００３３】記憶ブロック１０は、ｎ−１番目のＣビッ
ト・ライン１４及びＴビット・ライン１５が終端で接続
されることで、書込電流駆動回路１２との間で電流が環
流するように構成されている。

【００３４】もちろん、ｎ−１番目のビット・ライン対
の終端を接続せずに２個目の電流駆動回路を設けて、電
流源を補強してもよい。

【００３５】かかる構成の下、図１における記憶ブロッ
ク１０の動作を説明する。図１において、Ｔビット・ラ
イン１５に図の下向きに電流が流れる場合に選択された
記憶セルに１が書かれるとする。スイッチは偶数番号の
ついたビット・ライン対とそれより１大きい番号のつい
たビット・ライン対との間では記憶されるアレイの下側
に配置され、奇数番号のついたビット・ライン対とそれ
より１大きい番号のついたビット・ライン対との間では
記憶セルアレイの上側に配置されるものとする。

【００３６】書き込みのための電流を駆動する回路、す
なわち書込電流駆動回路１２は、番号０を持つビット・
ライン対の外側にあり、番号０を持つビット・ライン上
にあって選択された記憶セルに０を書くか１を書くかに
よって、電流を送り出す信号線が決まり、他方の線から
は電流を吸い込むことになる。

【００３７】この配置で、書き込み電流駆動回路から送
り出される電流は、偶数番号を持つビット・ライン対に
は上から下に流れ、奇数番号を持つビット・ライン対に
は下から上に流れることになる。書込電流駆動回路１２
に吸い込まれる電流はその逆となる。

【００３８】図２は、図１の記憶ブロック１０のうち、
ビット・ラインペア接続部１８を表した図である。K-1
番目のビット・ライン対及びK番目のビット・ライン対
がスイッチ部２０ｂを介して接続されている。図２にお
いては、ｋ−１番目のＣビット・ライン１４をＣビット
・ライン１４−１、ｋ番目のＣビット・ライン１４をＣ
ビット・ライン１４−２、ｋ−１番目のＴビット・ライ
ン１５をＴビット・ライン１５−１、ｋ番目のＴビット
・ライン１５をＴビット・ライン１５−２のように符号
付けして説明する。

【００３９】ワード・ライン２６、１６、２８のうち、
ワード・ライン１６に流れる電流と、ビット・ライン対
に流れる電流が交差するメモリ・セル２２、２４にデー
タが書き込まれる。

【００４０】偶数番号ｋを持つビット・ライン上にあっ
て選択された記憶セル２２に０を書き、番号ｋ−１を持
つビット・ライン上にあって選択された記憶セル２４に
１を書くとする。

【００４１】この場合、偶数番号kを持つビット・ライ
ン上にあって選択された記憶セル２０の属するビット・
ライン対のうちのＣビット・ライン１４−２に下向きに
電流を流しＴビット・ライン１５−２には上向きに電流
を流す必要があるので、このＣビット・ラインには書込
電流駆動回路（図１の書込電流駆動回路１２）から送り
出される電流を流す必要がある。

【００４２】一方、番号ｋ−１を持つビット・ライン上
にあっては選択された記憶セル２２の属するビット・ラ
イン対のうちのＣビット・ライン１４−１には上向きに
電流を流しＴビット・ライン１５−１には下向きに電流
を流す必要があるので、このＣビット・ライン１４−１
にも書き込み電流駆動回路３２から送り出される電流が
流れる。

【００４３】従って、k-1番目のビット・ライン対と、k
番目のビット・ライン対との間のスイッチ２０ｂは、Ｃ
ビット・ライン１４−１（ＢＬＣK-1）とＣビット・ラ
イン１４−２（ＢＬＣk）とをつなぎＴビット・ライン
１５−１（ＢＬＴkー1）とＴビットライン１５−２（Ｂ
ＬＴk）とをつなぐことになる。

【００４４】記憶セル２２と記憶セル２４に書き込むデ
ータの組み合わせは４通りしかないので、他の３通りの
場合も同様に考えると、記憶セル２２と記憶セル２４に
異なるデータを書き込む場合にはＴビット・ライン同士
及びＣビット・ライン同士をつなぎ、同じデータを書き
込む場合にはＴビット・ラインとＣビット・ラインをつ
なげばよいことがわかる。

【００４５】以上は奇数番号を持つビット・ライン対と
それより１大きい番号を持つビット・ライン対との間の
スイッチの場合であるが、偶数番号を持つビット・ライ
ン対とそれより１大きい番号を持つビット・ライン対と
の間のスイッチの場合も同様の制御でよいことがわか
る。

【００４６】図３は、本発明の他の実施の一形態である
記憶回路ブロック３０の構成図である。図３における記
憶ブロック３０においては、Ｃビット・ライン１４及び
Ｔビット・ライン１５の対については、終端を接続した
ループを一単位として構成されている。図３において
は、書込電流駆動回路１２から見て０番目のビット・ラ
イン対と、Ｋ−１番目のビット・ライン対とＫ番目のビ
ット・ライン対とがスイッチ部３６ｃを介して接続され
ているビット・ライン・ペア接続部４０と、ｎ−１番目
の最終段とが記載されている。途中を省略しつつＣビッ
ト・ライン１４及びＴビット・ライン１５の対をそれぞ
れ接続するスイッチ部３６ｂ又は３６ｄも表されてい
る。

【００４７】なお、図３においても、図１と同様に、０
番目から番号を振っている。また、図３においても、図
１と同様に同時にデータが書き込まれるデータ・ビット
に対応する同一カラム・アドレスに属するビット線と記
憶セルの一部及び書込に関わる回路のみが明示されてい
る。

【００４８】書込電流駆動回路１２の一端と０番目のＣ
ビット・ライン１４又はＴビット・ライン１５とはスイ
ッチ部３６ａにより切り替え可能な状態で接続されてい
る。また、書込電流駆動回路１２の他端とｎ−１番目の
Ｃビット・ライン１４又はＴビット・ライン１５とは、
スイッチ部３６ｅにより切り替え可能な状態で接続され
ている。

【００４９】１番目からｎ−１番目のＣビット・ライン
１４及びＴビット・ライン１５の対については、終端を
接続したループを一単位として、Ｃビット・ライン１４
及びＴビット・ライン１５の対同士がスイッチを介して
接続されている。

【００５０】また、最終段のビット・ライン対もスイッ
チ部３６ｄに接続されているが、途中の接続状態は繰り
返しになるため図１と同じように省略されている。

【００５１】かかる構成の下、図３における記憶ブロッ
ク３０の動作を説明する。今、ワード・ライン１６に電
流が流れるとすると、ワード・ラインと電流が流れるビ
ットライン対との交差する点にデータが書き込まれる。

【００５２】ビット・ライン対は下端でＴ側とＣ側が接
続されているので、Ｔビット・ライン１５から電流が流
れ込み、Ｃビット・ライン１４から電流が流れ出ていく
場合に、選択された記憶セルに１が書かれ、その逆の場
合に０が書かれる。

【００５３】ここで、番号ｋ−１を持つビット・ライン
対と番号kを持つビット・ライン対との間のスイッチ部
３６ｃをスイッチＳＷkと呼び、書き込み電流駆動回路
と番号０を持つビット・ライン対との間のスイッチ部３
６ａをＳＷ0、番号ｎ−１を持つビット・ライン対と書
込電流駆動回路１２との間のスイッチ部３６ｄをＳＷn
と呼ぶことにする。

【００５４】書込電流駆動回路１２はどのようなデータ
を書く場合も、下側の端子から電流を送り出し、上側の
端子から電流を吸い込むとする。以上の設定の下で、ス
イッチ部３６ａ（ＳＷ0）をどちらに倒すかは、番号0を
持つビット・ライン上にあって選択されている記憶セル
に０を書くか１を書くかによって決まる。

【００５５】スイッチ部３６ｃ（ＳＷk）の制御は番号
ｋ−１を持つビット・ライン上にあって選択されている
記憶セルに書き込むデータと番号ｋを持つビット・ライ
ン上にあって選択されている記憶セルに書き込むデータ
とによって決まる。

【００５６】また、スイッチ部３６ｅ（ＳＷn）をどち
らに倒すかは、番号ｎを持つビット・ライン上にあって
選択されている記憶セルに０を書くか１を書くかによっ
て決まる。このように、書き込むべきデータによって、
各スイッチを制御することになる。

【００５７】図４は、図３の記憶ブロック３０のうち、
K-1番目のビット・ライン対及びK番目のビット・ライン
対との接続を示すビット・ライン・ペア接続部４０を表
した図である。

【００５８】図４においては、ｋ−１番目のＣビット・
ライン１４をＣビット・ライン１４−１、ｋ番目のＣビ
ット・ライン１４をＣビット・ライン１４−２、ｋ−１
番目のＴビット・ライン１５をＴビット・ライン１５−
１、ｋ番目のＴビット・ライン１５をＴビット・ライン
１５−２のように符号付けして説明する。

【００５９】番号ｋを持つビット・ライン上にあって選
択されている記憶セルに０を書き込み、番号ｋ−１を持
つビット・ライン上にあって選択されている記憶セルに
１を書き込む場合を考える。

【００６０】番号kを持つビット・ライン上にあって選
択されいる記憶セルに０を書き込むことから、番号ｋを
持つビット・ライン対ではＣビット・ライン１４−２か
ら電流が流れ込み、Ｔビット・ライン１５−２から電流
が流れ出なければならない。

【００６１】電流は番号の若いビット・ライン対の方か
ら流れてくるので、スイッチ部３６ｃ（ＳＷk）ではＣ
ビット・ライン１４−２（ＢＬＣk）がＴビット・ライ
ン１５−１（ＢＬＴk-1）かＣビット・ライン１４−１
（ＢＬＣk-1）につながらなければならない。

【００６２】一方、番号k-1を持つビット・ライン上に
あって選択されている記憶セルに１を書き込むことか
ら、番号k-1を持つビット・ライン対ではＴ側のビット
・ラインから電流が流れ込み、Ｃ側のビット・ラインに
電流が流れ出なければならない。

【００６３】以上から、スイッチ部３６ｃ（ＳＷk）
は、Ｃビット・ライン１４−１（ＢＬＣk-1）とＣビッ
ト・ライン１４−２（ＢＬＣk）をつなぎ、Ｔビット・
ライン１５−１（ＢＬＴkー1）はＴビット・ライン１５
−２（ＢＬＴk）ともＣビット・ライン１４−２（ＢＬ
Ｃk）ともつながないことになる。

【００６４】図５は、図１におけるスイッチ部２０ａ、
２０ｂ及び２０ｃの具体回路図の例である。図１におい
ては、スイッチの接続の仕方は、隣り合う記憶セルに同
じデータを書くか、異なるデータを書くかによって決ま
る。従って、スイッチの制御回路は隣り合うデータビッ
トを入力とする一致回路（ＥＸＮＯＲ）か、反一致回路
（ＥＸＯＲ）を用いて構成できることになる。

【００６５】図５に示されたスイッチの具体回路は、排
他的論理和回路５１０と否定回路５２０とを含むスイッ
チ回路用制御回路５０５と、ＭＯＳＦＥＴ５３０乃至５
６０を含むスイッチ回路５２５とで構成されている。

【００６６】以下、図５のスイッチは、図１及び図２に
おけるスイッチ部２０ｂであるものとし、図２に示した
ビット・ラインと同じ符号のものは同じものとして説明
する。

【００６７】スイッチ部２０ｂは、ｋ−１番目のデータ
入力５００及びｋ番目データ入力５０２の２入力排他的
論理和回路と、排他的論理和回路の出力に接続され、当
該出力を反転させる否定回路５２０と、排他的論理和回
路５１０の出力をゲート入力としてＣビット・ライン１
４−１と１４−２とを接続するＮＭＯＳＦＥＴ５４０及
びＴビット・ライン１５−１と１５−２とを接続するＮ
ＭＯＳＦＥＴ５５０と、否定回路５２０の出力をゲート
入力としてＣビット・ライン１４−１とＴビットライン
１５−２とを接続するＮＭＯＳＦＥＴ５３０及びＴビッ
ト・ライン１５−１とＣビット・ライン１４−２とを接
続するＮＭＯＳＦＥＴ５６０によって構成される。

【００６８】データ入力５００とデータ入力５０２とが
一致している場合、排他的論理和回路の出力はＬである
ため否定回路５２０の出力がＨとなる。よってこの場合
には、Ｃビット・ライン１４−１とＴビット・ライン１
５−２とが接続され、Ｃビット・ライン１４−２とＴビ
ット・ライン１５−１とが接続される。

【００６９】その結果、図１におけるＣビット・ライン
１４−１と１４−２は電流の向きが同じになる。

【００７０】このように、スイッチ回路制御回路５０５
によって、書き込むデータ次第でビット・ラインの接続
状態を制御することができる。

【００７１】記憶セル２２と記憶セル２４とに書き込む
データの組み合わせは４通りしかないので、他の３通り
の場合も同様に考えると、記憶セル２２と記憶セル２４
に異なるデータを書き込む場合にはＴビット・ライン同
士及びＣビット・ライン同士をつなぎ、同じデータを書
き込む場合にはＴビット・ラインとＣビット・ラインを
つなげばよいことがわかる。

【００７２】このことは、奇数番号を持つビット・ライ
ン対とそれより１大きい番号を持つビット・ライン対と
の間のスイッチの場合であるが、偶数番号を持つビット
・ライン対とそれより１大きい番号を持つビット・ライ
ン対との間のスイッチの場合も同様の制御でよい。

【００７３】なお、スイッチは集積回路においては実際
にはＭＯＳトランジスタ等で構成されている。また、他
のビット・ライン・ペア接続部についても、スイッチ回
路部２０ｂに限らず、スイッチ部２０ａ、スイッチ部２
０ｃを実現する回路例は図５に示したもので実現可能で
ある。

【００７４】図６は、図２におけるスイッチ部３６ｂ、
３６ｃ及び３６ｄの具体回路図の例である。図２におい
ては、スイッチの両側のビット・ライン対に属する選択
された記憶セルに書き込むデータの組み合わせで決ま
り、２ビットのデータをデコードする形になる。

【００７５】図６に示されたスイッチ部の具体回路は、
否定回路６０４、６０６及び、論理積回路６０８乃至６
１４とを含むスイッチ回路用制御回路６０３と、ＭＯＳ
ＦＥＴ６３０乃至６６０を含むスイッチ回路６２５とで
構成されている。

【００７６】以下、図６のスイッチは、図３及び図４に
おけるスイッチ部３６ｃであるものとし、図４に示した
ビット・ラインと同じ符号のものは同じものとして説明
する。

【００７７】スイッチ部３６ｃは、ｋ−１番目のデータ
入力６００及びｋ番目データ入力６０２を入力として、
これらの入力をそれぞれ反転させる否定回路６０４、６
０６と、データ入力６００、６０２又は、否定回路６０
４、６０６によって反転された入力信号のいずれか二つ
の信号を入力とする論理積回路６０８乃至６１４と、論
理積回路６０８の出力をゲート入力としてＣビット・ラ
イン１４−１とＴビット・ライン１５−２とを接続する
ＮＭＯＳＦＥＴ６３０と、論理積回路６１０の出力をゲ
ート入力としてＣビット・ライン１４−１とＣビット・
ライン１４−２とを接続するＮＭＯＳＦＥＴ６４０と、
論理積回路６１２の出力をゲート入力としてＴビット・
ライン１５−１とＴビット・ライン１５−２とを接続す
るＮＭＯＳＦＥＴ６５０と、論理積回路６１４の出力を
ゲート入力としてＴビット・ライン１５−１とＣビット
・ライン１４−２とを接続するＮＭＯＳＦＥＴ６６０と
で構成される。

【００７８】なお、このスイッチ部は、データのデコー
ダとして機能しており、否定回路６０４及び６０６の出
力は他のデータに関するデコーダと接続されている（図
示せず）。

【００７９】かかるスイッチ部３６ｃの動作を説明す
る。データ入力６００及び６０２がいずれもＬの場合に
は、論理積回路６１４の出力がＨとなってＮＭＯＳＦＥ
Ｔ６６０がオンとなり、いずれもＨの場合には論理積回
路６０８の出力がＨとなってＮＭＯＳＦＥＴ６３０がオ
ンとなる。

【００８０】一方、データ入力６００がＨでデータ入力
６０２がＬの場合には、論理積回路６１０がＨとなって
ＮＭＯＳＦＥＴ６４０がオンとなり、逆の場合には、論
理積回路６１２の出力がＨとなってＮＭＯＳＦＥＴ６５
０がオンとなる。このようにして各データの組合せによ
り、ビット・ライン対の接続が決まっていくことにな
る。

【００８１】なお、スイッチは集積回路においては実際
にはＭＯＳトランジスタ等で構成されている。

【００８２】また、スイッチ部３６ｃに限らずスイッチ
部３６ｂ、３６ｄの各回路を実現する回路例は図６に示
したものでよい。

【００８３】以上のとおり、ビット・ライン対を直列に
接続している実施の形態においては、電流駆動で書込を
行うｎビット構成の記憶装置の場合、書込電流がｎ分の
１まで減らすことができる。

【００８４】なお、本発明を実施の形態に基づいて具体
的に説明してきたが、本発明は、これらの具体例に何ら
限定されるものではない。例えば、直列接続ひとつとっ
ても接続の方法にはいろいろな変化があり得る。また、
何ビット分のビット・ライン対を直列接続するかについ
ても様々な選択・変形があり得る。

【００８５】例えば、直列接続するビット・ライン対の
数は、記憶装置全体として書き込みに許容される最大電
流値や、ビット・ライン対とスイッチの抵抗値や、要求
される書き込み速さや、記憶セルアレイの構成等によっ
て決めることができる。また、１ワード６４ビット構成
の記憶装置の場合に１６ビット分のビット・ラインを直
接接続し、ライトのためのビット・ライン駆動回路を４
個設ける等の変形も可能である。

【００８６】なお、上記の図では、ＭＴＪを記憶素子と
するツイン・セルを例として説明しているが、本発明の
記憶回路ブロック及び記憶方法においては、そのような
ツイン・セルや複数の記憶素子を有する記憶セルに限定
されない。要するに、一つの記憶セルに２本以上のライ
ト用ビット・ラインがあり、それぞれの電流を制御でき
ればどのような電流駆動型セルにも適用が可能である。
従って、特に特許請求の範囲の解釈においては、すべて
の請求項に記載した発明がツイン・セルに限定して解釈
されるべきものではないのはもちろんである。

【図面の簡単な説明】

【図１】 本発明に係る記憶ブロック１０の構成図であ
る。

【図２】 ビット・ライン・ペア接続部１８を表した図
である。

【図３】 本発明に係る記憶ブロックの他の実施例であ
る記憶ブロック３０の構成図である。

【図４】 ビット・ライン・ペア接続部４０を表した図
である。

【図５】 スイッチ回路の具体回路図である。

【図６】 スイッチ回路の具体回路図である。

【図７】 従来のメモリ・セルの側面図である。

【図８】 従来のツイン・セルの回路構成図である。

【図９】 従来のツイン・セルの記憶ブロックの構成図
である。

【符号の説明】

１０ 記憶ブロック １２ 書込電流駆動回路 １４、１５ ビット・ライン １６ ワード・ライン １８ ビット・ライン対（ペア）接続部 ２０ａ、２０ｂ、２０ｃ スイッチ部 ２２、２４ 記憶セル ２６、２８ ワード・ライン ３０ 記憶ブロック ３６ａ、３６ｂ、３６ｃ、３６ｄ、３６ｅ スイッチ部 ４０ ビット・ライン対（ペア）接続部 ５００、５０２ データ入力 ５０５ スイッチ回路用制御回路 ５２５ スイッチ回路 ５３０〜５６０ ＭＯＳＦＥＴスイッチ ６００、６０２ データ入力 ６０３ スイッチ回路用制御回路 ６２５ スイッチ回路 ６３０〜６６０ ＭＯＳＦＥＴスイッチ ７００ メモリ・セル ７１３ 第２の配線構造体 ７１６ 書込ワード・ライン ７１７ 第１の配線構造体 ７１８、７１８’ スイッチング素子（ＭＯＳＦＥＴ） ７２０ 読出ワード・ライン ７２２ 自由強磁性層 ７２４ トンネルバリアー ７２６ 固定磁性層 ７２８、７２８’ 記憶素子（ＭＴＪ素子） ７３０ 絶縁領域 ７４４、７４４’ ビット・ライン ８００ ツイン・セル ９１０ 書込電流駆動回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮武 久忠 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 野田 紘憙 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 梅崎 宏 神奈川県藤沢市桐原町１番地 日本アイ・ ビー・エム株式会社 藤沢事業所内 (72)発明者 浅野 秀夫 神奈川県藤沢市桐原町１番地 日本アイ・ ビー・エム株式会社 藤沢事業所内 (72)発明者 砂永 登志男 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 北村 恒二 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 Ｆターム(参考） 5F083 FZ10 GA05 GA12 KA05 LA10 LA14

Claims (17)

【特許請求の範囲】
1. 【請求項１】第１のビット・ラインと第２のビット・ラ
   インとを含む複数のビット・ライン対と、 前記ビット・ライン対に流れる電流の向きに応じて情報
   を記憶する複数の記憶セルと、 前記ビット・ライン対の少なくとも一つに接続され、前
   記第１のビット・ラインと前記第２のビット・ラインと
   に互いに逆向きの電流を流す少なくとも一つの電流駆動
   源と、 ビット・ライン対とビット・ライン対とを接続する少な
   くとも一つのスイッチ回路と、 前記記憶セルに記憶させる情報に応じて前記スイッチ回
   路の接続状態を制御する制御回路とを含む記憶回路ブロ
   ック。
2. 【請求項２】前記記憶セルに含まれる記憶素子が、各ビ
   ット・ラインに流れる電流によって生成される磁界の向
   きに応じて磁化の向きが決定される強磁性体の層を含む
   記憶素子である請求項１記載の記憶回路ブロック。
3. 【請求項３】前記記憶素子がＭＴＪ(Magnetic Tunnel J
   unction)素子である請求項２記載の記憶回路ブロック。
4. 【請求項４】前記記憶セルが、１ビットにつき２個のＭ
   ＴＪ素子の対を含むツイン・セルである請求項３記載の
   記憶回路ブロック。
5. 【請求項５】第１のビット・ラインと第２のビット・ラ
   インとを含む複数のビット・ライン対と、 前記ビット・ライン対に流れる電流の向きに応じて情報
   を記憶する複数の記憶セルと、 前記ビット・ライン対の少なくとも一つに接続され、前
   記第１のビット・ラインと前記第２のビット・ラインと
   に互いに逆向きの電流を流す少なくとも一つの電流駆動
   源と、 ビット・ライン対とビット・ライン対とを接続する少な
   くとも一つのスイッチ回路と、 前記記憶セルに記憶させる情報に応じて前記スイッチ回
   路の接続状態を制御する制御回路とを含み、 一のビット・ライン対と他の一のビット・ライン対とを
   接続するスイッチ回路が、接続されるビット・ライン対
   の接続について、第１のビット・ライン同士及び第２の
   ビット・ライン同士を直列に接続するか又は第１のビッ
   ト・ラインと第２のビット・ラインを互いに直列に接続
   するスイッチ回路である、 記憶回路ブロック。
6. 【請求項６】スイッチ回路によるビット・ライン対を直
   列接続した最終段のビット・ライン対における第１のビ
   ット・ラインと第２のビット・ラインの終端を接続し、
   電流経路を前記電流駆動源に対してループ状に構成した
   請求項５記載の記憶回路ブロック。
7. 【請求項７】前記記憶セルに含まれる記憶素子が、各ビ
   ット・ラインに流れる電流によって生成される磁界の向
   きに応じて磁化の向きが決定される強磁性体の層を含む
   記憶素子である請求項５又は請求項６記載の記憶回路ブ
   ロック。
8. 【請求項８】前記記憶素子がＭＴＪ(Magnetic Tunnel J
   unction)素子である請求項７記載の記憶回路ブロック。
9. 【請求項９】前記記憶セルが、１ビットにつき２個のＭ
   ＴＪ素子の対を含むツイン・セルである請求項８記載の
   記憶回路ブロック。
10. 【請求項１０】ビット・ラインに流れる電流の向きに応
    じて記憶セルに情報を記憶する記憶回路ブロックであっ
    て、 第１のビット・ラインと第２のビット・ラインとの終端
    同士が接続された複数のビット・ライン対と、 前記複数のビット・ライン対に電流を流す電流駆動源
    と、 一のビット・ライン対と他の一のビット・ライン対とを
    接続するスイッチ回路が、接続されるビット・ライン対
    において、第１のビット・ライン同士及び第２のビット
    ・ライン同士を直列に接続するか又は第１のビット・ラ
    インと第２のビット・ラインを互いに直列に接続する第
    １のスイッチ回路と、 スイッチ回路を介して直列に接続されたビット・ライン
    対の両端が電流駆動源に対してループを構成するように
    接続する第２及び第３のスイッチ回路と、 前記第１、第２及び第３のスイッチ回路の接続状態を、
    記憶セルに記憶させる情報に応じて制御する制御回路と
    を含む、 記憶回路ブロック。
11. 【請求項１１】前記記憶セルに含まれる記憶素子が、各
    ビット・ラインに流れる電流によって生成される磁界の
    向きに応じて磁化の向きが決定される強磁性体の層を含
    む記憶素子である請求項１０記載の記憶回路ブロック。
12. 【請求項１２】前記記憶素子がＭＴＪ(Magnetic Tunnel
    Junction)素子である請求項１１記載の記憶回路ブロッ
    ク。
13. 【請求項１３】前記記憶セルが、１ビットにつき２個の
    ＭＴＪ素子の対を含むツイン・セルである請求項１２記
    載の記憶回路ブロック。
14. 【請求項１４】第１のビット・ラインと第２のビット・
    ラインとを含む複数のビット・ライン対の少なくとも一
    つに接続され、前記第１のビット・ラインと前記第２の
    ビット・ラインとに互いに逆向きの電流を流す少なくと
    も一つの電流駆動源と、 ビット・ライン対を接続するスイッチ回路とスイッチ回
    路を制御するスイッチ回路制御回路とを含む記憶回路ブ
    ロックによって、前記ビット・ライン対に流れる電流の
    向きに応じて情報が記憶される複数の記憶セルに対して
    情報を記憶する方法であって、 記憶セルを選択するステップと、 選択された前記記憶セルに記憶させる情報に応じてスイ
    ッチ回路の接続状態を制御するステップと、 スイッチ回路が、ビット・ライン対とビット・ライン対
    とを接続するステップと、 電流駆動源と接続された第１のビット・ライン及び第２
    のビット・ラインに対して電流が逆向きに流れるように
    電流駆動源が電流を流すステップと、 を含む記憶セルに情報を記憶する方法。
15. 【請求項１５】前記記憶セルに含まれる記憶素子が、各
    ビット・ラインに流れる電流によって生成される磁界の
    向きに応じて磁化の向きが決定される強磁性体の層を含
    む記憶素子である請求項１４記載の方法。
16. 【請求項１６】前記記憶素子がＭＴＪ(Magnetic Tunnel
    Junction)素子である請求項１５記載の方法。
17. 【請求項１７】前記記憶セルが、１ビットにつき２個の
    ＭＴＪ素子の対を含むツイン・セルである請求項１６記
    載の方法。