JP2003008186A - 半導体装置 - Google Patents
半導体装置Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structure Of Printed Boards (AREA)
- Wire Bonding (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Abstract
(57)【要約】
【課題】 はんだ接合部の応力集中を緩和しディバイス
に発生する内部熱を効率的に放熱して信頼性の向上を図
る。 【解決手段】 実装面２ａに接続電極６と周辺補強用ダ
ミー電極７と中央補強用ダミー電極８が形成されたディ
バイス２と、接続ランド１０と周辺補強ランド１１と中
央補強ランド１２とが形成されディバイス２をディバイ
ス実装面３ａ上に実装する実装基板３とを備える。実装
基板３には、中央補強ランド１２に接続される放熱ビア
１４と、裏面３ｂに放熱パターン１５が形成され、中央
補強ランド１２がディバイス２からの発生部を兼用して
裏面３ｂからの放熱を行う。
に発生する内部熱を効率的に放熱して信頼性の向上を図
る。 【解決手段】 実装面２ａに接続電極６と周辺補強用ダ
ミー電極７と中央補強用ダミー電極８が形成されたディ
バイス２と、接続ランド１０と周辺補強ランド１１と中
央補強ランド１２とが形成されディバイス２をディバイ
ス実装面３ａ上に実装する実装基板３とを備える。実装
基板３には、中央補強ランド１２に接続される放熱ビア
１４と、裏面３ｂに放熱パターン１５が形成され、中央
補強ランド１２がディバイス２からの発生部を兼用して
裏面３ｂからの放熱を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、実装面に多数個の
接続電極が形成された裏面電極型ディバイスを実装基板
上に実装してなる半導体装置に関する。
接続電極が形成された裏面電極型ディバイスを実装基板
上に実装してなる半導体装置に関する。
【０００２】
【従来の技術】半導体装置は、実装基板搭載部品として
ＣＰＵチップ（Central processing unit）やＩＯチッ
プ（Input Output）等が絶縁樹脂によって封装されてパ
ッケージ化されたディバイスが、例えば、ＱＦＰ（Quad
Flat Package）実装法、ＢＧＡ（Ball Grid array）実
装法或いはＬＧＡ（Land grid array）実装法等によっ
て実装基板上に実装することにより小型化が図られてい
る。
ＣＰＵチップ（Central processing unit）やＩＯチッ
プ（Input Output）等が絶縁樹脂によって封装されてパ
ッケージ化されたディバイスが、例えば、ＱＦＰ（Quad
Flat Package）実装法、ＢＧＡ（Ball Grid array）実
装法或いはＬＧＡ（Land grid array）実装法等によっ
て実装基板上に実装することにより小型化が図られてい
る。
【０００３】ＱＦＰ実装型半導体装置は、パッケージの
外周部に多数個のＳ字形状のリード端子片が放射状に突
出されるとともに、実装基板のディバイス実装領域を囲
んで多数個の接続ランドが形成されている。ＱＦＰ実装
型半導体装置は、ディバイスを実装基板のディバイス実
装領域上に位置決め載置した状態で、相対する各リード
端子片と接続ランドとがそれぞれ接続されることによっ
てディバイスが実装基板上に実装される。
外周部に多数個のＳ字形状のリード端子片が放射状に突
出されるとともに、実装基板のディバイス実装領域を囲
んで多数個の接続ランドが形成されている。ＱＦＰ実装
型半導体装置は、ディバイスを実装基板のディバイス実
装領域上に位置決め載置した状態で、相対する各リード
端子片と接続ランドとがそれぞれ接続されることによっ
てディバイスが実装基板上に実装される。
【０００４】また、ＢＧＡ実装型半導体装置５０は、図
３に示すように実装面５１ａに多数個の接続電極５２が
形成されるとともにこれら接続電極５２に予めはんだペ
ースト等を介してそれぞれはんだボール５３が接合され
たディバイス５１と、ディバイス実装領域内に各接続電
極５２に対応して多数個の接続ランド６１が形成された
実装基板６０とからなる。ＢＧＡ実装型半導体装置５０
は、接続電極５２を接続ランド６１に対応位置させるよ
うにしてディバイス５１が実装基板６０のディバイス実
装領域６０ａ上に位置決め載置される。
３に示すように実装面５１ａに多数個の接続電極５２が
形成されるとともにこれら接続電極５２に予めはんだペ
ースト等を介してそれぞれはんだボール５３が接合され
たディバイス５１と、ディバイス実装領域内に各接続電
極５２に対応して多数個の接続ランド６１が形成された
実装基板６０とからなる。ＢＧＡ実装型半導体装置５０
は、接続電極５２を接続ランド６１に対応位置させるよ
うにしてディバイス５１が実装基板６０のディバイス実
装領域６０ａ上に位置決め載置される。
【０００５】ＢＧＡ実装型半導体装置５０は、この状態
で、例えばリフロー炉に供給されてリフローはんだ処理
が施されることにより、はんだボール５３を溶融、固化
して相対する接続電極５２と接続ランド６１とを電気的
かつ機械的に接続することによりディバイス５１を実装
基板６０上に実装してなる。ＢＧＡ実装型半導体装置５
０は、かかる構成によっていわゆるチップサイズの小型
化が図られている。
で、例えばリフロー炉に供給されてリフローはんだ処理
が施されることにより、はんだボール５３を溶融、固化
して相対する接続電極５２と接続ランド６１とを電気的
かつ機械的に接続することによりディバイス５１を実装
基板６０上に実装してなる。ＢＧＡ実装型半導体装置５
０は、かかる構成によっていわゆるチップサイズの小型
化が図られている。
【０００６】
【発明が解決しようとする課題】ところで、半導体装置
においては、上述したようにチップ５６を絶縁樹脂５７
によって封装してディバイスが構成されることから、チ
ップから発生した熱が内部に籠もり特性が低下するとい
った問題がある。半導体装置は、例えばグラフィック処
理用として用いられる場合に、ディバイス或いは実装基
板が大型となり、またディバイスからの発熱量も大きく
なる。このため、半導体装置においては、内部熱を効率
的に放熱する対応が必要とされる。上述したＱＦＰ実装
型半導体装置においては、パッケージからそれぞれＳ字
状の多数個のリード端子が放射状に突出されておりこれ
らリード端子によって内部熱の放熱が行われる。ＱＦＰ
実装型半導体装置は、上述したリード端子の構成から、
全体が大型化するといった問題がある。
においては、上述したようにチップ５６を絶縁樹脂５７
によって封装してディバイスが構成されることから、チ
ップから発生した熱が内部に籠もり特性が低下するとい
った問題がある。半導体装置は、例えばグラフィック処
理用として用いられる場合に、ディバイス或いは実装基
板が大型となり、またディバイスからの発熱量も大きく
なる。このため、半導体装置においては、内部熱を効率
的に放熱する対応が必要とされる。上述したＱＦＰ実装
型半導体装置においては、パッケージからそれぞれＳ字
状の多数個のリード端子が放射状に突出されておりこれ
らリード端子によって内部熱の放熱が行われる。ＱＦＰ
実装型半導体装置は、上述したリード端子の構成から、
全体が大型化するといった問題がある。
【０００７】一方、ＢＧＡ実装型半導体装置５０におい
ては、実装基板６０上にディバイス５１が密着した状態
で実装されるために、充分な放熱を行い得ないといった
問題があった。したがって、ＢＧＡ実装型半導体装置５
０においては、これを組み込む装置本体に適宜の放熱機
構を設けて、間接的に内部熱の放熱を行うことが必要で
あった。ＢＧＡ実装型半導体装置５０は、このためにそ
れ自体の小型化が図れても放熱機構により装置本体の構
造を複雑としかつ大型化するといった問題があった。
ては、実装基板６０上にディバイス５１が密着した状態
で実装されるために、充分な放熱を行い得ないといった
問題があった。したがって、ＢＧＡ実装型半導体装置５
０においては、これを組み込む装置本体に適宜の放熱機
構を設けて、間接的に内部熱の放熱を行うことが必要で
あった。ＢＧＡ実装型半導体装置５０は、このためにそ
れ自体の小型化が図れても放熱機構により装置本体の構
造を複雑としかつ大型化するといった問題があった。
【０００８】また、半導体装置においては、Ｓｉチップ
と樹脂製の実装基板のそれぞれの材料の熱膨張率の違い
によるはんだ部位の信頼性が大きな問題となっている。
半導体装置は、Ｓｉチップに対して実装基板の熱膨張率
が約数倍と大きな差があり、これによって生じる応力が
はんだ部位に負荷されてはんだクラックが発生し接続不
良等の問題が発生する虞がある。半導体装置において
は、ディバイスが大型になるほど、このディバイスと実
装基板の熱膨張率の差による応力が大きくなる。ＱＦＰ
実装型半導体装置においては、上述した応力が外周部に
突出したＳ字状のリード端子によって吸収されることで
はんだクラックの発生が抑制され、信頼性が保持され
る。
と樹脂製の実装基板のそれぞれの材料の熱膨張率の違い
によるはんだ部位の信頼性が大きな問題となっている。
半導体装置は、Ｓｉチップに対して実装基板の熱膨張率
が約数倍と大きな差があり、これによって生じる応力が
はんだ部位に負荷されてはんだクラックが発生し接続不
良等の問題が発生する虞がある。半導体装置において
は、ディバイスが大型になるほど、このディバイスと実
装基板の熱膨張率の差による応力が大きくなる。ＱＦＰ
実装型半導体装置においては、上述した応力が外周部に
突出したＳ字状のリード端子によって吸収されることで
はんだクラックの発生が抑制され、信頼性が保持され
る。
【０００９】一方、ＢＧＡ実装型半導体装置５０は、微
細なピッチで格子状に配列された接続電極５２と接続ラ
ンド６１とがはんだ結合された剛体構造であることか
ら、これら各はんだ結合部において応力が集中する。Ｂ
ＧＡ実装型半導体装置５０においては、例えば四隅に位
置して補強用のはんだ接合部を形成することによって応
力集中の緩和対応が図られている。しかしながら、かか
るＢＧＡ実装型半導体装置５０においても、応力の方向
が四隅を結ぶ対角線上のベクトルでは無く各はんだ接続
部から中心に向かった放射状であることから、中央部に
おけるはんだ接続部の応力集中の緩和作用が減少する。
細なピッチで格子状に配列された接続電極５２と接続ラ
ンド６１とがはんだ結合された剛体構造であることか
ら、これら各はんだ結合部において応力が集中する。Ｂ
ＧＡ実装型半導体装置５０においては、例えば四隅に位
置して補強用のはんだ接合部を形成することによって応
力集中の緩和対応が図られている。しかしながら、かか
るＢＧＡ実装型半導体装置５０においても、応力の方向
が四隅を結ぶ対角線上のベクトルでは無く各はんだ接続
部から中心に向かった放射状であることから、中央部に
おけるはんだ接続部の応力集中の緩和作用が減少する。
【００１０】したがって、ＢＧＡ実装型半導体装置５０
においては、四隅の補強用はんだ接合部に加えて中央部
位にも補強用はんだ接合部を設ける対応が図られる。Ｂ
ＧＡ実装型半導体装置５０は、図３に示すように、ディ
バイス５１側に接続電極５２の外周に位置する四隅に補
強用ダミー電極５４を形成するとともに中央部にも補強
用ダミー電極５５を形成し、実装基板６０側に四隅の補
強用接続ランド６２と中央部の補強用接続ランド６３と
を形成する。ＢＧＡ実装型半導体装置５０は、かかる構
成を備えることにより、はんだ接続部における応力集中
が緩和されて信頼性の向上が図られる。
においては、四隅の補強用はんだ接合部に加えて中央部
位にも補強用はんだ接合部を設ける対応が図られる。Ｂ
ＧＡ実装型半導体装置５０は、図３に示すように、ディ
バイス５１側に接続電極５２の外周に位置する四隅に補
強用ダミー電極５４を形成するとともに中央部にも補強
用ダミー電極５５を形成し、実装基板６０側に四隅の補
強用接続ランド６２と中央部の補強用接続ランド６３と
を形成する。ＢＧＡ実装型半導体装置５０は、かかる構
成を備えることにより、はんだ接続部における応力集中
が緩和されて信頼性の向上が図られる。
【００１１】しかしながら、ＢＧＡ実装型半導体装置５
０においては、応力集中による信頼性の向上が図られる
が、依然としてディバイス５１の内部熱の放熱の問題は
解決されない。
０においては、応力集中による信頼性の向上が図られる
が、依然としてディバイス５１の内部熱の放熱の問題は
解決されない。
【００１２】したがって、本発明は、小型化を保持しな
がらディバイスと実装基板の熱膨張率の差に伴うはんだ
接合部の応力集中を緩和するとともにディバイスに発生
する内部熱を効率的に放熱して信頼性の向上を図った半
導体装置を提供することを目的とする。
がらディバイスと実装基板の熱膨張率の差に伴うはんだ
接合部の応力集中を緩和するとともにディバイスに発生
する内部熱を効率的に放熱して信頼性の向上を図った半
導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】上述した目的を達成する
本発明にかかる半導体装置は、実装面に多数個の接続電
極が形成されるとともに周辺部と中央部とに補強用ダミ
ー電極が形成され、接続電極及び各補強用ダミー電極と
にそれぞれはんだボールが接合された裏面電極型ディバ
イスと、この裏面電極型ディバイスを実装するディバイ
ス実装主面上に各接続電極にそれぞれ対応して多数個の
接続ランドが形成されるとともに上記各補強用ダミー電
極にそれぞれ対応して周辺補強用ランドと中央補強用ラ
ンドとがそれぞれ形成された実装基板とを備えてなる。
半導体装置には、実装基板に、中央補強ランドに対応し
てディバイス実装主面と対向する実装主面に導通するビ
アが形成されるとともに、この実装主面にビアと接続さ
れる放熱手段が形成されてなる。
本発明にかかる半導体装置は、実装面に多数個の接続電
極が形成されるとともに周辺部と中央部とに補強用ダミ
ー電極が形成され、接続電極及び各補強用ダミー電極と
にそれぞれはんだボールが接合された裏面電極型ディバ
イスと、この裏面電極型ディバイスを実装するディバイ
ス実装主面上に各接続電極にそれぞれ対応して多数個の
接続ランドが形成されるとともに上記各補強用ダミー電
極にそれぞれ対応して周辺補強用ランドと中央補強用ラ
ンドとがそれぞれ形成された実装基板とを備えてなる。
半導体装置には、実装基板に、中央補強ランドに対応し
てディバイス実装主面と対向する実装主面に導通するビ
アが形成されるとともに、この実装主面にビアと接続さ
れる放熱手段が形成されてなる。
【００１４】以上のように構成された本発明にかかる半
導体装置によれば、裏面電極型ディバイスが各接続電極
及び周辺補強用ダミー電極と中央補強用ダミー電極とが
相対する各接続ランド及び周辺補強用ランドと中央補強
用ランドとに対応されるように実装基板上に位置決め載
置されてリフローはんだ処理が施される。半導体装置
は、はんだボールが溶融固化することによって、相対す
る各接続電極及び周辺補強用ダミー電極と中央補強用ダ
ミー電極とが各接続ランド及び周辺補強用ランドと中央
補強用ランドとにはんだ付け固定される。半導体装置に
おいては、裏面電極型ディバイスと実装基板との熱膨張
率の差によって発生する応力が、はんだ付け固定された
各周辺補強用ダミー電極及び中央補強用ダミー電極と周
辺補強用ランド及び中央補強用ランドとの接合部位にお
いて吸収されることで、各接続電極と各接続ランドとの
接合部位への集中が抑制されてはんだクラック等の発生
が防止される。
導体装置によれば、裏面電極型ディバイスが各接続電極
及び周辺補強用ダミー電極と中央補強用ダミー電極とが
相対する各接続ランド及び周辺補強用ランドと中央補強
用ランドとに対応されるように実装基板上に位置決め載
置されてリフローはんだ処理が施される。半導体装置
は、はんだボールが溶融固化することによって、相対す
る各接続電極及び周辺補強用ダミー電極と中央補強用ダ
ミー電極とが各接続ランド及び周辺補強用ランドと中央
補強用ランドとにはんだ付け固定される。半導体装置に
おいては、裏面電極型ディバイスと実装基板との熱膨張
率の差によって発生する応力が、はんだ付け固定された
各周辺補強用ダミー電極及び中央補強用ダミー電極と周
辺補強用ランド及び中央補強用ランドとの接合部位にお
いて吸収されることで、各接続電極と各接続ランドとの
接合部位への集中が抑制されてはんだクラック等の発生
が防止される。
【００１５】半導体装置においては、裏面電極型ディバ
イスから発生する内部熱が、ビアを介して実装基板の裏
面に形成した放熱手段を介して放熱される。半導体装置
によれば、放熱手段が中央部に形成された補強部に構成
されることによって小型化が保持されて信頼性の向上が
図られる。
イスから発生する内部熱が、ビアを介して実装基板の裏
面に形成した放熱手段を介して放熱される。半導体装置
によれば、放熱手段が中央部に形成された補強部に構成
されることによって小型化が保持されて信頼性の向上が
図られる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。実施の形態として
示す半導体装置１は、上述した従来のＢＧＡ実装型半導
体装置５０と同様に、裏面電極型ディバイス２と、この
ディバイス２をボールグリッドアレイ方法により表面実
装する実装基板３とからなるＢＧＡ実装型半導体装置で
あり、相対して形成された適宜の位置決め部を介してデ
ィバイス２と実装基板３との組合せが行われる。
て、図面を参照して詳細に説明する。実施の形態として
示す半導体装置１は、上述した従来のＢＧＡ実装型半導
体装置５０と同様に、裏面電極型ディバイス２と、この
ディバイス２をボールグリッドアレイ方法により表面実
装する実装基板３とからなるＢＧＡ実装型半導体装置で
あり、相対して形成された適宜の位置決め部を介してデ
ィバイス２と実装基板３との組合せが行われる。
【００１７】ディバイス２は、図１に示すように、ＣＰ
ＵチップやＩＯチップ等の半導体チップ４をエポキシ樹
脂等の絶縁樹脂５によって封装するとともに、実装面２
ａに多数個の接続電極６が形成されてなる。ディバイス
２には、実装基板３に対する実装面２ａに、詳細を後述
するが複数個の周辺補強用ダミー電極７と中央補強用ダ
ミー電極８とが形成されている。各接続電極６は、実装
面２ａ上にその外周縁に沿って互いに等間隔を以って２
列に枠状に配列されて形成されている。したがって、デ
ィバイス２には、実装面２ａの中央部に、接続電極６が
形成されない領域が構成されている。
ＵチップやＩＯチップ等の半導体チップ４をエポキシ樹
脂等の絶縁樹脂５によって封装するとともに、実装面２
ａに多数個の接続電極６が形成されてなる。ディバイス
２には、実装基板３に対する実装面２ａに、詳細を後述
するが複数個の周辺補強用ダミー電極７と中央補強用ダ
ミー電極８とが形成されている。各接続電極６は、実装
面２ａ上にその外周縁に沿って互いに等間隔を以って２
列に枠状に配列されて形成されている。したがって、デ
ィバイス２には、実装面２ａの中央部に、接続電極６が
形成されない領域が構成されている。
【００１８】各周辺補強用ダミー電極７は、実装面２ａ
の四隅に位置してそれぞれ形成されており、各接続電極
６と異なる形状或いは大きな面積を以って形成されてな
る。各中央補強用ダミー電極８は、実装面２ａの接続電
極６が形成されていない中央領域に形成されている。各
中央補強用ダミー電極８も、各接続電極６と異なる形状
或いは大きな面積を以って形成されてなる。
の四隅に位置してそれぞれ形成されており、各接続電極
６と異なる形状或いは大きな面積を以って形成されてな
る。各中央補強用ダミー電極８は、実装面２ａの接続電
極６が形成されていない中央領域に形成されている。各
中央補強用ダミー電極８も、各接続電極６と異なる形状
或いは大きな面積を以って形成されてなる。
【００１９】なお、ディバイス２においては、各接続電
極６と各中央補強用ダミー電極８とを上述した配列を以
って実装面２ａに形成することに限定されず、例えば各
接続電極６がさらに内側領域に存在して多数列により構
成され或いは適宜に配列されて構成されてもよい。ディ
バイス２においては、各中央補強用ダミー電極８を中心
領域に形成することに限定されず、各接続電極６とのバ
ランスに応じて適宜の位置に形成してもよい。
極６と各中央補強用ダミー電極８とを上述した配列を以
って実装面２ａに形成することに限定されず、例えば各
接続電極６がさらに内側領域に存在して多数列により構
成され或いは適宜に配列されて構成されてもよい。ディ
バイス２においては、各中央補強用ダミー電極８を中心
領域に形成することに限定されず、各接続電極６とのバ
ランスに応じて適宜の位置に形成してもよい。
【００２０】ディバイス２には、上述した各接続電極６
と各周辺補強用ダミー電極７及び各中央補強用ダミー電
極８とに予めそれぞれはんだボール９が接合されてい
る。各はんだボール９は、例えば各接続電極６と各周辺
補強用ダミー電極７及び各中央補強用ダミー電極８とに
塗布したはんだペーストによって仮接合された状態で、
加熱処理を施すことにより一部が溶融して各電極に接合
されてなる。
と各周辺補強用ダミー電極７及び各中央補強用ダミー電
極８とに予めそれぞれはんだボール９が接合されてい
る。各はんだボール９は、例えば各接続電極６と各周辺
補強用ダミー電極７及び各中央補強用ダミー電極８とに
塗布したはんだペーストによって仮接合された状態で、
加熱処理を施すことにより一部が溶融して各電極に接合
されてなる。
【００２１】実装基板３は、両面銅箔貼り基板が用いら
れ、ディバイス２を実装するディバイス実装面３ａ及び
裏面３ｂとにフォトリソグラフ処理を施して適宜の回路
パターンを形成してなる。実装基板３には、ディバイス
実装面３ａに詳細を後述する多数個の接続ランド１０
と、周辺補強用ランド１１及び中央補強用ランド１２と
が形成されてなる。実装基板３には、詳細を省略する接
続ランド１３や図示しない回路パターンが適宜形成され
てなる。実装基板３には、ドリル加工等によりディバイ
ス実装面３ａから裏面３ｂに貫通する多数個のビア孔を
形成し、これらビア孔に導電処理を施すことによってデ
ィバイス実装面３ａ側の回路パターンと接続されるビア
を形成してなる。
れ、ディバイス２を実装するディバイス実装面３ａ及び
裏面３ｂとにフォトリソグラフ処理を施して適宜の回路
パターンを形成してなる。実装基板３には、ディバイス
実装面３ａに詳細を後述する多数個の接続ランド１０
と、周辺補強用ランド１１及び中央補強用ランド１２と
が形成されてなる。実装基板３には、詳細を省略する接
続ランド１３や図示しない回路パターンが適宜形成され
てなる。実装基板３には、ドリル加工等によりディバイ
ス実装面３ａから裏面３ｂに貫通する多数個のビア孔を
形成し、これらビア孔に導電処理を施すことによってデ
ィバイス実装面３ａ側の回路パターンと接続されるビア
を形成してなる。
【００２２】各接続ランド１０と各周辺補強用ランド１
１及び各中央補強用ランド１２は、それぞれ上述した銅
箔のフォトリソグラフ処理によって回路パターンと同時
に形成される。各接続ランド１０は、図２に示すよう
に、ディバイス２側の各接続電極６に対応して実装基板
３の外周縁に沿った近傍位置に互いに等間隔を以って２
列に枠状に配列されてパターン形成されてなる。各周辺
補強用ランド１１も、ディバイス２側の各周辺補強用ダ
ミー電極７に対応してディバイス実装面３ａの四隅に位
置してそれぞれパターン形成されており、各接続ランド
１０と異なる形状或いは大きな面積を以って形成されて
なる。
１及び各中央補強用ランド１２は、それぞれ上述した銅
箔のフォトリソグラフ処理によって回路パターンと同時
に形成される。各接続ランド１０は、図２に示すよう
に、ディバイス２側の各接続電極６に対応して実装基板
３の外周縁に沿った近傍位置に互いに等間隔を以って２
列に枠状に配列されてパターン形成されてなる。各周辺
補強用ランド１１も、ディバイス２側の各周辺補強用ダ
ミー電極７に対応してディバイス実装面３ａの四隅に位
置してそれぞれパターン形成されており、各接続ランド
１０と異なる形状或いは大きな面積を以って形成されて
なる。
【００２３】各中央補強用ランド１２は、ディバイス２
側の各中央補強用ダミー電極８に対応してディバイス実
装面３ａの接続ランド１０が形成されていない中央領域
にパターン形成されている。各中央補強用ランド１２
も、各接続ランド１０と異なる形状或いは大きな面積を
以って形成されてなる。各中央補強用ランド１２には、
図１に示すように、それぞれ実装基板３を貫通する放熱
ビア１４が形成されている。各放熱ビア１４は、上述し
たビア形成工程に際して同時に形成され、実装基板３の
裏面３ｂ側にパターン形成した放熱パターン１５と電気
的・機械的に接続されてなる。
側の各中央補強用ダミー電極８に対応してディバイス実
装面３ａの接続ランド１０が形成されていない中央領域
にパターン形成されている。各中央補強用ランド１２
も、各接続ランド１０と異なる形状或いは大きな面積を
以って形成されてなる。各中央補強用ランド１２には、
図１に示すように、それぞれ実装基板３を貫通する放熱
ビア１４が形成されている。各放熱ビア１４は、上述し
たビア形成工程に際して同時に形成され、実装基板３の
裏面３ｂ側にパターン形成した放熱パターン１５と電気
的・機械的に接続されてなる。
【００２４】放熱パターン１５は、上述した銅箔貼り基
板に対するフォトリソグラフ処理によって回路パターン
を形成する際に同時に形成される。放熱パターン１５
は、回路パターンやランドの形成位置を除く実装基板３
の裏面３ｂ上に形成される。
板に対するフォトリソグラフ処理によって回路パターン
を形成する際に同時に形成される。放熱パターン１５
は、回路パターンやランドの形成位置を除く実装基板３
の裏面３ｂ上に形成される。
【００２５】以上のように構成された実装基板３には、
ディバイス実装面３ａ上に実装面２ａ側からディバイス
２が位置決め載置される。ディバイス２と実装基板３と
は、相対する各接続電極６が各接続ランド１０上に、各
周辺補強用ダミー電極７が各周辺補強用ランド１１上
に、各中央補強用ダミー電極８が各中央補強用ランド１
２上にそれぞれ対応位置される。ディバイス２と実装基
板３とは、この状態でリフロー炉内に供給されることに
よって、ディバイス２の実装面２ａに接合した各はんだ
ボールが溶融、固化することで上述した各電極と各ラン
ド間の接続固定が行われて半導体装置１を構成する。
ディバイス実装面３ａ上に実装面２ａ側からディバイス
２が位置決め載置される。ディバイス２と実装基板３と
は、相対する各接続電極６が各接続ランド１０上に、各
周辺補強用ダミー電極７が各周辺補強用ランド１１上
に、各中央補強用ダミー電極８が各中央補強用ランド１
２上にそれぞれ対応位置される。ディバイス２と実装基
板３とは、この状態でリフロー炉内に供給されることに
よって、ディバイス２の実装面２ａに接合した各はんだ
ボールが溶融、固化することで上述した各電極と各ラン
ド間の接続固定が行われて半導体装置１を構成する。
【００２６】半導体装置１は、ディバイス２と実装基板
３とが熱膨張率を大きく異にしており、上述したように
リフローはんだ処理を施こして接続固定される各電極と
各ランドとの間に応力が作用する。半導体装置１は、外
周部位における応力が各周辺補強用ダミー電極７と各周
辺補強用ランド１１とにより吸収されるとともに、中央
部位における応力が中央補強用ダミー電極８と各中央補
強用ランド１２とにより吸収される。したがって、半導
体装置１においては、大型のディバイス２であっても各
接続電極６と各接続ランド１０との間における応力集中
が緩和されて実装基板３への実装が行われることから、
これらを電気的かつ機械的に接続するはんだ部位にマイ
クロクラックの発生が抑制されて信頼性の向上が図られ
る。
３とが熱膨張率を大きく異にしており、上述したように
リフローはんだ処理を施こして接続固定される各電極と
各ランドとの間に応力が作用する。半導体装置１は、外
周部位における応力が各周辺補強用ダミー電極７と各周
辺補強用ランド１１とにより吸収されるとともに、中央
部位における応力が中央補強用ダミー電極８と各中央補
強用ランド１２とにより吸収される。したがって、半導
体装置１においては、大型のディバイス２であっても各
接続電極６と各接続ランド１０との間における応力集中
が緩和されて実装基板３への実装が行われることから、
これらを電気的かつ機械的に接続するはんだ部位にマイ
クロクラックの発生が抑制されて信頼性の向上が図られ
る。
【００２７】半導体装置１においては、ディバイス２の
半導体チップ４から発熱するが、この熱が中央補強用ダ
ミー電極８−はんだ接合部−中央補強用ランド１２−放
熱ビア１４の放熱ルートを介して実装基板３の裏面３ｂ
に形成した放熱パターン１５へと伝達される。半導体装
置１においては、放熱パターン１５から効率的に放熱を
行うことで、ディバイス２を安定した状態に保持される
ようにする。半導体装置１においては、上述した放熱構
造を構成する各部が特別の工程や部品を必要とせずに同
一工程中で形成されることで、コストアップとなること
は無い。
半導体チップ４から発熱するが、この熱が中央補強用ダ
ミー電極８−はんだ接合部−中央補強用ランド１２−放
熱ビア１４の放熱ルートを介して実装基板３の裏面３ｂ
に形成した放熱パターン１５へと伝達される。半導体装
置１においては、放熱パターン１５から効率的に放熱を
行うことで、ディバイス２を安定した状態に保持される
ようにする。半導体装置１においては、上述した放熱構
造を構成する各部が特別の工程や部品を必要とせずに同
一工程中で形成されることで、コストアップとなること
は無い。
【００２８】
【発明の効果】以上詳細に説明したように、本発明にか
かる半導体装置によれば、裏面実装型ディバイスと実装
基板との周辺部と中央部とに複数の補強用ダミー電極と
補強用ランドとを形成してはんだ付け固定することによ
って熱膨張率の差により発生する応力を吸収すること
で、相対する多数の接続電極と接続ランドとのはんだ接
続部への応力集中が低減されてはんだクラック等の発生
が抑制されることで大型のディバイスの搭載を可能とし
かつ信頼性の向上が図られるようになる。また、半導体
装置によれば、特別の部品や工程を必要とせずにディバ
イスから発生する熱を効率的に放熱する放熱手段が補強
構造を兼用して構成されることから、ディバイスの動作
の安定化が図られるようになり、小型化が保持されると
ともに低コストにて製造されるようになる。
かる半導体装置によれば、裏面実装型ディバイスと実装
基板との周辺部と中央部とに複数の補強用ダミー電極と
補強用ランドとを形成してはんだ付け固定することによ
って熱膨張率の差により発生する応力を吸収すること
で、相対する多数の接続電極と接続ランドとのはんだ接
続部への応力集中が低減されてはんだクラック等の発生
が抑制されることで大型のディバイスの搭載を可能とし
かつ信頼性の向上が図られるようになる。また、半導体
装置によれば、特別の部品や工程を必要とせずにディバ
イスから発生する熱を効率的に放熱する放熱手段が補強
構造を兼用して構成されることから、ディバイスの動作
の安定化が図られるようになり、小型化が保持されると
ともに低コストにて製造されるようになる。
【図１】本発明の実施の形態として示す半導体装置の縦
断面図である。
断面図である。
【図２】同半導体装置に用いられる実装基板の平面図で
ある。
ある。
【図３】従来の半導体装置の縦断面図である。
【符号の説明】
１ 半導体装置、２ ディバイス、２ａ 実装面、３
実装基板、３ａ ディバイス実装面、３ｂ 裏面、４
半導体チップ、５ 絶縁樹脂、６ 接続電極、７ 周辺
補強用ダミー電極、８ 中央補強用ダミー電極、９ は
んだボール、１０ 接続ランド、１１ 周辺補強用ラン
ド、１２ 中央補強用ランド、１３ 接続ランド、１４
放熱ビア、１５ 放熱パターン
実装基板、３ａ ディバイス実装面、３ｂ 裏面、４
半導体チップ、５ 絶縁樹脂、６ 接続電極、７ 周辺
補強用ダミー電極、８ 中央補強用ダミー電極、９ は
んだボール、１０ 接続ランド、１１ 周辺補強用ラン
ド、１２ 中央補強用ランド、１３ 接続ランド、１４
放熱ビア、１５ 放熱パターン
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０５Ｋ 1/02 Ｈ０５Ｋ 1/11 Ｈ
1/11 Ｈ０１Ｌ 23/12 Ｊ
Ｆターム(参考） 5E317 AA24 BB12 CD27 CD32 GG05
GG09 GG14
5E319 AA03 AB05 AC01 AC15 AC16
CC33 CD04 CD26 GG01 GG11
5E338 AA02 BB02 BB05 BB13 BB75
CC08 CC09 CD22 CD24 CD32
EE02 EE22 EE26 EE51
5F044 KK02 KK11 KK17 LL02
Claims (2)
- 【請求項１】 実装面に、多数個の接続電極が形成され
るとともに、周辺部と中央部とに周辺補強用ダミー電極
と中央補強用ダミー電極とが形成され、上記各接続電極
と各補強用ダミー電極とにそれぞれはんだボールが接合
された裏面電極型ディバイスと、 上記裏面電極型ディバイスを実装するディバイス実装主
面上に、上記各接続電極にそれぞれ対応して多数個の接
続ランドが形成されるとともに上記補強用ダミー電極と
にそれぞれ対応して周辺補強用ランドと中央補強用ラン
ドとが形成された実装基板とを備え、 上記実装基板には、上記中央補強用ランドに対応してデ
ィバイス実装主面と対向する第２の主面に導通するビア
が形成されるとともに、この第２の主面に上記ビアと接
続される放熱手段が形成されることを特徴とする半導体
装置。 - 【請求項２】 上記各補強用ランドが、上記各接続ラン
ドと形状或いは大きさを異にして形成されることを特徴
とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001188646A JP2003008186A (ja) | 2001-06-21 | 2001-06-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001188646A JP2003008186A (ja) | 2001-06-21 | 2001-06-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003008186A true JP2003008186A (ja) | 2003-01-10 |
Family
ID=19027715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001188646A Pending JP2003008186A (ja) | 2001-06-21 | 2001-06-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003008186A (ja) |
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-
2001
- 2001-06-21 JP JP2001188646A patent/JP2003008186A/ja active Pending
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