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JP2003078072A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JP2003078072A
JP2003078072A JP2001271187A JP2001271187A JP2003078072A JP 2003078072 A JP2003078072 A JP 2003078072A JP 2001271187 A JP2001271187 A JP 2001271187A JP 2001271187 A JP2001271187 A JP 2001271187A JP 2003078072 A JP2003078072 A JP 2003078072A
Authority
JP
Japan
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collective
semiconductor chip
sealing
grade
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001271187A
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English (en)
Inventor
Tomomi Miura
知巳 三浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Akita Electronics Systems Co Ltd
Original Assignee
Hitachi Ltd
Akita Electronics Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Akita Electronics Systems Co Ltd filed Critical Hitachi Ltd
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Abstract

(57)【要約】 【課題】 一括封止部を形成した状態で特性検査を行う
ことにより、製造効率を大幅に向上させる。 【解決手段】 多数個取り基板８に半導体チップ４が接
着固定され、半導体チップ４の電極４ａと多数個取り基
板８のボンディング電極２ｂとがボンディングワイヤ６
によってボンディングされ、封止樹脂７によって一括モ
ールド部９が形成された状態でプローブカードＰを用い
て、多数個取り基板８の接続用電極２ａに触針Ｎを接触
させて電気的特性の検査を行う。その検査結果を示す各
グレードを、各々のデバイス領域８ａ毎に一括モールド
部９にマーキングする。そして、多数個取り基板８裏面
に、はんだバンプを形成して一括モールド部９を個片化
し、マーキングされたグレードを示す記号を画像識別な
どによって識別し、各々のグレード毎に区分けされたト
レイに収納する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、一括モールド方式（ＭＡＰ：Ｍｏｌ
ｄ Ａｒｒａｙ Ｐａｃｋａｇｅ）により形成された半
導体装置の特性検査の高効率化に適用して有効な技術に
関するものである。
【０００２】
【従来の技術】たとえば、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ
Ｐａｃｋａｇｅ）などの表面実装形パッケージの半
導体装置においては、生産効率を向上して低コスト化を
図る技術として、いわゆる一括モールド方式が知られて
いる。
【０００３】本発明者が検討したところによれば、一括
モールド方式は、複数のデバイス領域が区画されて連な
って形成された多数個取りのプリント配線基板を用い、
それぞれに半導体チップが搭載された複数のデバイス領
域を一括に覆う状態でモールドによって樹脂封止して一
括封止部を形成する方法である。
【０００４】そして、樹脂封止後、はんだバンプなどの
外部端子を形成し、ダイシングを行って多数個取りプリ
ント配線基板および一括封止部をデバイス領域単位に分
割（個片化）し、個々のパッケージを形成する。
【０００５】個片化され、パッケージが形成された後、
たとえば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体装置では特
性検査が実施される。
【０００６】個々の半導体装置は、特性検査の結果に基
づいて各グレード毎に選別され、顔半導体装置のパッケ
ージ表面には、レーザマーキングなどによってその選別
に合わせたグレードのマーキングが行われる。
【０００７】なお、この種の半導体装置について詳しく
述べてある例としては、特開平１１−０６７７９９号公
報があり、この文献には、一括モールド方式を用いて組
み立てられる半導体装置について記載されている。
【０００８】
【発明が解決しようとする課題】ところが、上記のよう
な半導体装置の製造技術では、次のような問題点がある
ことが本発明者により見い出された。
【０００９】すなわち、個々のパッケージが形成された
後に、各グレード毎に半導体装置をそれぞれマーキング
するので、一括マーキングができず、半導体装置の製造
効率が悪くなってしまうという問題がある。
【００１０】また、半導体装置の特性検査の際には、個
々の半導体装置をテストボード上に実装されたソケット
に搭載しなければならず、工数、および時間がかかって
しまうとともに、該ソケットを準備しなければならない
ので、製造コストが大きくなってしまうという問題があ
る。
【００１１】本発明の目的は、一括封止部を形成した状
態で半導体装置の特性検査を行うことにより、半導体装
置の製造を高効率化し、かつ低コスト化することのでき
る半導体装置の製造方法を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１４】すなわち、本発明の半導体装置の製造方法
は、複数のデバイス領域を有した多数個取り基板を準備
する工程と、該複数のデバイス領域に搭載する半導体チ
ップを準備する工程と、該デバイス領域に半導体チップ
を搭載する工程と、該半導体チップの表面電極とこれに
対応するデバイス領域のボンディング電極とを接続部材
によって接続する工程と、多数個取り基板における複数
のデバイス領域をモールド樹脂によって一括に覆い、半
導体チップを樹脂封止するとともに一括封止部を形成す
る工程と、該一括封止部が形成された個々のデバイス領
域の半導体チップの電気的特性をそれぞれ検査する工程
と、その検査結果を半導体チップ上方の一括封止部にそ
れぞれマーキングする工程と、ダイシングラインに沿っ
てデバイス領域毎に多数個取り基板および一括封止部を
分割して個片化し、個々の封止部を形成する工程と、マ
ーキングされた検査結果毎に封止部を区分けして収納す
る工程とを有するものである。
【００１５】また、本発明の半導体装置の製造方法は、
複数のデバイス領域を有した多数個取り基板を準備する
工程と、該複数のデバイス領域に搭載する半導体チップ
を準備する工程と、デバイス領域に半導体チップを搭載
する工程と、半導体チップの表面電極とこれに対応する
デバイス領域のボンディング電極とを接続部材によって
接続する工程と、該多数個取り基板における複数のデバ
イス領域をモールド樹脂によって一括に覆い、半導体チ
ップを樹脂封止するとともに一括封止部を形成する工程
と、該一括封止部が形成された個々のデバイス領域の電
気的特性をそれぞれ検査する工程と、検査した電気的測
定の結果に基づいてグレードを分類し、そのグレードに
応じたグレードマークを半導体チップ上方の一括封止部
にそれぞれマーキングする工程と、ダイシングラインに
沿ってデバイス領域毎に多数個取り基板および一括封止
部を分割して個片化し、個々の封止部を形成する工程
と、マーキングされたグレード毎に封止部を区分けして
収納する工程とを有するものである。
【００１６】さらに、本発明の半導体装置の製造方法
は、複数のデバイス領域を有した多数個取り基板を準備
する工程と、該複数のデバイス領域に搭載する半導体チ
ップを準備する工程と、該デバイス領域に半導体チップ
を搭載する工程と、該半導体チップの表面電極とこれに
対応するデバイス領域のボンディング電極とを接続部材
によって接続する工程と、多数個取り基板における複数
のデバイス領域をモールド樹脂によって一括に覆い、半
導体チップを樹脂封止するとともに一括封止部を形成す
る工程と、該一括封止部が形成された個々のデバイス領
域の電気的特性をそれぞれ検査する工程と、その検査結
果に基づいてグレードを分類し、そのグレードに応じた
グレードマークを半導体チップ上方の一括封止部にそれ
ぞれマーキングする工程と、多数個取り基板のバンプ搭
載面に、金属バンプを形成する工程と、ダイシングライ
ンに沿ってデバイス領域毎に多数個取り基板および一括
封止部を分割して個片化し、個々の封止部を形成する工
程と、マーキングされたグレード毎に封止部を区分けし
て収納する工程とを有するものである。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００１８】図１は、本発明の一実施の形態による半導
体装置の断面図、図２は、図１の半導体装置の外観斜視
図、図３〜図１１は、図１の半導体装置における製造工
程の説明図、図１２は、図１の半導体装置における製造
工程のフローチャートである。
【００１９】本実施の形態において、半導体装置１は、
たとえば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体メモリであ
る。この半導体装置１は、表面実装形パッケージの１つ
であるＢＧＡからなり、ＭＡＰ方式によって形成されて
いる。
【００２０】また、半導体装置１は、図１、図２に示す
ように、たとえば、ガラスエポキシ樹脂などからなるプ
リント配線基板２が設けられている。ここで、プリント
配線基板２はプリント基板以外でもよく、たとえば、ポ
リイミドなどのテープ基板を用いて構成するようにして
よい。
【００２１】このプリント配線基板２の裏面であるバン
プ搭載面には、アレイ状に並べられた接続用電極２ａ、
および配線パターンが形成されている。プリント配線基
板２の主面（半導体チップ搭載面）中央部には、絶縁樹
脂などの接着材３を介して半導体チップ４が搭載されて
いる。
【００２２】プリント配線基板２の主面において、半導
体チップ４の対向する２辺の周辺部近傍には、ボンディ
ング電極２ｂ、ならびに配線パターンが形成されてい
る。接続用電極２ａとボンディング電極２ｂとは、プリ
ント配線基板の両面に形成された配線パターン、ならび
にスルーホールなどによって電気的に接続されている。
【００２３】プリント配線基板２裏面の接続用電極２ａ
には、球形のはんだからなるはんだバンプ（金属バン
プ）５がそれぞれ形成されている。半導体チップ４の主
面には、該半導体チップ４の外周部近傍に複数の電極
（表面電極）４ａが形成されている。これら電極４ａ
は、ボンディングワイヤ（接続部材）６を介して所定の
ボンディング電極２ｂがそれぞれ接続されている。
【００２４】そして、これら半導体チップ４、プリント
配線基板２のボンディング電極２ｂ周辺、ならびにボン
ディングワイヤ６が、封止樹脂７によって封止されてパ
ッケージ（封止部）が形成されている。
【００２５】さらに、半導体装置１を電子部品などを実
装するプリント実装基板に実装する際には、該プリント
実装基板２に形成されたランドなどの電極に、はんだバ
ンプ５を重合させて搭載し、リフローを行うことにより
電気的に接続する。
【００２６】次に、本実施の形態における半導体装置１
の製造工程について、図１、図２、および、図３〜図１
１の半導体装置１の製造工程の説明図、図１２の半導体
装置製造のフローチャートを用いて説明する。
【００２７】まず、多数個取り基板８、および該多数個
取り基板８に搭載される半導体チップ４を準備する（ス
テップＳ１０１）。この多数個取り基板８には、図３に
示すように、複数のマトリクス配置されたデバイス領域
８ａと、これらデバイス領域を隔てるダイシングライン
８ｂとが形成されており、該複数のデバイス領域８ａを
一括に覆う状態で樹脂モールドされる一括モールドが施
される。
【００２８】ダイシングライン８ｂは、対になるデバイ
ス領域８ａ部分、ならびに多数個取り基板８とデバイス
領域８ａ部分とを切り離す領域である。デバイス領域８
ａには、前述したボンディング電極２ｂ、配線パター
ン、スルーホール、および接続用電極２ａなどがそれぞ
れ成形されており、ダイシングして個片化された後、前
述したプリント配線基板２（図１）となる。
【００２９】そして、デバイス領域８ａの半導体チップ
搭載面に接着材３をそれぞれ塗布し、図４に示すよう
に、半導体チップ４を搭載して接着固定する（ステップ
Ｓ１０２）。
【００３０】その後、図５に示すように半導体チップ４
の電極４ａと多数個取り基板８に形成されたボンディン
グ電極２ｂとをボンディングワイヤ６によってそれぞれ
接合し、電気的に接続する（ステップＳ１０３）。
【００３１】ワイヤボンディングが終了すると、トラン
スファーモールド用のモールド金型を用いて一括モール
ドを行い（ステップＳ１０４）、半導体チップ４とボン
ディングワイヤ６とを封止樹脂７によって封止し、モー
ルド樹脂を硬化させて、図６に示すように、一括モール
ド部（一括封止部）９を形成する。なお、モールド樹脂
としては、たとえば、エポキシ系の熱硬化性樹脂などを
用いる。
【００３２】この一括モールドが終了すると、一括モー
ルド部９が形成された状態で特性検査を行う（ステップ
Ｓ１０５）。この特性検査は、消費電力やアクセススピ
ードなどの電気的特性を検査し、個々の半導体チップ、
あるいはロット毎の特性ばらつきによるグレードの選別
を行う。
【００３３】特性検査の際には、図７に示すように、プ
ローブカードＰを用いて、多数個取り基板８の接続用電
極２ａに触針Ｎを接触させて電気的に接続し、電気的特
性の測定を行う。
【００３４】また、プローブカードＰ以外に、たとえ
ば、導電性ゴムなどによって形成したシート状の接続用
治具を多数個取り基板８の接続用電極２ａに接触させ、
電気的な接続を得るようにしてもよい。
【００３５】このステップＳ１０５の処理では、一括モ
ールド部９が形成された状態で特性検査を行うので、特
性検査の際に個々の半導体装置１を装着する専用のソケ
ットが不要となり、半導体装置製造のコスト、ならびに
工数を少なくすることができる。
【００３６】特性検査が終了すると、図８に示すよう
に、多数個取り基板８の一括モールド部９の表面に、該
特性検査の測定データに従って各々のグレードを示すグ
レードマーク１０をレーザマーキングなどによって各デ
バイス領域８ａ毎にそれぞれマーキングする（ステップ
Ｓ１０６）。このとき、同時に、製品名や製品番号など
もマーキングしてもよい。
【００３７】よって、ダイシング前にグレードマーク１
０のマーキングが施されるので、半導体装置の方向性を
識別するドットマークなどの識別マークを不要とするこ
とができ、製造工程を少なくすることができる。
【００３８】そして、図９に示すように、多数個取り基
板８の裏面に形成されている接続用電極２ａ（図３）
に、はんだバンプ５をそれぞれ形成する（ステップＳ１
０７）。はんだバンプ５は、たとえば、多数個取り基板
８の半導体チップ４搭載面を下方に向け、複数のはんだ
バンプ５を真空吸着保持したボール搭載用治具をその上
方に配置し、多数個取り基板８の上方から各デバイス領
域８ａ上の接続用電極２ａに搭載して形成する。
【００３９】はんだバンプ５が形成された後、図３に示
す多数個取り基板８のダイシングライン８ｂに沿って個
片化する。この場合、図１０に示すように、ダイシング
用の切断刃であるブレードＢを用いたダイシングによっ
て該一括モールド部９を分割して個片化し（ステップＳ
１０８）、個々のパッケージとなる半導体装置１を形成
する。
【００４０】個片化された半導体装置１は、パッケージ
表面にマーキングされたグレードマーク１０を、たとえ
ば、画像識別などによって識別し、図１１に示すよう
に、各々のグレード毎に区分けされてトレイに収納され
（ステップＳ１０９）、図１、図２に示す半導体装置１
となる。
【００４１】それにより、本実施の形態によれば、一括
モールド部９を形成した状態で半導体装置１の特性検査
を行うことにより、グレードマーク１０を一括してマー
キングすることが可能となり、半導体装置の製造効率を
大幅に向上することができる。
【００４２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４３】たとえば、前記実施の形態では、ＤＲＡＭ
などの半導体装置について記載したが、一括モールド部
を形成した状態での特性検査を行う技術は、グレードに
よる区別がないＭＡＰ方式の半導体装置に適用してして
もよい。
【００４４】グレードの区別がない半導体装置の場合、
マーキングの工程では、たとえば、グレードマークをマ
ーキングする代わりに特性検査の結果をマーキングす
る。これによっても、特性検査時のトレイの詰め替え
や、専用のソケットへの装着などが不要となり、半導体
装置製造のコスト、ならびに工数を少なくすることがで
きる。
【００４５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４６】（１）特性検査によってグレードによる区
分けが必要な半導体装置であっても、一括マーキングを
可能にすることができる。
【００４７】（２）また、特性検査の際におけるトレイ
の詰め替えや、半導体装置のソケット装着などを不要と
することができる。
【００４８】（３）さらに、上記（１）、（２）によ
り、半導体装置の製造効率を大幅に向上するとともに、
製造コストを小さくすることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体装置の断面
図である。
【図２】図１の半導体装置の外観斜視図である。
【図３】図１の半導体装置における製造工程の説明図で
ある。
【図４】図３に続く半導体装置の製造工程の説明図であ
る。
【図５】図４に続く半導体装置の製造工程の説明図であ
る。
【図６】図５に続く半導体装置の製造工程の説明図であ
る。
【図７】図６に続く半導体装置の製造工程の説明図であ
る。
【図８】図７に続く半導体装置の製造工程の説明図であ
る。
【図９】図８に続く半導体装置の製造工程の説明図であ
る。
【図１０】図９に続く半導体装置の製造工程の説明図で
ある。
【図１１】図１０に続く半導体装置の製造工程の説明図
である。
【図１２】図１の半導体装置における製造工程のフロー
チャートである。
【符号の説明】
１ 半導体装置 ２ プリント配線基板 ２ａ 接続用電極 ２ｂ ボンディング電極 ３ 接着材 ４ 半導体チップ ４ａ 電極（表面電極） ５ はんだバンプ（金属バンプ） ６ ボンディングワイヤ（接続部材） ７ 封止樹脂 ８ 多数個取り基板 ８ａ デバイス領域 ８ｂ ダイシングライン ９ 一括モールド部（一括封止部） Ｐ プローブカード Ｎ 触針

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 複数のデバイス領域を有した多数個取り
    基板を準備する工程と、 前記複数のデバイス領域に搭載する半導体チップを準備
    する工程と、 前記デバイス領域に前記半導体チップを搭載する工程
    と、 前記半導体チップの表面電極とこれに対応する前記デバ
    イス領域のボンディング電極とを接続部材によって接続
    する工程と、 前記多数個取り基板における複数のデバイス領域をモー
    ルド樹脂によって一括に覆い、前記半導体チップを樹脂
    封止するとともに一括封止部を形成する工程と、 前記一括封止部が形成された個々の前記デバイス領域の
    半導体チップの電気的特性をそれぞれ検査する工程と、 前記検査の結果を前記半導体チップ上方の一括封止部に
    それぞれマーキングする工程と、 ダイシングラインに沿って前記デバイス領域毎に前記多
    数個取り基板および前記一括封止部を分割して個片化
    し、個々の封止部を形成する工程と、 マーキングされた検査結果毎に前記封止部を区分けして
    収納する工程とを有することを特徴とする半導体装置の
    製造方法。
  2. 【請求項２】 複数のデバイス領域を有した多数個取り
    基板を準備する工程と、 前記複数のデバイス領域に搭載する半導体チップを準備
    する工程と、 前記デバイス領域に前記半導体チップを搭載する工程
    と、 前記半導体チップの表面電極とこれに対応する前記デバ
    イス領域のボンディング電極とを接続部材によって接続
    する工程と、 前記多数個取り基板における複数のデバイス領域をモー
    ルド樹脂によって一括に覆い、前記半導体チップを樹脂
    封止するとともに一括封止部を形成する工程と、 前記一括封止部が形成された個々の前記デバイス領域の
    電気的特性をそれぞれ検査する工程と、 検査した電気的測定の結果に基づいてグレードを分類
    し、前記グレードに応じたグレードマークを前記半導体
    チップ上方の一括封止部にそれぞれマーキングする工程
    と、 ダイシングラインに沿って前記デバイス領域毎に前記多
    数個取り基板および前記一括封止部を分割して個片化
    し、個々の封止部を形成する工程と、 マーキングされたグレード毎に前記封止部を区分けして
    収納する工程とを有することを特徴とする半導体装置の
    製造方法。
  3. 【請求項３】 複数のデバイス領域を有した多数個取り
    基板を準備する工程と、 前記複数のデバイス領域に搭載する半導体チップを準備
    する工程と、 前記デバイス領域に前記半導体チップを搭載する工程
    と、 前記半導体チップの表面電極とこれに対応する前記デバ
    イス領域のボンディング電極とを接続部材によって接続
    する工程と、 前記多数個取り基板における複数のデバイス領域をモー
    ルド樹脂によって一括に覆い、前記半導体チップを樹脂
    封止するとともに一括封止部を形成する工程と、 前記一括封止部が形成された個々の前記デバイス領域の
    電気的特性をそれぞれ検査する工程と、 検査した電気的測定の結果に基づいてグレードを分類
    し、前記グレードに応じたグレードマークを前記半導体
    チップ上方の一括封止部にそれぞれマーキングする工程
    と、 前記多数個取り基板のバンプ搭載面に、金属バンプを形
    成する工程と、 ダイシングラインに沿って前記デバイス領域毎に前記多
    数個取り基板および前記一括封止部を分割して個片化
    し、個々の封止部を形成する工程と、 マーキングされたグレード毎に前記封止部を区分けして
    収納する工程とを有することを特徴とする半導体装置の
    製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007057954A1 (ja) * 2005-11-17 2007-05-24 Fujitsu Limited 半導体装置及びその製造方法
CN109604191A (zh) * 2017-10-04 2019-04-12 三菱电机株式会社 半导体装置分拣系统及半导体装置

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