[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2003068939A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2003068939A
JP2003068939A JP2001259789A JP2001259789A JP2003068939A JP 2003068939 A JP2003068939 A JP 2003068939A JP 2001259789 A JP2001259789 A JP 2001259789A JP 2001259789 A JP2001259789 A JP 2001259789A JP 2003068939 A JP2003068939 A JP 2003068939A
Authority
JP
Japan
Prior art keywords
circuit board
opening
bare chip
semiconductor device
receiving element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001259789A
Other languages
English (en)
Inventor
Kojiro Nakamura
浩二郎 中村
Takahiko Yagi
能彦 八木
Michio Yoshino
道朗 吉野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2001259789A priority Critical patent/JP2003068939A/ja
Publication of JP2003068939A publication Critical patent/JP2003068939A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Light Receiving Elements (AREA)

Abstract

(57)【要約】 【課題】 半導体ベアチップ上の受光素子が汚染され
ず、信頼性の高い半導体装置を提供することを目的とす
る。 【解決手段】 受光素子を備えた半導体ベアチップを実
装するプリント回路基板1には、開口部1aの周縁部に
枠状の突起部1bが設けられている。開口部1aは、前
記受光素子に対応する位置に形成されている。半導体ベ
アチップをプリント回路基板1上にフリップチップ実装
する際には、半導体ベアチップを突起部1bの頂部に当
接させる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、回路基板上に半導
体ベアチップがフリップチップ実装された半導体装置及
びその製造方法に関する。
【0002】
【従来の技術】図3は、従来の半導体装置の構成を示す
断面図であり、図4は、前記半導体装置を構成している
プリント回路基板の概略を示す斜視図である。
【0003】図示されている従来の半導体装置は、プリ
ント回路基板101に形成された基板上電極3に、半導
体ベアチップ2がバンプ4を介してフリップチップ実装
され、プリント回路基板101と半導体ベアチップ2と
の間に封止樹脂5が充填された構成である。半導体ベア
チップ2には、プリント回路基板101と対向する面に
受光素子2aが設けられている。プリント回路基板10
1には開口部1aが設けられており、この開口部1aは
受光素子2aの位置に対応して設けられている。すなわ
ち、受光素子2aは、プリント回路基板101側から開
口部1aを介して照射される紫外線等を受光する。
【0004】図5及び図6には、前記従来の半導体装置
の製造工程におけるフリップチップ実装工程例がそれぞ
れ示されている。図5に示す例は、プリント回路基板1
01上に半導体ベアチップ2を実装した後に、注入機6
を用いて、プリント回路基板101と半導体ベアチップ
2との間に封止樹脂5となる樹脂を注入する方法であ
る。また、図6に示す例は、プリント回路基板101の
基板上電極3に予め熱硬化性接着剤7が塗布されてお
り、半導体ベアチップ2に形成されたバンプ4を介し、
半導体ベアチップ2を加圧加熱ヘッド8によりプリント
回路基板101に押しつけることで、熱硬化性接着剤7
を硬化させてプリント回路基板101上に半導体ベアチ
ップ2を実装する方法である。熱硬化性接着剤7は実装
後に封止樹脂5と同様に機能する。
【0005】
【発明が解決しようとする課題】しかしながら、上記従
来の構成の半導体装置では、フリップチップ実装工程に
おいて、次のような問題が生じていた。
【0006】図5に示すフリップチップ実装工程では、
封止樹脂の流れ込みにより半導体ベアチップ2上の受光
素子2aを汚染してしまうという問題があった。さら
に、封止樹脂5がプリント回路基板101の開口部1a
から流出して、プリント回路基板101と半導体ベアチ
ップ2との間の封止樹脂5の量が減少し、ヒートサイク
ル等の信頼性評価時に寿命を縮めるという問題もあっ
た。
【0007】また、図6に示すフリップチップ実装工程
では、加圧加熱ヘッド8での加熱時に、熱硬化性接着剤
7の粘度低下による流動性の増加によって熱硬化性接着
剤7が受光素子2a部分に流れ込み、受光素手2aを汚
染してしまうという問題があった。さらに、熱硬化性接
着剤7がプリント回路基板101の開口部1aから流出
し、プリント回路基板101と半導体ベアチップ2との
間の熱硬化性接着剤7の量が減少することにより、ヒー
トサイクル等の信頼性評価時に寿命を締めるという問題
点があった。
【0008】本発明はこれらの問題を解決するために、
半導体ベアチップ上の受光素子が汚染されず、信頼性の
高い半導体装置を提供することを目的とする。
【0009】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、受光素子を備えた半導体
ベアチップが回路基板上にフリップチップ実装されてお
り、前記回路基板には前記受光素子に対応する位置に開
口部が設けられ、前記半導体ベアチップと前記回路基板
との間が封止樹脂にて封止されている半導体装置におい
て、前記回路基板には前記開口部の周縁部に枠状の突起
部が設けられており、前記半導体ベアチップが、前記突
起部の頂部に当接して実装されていることを特徴として
いる。
【0010】この構成によれば、開口部の周縁部に設け
られた突起部が、実装工程時において、受光素子部分へ
の封止樹脂の流れ込みを防ぐので、封止樹脂により半導
体ベアチップ上の受光素子が汚染されることがない。さ
らに、前記突起部は、回路基板の開口部からの封止樹脂
の流出を防ぐので、封止樹脂の減少に起因する信頼性の
低下も生じない。
【0011】これにより、半導体ベアチップ上の受光素
子が汚染されず、且つ高い信頼性を備えた半導体装置を
提供することができる。
【0012】また、本発明の半導体装置は、受光素子を
備えた半導体ベアチップが、接着剤が塗布された回路基
板上にフリップチップ実装されており、前記回路基板に
は前記受光素子に対応する位置に開口部が設けられてい
る半導体装置において、前記回路基板には前記開口部の
周縁部に枠状の突起部が設けられており、前記半導体ベ
アチップが、前記突起部の頂部に当接して実装されてい
ることを特徴とすることもできる。
【0013】この構成によれば、開口部の周縁部に設け
られた突起部が、実装工程時において、受光素子部分へ
の接着剤の流れ込みを防ぐので、接着剤により半導体ベ
アチップ上の受光素子が汚染されることがない。さら
に、前記突起部は、回路基板の開口部からの接着剤の流
出を防ぐので、半導体ベアチップと回路基板との間の接
着剤の減少に起因する信頼性の低下も生じない。
【0014】これにより、半導体ベアチップ上の受光素
子が汚染されず、且つ高い信頼性を備えた半導体装置を
提供することができる。
【0015】本発明の半導体装置の製造方法は、開口部
を有する回路基板上に、受光素子を備えた半導体ベアチ
ップを該受光素子が前記回路基板の開口部に対応するよ
うに配置してフリップチップ実装する第1の工程と、前
記回路基板と前記半導体ベアチップとの間を封止樹脂に
て封止する第2の工程とを含む半導体装置の製造方法に
おいて、前記回路基板には前記開口部の周縁部に予め枠
状の突起部が形成されており、前記第1の工程で、前記
半導体ベアチップは前記突起部の頂部に当接してフリッ
プチップ実装されることを特徴としている。
【0016】また、本発明の半導体装置の製造方法は、
開口部を有する回路基板上に接着剤を塗布する第1の工
程と、前記回路基板上に、受光素子を備えた半導体ベア
チップを該受光素子が前記開口部に対応するように配置
してフリップチップ実装する第2の工程とを含む半導体
装置の製造方法において、前記回路基板には前記開口部
の周縁部に予め枠状の突起部が形成されており、前記第
2の工程で、前記半導体ベアチップは前記突起部の頂部
に当接してフリップチップ実装されることを特徴とする
ことも可能である。
【0017】これらの方法によれば、上述した効果を実
現する本発明の半導体装置を製造することが可能とな
る。
【0018】
【発明の実施の形態】以下、本発明の一実施形態につい
て、図面を参照しながら説明する。
【0019】図2は本発明の一実施形態に係る半導体装
置の構成の概略を示す断面図であり、図1は、前記半導
体装置を構成しているプリント回路基板の形状の概略を
示す斜視図である。
【0020】図2に示すように、本実施形態の半導体装
置は、図3に示した従来の半導体装置において、プリン
ト回路基板101の代わりにプリント回路基板1を設け
た構成であり、その他の構成は従来の半導体装置と同じ
である。本実施形態のプリント回路基板1は、図1に示
すように、開口部1aの周縁部に枠状の突起部1bが設
けられて構成されている。半導体ベアチップ2をプリン
ト回路基板1上にフリップチップ実装する際には、半導
体ベアチップ2を突起部1bの頂部に当接させる。
【0021】プリント回路基板1を以上のような形状と
することにより、図5に示したフリップチップ実装工程
において、受光素子2a部分への封止樹脂5の流れ込
み、及び開口部1aからの封止樹脂5の流出を突起部1
bにより抑制することができる。従って、本実施形態の
半導体装置によれば、封止樹脂5の流れ込みによる受光
素子2aの汚染の問題を解決することができる。さら
に、本実施形態の半導体装置によれば、封止樹脂5がプ
リント回路基板1上の開口部1aから流出することを抑
制できるので封止樹脂5が減少せず、ヒートサイクル等
の信頼性評価において寿命を高めることができる。
【0022】なお、本実施形態においては、図5に示し
たフリップチップ実装工程により形成される半導体装置
について説明したが、プリント回路基板1を用いること
により、図6に示したフリップチップ実装工程により形
成される半導体装置においても、開口部1aからの熱硬
化性樹脂の流れ込み及び流出を抑制して、同様の効果を
得ることができる。
【0023】
【発明の効果】以上に説明したように、本発明の半導体
装置よれば、半導体ベアチップ上に配置された受光素子
が汚染されず、且つ高い信頼性を備えた半導体装置を提
供できる。
【図面の簡単な説明】
【図1】 本発明の一実施形態に係る半導体装置のプリ
ント回路基板の概略を示す斜視図である。
【図2】 上記半導体装置の構成を示す断面図である。
【図3】 従来の半導体装置の構成を示す断面図であ
る。
【図4】 上記半導体装置のプリント回路基板の概略を
示す斜視図である。
【図5】 上記半導体装置の製造工程におけるフリップ
チップ実装工程の一例を示す断面図である。
【図6】 上記半導体装置の製造工程におけるフリップ
チップ実装工程の一例を示す断面図である。
【符号の説明】
1 プリント回路基板(回路基板) 1a 開口部 1b 突起部 2 半導体ベアチップ 5 封止樹脂 7 熱硬化性接着剤(接着剤)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉野 道朗 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 4M109 AA01 DA05 DA06 DB07 GA01 5F044 KK01 LL13 5F088 BA16 BA20 JA03 JA06 JA09

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 受光素子を備えた半導体ベアチップが回
    路基板上にフリップチップ実装されており、前記回路基
    板には前記受光素子に対応する位置に開口部が設けら
    れ、前記半導体ベアチップと前記回路基板との間が封止
    樹脂にて封止されている半導体装置において、 前記回路基板には前記開口部の周縁部に枠状の突起部が
    設けられており、 前記半導体ベアチップが、前記突起部の頂部に当接して
    実装されていることを特徴とする半導体装置。
  2. 【請求項2】 受光素子を備えた半導体ベアチップが、
    接着剤が塗布された回路基板上にフリップチップ実装さ
    れており、前記回路基板には前記受光素子に対応する位
    置に開口部が設けられている半導体装置において、 前記回路基板には前記開口部の周縁部に枠状の突起部が
    設けられており、 前記半導体ベアチップが、前記突起部の頂部に当接して
    実装されていることを特徴とする半導体装置。
  3. 【請求項3】 開口部を有する回路基板上に、受光素子
    を備えた半導体ベアチップを該受光素子が前記回路基板
    の開口部に対応するように配置してフリップチップ実装
    する第1の工程と、 前記回路基板と前記半導体ベアチップとの間を封止樹脂
    にて封止する第2の工程とを含む半導体装置の製造方法
    において、 前記回路基板には前記開口部の周縁部に予め枠状の突起
    部が形成されており、 前記第1の工程で、前記半導体ベアチップは前記突起部
    の頂部に当接してフリップチップ実装されることを特徴
    とする半導体装置の製造方法。
  4. 【請求項4】 開口部を有する回路基板上に接着剤を塗
    布する第1の工程と、 前記回路基板上に、受光素子を備えた半導体ベアチップ
    を該受光素子が前記開口部に対応するように配置してフ
    リップチップ実装する第2の工程とを含む半導体装置の
    製造方法において、 前記回路基板には前記開口部の周縁部に予め枠状の突起
    部が形成されており、 前記第2の工程で、前記半導体ベアチップは前記突起部
    の頂部に当接してフリップチップ実装されることを特徴
    とする半導体装置の製造方法。
JP2001259789A 2001-08-29 2001-08-29 半導体装置及びその製造方法 Withdrawn JP2003068939A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001259789A JP2003068939A (ja) 2001-08-29 2001-08-29 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001259789A JP2003068939A (ja) 2001-08-29 2001-08-29 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2003068939A true JP2003068939A (ja) 2003-03-07

Family

ID=19087108

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001259789A Withdrawn JP2003068939A (ja) 2001-08-29 2001-08-29 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP2003068939A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1622204A1 (de) * 2004-07-28 2006-02-01 Infineon Technologies Fiber Optics GmbH Verfahren zum Herstellen eines mit einem Kunststoffgehäuse versehenen optischen oder elektronischen Moduls
JP2006186288A (ja) * 2004-09-14 2006-07-13 Sony Chem Corp 機能素子実装モジュール及びその製造方法
WO2007099677A1 (ja) * 2006-03-03 2007-09-07 Sony Chemical & Information Device Corporation 機能素子実装モジュール及びその製造方法、これに用いる樹脂封止プレート、樹脂封止用基板構造体
WO2007100037A1 (ja) * 2006-03-02 2007-09-07 Sony Chemical & Information Device Corporation 機能素子実装モジュール及びその製造方法
JP2008047830A (ja) * 2006-08-21 2008-02-28 Hamamatsu Photonics Kk 半導体装置および半導体装置製造方法
JP2010075824A (ja) * 2008-09-25 2010-04-08 Sony Corp 液体塗布装置および液体塗布ノズル
CN102054794A (zh) * 2009-10-26 2011-05-11 瑞萨电子株式会社 电子装置及其制造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7442559B2 (en) 2004-07-28 2008-10-28 Avago Technologies Fiber Ip (Singapore) Pte. Ltd. Method for producing an optical or electronic module provided with a plastic package
EP1622204A1 (de) * 2004-07-28 2006-02-01 Infineon Technologies Fiber Optics GmbH Verfahren zum Herstellen eines mit einem Kunststoffgehäuse versehenen optischen oder elektronischen Moduls
JP2006186288A (ja) * 2004-09-14 2006-07-13 Sony Chem Corp 機能素子実装モジュール及びその製造方法
US7855440B2 (en) 2004-09-14 2010-12-21 Sony Corporation Functional device-mounted module and a process for producing the same
US7727819B2 (en) 2004-09-14 2010-06-01 Sony Corporation Process for producing a functional device-mounted module
WO2007100037A1 (ja) * 2006-03-02 2007-09-07 Sony Chemical & Information Device Corporation 機能素子実装モジュール及びその製造方法
US7812264B2 (en) 2006-03-02 2010-10-12 Sony Corporation Functional element-mounted module and a method for producing the same
US8474134B2 (en) 2006-03-02 2013-07-02 Dexerials Corporation Functional element-mounted module and a method for producing the same
WO2007099677A1 (ja) * 2006-03-03 2007-09-07 Sony Chemical & Information Device Corporation 機能素子実装モジュール及びその製造方法、これに用いる樹脂封止プレート、樹脂封止用基板構造体
JP2008047830A (ja) * 2006-08-21 2008-02-28 Hamamatsu Photonics Kk 半導体装置および半導体装置製造方法
JP2010075824A (ja) * 2008-09-25 2010-04-08 Sony Corp 液体塗布装置および液体塗布ノズル
CN102054794A (zh) * 2009-10-26 2011-05-11 瑞萨电子株式会社 电子装置及其制造方法
US8169793B2 (en) 2009-10-26 2012-05-01 Renesas Electronics Corporation Electronic device and fabrication method thereof

Similar Documents

Publication Publication Date Title
TWI527175B (zh) 半導體封裝件、基板及其製造方法
US20050110161A1 (en) Method for mounting semiconductor chip and semiconductor chip-mounted board
JP2003068939A (ja) 半導体装置及びその製造方法
JP2943764B2 (ja) フリップチップ実装型半導体素子の樹脂封止構造
JPH1167795A (ja) 半導体チップ搭載装置及び半導体チップ搭載方法並びに半導体装置
US7754535B2 (en) Method of manufacturing chip integrated substrate
CN110802293B (zh) 半导体器件焊接定位装置及半导体器件焊接方法
JPH09306934A (ja) チップ型半導体装置の製造方法
US20090145650A1 (en) Screen mask, method for printing conductive bonding material, mounting method of mounting devices, and mounting substrate
JP2000077458A (ja) フリップチップ実装方法
JP3015273B2 (ja) Icチップの実装方法
JP3864263B2 (ja) 発光半導体装置
JP2004214255A (ja) 電子部品の接続構造
JP2010098077A (ja) 回路モジュールの製造方法
JP4036017B2 (ja) 電子部品の実装構造
JP3644678B2 (ja) 半導体装置及びその製造方法
JP4052144B2 (ja) 半導体装置の製造方法
JP4299687B2 (ja) 半導体装置
JP3431316B2 (ja) 半導体装置の製造方法及び半導体チツプの実装方法
KR100649488B1 (ko) 플립칩 본딩타입의 세라믹 패키지
JP2001291729A (ja) 半導体素子の孔版印刷樹脂封止方法、及び該方法に用いる孔版及びスキージ
JP3956859B2 (ja) 半導体装置
KR950006836Y1 (ko) 반도체 패키지
JP3843235B2 (ja) 電子部品組立方法、及び電子部品実装済基板
JPH04122037A (ja) 半導体チップの実装方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20081104