JP2003046005A

JP2003046005A - 半導体記憶装置及びその製造方法

Info

Publication number: JP2003046005A
Application number: JP2001233355A
Authority: JP
Inventors: Kazuhiro Toki; 和啓土岐; Seiki Ogura; 正気小椋
Original assignee: Matsushita Electric Industrial Co Ltd; Halo LSI Design and Device Technology Inc
Current assignee: Panasonic Holdings Corp; Halo LSI Design and Device Technology Inc
Priority date: 2001-08-01
Filing date: 2001-08-01
Publication date: 2003-02-14

Abstract

(57)【要約】【課題】チップ面積の増大を抑え且つセル電流の低下
等の素子の動作特性を犠牲にすることなく、特に消去動
作時のカップリングレシオの値を大きくすることによ
り、低電圧化を実現できるようにする。【解決手段】ｐ型シリコンからなる半導体基板１０上
には、素子分離領域１３上に延びるように且つコントロ
ールゲート１５と交差してこれを跨ぐように形成された
ポリシリコンからなる補助ゲート１６が形成されてい
る。ドレイン領域１１上で且つコントロールゲート１５
におけるドレイン側の側面及び該側面と接続する補助ゲ
ート１６の側面上には第２の誘電体膜１７を介してフロ
ーティングゲート１８が形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、特に電気的に消去が可能な不揮
発性半導体記憶装置及びその製造方法に関する。

【０００２】

【従来の技術】近年、不揮発性半導体記憶装置として、
ＥＰＲＯＭ（Erasable and Programmable Read Only Me
mory）装置、ＥＥＰＲＯＭ（Electrically Erasable an
d Programmable Read Only Memory）装置又はＦｅＲＡ
Ｍ（Ferro-electric Random Access Memory）装置等が
注目されている。

【０００３】このうちＥＰＲＯＭ装置又はＥＥＰＲＯＭ
装置は、フローティングゲートに対して電荷の充放電を
行ない、該フローティングゲートの電荷の有無によるし
きい値電圧の変化をコントロールゲートによって検出す
ることにより、データの保持（記憶）を行なっている。
また、ＥＥＰＲＯＭ装置には、チップ単位でデータの消
去が可能なフラッシュＥＥＰＲＯＭ装置がある。

【０００４】フラッシュＥＥＰＲＯＭ装置を構成するメ
モリセル（メモリトランジスタ）は、スタックゲート型
とスプリットゲート型とに大別される。

【０００５】スタックゲート型メモリセルを用いたフラ
ッシュＥＥＰＲＯＭ装置は、個々のメモリセルにセル自
体を選択する機能を持っていない。そのため、データ消
去時にフローティングゲートから電荷を引き抜く際に電
荷を過剰に抜き過ぎると、電荷が過剰に抜かれたメモリ
セルがデプレッションとなって非選択セルがリークする
という、いわゆる過剰消去の問題が発生する。

【０００６】この過剰消去を防止するには、消去手順に
工夫が必要となり、メモリデバイスの周辺回路により消
去手順を制御するか、又はメモリデバイスの外部回路に
より消去手順を制御する必要がある。

【０００７】この過剰消去を回避するために開発された
のが、スプリットゲート型メモリセルであり、例えば米
国特許第５，０２９，１３０号にその構成が開示されて
いる。

【０００８】スプリットゲート型メモリセルを用いたフ
ラッシュＥＥＰＲＯＭ装置は、個々のメモリセルにセル
自体を選択する機能を有しており、そのため、過剰消去
が発生したとしても、メモリセルの導通又は非導通を制
御することができるので、過剰消去が問題とはならな
い。

【０００９】以下、従来のスタックゲート型メモリセル
又はスプリットゲート型メモリセルを用いた半導体不揮
発メモリ（フラッシュＥＥＰＲＯＭ）装置をそれぞれ図
面に基づいて説明する。

【００１０】まず、図１４（ａ）及び図１４（ｂ）に示
すように、スタックゲート型メモリセルは、シリコンか
らなる半導体基板１０１の上部にドレイン領域１０２及
びソース領域１０３が形成されており、半導体基板１０
１におけるドレイン領域１０２とソース領域１０３とに
挟まれてなるチャネル領域１０４の上には、第１の誘電
体膜１０５を介してフローティングゲート１０６が形成
されている。該フローティングゲート１０６の上には第
２の誘電体膜１０７を介してコントロールゲート１０８
が形成されている。

【００１１】一方、スプリットゲート型メモリセルは、
図１５（ａ）及び図１５（ｂ）に示すように、シリコン
からなる半導体基板１０１の上部にドレイン領域１０２
及びソース領域１０３が形成されており、半導体基板１
０１におけるドレイン領域１０２とソース領域１０３と
に挟まれてなるチャネル領域１０４の上には、比較的に
膜厚が小さい酸化シリコンからなる第１の誘電体膜１０
５を介してコントロールゲート１０８が形成されてい
る。コントロールゲート１０８のドレイン領域１０２側
には第２の誘電体膜１０７を介してサイドウォール形状
のフローティングゲート１０６が形成されている。この
フローティングゲート１０６は、ドレイン領域１０２及
びフローティングゲート１０６の双方との重なりが小さ
く、微小なゲート長となる構成を有している。

【００１２】ところで、コントロールゲート１０８及び
フローティングゲート１０６間の静電容量Ｃｃと、フロ
ーティングゲート１０６及びチャネル領域１０４（又は
ソース領域１０３若しくはドレイン領域１０２）間の静
電容量Ｃｆとの比の値を大きくすること、特に、コント
ロールゲート１０８からのフローティングゲート１０６
への電位の伝播性を示すカップリングレシオの値を大き
くすることは、フラッシュＥＥＰＲＯＭ装置の動作電圧
を低減するための重要な要因となる。ここで、カップリ
ングレシオは、全静電容量（Ｃｃ＋Ｃｆ）に対するコン
トロールゲート１０８とフローティングゲート１０６と
の間の静電容量Ｃｃの比（＝Ｃｃ／（Ｃｃ＋Ｃｆ））と
して表わされる。

【００１３】

【発明が解決しようとする課題】しかしながら、前記従
来のスタック型メモリセル及びスプリットゲート型メモ
リセルを用いたＥＥＰＲＯＭ装置は、カップリングレシ
オを大きくするには、フローティングゲート１０６とコ
ントロールゲート１０８との対向面積を大きくし且つフ
ローティングゲート１０６とチャネル領域１０４等との
対向面積を小さくするか、又は第１の誘電体膜１０５と
第２の誘電体膜１０７との膜厚の比の値を変更するかが
必要となる。

【００１４】前者の場合は、例えば、フローティングゲ
ート１０６とコントロールゲート１０８との対向面積を
大きくするために、フローティングゲート１０６のゲー
ト幅Ｗ_fgを大きくすると、素子面積が増加して素子の集
積化に不適となる。また、フローティングゲート１０６
とチャネル領域１０４等との対向面積を小さくするため
に、例えばフローティングゲートのゲート長Ｌ_fgを小さ
くすることは、図１５（ａ）及び図１５（ｂ）に示すス
プリットゲート型メモリセルにおいてのみ有効とはなる
が、微細加工の観点から困難である。また、チャネル領
域１４のチャネル幅を小さくすることはセル電流が小さ
くなるため、メモリセルに対する読み出し速度の低下を
招く。

【００１５】一方、後者の場合は、第２の誘電体膜１０
７の膜厚を小さくすることは信頼性の面からみて困難で
ある。

【００１６】本発明は、前記従来の問題を解決し、チッ
プ面積の増大を抑え且つセル電流の低下等の素子の動作
特性を犠牲にすることなく、特に消去動作時のカップリ
ングレシオの値を大きくすることにより、低電圧化を実
現できるようにすることを目的とする。

【００１７】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、素子分離領域上にコントロールゲートと
交差する補助ゲートを新たに形成し、形成した補助ゲー
トの側面又は下側にフローティングゲートを設ける構成
とする。

【００１８】具体的に、本発明に係る第１の半導体記憶
装置は、半導体基板に形成され、該半導体基板を複数の
素子形成領域に分離する素子分離領域と、半導体基板の
上に、複数の素子形成領域と第１の誘電体膜を介して交
差すると共に、素子分離領域と交差するように形成され
た複数のコントロールゲートと、素子分離領域の上に延
び且つ各コントロールゲートと交差するように形成され
た複数の補助ゲートと、各素子形成領域の上で且つ各コ
ントロールゲートの一方の側面及び該一方の側面と接続
された補助ゲートの側面上に第２の誘電体膜を介して形
成された複数のフローティングゲートとを備えている。

【００１９】第１の半導体記憶装置によると、素子分離
領域の上に延び且つ各コントロールゲートと交差するよ
うに形成された補助ゲートを備えており、フローティン
グゲートが、コントロールゲートの一方の側面及び該一
方の側面と接続された補助ゲートの側面上に形成されて
いるため、例えば消去動作時に補助ゲートに対してコン
トロールゲートと同等の制御電圧を印加すると、フロー
ティングゲートと補助ゲートとの対向面積が増加した分
だけコントロールゲートにおけるカップリングレシオの
値が増大する。その結果、素子分離領域上の空きスペー
スに補助ゲートを設けることにより、チップ面積の増大
を抑制し且つ素子の動作電圧、例えば消去電圧を低減す
ることができる。

【００２０】第１の半導体記憶装置において、各補助ゲ
ートがコントロールゲートが延びる方向に隣接する素子
同士の間で独立して設けられていることが好ましい。

【００２１】第１の半導体記憶装置において、各補助ゲ
ートが、コントロールゲートが延びる方向に隣接する素
子同士の間で共有して設けられており、各フローティン
グゲートは、該各フローティングゲートが含まれる素子
形成領域と隣接する他の素子形成領域における補助ゲー
トの側面上には設けられていないことが好ましい。

【００２２】この場合に、素子形成領域は、補助ゲート
が延びる方向に拡散領域を共有しており、拡散領域を共
有する一のフローティングゲートと他のフローティング
ゲートとは、互いに隣接する補助ゲートの対向する側面
の一方にのみ交互に形成されていることが好ましい。

【００２３】本発明に係る第２の半導体記憶装置は、半
導体基板に形成され、該半導体基板を複数の素子形成領
域に分離する素子分離領域と、半導体基板の上に、複数
の素子形成領域と第１の誘電体膜を介してそれぞれ交差
するように形成された複数の島状のフローティングゲー
トと、各フローティングゲートの上に第２の誘電体膜を
介して形成され、且つ素子分離領域の上にこれと交差す
るように形成された複数のコントロールゲートと、素子
分離領域の上に延びると共にコントロールゲートと交差
するように形成された複数の補助ゲートとを備え、各フ
ローティングゲートは、補助ゲートの下側部分に該補助
ゲートが延びる方向に屈曲する屈曲部を有している。

【００２４】第２の半導体記憶装置によると、素子分離
領域の上に延びると共にコントロールゲートと交差する
ように形成された複数の補助ゲートとを備えており、フ
ローティングゲートが補助ゲートの下側部分に該補助ゲ
ートが延びる方向に屈曲する屈曲部を有しているため、
例えば消去動作時に補助ゲートに対してコントロールゲ
ートと同等の制御電圧を印加すると、フローティングゲ
ートと補助ゲートとの対向面積が増加した分だけコント
ロールゲートにおけるカップリングレシオの値が増大す
る。このように、素子分離領域上の空きスペースに補助
ゲートを設けることにより、チップ面積の増大を抑制し
且つ素子の動作電圧、例えば消去電圧を低減することが
できる。

【００２５】第２の半導体記憶装置において、各フロー
ティングゲートが平面クランク形状を有し、屈曲部の角
部外側の端面は、その面方向がコントロールゲートが延
びる方向と交差するように形成されていることが好まし
い。

【００２６】第２の半導体記憶装置において、各補助ゲ
ートが、コントロールゲートが延びる方向に隣接する素
子同士の間で独立して設けられていることが好ましい。

【００２７】第２の半導体記憶装置において、各補助ゲ
ートが、コントロールゲートが延びる方向に隣接する素
子同士の間で共有して設けられており、各フローティン
グゲートは、該各フローティングゲートが含まれる素子
形成領域と隣接する他の素子形成領域における補助ゲー
トの下側には設けられていないことが好ましい。

【００２８】この場合に、素子形成領域は、補助ゲート
が延びる方向に拡散領域を共有しており、拡散領域を共
有する一のフローティングゲートと他のフローティング
ゲートとは、それぞれの屈曲部が互いに隣接する補助ゲ
ートの一方にのみ交互に形成されていることが好まし
い。

【００２９】本発明に係る半導体装置の製造方法は、半
導体基板に素子分離領域を形成して、該半導体基板を複
数の素子形成領域に分離する工程と、半導体基板の上
に、複数の素子形成領域と第１の誘電体膜を介して交差
すると共に、素子分離領域と交差するように複数のコン
トロールゲートを形成する工程と、素子分離領域の上に
延び且つ各コントロールゲートと交差するように複数の
補助ゲートを形成する工程と、半導体基板上に補助ゲー
ト及びコントロールゲートを覆うように導体膜を堆積
し、堆積した導体膜に対してエッチバックを行なうこと
により、各コントロールゲートの側面及び該側面と接続
された補助ゲートの側面上に第２の誘電体膜を介して導
体膜からなるサイドウォール膜を形成する工程と、各サ
イドウォール膜における補助ゲートの側面上の領域を部
分的に除去することにより、各サイドウォール膜から２
つのフローティングゲートを形成する工程とを備えてい
る。

【００３０】本発明の半導体記憶装置の製造方法による
と、素子分離領域の上に延び且つ各コントロールゲート
と交差するように複数の補助ゲートを形成しておき、半
導体基板上に堆積した導体膜に対してエッチバックを行
なうことにより、各コントロールゲートの側面及び該側
面と接続された補助ゲートの側面上に第２の誘電体膜を
介して導体膜からなるサイドウォール膜を形成する。そ
の後、各サイドウォール膜における補助ゲートの側面上
の領域を部分的に除去することにより、各サイドウォー
ル膜から素子ごとにフローティングゲートを形成するた
め、本発明の第１の半導体記憶装置を確実に得ることが
できる。

【００３１】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。

【００３２】図１（ａ）及び図１（ｂ）は本発明の第１
の実施形態に係るスプリットゲート型の半導体記憶装置
であって、図１（ａ）は４セル分の平面構成を示し、図
１（ｂ）は図１（ａ）のＩｂ−Ｉｂ線における断面を含
む部分構成を示している。

【００３３】図１（ａ）又は図１（ｂ）に示すように、
例えば、ｐ型シリコンからなる半導体基板１０には、複
数の素子形成領域が、ＬＯＣＯＳ分離又は浅いトレンチ
分離（ＳＴＩ）からなる素子分離領域１３により絶縁分
離されて形成されている。ここで、素子形成領域は、ｎ
型のドレイン領域１１及びｎ型のソース領域１２により
構成されている。

【００３４】半導体基板１０の上には、ドレイン領域１
１とソース領域１２との間をゲート絶縁膜となる第１の
誘電体膜１４を介して交差すると共に素子分離領域１３
とも交差するポリシリコンからなる複数のコントロール
ゲート１５が互いに並行に形成されている。

【００３５】さらに、半導体基板１０の上には、素子分
離領域１３上に延びるように且つ各コントロールゲート
１５と交差してこれを跨ぐように形成されたポリシリコ
ンからなる複数の補助ゲート１６が形成されている。

【００３６】各ドレイン領域１１上で且つ各コントロー
ルゲート１５におけるドレイン側の側面及び該側面と接
続する補助ゲート１６の側面上には、第２の誘電体膜１
７を介して複数のフローティングゲート１８が形成され
ている。

【００３７】ここで、第２の誘電体膜は、コントロール
ゲート１５の側面上及び補助ゲート１６の側面上で容量
絶縁膜となり、ドレイン領域１１上でトンネル絶縁膜と
なる。この第２の誘電体膜１７は、酸化シリコン若しく
は窒化シリコン又はこれらの積層膜等からなり、フロー
ティングゲート１８に注入された電荷がコントロールゲ
ート１５に引き抜かれない耐圧を持つ材料を用いる。す
なわち、第２の誘電体膜１７は、フローティングゲート
１８に注入された電荷がコントロールゲート１５に引き
抜かれない耐圧を有するように、その膜厚、材料及びプ
ロセス等を考慮して最適化すれば良い。

【００３８】以下、第１の実施形態に係る半導体記憶装
置と従来例に係るスプリットゲート型メモリセルを有す
る半導体記憶装置と各カップリングレシオを比較する。

【００３９】図２（ａ）及び図２（ｂ）はカップリング
レシオの値の算出に必要な構成部材の寸法を示すための
模式的な半導体記憶装置であって、図２（ａ）は第１の
実施形態に係る半導体記憶装置の平面構成を示し、図２
（ｂ）は図１５（ｂ）に示した従来のスプリットゲート
型半導体記憶装置の平面構成を示している。図２（ａ）
及び図２（ｂ）において、図１（ａ）及び図１５（ｂ）
にそれぞれ示す構成部材と同一の構成部材には同一の符
号を付している。

【００４０】まず、図２（ａ）に示す第１の実施形態に
係る半導体記憶装置において、コントロールゲート１５
の高さｈを０．２μｍとし、ドレイン領域１１及びソー
ス領域１２の幅Ｗを０．４４μｍとし、フローティング
ゲート１８のゲート長Ｌ_fgを０．１μｍとし、フローテ
ィングゲート１８における補助ゲート１６の側面上の幅
Ｐ_egを０．２５μｍとする。

【００４１】さらに、図１（ａ）に示す第１の誘電体膜
１４及び第２の誘電体膜１７の膜厚及び材料を同一とす
ると、カップリングレシオＣ_R1は、以下の式（１）で近
似することができる。

【００４２】Ｃ_R1＝Ｃｃ／（Ｃｃ＋Ｃｆ）＝ｈ（Ｗ_fg＋２Ｐ_eg）／｛ｈ（Ｗ_fg＋２Ｐ_eg）＋Ｌ_fg・Ｗ｝ …（１）一方、図２（ｂ）に示す従来の半導体記憶装置におい
て、コントロールゲート１０６の高さｈを０．２μｍと
し、ドレイン領域１０２及びソース領域１０３の幅Ｗを
０．４４μｍとし、フローティングゲート１０６のゲー
ト長Ｌ_fgを０．１μｍとし、そのゲート幅Ｗ_fgを０．９
２μｍとする。

【００４３】従来の半導体記憶装置のカップリングレシ
オＣ_R0は、図１５（ａ）に示す第１の誘電体膜１０５及
び第２の誘電体膜１０７の膜厚及び材料を同一とし、本
実施形態のメモリセルと同一面積のメモリセルに適用す
るとすると、従来の半導体記憶装置のカップリングレシ
オＣ_R0は、以下の式（２）で近似することができる。

【００４４】Ｃ_R0＝Ｃｃ／（Ｃｃ＋Ｃｆ）＝ｈ・Ｗ_fg／（ｈ・Ｗ_fg＋Ｌ_fg・Ｗ） …（２）ここで、式（１）及び式（２）に上記の各寸法値をそれ
ぞれ代入すると、本実施形態のカップリングレシオＣ_R1
の値は約０．８７となり、従来例のカップリングレシオ
Ｃ_R0の値は約０．８１となる。

【００４５】式（１）に示すように、第１の実施形態に
係る半導体記憶装置においては、フローティングゲート
１８の幅がＷ_fg＋２Ｐ_eg＝１．４２μｍとなるため、こ
の場合のカップリングレシオＣ_R1の値は、従来の半導体
記憶装置のカップリングレシオＣ_R0の値の約１．１倍と
なる。

【００４６】なお、第１の実施形態に係る半導体記憶装
置は、消去時において、コントロールゲート１５及び補
助ゲート１６に負の制御電位を印加し、且つドレイン領
域１１に正の制御電位を印加することにより、フローテ
ィングゲート１８中の電子を引き抜くようにしている。
一方、従来の半導体記憶装置は、消去時には、コントロ
ールゲート１０８を負電位とし、ドレイン領域１０２を
正電位としてフローティングゲート１０６中の電子を引
き抜く構成である。

【００４７】このように、第１の実施形態によると、素
子分離領域１３上にコントロールゲート１５と交差する
補助ゲート１６を備えているため、該コントロールゲー
ト１５及び補助ゲート１６は、所定の電位を伝播時の損
失がより少なくなるようにフローティングゲート１８に
伝えることができる。その結果、フローティングゲート
１８に対する電荷の注入動作又は放出動作を低電圧で行
なえるようになるので、低電圧であっても、不揮発性半
導体記憶装置を確実に動作させることができる。また、
この動作電圧の低電圧化により、素子分離領域１３の面
積を縮小できると共に、チャージポンプ回路の回路規模
をも縮小できるようになる。

【００４８】さらには、ランダムアクセスが可能となる
構成を採れば、フラッシュメモリ装置に限らず、ＥＥＰ
ＲＯＭ装置として動作させることも可能である。

【００４９】以下、前記のように構成された半導体記憶
装置の製造方法について図面を参照しながら説明する。

【００５０】図３（ａ）〜図３（ｃ）並びに図４（ａ）
及び図４（ｂ）は本発明の第１の実施形態に係る半導体
記憶装置の製造方法の工程順の部分的な断面構成を示し
ている。

【００５１】まず、図３（ａ）に示すように、ｐ型シリ
コンからなる半導体基板１０の上部に、ＳＴＩ等からな
る素子分離領域１３を形成して、半導体基板１０を複数
の素子形成領域に分離する。その後、熱酸化法により素
子形成領域上に酸化シリコンからなる第１の誘電体膜１
４を形成し、続いて、ＣＶＤ法等により、半導体基板１
０上の全面にポリシリコンからなるコントロールゲート
形成膜１５Ａを堆積する。

【００５２】次に、図３（ｂ）に示すように、リソグラ
フィ法及びエッチング法を用いて、コントロールゲート
形成膜１５Ａをパターニングすることにより、コントロ
ールゲート形成膜１５Ａから、素子形成領域上を第１の
誘電体膜１４を介して交差し且つ素子分離領域１３とも
交差するコントロールゲート１５を形成する。続いて、
ＣＶＤ法等により、半導体基板１０上にコントロールゲ
ート１５を含む全面にわたって、ポリシリコンからなる
補助ゲート形成膜を堆積し、堆積した補助ゲート形成膜
をパターニングすることにより該補助ゲート形成膜か
ら、素子分離領域の上に延びると共にコントロールゲー
ト１５を跨ぐように複数の補助ゲート１６を形成する。

【００５３】次に、図３（ｃ）に示すように、熱酸化法
等により、コントロールゲート１５及び補助ゲート１６
の各側面に第２の誘電体膜１７を形成する。このとき、
第２の誘電体膜１７は、フローティングゲート１８に注
入された電荷がコントロールゲート１５に引き抜かれな
い程度の耐圧を持つ膜厚に設定する。

【００５４】次に、図４（ａ）に示すように、ＣＶＤ法
等により、半導体基板１０上にコントロールゲート１５
及び補助ゲート１６を含む全面にわたって、ポリシリコ
ン膜を堆積する。続いて、堆積したポリシリコン膜に対
してエッチバックを行なうことにより、該ポリシリコン
膜からなり、コントロールゲート１５及び補助ゲート１
６の各側面上に、サイドウォール形状を持つフローティ
ングゲート形成膜１８Ａを第２の誘電体膜１７を介して
自己整合的に形成する。このフローティングゲート形成
膜１８Ａはサイドウォール形状を有しているため、フロ
ーティングゲートとしてのゲート長Ｌ_fgを小さくできる
ので、カップリングレシオＣ_R1の値を増大することがで
きる。その後、コントロールゲート１５及びフローティ
ングゲート形成膜１８Ａをマスクとして、半導体基板１
０に対してｎ型の不純物イオンを注入することにより、
ドレイン領域１１及びソース領域を形成する。

【００５５】次に、図４（ｂ）に示すように、リソグラ
フィ法を用いて、フローティングゲート形成膜１８Ａに
おける補助ゲート１６の側面上の領域であって、隣接す
る素子同士のほぼ中央部分を露出する開口パターン２を
持つマスクパターンを形成する。続いて、形成したマス
クパターンを用いてフローティングゲート形成膜１８Ａ
の露出部分をエッチング除去することにより、フローテ
ィングゲート形成膜１８Ａからフローティングゲート１
８をセルごとに形成する。

【００５６】なお、ドレイン領域及びソース領域を形成
するイオン注入工程は、フローティングゲート１８を形
成した後に行なってもよい。

【００５７】（第１の実施形態の第１変形例）以下、本
発明の第１の実施形態の第１変形例について図面を参照
しながら説明する。図５は第１の実施形態の第１変形例
に係る半導体記憶装置の４セル分の平面構成を示してい
る。図５において、図１（ａ）に示す構成部材と同一の
構成部材には同一の符号を付すことにより説明を省略す
る。

【００５８】第１変形例は、補助ゲート１６がコントロ
ールゲート１５が延びる方向に隣接するセル同士の間で
独立して設けられていることを特徴とする。すなわち、
図５に示すように、第１のセル領域１Ａにはドレイン領
域１１及びソース領域１２を挟む２本の第１の補助ゲー
ト１６Ａが設けられ、該第１の補助ゲート１６Ａのコン
トロールゲート１５が延びる方向に隣接する第２のセル
領域１Ｂには、２本の第２の補助ゲート１６Ｂが第１の
補助ゲート１６Ａと並行して設けられている。

【００５９】この構成により、一例として、第１の補助
ゲート１６Ａを電位を負電位とし、ドレイン領域１１の
電位を正電位として、第１の補助ゲート１６Ａと対向す
るフローティングゲート１８に蓄積されていた電子をド
レイン領域１１に選択的に引き抜くことができる。これ
により、第１の実施形態と異なり、各ビット線ごとの選
択的な消去が可能となるので、ＥＥＰＲＯＭ装置として
動作させることができる。

【００６０】（第１の実施形態の第２変形例）以下、本
発明の第１の実施形態の第２変形例について図面を参照
しながら説明する。図６は第１の実施形態の第２変形例
に係る半導体記憶装置の４セル分の平面構成を示してい
る。図６において、図１（ａ）に示す構成部材と同一の
構成部材には同一の符号を付すことにより説明を省略す
る。

【００６１】図６に示すように、第１の実施形態と同様
に、各補助ゲート１６は、コントロールゲート１５が延
びる方向に隣接するセル同士の間で共有して設けられて
おり、各フローティングゲート１８Ｂは、該各フローテ
ィングゲート１８Ｂが含まれるドレイン領域１１及びソ
ース領域１２と隣接する他のドレイン領域１１及びソー
ス領域１２における補助ゲート１６の側面上には設けら
れていないことを特徴とする。

【００６２】これにより、コントロールゲート１５が延
びる方向の寸法を縮小できるため、セル面積を低減する
ことができる。但し、第１の実施形態の場合と比べて、
カップリングレシオの値が低下するが、各フローティン
グゲート１８Ｂにおける補助ゲート１６の側面上部分の
寸法を拡大することにより、カップリングレシオの値の
低下を補うことができる。

【００６３】（第１の実施形態の第３変形例）以下、本
発明の第１の実施形態の第３変形例について図面を参照
しながら説明する。図７は第１の実施形態の第３変形例
に係る半導体記憶装置の４セル分の平面構成を示してい
る。図７において、図１（ａ）に示す構成部材と同一の
構成部材には同一の符号を付すことにより説明を省略す
る。

【００６４】図７に示すように、第３変形例は、互いに
対向するフローティングゲート１８Ｂ、１８Ｃのうち、
第１のフローティングゲート１８Ｂの一端部は第１の補
助ゲート１６Ｃの側面上にのみ設けられ、且つ、第２の
フローティングゲート１８Ｃの一端部は第１の補助ゲー
ト１６Ｃと隣接する第２の補助ゲート１６Ｄの側面上に
のみ設けられている。

【００６５】すなわち、コントロールゲート１５が延び
る方向と交差する方向にドレイン領域１１を共有する第
１のフローティングゲート１８Ｂと第２のフローティン
グゲート１８Ｃとは、各コントロールゲート１５の側面
並びに互いに隣接する第１及び第２の補助ゲート１６
Ｃ、１６Ｄの対向する側面の一方にのみ交互に形成され
ている。

【００６６】これまで説明した、第１の実施形態に係る
半導体記憶装置及び第１〜第２変形例は、ドレイン領域
１１を共有するセル同士において、電位の印加方法によ
って一方のセルの消去動作時に他方のセルまで消去され
たり、消去されないまでも、軽い消去（ディスターブ）
を受けたりする虞がある。

【００６７】しかしながら、第３変形例によると、第１
及び第２のフローティングゲート１８Ｂ、１８Ｃを隣接
間で異なる第１及び第２の補助ゲート１６Ｃ、１６Ｄの
側面上に交互に設けているため、例えば消去動作時に、
消去対象のセルと隣接する消去対象でないセルに対する
消去又はディスターブを防止することができる。

【００６８】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。

【００６９】図８（ａ）及び図８（ｂ）は本発明の第２
の実施形態に係るスタックゲート型の半導体記憶装置で
あって、図８（ａ）は４セル分の平面構成を示し、図８
（ｂ）は図８（ａ）のVIIIb−VIIIb線における断面を含
む部分構成を示している。

【００７０】図８（ａ）又は図８（ｂ）に示すように、
例えば、ｐ型シリコンからなる半導体基板２０には、複
数のドレイン領域２１及びソース領域２２が、ＬＯＣＯ
Ｓ分離又はＳＴＩからなる素子分離領域２３により絶縁
分離されて形成されている。

【００７１】半導体基板２０の上には、ドレイン領域２
１とソース領域２２との間をゲート絶縁膜となる第１の
誘電体膜２４を介して交差するポリシリコンからなる複
数の島状のフローティングゲート２５が形成されてい
る。

【００７２】また、半導体基板２０上には、各フローテ
ィングゲート２５の上に容量絶縁膜となる第２の誘電体
膜２６を介して形成され、且つ素子分離領域２３の上に
該素子分離領域２３とも交差するように、ポリシリコン
からなる複数のコントロールゲート２７が形成されてい
る。

【００７３】さらに、半導体基板２０上には、素子分離
領域２３の上に延びると共に、各コントロールゲート２
７を跨ぐように複数の補助ゲート２８が形成されてい
る。

【００７４】第２の実施形態の特徴として、各フローテ
ィングゲート２５は、補助ゲート２８の下側部分に該補
助ゲート２８が延びる方向に屈曲する屈曲部２５ａを有
している。

【００７５】以下、第２の実施形態に係る半導体記憶装
置と従来例に係るスタックゲート型メモリセルを有する
半導体記憶装置と各カップリングレシオを比較する。

【００７６】図９（ａ）及び図９（ｂ）はカップリング
レシオの値の算出に必要な構成部材の寸法を示すための
模式的な半導体記憶装置であって、図９（ａ）は第２の
実施形態に係る半導体記憶装置の平面構成を示し、図９
（ｂ）は図１４（ｂ）に示した従来のスタックゲート型
半導体記憶装置の平面構成を示している。図９（ａ）及
び図９（ｂ）において、図８（ａ）及び図１４（ｂ）に
それぞれ示す構成部材と同一の構成部材には同一の符号
を付している。

【００７７】まず、図９（ａ）に示す第２の実施形態に
係る半導体記憶装置において、ドレイン領域２１及びソ
ース領域２２の幅Ｗを０．４４μｍとし、フローティン
グゲート２５とコントロールゲート２７とが対向するオ
ーバーラップ幅Ｗ_fgを０．８４μｍとし、フローティン
グゲート２７のゲート長Ｌを０．５μｍとし、フローテ
ィングゲート２５の屈曲部２５ａの幅Ｗ_pfg を０．２５
μｍとし、屈曲部２５ａにおける補助ゲート２８が延び
る方向への突き出し部分の長さＰ_egを０．２５μｍとす
る。

【００７８】さらに、図８（ａ）に示す第１の誘電体膜
２４及び第２の誘電体膜２６の膜厚及び材料を同一とす
ると、カップリングレシオＣ_R1は、以下の式（３）で近
似することができる。

【００７９】Ｃ_R1＝Ｃｃ／（Ｃｃ＋Ｃｆ）＝（Ｌ・Ｗ_fg＋２Ｗｐ_fg・Ｐ_eg）／（Ｌ・Ｗ_fg＋２Ｗ_pfg ・Ｐ_eg＋Ｌ・Ｗ） …（３）一方、図９（ｂ）に示す従来例の半導体記憶装置におい
て、ドレイン領域１０２及びソース領域１０３の幅Ｗを
０．４４μｍとし、フローティングゲート１０６のゲー
ト長Ｌを０．５μｍとし、フローティングゲート１０６
とコントロールゲート１０８とが対向するオーバーラッ
プ幅Ｗ_fgを０．８４μｍとする。

【００８０】従来の半導体記憶装置のカップリングレシ
オＣ_R0は、図１４（ａ）に示す第１の誘電体膜１０５及
び第２の誘電体膜１０７の膜厚及び材料を同一とし、本
実施形態のメモリセルと同一面積のメモリセルに適用す
るとすると、従来の半導体記憶装置のカップリングレシ
オＣ_R0は、以下の式（４）で近似することができる。

【００８１】Ｃ_R0＝Ｃｃ／（Ｃｃ＋Ｃｆ）＝Ｌ・Ｗｆｇ／（Ｌ・Ｗｆｇ＋Ｌ・Ｗ） …（４）ここで、式（３）及び式（４）に上記の各寸法値をそれ
ぞれ代入すると、本実施形態のカップリングレシオＣ_R1
の値は約０．７１となり、従来例のカップリングレシオ
Ｃ_R0の値は約０．６６となる。。従って、第２の実施形
態に係る半導体記憶装置におけるカップリングレシオＣ
_R1の値は、従来の半導体記憶装置のカップリングレシオ
Ｃ_R0の値の約１．１倍となる。

【００８２】このように、第２の実施形態によると、コ
ントロールゲート２７と交差し、且つフローティングゲ
ート２５の両端部を覆う補助ゲート２８を備え、さらに
フローティングゲート２５の両端部に補助ゲート２８が
延びる方向に屈曲する屈曲部２５ａを設けているため、
コントロールゲート２７及び補助ゲート２８は、所定の
電位を伝播時の損失がより少なくなるようにフローティ
ングゲート２５に伝えることができる。その結果、フロ
ーティングゲート２５に対する電荷の注入動作又は放出
動作を低電圧で行なえるようになるので、低電圧であっ
ても、不揮発性半導体記憶装置を確実に動作させること
ができる。また、この動作電圧の低電圧化により、素子
分離領域を縮小できると共に、チャージポンプ回路の回
路規模をも縮小できるようになる。

【００８３】なお、本実施形態に係るスタックゲート型
の半導体記憶装置は、従来の半導体記憶装置の製造工程
に、フローティングゲート２５の両端部に屈曲部２５ａ
を持つようにパターニングを行ない、さらに補助ゲート
２８を形成する工程を追加するだけで実現することがで
きる。

【００８４】（第２の実施形態の第１変形例）以下、本
発明の第２の実施形態の第１変形例について図面を参照
しながら説明する。図１０は第２の実施形態の第１変形
例に係る半導体記憶装置の４セル分の平面構成を示して
いる。図１０において、図８（ａ）に示す構成部材と同
一の構成部材には同一の符号を付すことにより説明を省
略する。

【００８５】図１０に示すように、第１変形例は、各フ
ローティングゲート２５Ａが平面クランク形状にパター
ニングされており、屈曲部２５ａの角部外側の端面の面
方向は、コントロールゲート２７が延びる方向と交差す
るように形成されていることを特徴とする。

【００８６】これにより、第２の実施形態の場合と比べ
て、コントロールゲート２７が延びる方向及び補助ゲー
ト２８が延びる方向の寸法を縮小できるため、セル面積
を低減することができる。

【００８７】なお、フローティングゲート２５Ａのマス
クパターンのパターン形状を変更するだけで良く、マス
クの構成及び製造工程は第２の実施形態と同一である。

【００８８】（第２の実施形態の第２変形例）以下、本
発明の第２の実施形態の第２変形例について図面を参照
しながら説明する。図１１は第２の実施形態の第２変形
例に係る半導体記憶装置の４セル分の平面構成を示して
いる。図１１において、図８（ａ）に示す構成部材と同
一の構成部材には同一の符号を付すことにより説明を省
略する。

【００８９】第２変形例は、補助ゲート２８がコントロ
ールゲート２７が延びる方向に隣接するセル同士の間で
独立して設けられていることを特徴とする。すなわち、
図１１に示すように、第１のセル領域１Ａにはドレイン
領域２１及びソース領域２２を挟む２本の第１の補助ゲ
ート２８Ａを設け、該第１の補助ゲート２８Ａのコント
ロールゲート２７が延びる方向に隣接する第２のセル領
域１Ｂには、２本の第２の補助ゲート２８Ｂを第１の補
助ゲート２８Ａと並行に設ける。

【００９０】この構成により、一例として、第１の補助
ゲート２８Ａを電位を負電位とし、ドレイン領域２１の
電位を正電位として、第１の補助ゲート２８Ａと接触す
るフローティングゲート２５に蓄積されていた電子をド
レイン領域２１に選択的に引き抜くことができる。これ
により、第２の実施形態と異なり、各ビット線ごとの選
択的な消去が可能となるので、ＥＥＰＲＯＭ装置として
動作させることができる。

【００９１】（第２の実施形態の第３変形例）以下、本
発明の第２の実施形態の第３変形例について図面を参照
しながら説明する。図１２は第２の実施形態の第３変形
例に係る半導体記憶装置の４セル分の平面構成を示して
いる。図１２において、図８（ａ）に示す構成部材と同
一の構成部材には同一の符号を付すことにより説明を省
略する。

【００９２】図１２に示すように、第２の実施形態と同
様に、各補助ゲート２８は、コントロールゲート２７が
延びる方向に隣接するセル同士の間で共有して設けられ
ており、各フローティングゲート２５Ａは、該各フロー
ティングゲート２５Ａが含まれるドレイン領域２１及び
ソース領域２２と隣接する他の領域２１、２２における
補助ゲート２８の側面上には設けられていないことを特
徴とする。

【００９３】これにより、コントロールゲート１７が延
びる方向の寸法を縮小できるため、セル面積を低減する
ことができる。但し、第２の実施形態の場合と比べて、
カップリングレシオの値が低下するが、各フローティン
グゲート２５Ａにおける屈曲部２５ａの寸法を拡大する
ことにより、カップリングレシオの値の低下を補うこと
ができる。

【００９４】（第２の実施形態の第４変形例）以下、本
発明の第２の実施形態の第４変形例について図面を参照
しながら説明する。図１３は第２の実施形態の第４変形
例に係る半導体記憶装置の４セル分の平面構成を示して
いる。図１３において、図８（ａ）に示す構成部材と同
一の構成部材には同一の符号を付すことにより説明を省
略する。

【００９５】図１３に示すように、第４変形例は、互い
に対向するフローティングゲート２５Ａ、２５Ｂのう
ち、第１のフローティングゲート２５Ａの屈曲部２５ａ
は第１の補助ゲート２８Ｃの下側にのみ設けられ、且
つ、第２のフローティングゲート２５Ｂの屈曲部２５ａ
は第１の補助ゲート２８Ｃと隣接する第２の補助ゲート
２８Ｄの下側にのみ設けられている。

【００９６】すなわち、ドレイン領域２１を共有する第
１のフローティングゲート２５Ａ及び第２のフローティ
ングゲート２５Ｂの各屈曲部２５ａは、互いに隣接する
第１及び第２の補助ゲート２８Ｃ、２８Ｄの下側の一方
にのみ交互に形成されている。

【００９７】これまで説明した、第２の実施形態に係る
半導体記憶装置及び第１〜第３変形例においては、ドレ
イン領域２１を共有するセル同士において、電位の印加
方法によっては、一方のセルの消去動作時に他方のセル
まで消去されたり、消去されないまでも、ディスターブ
を受けたりする虞がある。

【００９８】しかしながら、第４変形例によると、第１
及び第２のフローティングゲート２５Ａ、２５Ｂを隣接
間で異なる第１及び第２の補助ゲート２８Ｃ、２８Ｄの
下側に交互に設けているため、例えば消去動作時に、消
去対象のセルと隣接する消去対象でないセルに対する消
去又はディスターブを防止することができる。

【００９９】

【発明の効果】本発明に係る半導体記憶装置によると、
フローティングゲートの一部と誘電体膜を介して対向す
る補助ゲートを素子分離領域上に設けるため、フローテ
ィングゲートとの対向面積が増加した分だけコントロー
ルゲートにおけるカップリングレシオの値が増大するの
で、チップ面積の増大を抑制しながら、素子の動作電圧
を低減することができる。

【図面の簡単な説明】

【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に
係るスプリットゲート型の半導体記憶装置を示し、
（ａ）は部分的な平面図であり、（ｂ）は（ａ）のＩｂ
−Ｉｂ線における断面を含む斜視図である。

【図２】（ａ）は本発明の第１の実施形態に係る半導体
記憶装置であって、カップリングレシオの値の算出に必
要な構成部材の寸法を示すための模式的な平面図であ
る。（ｂ）は比較用であって、従来のスプリットゲート
型半導体記憶装置の模式的な平面図である。

【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係
るスプリットゲート型の半導体記憶装置の製造方法を示
す工程順の構成断面図である。

【図４】（ａ）及び（ｂ）は本発明の第１の実施形態に
係るスプリットゲート型の半導体記憶装置の製造方法を
示す工程順の構成断面図である。

【図５】本発明の第１の実施形態の第１変形例に係るス
プリットゲート型の半導体記憶装置を示す部分的な平面
図である。

【図６】本発明の第１の実施形態の第２変形例に係るス
プリットゲート型の半導体記憶装置を示す部分的な平面
図である。

【図７】本発明の第１の実施形態の第３変形例に係るス
プリットゲート型の半導体記憶装置を示す部分的な平面
図である。

【図８】（ａ）及び（ｂ）は本発明の第２の実施形態に
係るスタックゲート型の半導体記憶装置を示し、（ａ）
は部分的な平面図であり、（ｂ）は（ａ）のVIIIb−VII
Ib線における断面を含む斜視図である。

【図９】（ａ）は本発明の第２の実施形態に係る半導体
記憶装置であって、カップリングレシオの値の算出に必
要な構成部材の寸法を示すための模式的な平面図であ
る。（ｂ）は比較用であって、従来のスタックゲート型
半導体記憶装置の模式的な平面図である。

【図１０】本発明の第２の実施形態の第１変形例に係る
スタックゲート型の半導体記憶装置を示す部分的な平面
図である。

【図１１】本発明の第２の実施形態の第２変形例に係る
スタックゲート型の半導体記憶装置を示す部分的な平面
図である。

【図１２】本発明の第２の実施形態の第３変形例に係る
スタックゲート型の半導体記憶装置を示す部分的な平面
図である。

【図１３】本発明の第２の実施形態の第４変形例に係る
スタックゲート型の半導体記憶装置を示す部分的な平面
図である。

【図１４】（ａ）及び（ｂ）は従来のスタックゲート型
の半導体記憶装置を示し、（ａ）は１セル分の構成断面
図であり、（ｂ）は４セル分を示す平面図である。

【図１５】（ａ）及び（ｂ）は従来のスプリットゲート
型の半導体記憶装置を示し、（ａ）は１セル分の構成断
面図であり、（ｂ）は４セル分を示す平面図である。

【符号の説明】

１０半導体基板１１ドレイン領域１２ソース領域１３素子分離領域１４第１の誘電体膜１５コントロールゲート１５Ａコントロールゲート形成膜１６補助ゲート１７第２の誘電体膜１８フローティングゲート１８Ａフローティングゲート形成膜１８Ｂフローティングゲート１８Ｃ第１のフローティングゲート１８Ｄ第２のフローティングゲート２０半導体基板２１ドレイン領域２２ソース領域２３素子分離領域２４第１の誘電体膜２５フローティングゲート２５ａ屈曲部２６第２の誘電体膜２７コントロールゲート２８補助ゲート２８Ａ第１の補助ゲート２８Ｂ第２の補助ゲート２８Ｃ第１の補助ゲート２８Ｄ第２の補助ゲート１Ａ第１のセル領域１Ｂ第２のセル領域２開口パターン

───────────────────────────────────────────────────── フロントページの続き (72)発明者土岐和啓大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者小椋正気アメリカ合衆国，ニューヨーク州 12590, ワッピンジャーズフォールス，オールドホープウェルロード 140，ヘイローエルエスアイデザインアンドデバイステクノロジーインコーポレイテッド内Ｆターム(参考） 5F083 EP03 EP14 EP23 EP24 EP40 EP53 EP56 ER15 ER22 ER30 GA05 GA09 GA22 JA04 JA19 NA01 PR09 PR29 5F101 BA03 BA06 BA12 BA14 BA29 BA36 BB04 BB05 BC01 BD02 BD35 BD37 BE05 BE07 BH19

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成され、該半導体基板を
複数の素子形成領域に分離する素子分離領域と、前記半導体基板の上に、前記複数の素子形成領域と第１
の誘電体膜を介して交差すると共に、前記素子分離領域
と交差するように形成された複数のコントロールゲート
と、前記素子分離領域の上に延び且つ前記各コントロールゲ
ートと交差するように形成された複数の補助ゲートと、前記各素子形成領域の上で且つ前記各コントロールゲー
トの一方の側面及び該一方の側面と接続された前記補助
ゲートの側面上に第２の誘電体膜を介して形成された複
数のフローティングゲートとを備えていることを特徴と
する半導体記憶装置。
【請求項２】前記各補助ゲートは、前記コントロール
ゲートが延びる方向に隣接する素子同士の間で独立して
設けられていることを特徴とする請求項１に記載の半導
体記憶装置。
【請求項３】前記各補助ゲートは、前記コントロール
ゲートが延びる方向に隣接する素子同士の間で共有して
設けられており、前記各フローティングゲートは、該各フローティングゲ
ートが含まれる素子形成領域と隣接する他の素子形成領
域における前記補助ゲートの側面上には設けられていな
いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】前記素子形成領域は、前記補助ゲートが
延びる方向に拡散領域を共有しており、前記拡散領域を共有する一のフローティングゲートと他
のフローティングゲートとは、互いに隣接する補助ゲー
トの対向する側面の一方にのみ交互に形成されているこ
とを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】半導体基板に形成され、該半導体基板を
複数の素子形成領域に分離する素子分離領域と、前記半導体基板の上に、前記複数の素子形成領域と第１
の誘電体膜を介してそれぞれ交差するように形成された
複数の島状のフローティングゲートと、前記各フローティングゲートの上に第２の誘電体膜を介
して形成され、且つ前記素子分離領域の上にこれと交差
するように形成された複数のコントロールゲートと、前記素子分離領域の上に延びると共に前記コントロール
ゲートと交差するように形成された複数の補助ゲートと
を備え、前記各フローティングゲートは、前記補助ゲートの下側
部分に該補助ゲートが延びる方向に屈曲する屈曲部を有
していることを特徴とする半導体記憶装置。
【請求項６】前記各フローティングゲートは、平面ク
ランク形状を有し、前記屈曲部の角部外側の端面は、そ
の面方向が前記コントロールゲートが延びる方向と交差
するように形成されていることを特徴とする請求項５に
記載の半導体記憶装置。
【請求項７】前記各補助ゲートは、前記コントロール
ゲートが延びる方向に隣接する素子同士の間で独立して
設けられていることを特徴とする請求項５に記載の半導
体記憶装置。
【請求項８】前記各補助ゲートは、前記コントロール
ゲートが延びる方向に隣接する素子同士の間で共有して
設けられており、前記各フローティングゲートは、該各フローティングゲ
ートが含まれる素子形成領域と隣接する他の素子形成領
域における前記補助ゲートの下側には設けられていない
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項９】前記素子形成領域は、前記補助ゲートが
延びる方向に拡散領域を共有しており、前記拡散領域を共有する一のフローティングゲートと他
のフローティングゲートとは、それぞれの屈曲部が互い
に隣接する補助ゲートの一方にのみ交互に形成されてい
ることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】半導体基板に素子分離領域を形成し
て、該半導体基板を複数の素子形成領域に分離する工程
と、前記半導体基板の上に、前記複数の素子形成領域と第１
の誘電体膜を介して交差すると共に、前記素子分離領域
と交差するように複数のコントロールゲートを形成する
工程と、前記素子分離領域の上に延び且つ前記各コントロールゲ
ートと交差するように複数の補助ゲートを形成する工程
と、前記半導体基板上に前記補助ゲート及びコントロールゲ
ートを覆うように導体膜を堆積し、堆積した導体膜に対
してエッチバックを行なうことにより、前記各コントロ
ールゲートの側面及び該側面と接続された前記補助ゲー
トの側面上に第２の誘電体膜を介して前記導体膜からな
るサイドウォール膜を形成する工程と、前記各サイドウォール膜における前記補助ゲートの側面
上の領域を部分的に除去することにより、前記各サイド
ウォール膜から素子ごとにフローティングゲートを形成
する工程とを備えていることを特徴とする半導体記憶装
置の製造方法。