JP2002323540A - スキャンテスト用回路 - Google Patents
スキャンテスト用回路Info
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- G01R31/317—Testing of digital circuits
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- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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- G—PHYSICS
- G01—MEASURING; TESTING
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 ゲーテッド・クロックのためのEnable信号の
故障を検出する。 【解決手段】 スキャンフリップフロップ１はScanEnab
le信号によりSCANIN信号とD端子の信号とを切り替えて
入力する。ＡＮＤゲート４は通常動作とスキャンテスト
とのモードを切り替えるSCANTEST信号の否定とCLK信号
との論理積をとる。レベルラッチ２はＡＮＤゲート４の
否定でゲートされたEnable信号をラッチするホールドタ
イム保証用トランスペアレント・ラッチである。ＯＲゲ
ート３はSCANTEST信号とレベルラッチの出力との論理和
をとる。ＡＮＤゲート５はCLK信号をＯＲゲートの出力
でゲートしてスキャンフリップフロップに供給する。Ａ
ＮＤゲート６はスSCANTEST信号とレベルラッチの出力と
の論理積をとり、排他的論理和回路７はＡＮＤゲート６
の出力と組合せ回路から出力されるDATAIN信号との排他
的論理和をとってスキャンフリップフロップに供給す
る。
故障を検出する。 【解決手段】 スキャンフリップフロップ１はScanEnab
le信号によりSCANIN信号とD端子の信号とを切り替えて
入力する。ＡＮＤゲート４は通常動作とスキャンテスト
とのモードを切り替えるSCANTEST信号の否定とCLK信号
との論理積をとる。レベルラッチ２はＡＮＤゲート４の
否定でゲートされたEnable信号をラッチするホールドタ
イム保証用トランスペアレント・ラッチである。ＯＲゲ
ート３はSCANTEST信号とレベルラッチの出力との論理和
をとる。ＡＮＤゲート５はCLK信号をＯＲゲートの出力
でゲートしてスキャンフリップフロップに供給する。Ａ
ＮＤゲート６はスSCANTEST信号とレベルラッチの出力と
の論理積をとり、排他的論理和回路７はＡＮＤゲート６
の出力と組合せ回路から出力されるDATAIN信号との排他
的論理和をとってスキャンフリップフロップに供給す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、スキャンテスト用
回路、特に、ゲーテッド・クロック方式が採用されたス
キャンテスト用回路に関する。
回路、特に、ゲーテッド・クロック方式が採用されたス
キャンテスト用回路に関する。
【０００２】
【従来の技術】同期回路を形成するフリップフロップ回
路やラッチ回路（以下、レジスタと総称する）にはクロ
ック信号を供給する必要があるが、レジスタの数が多く
なるほど、そのクロック信号の負荷容量は大きくなる。
そこで、クロック信号の負荷を分散させるために、クロ
ック信号の供給源とレジスタとの間に、比較的低駆動な
バッファセルをツリー状に形成して介在させることがあ
る。このような場合、半導体集積回路の機能仕様上クロ
ック信号を必要としないクロック期間にはクロック信号
をマスクするゲート機能をクロックツリーに付加したゲ
ーテッド・クロック方式が採用されることが多い。
路やラッチ回路（以下、レジスタと総称する）にはクロ
ック信号を供給する必要があるが、レジスタの数が多く
なるほど、そのクロック信号の負荷容量は大きくなる。
そこで、クロック信号の負荷を分散させるために、クロ
ック信号の供給源とレジスタとの間に、比較的低駆動な
バッファセルをツリー状に形成して介在させることがあ
る。このような場合、半導体集積回路の機能仕様上クロ
ック信号を必要としないクロック期間にはクロック信号
をマスクするゲート機能をクロックツリーに付加したゲ
ーテッド・クロック方式が採用されることが多い。
【０００３】ところで、半導体集積回路のレジスタをシ
リアルに接続してシフトレジスタとして動作させ、レジ
スタが保持するデータを外部端子から制御し・観測する
ことによって、半導体集積回路のテストを容易化したス
キャンテスト方法が知られている。このスキャンテスト
用回路にゲーテッド・クロック方式を採用した従来例を
図５に示す。
リアルに接続してシフトレジスタとして動作させ、レジ
スタが保持するデータを外部端子から制御し・観測する
ことによって、半導体集積回路のテストを容易化したス
キャンテスト方法が知られている。このスキャンテスト
用回路にゲーテッド・クロック方式を採用した従来例を
図５に示す。
【０００４】図５を参照すると、このスキャンテスト用
回路は、スキャン用レジスタとしてのマルチプレクサ型
フリップフロップ（以下、「スキャンＦＦ」と記す）１
と、SCANTEST信号の否定とCLK信号の論理積をとるＡＮ
Ｄゲート４と、ＡＮＤゲート４の否定でゲートされたEn
able信号をラッチするホールドタイム保証用トランスペ
アレント・ラッチ手段としてのレベルラッチ２と、SCAN
TEST信号とレベルラッチ２との論理和をとるＯＲゲート
３と、CLK信号をＯＲゲート３の出力でゲートするＡＮ
Ｄゲート５とを有する。
回路は、スキャン用レジスタとしてのマルチプレクサ型
フリップフロップ（以下、「スキャンＦＦ」と記す）１
と、SCANTEST信号の否定とCLK信号の論理積をとるＡＮ
Ｄゲート４と、ＡＮＤゲート４の否定でゲートされたEn
able信号をラッチするホールドタイム保証用トランスペ
アレント・ラッチ手段としてのレベルラッチ２と、SCAN
TEST信号とレベルラッチ２との論理和をとるＯＲゲート
３と、CLK信号をＯＲゲート３の出力でゲートするＡＮ
Ｄゲート５とを有する。
【０００５】レベルラッチ２は、CLK信号に対して位相
が前後にづれ得るEnable信号を、通常動作時にCLK信号
の立下りでラッチすることにより、CLK信号のハイレベ
ル期間では決してレベル遷移しない出力Ｑ１をＡＮＤゲ
ート５に供給する。この結果、スキャンＦＦ１のCLK端
子にグリッジののらないゲーテッド・クロック信号を与
えることができるようになる。ＯＲゲート３とＡＮＤゲ
ート５は、通常動作時にはレベルラッチ２の出力Ｑ１で
マスクして、また、スキャンテスト時にはそのままの状
態で、それぞれCLK信号をスキャンＦＦ１のCLK端子に供
給する。
が前後にづれ得るEnable信号を、通常動作時にCLK信号
の立下りでラッチすることにより、CLK信号のハイレベ
ル期間では決してレベル遷移しない出力Ｑ１をＡＮＤゲ
ート５に供給する。この結果、スキャンＦＦ１のCLK端
子にグリッジののらないゲーテッド・クロック信号を与
えることができるようになる。ＯＲゲート３とＡＮＤゲ
ート５は、通常動作時にはレベルラッチ２の出力Ｑ１で
マスクして、また、スキャンテスト時にはそのままの状
態で、それぞれCLK信号をスキャンＦＦ１のCLK端子に供
給する。
【０００６】
【発明が解決しようとする課題】上述した従来のスキャ
ンテスト用回路では、スキャンテスト時には、CLK信号
は常時スキャンＦＦ１に供給されるので、ScanEnable信
号を切り替えることによって、組合せ回路から出力され
るDATAIN信号を受け取るキャプチャー動作と、スキャン
チェーンの１つ前段のレジスタから出力されたSCANIN信
号を受け取るシフト動作を行うことができる。
ンテスト用回路では、スキャンテスト時には、CLK信号
は常時スキャンＦＦ１に供給されるので、ScanEnable信
号を切り替えることによって、組合せ回路から出力され
るDATAIN信号を受け取るキャプチャー動作と、スキャン
チェーンの１つ前段のレジスタから出力されたSCANIN信
号を受け取るシフト動作を行うことができる。
【０００７】しかし、組合せ回路から出力されるEnable
信号はクロック信号と組み合わされて使用されキャプチ
ャーされるルートがないため、スキャンＦＦ１にてデー
タとしてラッチされず、スキャンパスを介して外部出力
端子に伝搬されない。したがって、Enable信号を生成す
る論理回路の故障は検出されないので、その分だけ組合
せ回路の検出率が低下しているという問題点がある。
信号はクロック信号と組み合わされて使用されキャプチ
ャーされるルートがないため、スキャンＦＦ１にてデー
タとしてラッチされず、スキャンパスを介して外部出力
端子に伝搬されない。したがって、Enable信号を生成す
る論理回路の故障は検出されないので、その分だけ組合
せ回路の検出率が低下しているという問題点がある。
【０００８】この問題を通常動作時にEnable信号を回路
の出力端子にまで導き出すことにより解決しようとすれ
ば、回路の構成は複雑化し、テストパターンは長大化
し、ＬＳＩテスタの搭載メモリの容量は増るが、その割
には故障検出率が向上せず、設計期間とコストも嵩むこ
とになる。
の出力端子にまで導き出すことにより解決しようとすれ
ば、回路の構成は複雑化し、テストパターンは長大化
し、ＬＳＩテスタの搭載メモリの容量は増るが、その割
には故障検出率が向上せず、設計期間とコストも嵩むこ
とになる。
【０００９】したがって、本発明の目的は、Enable信号
の故障検出ができるスキャンテスト用回路を提供するこ
とにある。
の故障検出ができるスキャンテスト用回路を提供するこ
とにある。
【００１０】
【課題を解決するための手段】本発明は、ゲーテッド・
クロック方式が採用されたスキャンテスト用回路におい
て、組合せ回路からのデータまたはスキャンチェーン上
のスキャンデータを切り替えて入力するスキャンＦＦ
（図１の１）と、機能上必要な期間のみスキャンフＦＦ
にクロック信号を供給するように制御するために組合せ
回路から入力するイネーブル信号を、組合せ回路から入
力するデータと切り替えてスキャンＦＦに入力するイネ
ーブル信号供給回路（図１の６および７）とを有するこ
とを特徴とする。
クロック方式が採用されたスキャンテスト用回路におい
て、組合せ回路からのデータまたはスキャンチェーン上
のスキャンデータを切り替えて入力するスキャンＦＦ
（図１の１）と、機能上必要な期間のみスキャンフＦＦ
にクロック信号を供給するように制御するために組合せ
回路から入力するイネーブル信号を、組合せ回路から入
力するデータと切り替えてスキャンＦＦに入力するイネ
ーブル信号供給回路（図１の６および７）とを有するこ
とを特徴とする。
【００１１】具体的には、本発明のスキャンテスト用回
路は、機能上必要な期間のみレジスタへクロック信号を
供給するように制御するために組合せ回路から入力する
イネーブル信号に基づくゲーテッド・クロック方式が採
用されたスキャンテスト用回路において、組合せ回路か
らのデータまたはスキャンチェーン上のスキャンデータ
を切り替えて入力するスキャンＦＦ（図１の１）と、通
常動作とスキャンテストとのモードを切り替えるために
テスタから入力するスキャンテスト信号の否定とクロッ
ク信号との論理積をとる第１のＡＮＤゲート（図１の
４）と、該第１のＡＮＤゲートの否定でゲートされたイ
ネーブル信号をラッチするホールドタイム保証用トラン
スペアレント・ラッチ手段としてのレベルラッチ（図１
の２）と、スキャンテスト信号とレベルラッチの出力と
の論理和をとるＯＲゲート（図１の３）と、クロック信
号をＯＲゲートの出力でゲートしてスキャンＦＦに供給
する第２のＡＮＤゲート（図１の５）と、スキャンテス
ト信号とレベルラッチの出力との論理積をとるを第３の
ＡＮＤゲート（図１の６）と、該第３のＡＮＤゲートの
出力と組合せ回路から出力されるデータとの排他的論理
和をとってスキャンＦＦに供給する排他的論理和回路
（図１の７）とで構成されたことを特徴とする。
路は、機能上必要な期間のみレジスタへクロック信号を
供給するように制御するために組合せ回路から入力する
イネーブル信号に基づくゲーテッド・クロック方式が採
用されたスキャンテスト用回路において、組合せ回路か
らのデータまたはスキャンチェーン上のスキャンデータ
を切り替えて入力するスキャンＦＦ（図１の１）と、通
常動作とスキャンテストとのモードを切り替えるために
テスタから入力するスキャンテスト信号の否定とクロッ
ク信号との論理積をとる第１のＡＮＤゲート（図１の
４）と、該第１のＡＮＤゲートの否定でゲートされたイ
ネーブル信号をラッチするホールドタイム保証用トラン
スペアレント・ラッチ手段としてのレベルラッチ（図１
の２）と、スキャンテスト信号とレベルラッチの出力と
の論理和をとるＯＲゲート（図１の３）と、クロック信
号をＯＲゲートの出力でゲートしてスキャンＦＦに供給
する第２のＡＮＤゲート（図１の５）と、スキャンテス
ト信号とレベルラッチの出力との論理積をとるを第３の
ＡＮＤゲート（図１の６）と、該第３のＡＮＤゲートの
出力と組合せ回路から出力されるデータとの排他的論理
和をとってスキャンＦＦに供給する排他的論理和回路
（図１の７）とで構成されたことを特徴とする。
【００１２】
【発明の実施の形態】本発明のスキャンテスト用回路
は、機能上必要な期間のみレジスタへクロック信号を供
給するように制御するために組合せ回路から入力するイ
ネーブル信号を前記レジスタが受け取るための手段を設
けたことを特徴とするものである。
は、機能上必要な期間のみレジスタへクロック信号を供
給するように制御するために組合せ回路から入力するイ
ネーブル信号を前記レジスタが受け取るための手段を設
けたことを特徴とするものである。
【００１３】より詳しくは、ゲーテッド・クロック方式
が採用されたスキャンテスト用回路において、組合せ回
路からのデータまたはスキャンチェーン上のスキャンデ
ータを切り替えて入力するスキャンＦＦと、機能上必要
な期間のみスキャンＦＦにクロック信号を供給するよう
に制御するために組合せ回路から入力するイネーブル信
号を、組合せ回路から入力するデータと切り替えてマル
チスキャンフリップフロップに入力するイネーブル信号
供給回路とを有することを特徴とする。
が採用されたスキャンテスト用回路において、組合せ回
路からのデータまたはスキャンチェーン上のスキャンデ
ータを切り替えて入力するスキャンＦＦと、機能上必要
な期間のみスキャンＦＦにクロック信号を供給するよう
に制御するために組合せ回路から入力するイネーブル信
号を、組合せ回路から入力するデータと切り替えてマル
チスキャンフリップフロップに入力するイネーブル信号
供給回路とを有することを特徴とする。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１５】図１は、本発明の第１の実施例を示す回路
図である。図１を参照すると、このスキャンテスト用回
路は、スキャン用レジスタとしてのスキャンＦＦ１と、
SCANTEST信号の否定とCLK信号の論理積をとるＡＮＤゲ
ート４と、ＡＮＤゲート４の否定でゲートされたEnable
信号をラッチするホールドタイム保証用トランスペアレ
ント・ラッチ手段としてのレベルラッチ２と、SCANTEST
信号とレベルラッチ２との論理和をとるＯＲゲート３
と、CLK信号をＯＲゲート３の出力でゲートするＡＮＤ
ゲート５と、スキャンテスト時にEnable信号をキャプチ
ャーするためのルートを形成するＡＮＤゲート６および
排他的論理和回路７とで構成されている。
図である。図１を参照すると、このスキャンテスト用回
路は、スキャン用レジスタとしてのスキャンＦＦ１と、
SCANTEST信号の否定とCLK信号の論理積をとるＡＮＤゲ
ート４と、ＡＮＤゲート４の否定でゲートされたEnable
信号をラッチするホールドタイム保証用トランスペアレ
ント・ラッチ手段としてのレベルラッチ２と、SCANTEST
信号とレベルラッチ２との論理和をとるＯＲゲート３
と、CLK信号をＯＲゲート３の出力でゲートするＡＮＤ
ゲート５と、スキャンテスト時にEnable信号をキャプチ
ャーするためのルートを形成するＡＮＤゲート６および
排他的論理和回路７とで構成されている。
【００１６】図１において、DATAIN信号は通常動作時ま
たはスキャンテスト時におけるキャプチャー対象となる
データであり、Enable信号はゲーテッド・クロックのた
めの制御信号であって、いずれも１つ前段の組合せ回路
から出力される。Enable信号がアクティブになると、ス
キャンＦＦ１にクロック信号CLKが供給されるようにな
る。通常動作時にはInValidであるSCANIN信号はスキャ
ンチェーンの１つ前段のレジスタから出力されるデータ
である。ScanEnable信号は“０”ならDATAIN信号、
“１”ならSCANIN信号をスキャンＦＦ１に読み取らせる
ための信号、SCANTEST信号はスキャンテスト時にアクテ
ィブ（“１”）となる信号であって、いずれもクロック
信号CLKと共に１つ前段の組合せ回路から出力される。
たはスキャンテスト時におけるキャプチャー対象となる
データであり、Enable信号はゲーテッド・クロックのた
めの制御信号であって、いずれも１つ前段の組合せ回路
から出力される。Enable信号がアクティブになると、ス
キャンＦＦ１にクロック信号CLKが供給されるようにな
る。通常動作時にはInValidであるSCANIN信号はスキャ
ンチェーンの１つ前段のレジスタから出力されるデータ
である。ScanEnable信号は“０”ならDATAIN信号、
“１”ならSCANIN信号をスキャンＦＦ１に読み取らせる
ための信号、SCANTEST信号はスキャンテスト時にアクテ
ィブ（“１”）となる信号であって、いずれもクロック
信号CLKと共に１つ前段の組合せ回路から出力される。
【００１７】ＡＮＤゲート４は、SCANTEST信号の否定と
クロック信号CLKとの論理積を出力する。つまり、通常
動作時にCLK信号をレベルラッチ２へ供給する。レベル
ラッチ２は、ＡＮＤゲート４の出力を反転してG端子に
入力することにより、D端子に入力するEnable信号をCLK
信号の立下りでラッチする。これにより、Enable信号は
CLK信号に対して位相が前後にづれ得るが、CLK信号のハ
イレベル期間では決してレベル遷移しないように保証さ
れたEnable信号を出力Ｑ１としてＯＲゲート３に供給で
きる。
クロック信号CLKとの論理積を出力する。つまり、通常
動作時にCLK信号をレベルラッチ２へ供給する。レベル
ラッチ２は、ＡＮＤゲート４の出力を反転してG端子に
入力することにより、D端子に入力するEnable信号をCLK
信号の立下りでラッチする。これにより、Enable信号は
CLK信号に対して位相が前後にづれ得るが、CLK信号のハ
イレベル期間では決してレベル遷移しないように保証さ
れたEnable信号を出力Ｑ１としてＯＲゲート３に供給で
きる。
【００１８】しかしながら、スキャンテスト時において
は、ＡＮＤゲート４とレベルラッチ２の使命はEnable信
号のＡＮＤゲート６への供給となる。この場合には、SC
ANTEST信号が“１”となるため、ＡＮＤゲート４は常に
“０”を出力する。レベルラッチ２ではその反転信号、
すなわち“１”をG端子に入力するため、Enable信号を
そのままの位相でラッチして出力Ｑ１としてＡＮＤゲー
ト６へ供給する。
は、ＡＮＤゲート４とレベルラッチ２の使命はEnable信
号のＡＮＤゲート６への供給となる。この場合には、SC
ANTEST信号が“１”となるため、ＡＮＤゲート４は常に
“０”を出力する。レベルラッチ２ではその反転信号、
すなわち“１”をG端子に入力するため、Enable信号を
そのままの位相でラッチして出力Ｑ１としてＡＮＤゲー
ト６へ供給する。
【００１９】ＯＲゲート３は、SCANTEST信号が“０”と
なる通常動作時には、レベルラッチ２の出力Ｑ１をＡＮ
Ｄゲート５へ出力する。ＡＮＤゲート５は、ＯＲゲート
３の出力とCLK信号との論理積をマルチスキャンＦＦ１
のCLK端子へ供給する。この結果、マルチスキャンＦＦ
１のCLK端子にはグリッジののらないゲーテッド・クロ
ックされたCLK信号を与えることができるようになる。
なお、スキャンテスト時には“１”となるSCANTEST信号
がレベルラッチ２の出力Ｑ１をマスクするため、ゲーテ
ッド・クロック機能はスポイルされ、CLK信号は常時ス
キャンＦＦ１のCLK端子に供給される。
なる通常動作時には、レベルラッチ２の出力Ｑ１をＡＮ
Ｄゲート５へ出力する。ＡＮＤゲート５は、ＯＲゲート
３の出力とCLK信号との論理積をマルチスキャンＦＦ１
のCLK端子へ供給する。この結果、マルチスキャンＦＦ
１のCLK端子にはグリッジののらないゲーテッド・クロ
ックされたCLK信号を与えることができるようになる。
なお、スキャンテスト時には“１”となるSCANTEST信号
がレベルラッチ２の出力Ｑ１をマスクするため、ゲーテ
ッド・クロック機能はスポイルされ、CLK信号は常時ス
キャンＦＦ１のCLK端子に供給される。
【００２０】また、レベルラッチ２の出力Ｑ１はＡＮＤ
ゲート６にも導かれ、SCANTEST信号との論理積結果が排
他的論理和回路７を経てマルチスキャンＦＦ１のD端子
に入力している。このルートによって、スキャンＦＦ１
のD端子には、通常動作時はDATAIN信号、スキャンテス
ト時にはDATAIN信号に加えてEnable信号をも供給できる
ようになる。
ゲート６にも導かれ、SCANTEST信号との論理積結果が排
他的論理和回路７を経てマルチスキャンＦＦ１のD端子
に入力している。このルートによって、スキャンＦＦ１
のD端子には、通常動作時はDATAIN信号、スキャンテス
ト時にはDATAIN信号に加えてEnable信号をも供給できる
ようになる。
【００２１】スキャンＦＦ１は、SCANIN端子に供給され
るSCANIN信号と、排他的論理和回路７からD端子に供給
されるデータとを、SMC端子に入力するScanEnable信号
によって切り替え、ＡＮＤゲート５からCKL端子に供給
されるクロック信号に応答して受け入れる。すなわち、
マルチプレクサタイプのスキャン用レジスタである。ス
キャンＦＦ１の出力Ｑ２は、スキャンチェーンの次段の
レジスタへ供給される。
るSCANIN信号と、排他的論理和回路７からD端子に供給
されるデータとを、SMC端子に入力するScanEnable信号
によって切り替え、ＡＮＤゲート５からCKL端子に供給
されるクロック信号に応答して受け入れる。すなわち、
マルチプレクサタイプのスキャン用レジスタである。ス
キャンＦＦ１の出力Ｑ２は、スキャンチェーンの次段の
レジスタへ供給される。
【００２２】次に、図２および図３に示すタイムチャー
トを参照しながら本実施例の動作について説明する。
トを参照しながら本実施例の動作について説明する。
【００２３】図２は、図１に示した実施例の通常動作時
におけるタイムチャートである。この場合は、SCANTEST
信号およびScanEnable信号は“０”、SCANIN信号はInVa
lidである。ScanEnable信号が“０”であるため、スキ
ャンＦＦ１はD端子に入力するデータを受け入れること
になる。このとき、SCANTEST信号も“０”であるためＡ
ＮＤゲート６の出力は“０”であり、排他的論理和回路
７はDATAIN信号を受け入れ、結局、スキャンＦＦ１のD
端子にはDATAIN信号が供給される。
におけるタイムチャートである。この場合は、SCANTEST
信号およびScanEnable信号は“０”、SCANIN信号はInVa
lidである。ScanEnable信号が“０”であるため、スキ
ャンＦＦ１はD端子に入力するデータを受け入れること
になる。このとき、SCANTEST信号も“０”であるためＡ
ＮＤゲート６の出力は“０”であり、排他的論理和回路
７はDATAIN信号を受け入れ、結局、スキャンＦＦ１のD
端子にはDATAIN信号が供給される。
【００２４】この場合は図２に図示すようにゲーテッド
・クロックが行われる。SCANTEST信号が“０”であるた
めＡＮＤゲート４はCLK信号をレベルラッチ２に出力す
る。レベルラッチ２は、D端子に入力するEnable信号が
アクティブになると、CLK信号の立下りでラッチした出
力Ｑ１を生成する。出力Ｑ１は、SCANTEST信号も“０”
であるためＯＲゲート３をスルー状態で通過し、ＡＮＤ
ゲート５においてCLK信号の通過を制御する。つまり、
出力Ｑ１がアクティブな期間のみCLK信号をスキャンＦ
Ｆ１のCLK端子に供給する。
・クロックが行われる。SCANTEST信号が“０”であるた
めＡＮＤゲート４はCLK信号をレベルラッチ２に出力す
る。レベルラッチ２は、D端子に入力するEnable信号が
アクティブになると、CLK信号の立下りでラッチした出
力Ｑ１を生成する。出力Ｑ１は、SCANTEST信号も“０”
であるためＯＲゲート３をスルー状態で通過し、ＡＮＤ
ゲート５においてCLK信号の通過を制御する。つまり、
出力Ｑ１がアクティブな期間のみCLK信号をスキャンＦ
Ｆ１のCLK端子に供給する。
【００２５】スキャンＦＦ１は、CLK端子上のCLK信号の
立上りに応答してD端子上のDATAIN信号をキャプチャー
し、出力Ｑ２をスキャンチェーンの次段のスキャンＦＦ
１に供給する。CLK信号は、このキャプチャーに必要な
期間のみスキャンＦＦ１のCLK端子に供給されたことに
なる。
立上りに応答してD端子上のDATAIN信号をキャプチャー
し、出力Ｑ２をスキャンチェーンの次段のスキャンＦＦ
１に供給する。CLK信号は、このキャプチャーに必要な
期間のみスキャンＦＦ１のCLK端子に供給されたことに
なる。
【００２６】次に、図３は、図１に示した実施例のスキ
ャンテスト時におけるタイムチャートである。この場合
は、SCANTEST信号は“１”固定であるが、ScanEnable信
号は“０”のフェーズと“１”のフェーズとがある。Sc
anEnable信号が“０”のフェーズではSCANIN信号はInVa
lidである。
ャンテスト時におけるタイムチャートである。この場合
は、SCANTEST信号は“１”固定であるが、ScanEnable信
号は“０”のフェーズと“１”のフェーズとがある。Sc
anEnable信号が“０”のフェーズではSCANIN信号はInVa
lidである。
【００２７】SCANTEST信号が“１”固定の状態の下で
は、ＡＮＤゲート４は“０”を出力し、レベルラッチ２
の端子には“１”固定が入力する。したがって、レベル
ラッチ２はEnable信号をラッチして出力Ｑ１をＡＮＤゲ
ート６に供給する。排他的論理回路７は、ＡＮＤゲート
６の出力である出力Ｑ１（Enable信号）とDATAIN信号と
を受け入れてスキャンＦＦ１のD端子に供給する。そし
て、ScanEnable信号が“０”であるため、スキャンＦＦ
１はD端子に入力するデータを受け入れることになる。
このようにして、スキャンテスト時に、DATAIN信号と共
にEnable信号もキャプチャーされるのである。
は、ＡＮＤゲート４は“０”を出力し、レベルラッチ２
の端子には“１”固定が入力する。したがって、レベル
ラッチ２はEnable信号をラッチして出力Ｑ１をＡＮＤゲ
ート６に供給する。排他的論理回路７は、ＡＮＤゲート
６の出力である出力Ｑ１（Enable信号）とDATAIN信号と
を受け入れてスキャンＦＦ１のD端子に供給する。そし
て、ScanEnable信号が“０”であるため、スキャンＦＦ
１はD端子に入力するデータを受け入れることになる。
このようにして、スキャンテスト時に、DATAIN信号と共
にEnable信号もキャプチャーされるのである。
【００２８】ScanEnable信号が“１”のフェーズになる
と、上述のキャプチャーデータがマルチスキャンＦＦ１
のＱ２出力となる。また、SCANIN信号はValidとなり、
スキャンチェーンの前段レジスタからのSCANIN信号がス
キャンＦＦ１のSCANIN端子にシフトデータとして供給さ
れ、スキャンＦＦ１のＱ２出力となる。
と、上述のキャプチャーデータがマルチスキャンＦＦ１
のＱ２出力となる。また、SCANIN信号はValidとなり、
スキャンチェーンの前段レジスタからのSCANIN信号がス
キャンＦＦ１のSCANIN端子にシフトデータとして供給さ
れ、スキャンＦＦ１のＱ２出力となる。
【００２９】次に、本発明の第２の実施例について説明
する。
する。
【００３０】図５は、本発明の第２の実施例を示す回路
図である。図５を参照すると、このスキャンテスト用回
路は、スキャン用レジスタとしてのスキャンＦＦ１と、
スキャンＦＦ１のクロック端子CLKに供給されるCLK信号
を通常動作時にマスクするＯＲゲート３およびＡＮＤゲ
ート５と、通常動作時におけるホールドタイム保証用ト
ランスペアレント・ラッチ手段としてのレベルラッチ２
およびＡＮＤゲート４と、スキャンテスト時にEnable信
号をキャプチャーするためのルートを形成する２つのＡ
ＮＤゲート８，９およびＯＲゲート１０とで構成されて
いる。
図である。図５を参照すると、このスキャンテスト用回
路は、スキャン用レジスタとしてのスキャンＦＦ１と、
スキャンＦＦ１のクロック端子CLKに供給されるCLK信号
を通常動作時にマスクするＯＲゲート３およびＡＮＤゲ
ート５と、通常動作時におけるホールドタイム保証用ト
ランスペアレント・ラッチ手段としてのレベルラッチ２
およびＡＮＤゲート４と、スキャンテスト時にEnable信
号をキャプチャーするためのルートを形成する２つのＡ
ＮＤゲート８，９およびＯＲゲート１０とで構成されて
いる。
【００３１】この実施例では、テスタから供給されるEn
ableCaptureという信号を第１の実施例に追加してい
る。ＡＮＤゲート８ではEnableCapture信号の反転入力
とDATAIN信号との論理積をとり、またＡＮＤゲート９で
はEnableCapture信号とEnable信号との論理積をとり、
ＡＮＤゲート８の出力とＡＮＤゲート９の出力の論理和
をスキャンＦＦ１のD端子に供給している。
ableCaptureという信号を第１の実施例に追加してい
る。ＡＮＤゲート８ではEnableCapture信号の反転入力
とDATAIN信号との論理積をとり、またＡＮＤゲート９で
はEnableCapture信号とEnable信号との論理積をとり、
ＡＮＤゲート８の出力とＡＮＤゲート９の出力の論理和
をスキャンＦＦ１のD端子に供給している。
【００３２】通常動作時にはEnableCapture信号は
“０”に固定される。SCANTEST信号が“1”、ScanEnabl
e信号が“０”になると、スキャンテストのキャプチャ
ー動作が行われ、EnableCapture信号は“０”と“１”
に切り替わる。“０”の場合はDATAIN信号がスキャンＦ
Ｆ１のD端子に入力し、“１”の場合にはEnable信号が
スキャンＦＦ１のD端子に入力する。SCANTEST信号が
“1”、ScanEnable信号が“１”になると、スキャンテ
ストのシフト動作が行われ、SCANIN信号がスキャンＦＦ
１のSCANIN端子に入力する。
“０”に固定される。SCANTEST信号が“1”、ScanEnabl
e信号が“０”になると、スキャンテストのキャプチャ
ー動作が行われ、EnableCapture信号は“０”と“１”
に切り替わる。“０”の場合はDATAIN信号がスキャンＦ
Ｆ１のD端子に入力し、“１”の場合にはEnable信号が
スキャンＦＦ１のD端子に入力する。SCANTEST信号が
“1”、ScanEnable信号が“１”になると、スキャンテ
ストのシフト動作が行われ、SCANIN信号がスキャンＦＦ
１のSCANIN端子に入力する。
【００３３】なお、以上に説明した実施例は、レベルラ
ッチ２，ＯＲゲート３および２つのＡＮＤゲート４，５
から成るゲーテッド・クロック回路を伴っているが、こ
れはゲーテッド・クロック方式の採用とEnable信号のマ
ルチスキャンＦＦ１への供給ルートとを明示するためで
もある。したがって、このゲーテッド・クロック回路
は、クロックツリー上の他の部分へ移し、スキャンテス
ト用回路には含めないようにしてもよい。
ッチ２，ＯＲゲート３および２つのＡＮＤゲート４，５
から成るゲーテッド・クロック回路を伴っているが、こ
れはゲーテッド・クロック方式の採用とEnable信号のマ
ルチスキャンＦＦ１への供給ルートとを明示するためで
もある。したがって、このゲーテッド・クロック回路
は、クロックツリー上の他の部分へ移し、スキャンテス
ト用回路には含めないようにしてもよい。
【００３４】
【発明の効果】以上に説明したように、本発明によれ
ば、ゲーテッド・クロック方式が採用されたスキャンテ
スト用回路において、組合せ回路から出力されるEnable
信号をキャプチャーするためのルートを設けたためEnab
le信号の故障検出ができるという効果を得ることができ
る。
ば、ゲーテッド・クロック方式が採用されたスキャンテ
スト用回路において、組合せ回路から出力されるEnable
信号をキャプチャーするためのルートを設けたためEnab
le信号の故障検出ができるという効果を得ることができ
る。
【図１】本発明の第１の実施例を示す回路図
【図２】図１に示した実施例の通常動作を示すタイムチ
ャート
ャート
【図３】図１に示した実施例のスキャンテスト動作を示
すタイムチャート
すタイムチャート
【図４】本発明の第２の実施例を示す回路図
【図５】従来例を示す回路図
１ スキャンＦＦ ２ レベルラッチ ３，１０ ＯＲゲート ４，５，６，８，９ ＡＮＤゲート ７ 排他的論理和回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA00 AB03 AG08 AH04 AH07 AK08 AK23 AK26 AK27 AL00 AL11 5F038 CD06 DT02 DT03 DT06 DT15 EZ20 5J056 AA03 BB60 CC00 CC14 FF01 FF07 FF08 KK01
Claims (4)
- 【請求項１】 機能上必要な期間のみレジスタへクロッ
ク信号を供給するように制御するために組合せ回路から
入力するイネーブル信号を前記レジスタが受け取るため
の手段を設けたことを特徴とするスキャンテスト用回
路。 - 【請求項２】 ゲーテッド・クロック方式が採用された
スキャンテスト用回路において、 組合せ回路からのデータまたはスキャンチェーン上のス
キャンデータを切り替えて入力するスキャンフリップフ
ロップと、 機能上必要な期間のみ前記スキャンフリップフロップに
クロック信号を供給するように制御するために組合せ回
路から入力するイネーブル信号を、前記組合せ回路から
入力するデータと切り替えて前記スキャンフリップフロ
ップに入力するイネーブル信号供給回路とを有すること
を特徴とするスキャンテスト用回路。 - 【請求項３】 機能上必要な期間のみレジスタへクロッ
ク信号を供給するように制御するために組合せ回路から
入力するイネーブル信号に基づくゲーテッド・クロック
方式が採用されたスキャンテスト用回路において、 前記組合せ回路からのデータまたはスキャンチェーン上
のスキャンデータを切り替えて入力するスキャンフリッ
プフロップと、 通常動作とスキャンテストとのモードを切り替えるため
にテスタから入力するスキャンテスト信号の否定とクロ
ック信号との論理積をとる第１のＡＮＤゲートと、 該第１のＡＮＤゲートの否定でゲートされた前記イネー
ブル信号をラッチするホールドタイム保証用トランスペ
アレント・ラッチ手段としてのレベルラッチと、 前記スキャンテスト信号と前記レベルラッチの出力との
論理和をとるＯＲゲートと、 前記クロック信号を前記ＯＲゲートの出力でゲートして
前記スキャンフリップフロップに供給する第２のＡＮＤ
ゲートと、 前記スキャンテスト信号と前記レベルラッチの出力との
論理積をとるを第３のＡＮＤゲートと、 該第３のＡＮＤゲートの出力と前記組合せ回路から出力
されるデータとの排他的論理和をとって前記スキャンフ
リップフロップに供給する排他的論理和回路とで構成さ
れたことを特徴とするスキャンテスト用回路。 - 【請求項４】 機能上必要な期間のみレジスタへクロッ
ク信号を供給するように制御するために組合せ回路から
入力するイネーブル信号に基づくゲーテッド・クロック
方式が採用されたスキャンテスト用回路において、 前記組合せ回路からのデータまたはスキャンチェーン上
のスキャンデータを切り替えて入力するスキャンフリッ
プフロップと、 通常動作とスキャンテストとのモードを切り替えるため
にテスタから入力するスキャンテスト信号の否定とクロ
ック信号との論理積をとる第１のＡＮＤゲートと、 該第１のＡＮＤゲートの否定でゲートされた前記イネー
ブル信号をラッチするホールドタイム保証用トランスペ
アレント・ラッチ手段としてのレベルラッチと、 前記スキャンテスト信号と前記レベルラッチの出力との
論理和をとる第１のＯＲゲートと、 前記クロック信号を前記ＯＲゲートの出力でゲートして
前記スキャンフリップフロップに供給する第２のＡＮＤ
ゲートと、 前記テスタから入力するイネーブルキャプチャー信号の
否定と前記組合せ回路から出力されるデータとの論理積
をとる第３のＡＮＤゲートと、 前記イネーブルキャプチャー信号と前記イネーブル信号
との論理積をとる第４のＡＮＤゲートと、 前記第３のＡＮＤゲートの出力と前記第４のＡＮＤゲー
トの出力との論理和をとる第２のＯＲゲートとで構成さ
れたことを特徴とするスキャンテスト用回路。
Priority Applications (2)
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|---|---|---|---|
| JP2001129360A JP4627118B2 (ja) | 2001-04-26 | 2001-04-26 | スキャンテスト用回路 |
| US10/127,959 US7222276B2 (en) | 2001-04-26 | 2002-04-23 | Scan test circuit including a control test mode |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001129360A JP4627118B2 (ja) | 2001-04-26 | 2001-04-26 | スキャンテスト用回路 |
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| JP (1) | JP4627118B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7243280B2 (en) | 2003-08-19 | 2007-07-10 | Sony Corporation | Semiconductor circuit apparatus and test method thereof |
| US7263640B2 (en) | 2004-12-13 | 2007-08-28 | Matsushita Electric Industrial Co., Ltd. | LSI, test pattern generating method for scan path test, LSI inspecting method, and multichip module |
| JP2009010804A (ja) * | 2007-06-29 | 2009-01-15 | Renesas Technology Corp | 半導体集積回路の配置配線方法及び半導体集積回路の配置配線支援プログラム |
| US7752513B2 (en) | 2006-02-17 | 2010-07-06 | International Business Machines Corporation | Method and circuit for LSSD testing |
| US7952390B2 (en) | 2008-04-30 | 2011-05-31 | Fujitsu Semiconductor Limited | Logic circuit having gated clock buffer |
| JP2015099146A (ja) * | 2013-11-19 | 2015-05-28 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | 遅延故障構造テストのための網羅率向上およびパワーアウェアクロックシステム |
| CN113533942A (zh) * | 2021-09-15 | 2021-10-22 | 上海矽久微电子有限公司 | 芯片测试系统及方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7560964B2 (en) * | 2005-03-18 | 2009-07-14 | International Business Machines Corporation | Latch and clock structures for enabling race-reduced MUX scan and LSSD co-compatibility |
| KR100870037B1 (ko) | 2006-10-26 | 2008-11-24 | 삼성전자주식회사 | 테스트가 용이한 반도체 장치, 반도체 장치 테스트 방법,반도체 장치 테스트를 위한 테스트 클럭 생성 방법 및 장치 |
| US7650548B2 (en) * | 2007-04-04 | 2010-01-19 | Lsi Corporation | Power saving flip-flop |
| JP4922055B2 (ja) * | 2007-04-27 | 2012-04-25 | ルネサスエレクトロニクス株式会社 | スキャンテスト回路、及びスキャンテスト制御方法 |
| US8166357B2 (en) * | 2007-12-26 | 2012-04-24 | International Business Machines Corporation | Implementing logic security feature for disabling integrated circuit test ports ability to scanout data |
| JP2009222644A (ja) * | 2008-03-18 | 2009-10-01 | Toshiba Corp | 半導体集積回路、及び設計自動化システム |
| JP5117957B2 (ja) * | 2008-08-11 | 2013-01-16 | ラピスセミコンダクタ株式会社 | フリップフロップ回路 |
| KR20120121708A (ko) * | 2011-04-27 | 2012-11-06 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| US8700962B2 (en) * | 2012-07-27 | 2014-04-15 | Lsi Corporation | Scan test circuitry configured to prevent capture of potentially non-deterministic values |
| US20180328988A1 (en) * | 2016-03-16 | 2018-11-15 | Hewlett-Packard Development Company, L.P. | Controlling a transition between a functional mode and a test mode |
| US10024917B1 (en) * | 2017-04-26 | 2018-07-17 | International Business Machines Corporation | Implementing decreased scan data interdependence for compressed patterns in on product multiple input signature register (OPMISR) through spreading in stumpmux daisy-chain structure |
| TWI748493B (zh) * | 2020-06-01 | 2021-12-01 | 瑞昱半導體股份有限公司 | 掃描測試裝置與掃描測試方法 |
| US11454671B1 (en) * | 2021-06-30 | 2022-09-27 | Apple Inc. | Data gating using scan enable pin |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61217839A (ja) * | 1985-03-25 | 1986-09-27 | Nec Corp | スキヤン方式 |
| JPH05322991A (ja) * | 1992-05-19 | 1993-12-07 | Mitsubishi Electric Corp | フリップフロップ回路 |
| JPH0915301A (ja) * | 1995-06-29 | 1997-01-17 | Nec Ic Microcomput Syst Ltd | 半導体集積回路のテスト回路およびそのテスト方法 |
| JPH10197603A (ja) * | 1997-01-09 | 1998-07-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路の検査方法 |
| JPH1183948A (ja) * | 1997-09-04 | 1999-03-26 | Oki Electric Ind Co Ltd | テスト機能付き集積回路及びこの故障検出テスト方法 |
| JPH11108995A (ja) * | 1997-09-30 | 1999-04-23 | Sony Corp | 関数クロック発生回路およびそれを用いたシフトレジスタ回路 |
| JP2000131389A (ja) * | 1998-10-28 | 2000-05-12 | Hitachi Ltd | Ｉｃチップ内モジュールテスト制御方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6092226A (en) * | 1998-02-10 | 2000-07-18 | Cray Research, Inc. | Fabrication of test logic for level sensitive scan on a circuit |
-
2001
- 2001-04-26 JP JP2001129360A patent/JP4627118B2/ja not_active Expired - Fee Related
-
2002
- 2002-04-23 US US10/127,959 patent/US7222276B2/en not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61217839A (ja) * | 1985-03-25 | 1986-09-27 | Nec Corp | スキヤン方式 |
| JPH05322991A (ja) * | 1992-05-19 | 1993-12-07 | Mitsubishi Electric Corp | フリップフロップ回路 |
| JPH0915301A (ja) * | 1995-06-29 | 1997-01-17 | Nec Ic Microcomput Syst Ltd | 半導体集積回路のテスト回路およびそのテスト方法 |
| JPH10197603A (ja) * | 1997-01-09 | 1998-07-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路の検査方法 |
| JPH1183948A (ja) * | 1997-09-04 | 1999-03-26 | Oki Electric Ind Co Ltd | テスト機能付き集積回路及びこの故障検出テスト方法 |
| JPH11108995A (ja) * | 1997-09-30 | 1999-04-23 | Sony Corp | 関数クロック発生回路およびそれを用いたシフトレジスタ回路 |
| JP2000131389A (ja) * | 1998-10-28 | 2000-05-12 | Hitachi Ltd | Ｉｃチップ内モジュールテスト制御方式 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7243280B2 (en) | 2003-08-19 | 2007-07-10 | Sony Corporation | Semiconductor circuit apparatus and test method thereof |
| US7263640B2 (en) | 2004-12-13 | 2007-08-28 | Matsushita Electric Industrial Co., Ltd. | LSI, test pattern generating method for scan path test, LSI inspecting method, and multichip module |
| US7752513B2 (en) | 2006-02-17 | 2010-07-06 | International Business Machines Corporation | Method and circuit for LSSD testing |
| JP2009010804A (ja) * | 2007-06-29 | 2009-01-15 | Renesas Technology Corp | 半導体集積回路の配置配線方法及び半導体集積回路の配置配線支援プログラム |
| US7952390B2 (en) | 2008-04-30 | 2011-05-31 | Fujitsu Semiconductor Limited | Logic circuit having gated clock buffer |
| JP2015099146A (ja) * | 2013-11-19 | 2015-05-28 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | 遅延故障構造テストのための網羅率向上およびパワーアウェアクロックシステム |
| CN113533942A (zh) * | 2021-09-15 | 2021-10-22 | 上海矽久微电子有限公司 | 芯片测试系统及方法 |
| CN113533942B (zh) * | 2021-09-15 | 2021-11-30 | 上海矽久微电子有限公司 | 芯片测试系统及方法 |
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|---|---|
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