JP2002313952A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置のアス
ペクト比の高い円筒ストレージノードホール内における
誘電体膜及びセルプレート電極膜の良好なカバレッジ、
あるいはコンタクトホールにおけるコンタクトプラグの
良好なカバレッジが得られるような形状及び製造プロセ
スに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to good coverage of a dielectric film and a cell plate electrode film in a cylindrical storage node hole having a high aspect ratio of a semiconductor device.
Alternatively, the present invention relates to a shape and a manufacturing process capable of obtaining good coverage of a contact plug in a contact hole.
【０００２】[0002]
【従来の技術】従来の円筒キャパシタを用いたＤＲＡＭ
の平面図を図１０（ａ）に、図１０（ａ）のＡ−Ａ線に
おけるメモリセルのトランスファーゲート方向の断面図
を図１０（ｂ）に、周辺回路の断面図を図１０（ｃ）に
示す。同図において、１はトランスファゲート、２はビ
ット線、３はポリランディングパッド、４はビット線コ
ンタクト、５はＢＰＴＥＯＳ膜からなるビット線コンタ
クト層間膜、６はストレージノードコンタクト、７はＢ
ＰＴＥＯＳ膜からなる層間絶縁膜、８はストレージノー
ド電極、９はセルプレート電極、１０はＢＰＴＥＯＳ膜
からなる層間絶縁膜、１１はタングステンからなるコン
タクトプラグ、１２はアルミニウム配線、３０は半導体
基板、４０は分離酸化膜である。2. Description of the Related Art A DRAM using a conventional cylindrical capacitor
10A is a plan view, FIG. 10B is a cross-sectional view of the memory cell taken along line AA in FIG. 10A, and FIG. 10C is a cross-sectional view of a peripheral circuit. Shown in In the figure, 1 is a transfer gate, 2 is a bit line, 3 is a poly landing pad, 4 is a bit line contact, 5 is a bit line contact interlayer film made of a BPTEOS film, 6 is a storage node contact, and 7 is B
An interlayer insulating film made of a PTEOS film, 8 is a storage node electrode, 9 is a cell plate electrode, 10 is an interlayer insulating film made of a BPTEOS film, 11 is a contact plug made of tungsten, 12 is an aluminum wiring, 30 is a semiconductor substrate, and 40 is a semiconductor substrate. It is an isolation oxide film.
【０００３】図１１は、上記図１０に示した半導体装置
の高アスペクトのストレージノード製造工程を示す断面
図である。図１１に基づいて従来のメモリセルの製造方
法を説明する。FIG. 11 is a sectional view showing a manufacturing process of a high aspect storage node of the semiconductor device shown in FIG. A conventional method for manufacturing a memory cell will be described with reference to FIG.
【０００４】まず、図１１（ａ）に示したように、層間
絶縁膜７としてＢＰＴＥＯＳ膜を１８００ｎｍ成膜し、
層間絶縁膜７上にフォトレジストを塗布し、レジストパ
ターン１３を形成する。First, as shown in FIG. 11A, a BPTEOS film is formed as an interlayer insulating film 7 to a thickness of 1800 nm.
A photoresist is applied on the interlayer insulating film 7 to form a resist pattern 13.
【０００５】次に、図１１（ｂ）に示したように、ドラ
イエッチングにより、層間絶縁膜７をエッチングする。
層間絶縁膜７のエッチングは高アスペクト比であるた
め、エッチング時に耐性の悪いレジストパターン１３が
削られ、削られたレジストパターン１３がストレージノ
ードホール２５開口部３００ｎｍ程度下の部分に再付着
する。この再付着のため、ストレージノードホール２５
開口部より３００ｎｍ程度下の部分は開口径が小さくな
ったネッキング部となる。Next, as shown in FIG. 11B, the interlayer insulating film 7 is etched by dry etching.
Since the etching of the interlayer insulating film 7 has a high aspect ratio, the resist pattern 13 having poor resistance is removed at the time of etching, and the removed resist pattern 13 is reattached to a portion below the opening of the storage node hole 25 by about 300 nm. Due to this reattachment, the storage node hole 25
A portion approximately 300 nm below the opening is a necking portion having a smaller opening diameter.
【０００６】次に、図１１（ｃ）に示したように、レジ
ストパターン１３を除去した後、図１１（ｄ）に示した
ように、ドープドポリシリコンを堆積し、写真製版して
上部のドープドポリシリコンのみをドライエッチングで
除去し、ストレージノード電極８を形成する。Next, as shown in FIG. 11 (c), after removing the resist pattern 13, as shown in FIG. 11 (d), doped polysilicon is deposited and photolithography is performed to form an upper portion. Only the doped polysilicon is removed by dry etching to form a storage node electrode 8.
【０００７】次に、図１１（ｅ）に示したように、誘電
体膜９ｂとセルプレート電極膜９ａを順次成膜する。こ
の時、ネッキング部でストレージノードホール２５の開
口径が小さくなっているため、ネッキング部が誘電体膜
９ｂとセルプレート電極膜９ａで塞がれてしまうため、
ストレージノードホール２５底に形成される誘電体膜９
ｂとセルプレート電極膜９ａは非常に薄くなってしま
う。Next, as shown in FIG. 11E, a dielectric film 9b and a cell plate electrode film 9a are sequentially formed. At this time, since the opening diameter of the storage node hole 25 is small at the necking portion, the necking portion is closed by the dielectric film 9b and the cell plate electrode film 9a.
Dielectric film 9 formed on bottom of storage node hole 25
b and the cell plate electrode film 9a become very thin.
【０００８】[0008]
【発明が解決しようとする課題】デバイスの高集積化に
ともない、チップサイズも縮小され、半導体メモリのス
トレージノードサイズ及び間隔も小さくなってきてい
る。このチップサイズの小さい半導体装置の開発におい
て、キャパシタ容量増大は必要であるためストレージノ
ード高さは高くなり、高アスペクトエッチングによるス
トレージノードホールの開口が円筒ストレージノード及
びコンタクトホールで必要になっている。As the degree of integration of devices has increased, the chip size has been reduced, and the storage node size and spacing of semiconductor memories have also been reduced. In the development of a semiconductor device having a small chip size, the storage node height is increased due to the need to increase the capacitance of the capacitor, and the opening of the storage node hole by the high aspect etching is required for the cylindrical storage node and the contact hole.
【０００９】しかしながら、上記従来のキャパシタ構造
の半導体装置では、エッチングに対するレジスト耐性が
悪いため、高アスペクト比のストレージノードホールを
形成した場合、ストレージノードホールの開口形状が変
形し、また、開口部付近にネッキング部を有する構造に
なり、ストレージノードホール内に堆積される誘電体膜
及びセルプレート電極膜、若しくはコンタクトバリアメ
タル膜等の堆積膜のカバレッジが悪くなるという問題が
発生する。However, in the above-described conventional semiconductor device having a capacitor structure, since the resist resistance to etching is poor, when a storage node hole having a high aspect ratio is formed, the opening shape of the storage node hole is deformed. In this case, the coverage of the deposited film such as the dielectric film and the cell plate electrode film or the contact barrier metal film deposited in the storage node hole is deteriorated.
【００１０】本発明は、上記のような問題を解決するた
めになされたものであり、高アスペクト比のストレージ
ノードホールあるいはコンタクトホール内において、堆
積膜の良好なカバレッジが得られ、高集積化されたチッ
プサイズの小さい半導体装置を得ることを目的とするも
のである。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems. In a storage node hole or a contact hole having a high aspect ratio, good coverage of a deposited film can be obtained, and high integration can be achieved. It is an object to obtain a semiconductor device having a small chip size.
【００１１】[0011]
【課題を解決するための手段】本発明に係る第１の半導
体装置は、素子機能が設けられた半導体基板、該半導体
基板上面に設けられた層間絶縁膜下層、該層間絶縁膜下
層上に設けられ、膜面と平行な方向のエッチング速度が
上記層間絶縁膜下層よりも大きな層間絶縁膜上層、該層
間絶縁膜上層及び上記層間絶縁膜下層を貫通するストレ
ージノードホール、該ストレージノードホールの内壁を
覆うストレージノード電極、該ストレージノード電極及
び上記層間絶縁膜上層の上面を覆う誘電体膜、該誘電体
膜を覆うセルプレート電極を備え、上記層間絶縁膜上層
におけるストレージノードホールの径が上記層間絶縁膜
下層におけるストレージノードホールの径より大きくな
っているものである。A first semiconductor device according to the present invention comprises a semiconductor substrate provided with an element function, a lower layer of an interlayer insulating film provided on the upper surface of the semiconductor substrate, and a lower layer of the interlayer insulating film provided on the upper surface of the semiconductor substrate. An etching rate in a direction parallel to the film surface is higher than the interlayer insulating film lower layer, an interlayer insulating film upper layer, a storage node hole penetrating the interlayer insulating film lower layer, and an inner wall of the storage node hole. A storage node electrode covering the storage node electrode and a dielectric film covering an upper surface of the interlayer insulating film, and a cell plate electrode covering the dielectric film. It is larger than the diameter of the storage node hole in the lower layer.
【００１２】本発明に係る第２の半導体装置は、素子機
能が設けられた半導体基板、該半導体基板上面に設けら
れた層間絶縁膜下層、該層間絶縁膜下層上に設けられ、
膜面と平行な方向のエッチング速度が上記層間絶縁膜下
層よりも大きな層間絶縁膜上層、該層間絶縁膜上層及び
上記層間絶縁膜下層を貫通するコンタクトホール、該コ
ンタクトホールの内壁を覆うバリアメタル、該バリアメ
タルで覆われたコンタクトホール内を埋めるコンタクト
プラグを備え、上記層間絶縁膜上層におけるコンタクト
ホールの径が上記層間絶縁膜下層におけるコンタクトホ
ールの径より大きくなっているものである。A second semiconductor device according to the present invention is provided with a semiconductor substrate provided with an element function, a lower layer of an interlayer insulating film provided on an upper surface of the semiconductor substrate, and a lower layer of the interlayer insulating film provided on the upper surface of the semiconductor substrate.
An interlayer insulating film upper layer having an etching rate in a direction parallel to the film surface higher than the interlayer insulating film lower layer, a contact hole penetrating the interlayer insulating film upper layer and the interlayer insulating film lower layer, a barrier metal covering an inner wall of the contact hole, A contact plug filling the contact hole covered with the barrier metal, wherein a diameter of the contact hole in the upper layer of the interlayer insulating film is larger than a diameter of the contact hole in the lower layer of the interlayer insulating film.
【００１３】本発明に係る第３の半導体装置は、上記第
１または第２の半導体装置において、層間絶縁膜下層に
ＢＰＴＥＯＳ膜を使用し、層間絶縁膜上層にプラズマ酸
化膜を使用したものである。A third semiconductor device according to the present invention is the first or second semiconductor device, wherein a BPTEOS film is used as a lower layer of the interlayer insulating film and a plasma oxide film is used as an upper layer of the interlayer insulating film. .
【００１４】本発明に係る第４の半導体装置は、上記第
１または第２の半導体装置において、層間絶縁膜下層に
ＢＰＴＥＯＳ膜を使用し、層間絶縁膜上層にＴＥＯＳ膜
を使用したものである。A fourth semiconductor device according to the present invention is the first or second semiconductor device, wherein a BPTEOS film is used below the interlayer insulating film and a TEOS film is used above the interlayer insulating film.
【００１５】本発明に係る第５の半導体装置は、素子機
能が設けられた半導体基板、該半導体基板上面に、層間
絶縁膜と、ＴｉＮ膜またはドープトポリシリコン膜とを
交互に積層してなる多層の層間絶縁膜、該多層の層間絶
縁膜を貫通するストレージノードホール、該ストレージ
ノードホールの内壁を覆うストレージノード電極、該ス
トレージノード電極及び上記多層の層間絶縁膜の上面を
覆う誘電体膜、該誘電体膜を覆うセルプレート電極を備
え、上記多層の層間絶縁膜におけるストレージノードホ
ールの径が、最下方の層間絶縁膜から最上方の層間絶縁
膜までの間で階段状にしだいに大きくなっているもので
ある。A fifth semiconductor device according to the present invention comprises a semiconductor substrate provided with an element function, and an interlayer insulating film and a TiN film or a doped polysilicon film alternately laminated on the upper surface of the semiconductor substrate. A multilayer interlayer insulating film, a storage node hole penetrating the multilayer interlayer insulating film, a storage node electrode covering an inner wall of the storage node hole, a dielectric film covering the storage node electrode and an upper surface of the multilayer interlayer insulating film, A cell plate electrode covering the dielectric film, wherein the diameter of the storage node hole in the multilayer interlayer insulating film gradually increases in a stepwise manner from the lowermost interlayer insulating film to the uppermost interlayer insulating film. Is what it is.
【００１６】本発明に係る第６の半導体装置は、素子機
能が設けられた半導体基板、該半導体基板上面に、層間
絶縁膜と、ＴｉＮ膜またはドープトポリシリコン膜とを
交互に積層してなる多層の層間絶縁膜、該多層の層間絶
縁膜を貫通するコンタクトホール、該コンタクトホール
の内壁を覆うバリアメタル、該バリアメタルで覆われた
コンタクトホール内を埋めるコンタクトプラグを備え、
上記多層の層間絶縁膜におけるコンタクトホールの径
が、最下方の層間絶縁膜から最上方の層間絶縁膜までの
間で階段状にしだいに大きくなっているものである。A sixth semiconductor device according to the present invention comprises a semiconductor substrate provided with an element function, and an interlayer insulating film and a TiN film or a doped polysilicon film alternately laminated on the upper surface of the semiconductor substrate. A multilayer interlayer insulating film, a contact hole penetrating the multilayer interlayer insulating film, a barrier metal covering an inner wall of the contact hole, a contact plug filling the contact hole covered with the barrier metal,
The diameter of the contact hole in the multi-layered interlayer insulating film gradually increases in a stepwise manner from the lowermost interlayer insulating film to the uppermost interlayer insulating film.
【００１７】本発明に係る第１の半導体装置の製造方法
は、素子機能が設けられた半導体基板上に、第１の層間
絶縁膜を成膜し、さらに、成膜面と平行な方向のエッチ
ング速度が上記第１の層間絶縁膜よりも大きな第２の層
間絶縁膜を成膜する工程、上記第２の層間絶縁膜上にレ
ジストパターンを形成し、該レジストパターンにＡｒ注
入する工程、上記レジストパターンをマスクとして上記
第１の層間絶縁膜及び上記第２の層間絶縁膜をドライエ
ッチングしてストレージノードホールを形成した後、上
記レジストパターンを除去し、酸水溶液で洗浄する工
程、上記ストレージノードホールの内壁を覆うストレー
ジノード電極を形成する工程、上記ストレージノード電
極及び第２の層間絶縁膜の上面を覆う誘電体膜を成膜す
る工程、上記誘電体膜を覆うセルプレート電極を形成す
る工程を備えたものである。According to a first method of manufacturing a semiconductor device of the present invention, a first interlayer insulating film is formed on a semiconductor substrate provided with an element function, and further, etching is performed in a direction parallel to a film forming surface. Forming a second interlayer insulating film having a higher speed than the first interlayer insulating film, forming a resist pattern on the second interlayer insulating film, injecting Ar into the resist pattern, Dry etching the first interlayer insulating film and the second interlayer insulating film using a pattern as a mask to form a storage node hole, removing the resist pattern, and washing with an aqueous acid solution; Forming a storage node electrode covering the inner wall of the semiconductor device, forming a dielectric film covering the storage node electrode and an upper surface of the second interlayer insulating film, Those having a step of forming a cell plate electrode covering the.
【００１８】本発明に係る第２の半導体装置の製造方法
は、素子機能が設けられた半導体基板上に、第１の層間
絶縁膜を成膜し、さらに、成膜面と平行な方向のエッチ
ング速度が上記第１の層間絶縁膜よりも大きな第２の層
間絶縁膜を成膜する工程、上記第２の層間絶縁膜上にレ
ジストパターンを形成し、該レジストパターンにＡｒ注
入する工程、上記レジストパターンをマスクとして上記
第１の層間絶縁膜及び上記第２の層間絶縁膜をドライエ
ッチングしてコンタクトホールを形成した後、上記レジ
ストパターンを除去し、酸水溶液で洗浄する工程、上記
コンタクトホールの内壁を覆うバリアメタルを形成する
工程、上記バリアメタルで覆われたコンタクトホール内
を埋めるコンタクトプラグを形成する工程を備えたもの
である。According to a second method of manufacturing a semiconductor device of the present invention, a first interlayer insulating film is formed on a semiconductor substrate provided with an element function, and further, etching is performed in a direction parallel to a film forming surface. Forming a second interlayer insulating film having a higher speed than the first interlayer insulating film, forming a resist pattern on the second interlayer insulating film, injecting Ar into the resist pattern, Dry etching the first interlayer insulating film and the second interlayer insulating film using the pattern as a mask to form a contact hole, removing the resist pattern, and washing with an acid aqueous solution; Forming a contact plug covering the contact hole covered with the barrier metal.
【００１９】本発明に係る第３の半導体装置の製造方法
は、上記第１または第２の半導体装置の製造方法におい
て、第２の層間絶縁膜上にレジストパターンを形成し、
該レジストパターンにＡｒ注入する工程に代えて、上記
第２の層間絶縁膜上にＴｉＮ膜またはドープトポリシリ
コン膜をパターニングしたマスクを形成するものであ
る。A third method for manufacturing a semiconductor device according to the present invention is the method for manufacturing a semiconductor device according to the first or second semiconductor device, wherein a resist pattern is formed on the second interlayer insulating film.
Instead of the step of implanting Ar into the resist pattern, a mask in which a TiN film or a doped polysilicon film is patterned on the second interlayer insulating film is formed.
【００２０】本発明に係る第４の半導体装置の製造方法
は、素子機能が設けられた半導体基板上に、層間絶縁膜
と、ＴｉＮ膜またはドープトポリシリコン膜からなるマ
スク層とを交互に積層して上層から順に第１の層間絶縁
膜、第１のマスク層、…第（Ｍ）のマスク層、第Ｎの層
間絶縁膜（Ｎは２以上の整数、Ｍは１以上の整数）を形
成する工程、上記第１の層間絶縁膜上に、開口径が順次
大きくなる第１〜第ｎのレジストパターンを順次形成
し、第ｎのレジストパターンを形成したときには、該第
ｎのレジストパターンをマスクとして第１の層間絶縁膜
及び第１のマスク層をドライエッチングしてストレージ
ノードホールを形成し、ドライエッチングされる前の第
（Ｍ＝ｎ−１）のマスク層をマスクとして第（Ｎ＝ｎ）
の層間絶縁膜及び第（Ｍ＝ｎ）のマスク層をドライエッ
チングしてストレージノードホールを形成する工程、上
記ストレージノードホールの内壁を覆うストレージノー
ド電極を形成する工程、上記ストレージノード電極及び
第２の層間絶縁膜の上面を覆う誘電体膜を成膜する工
程、上記誘電体膜を覆うセルプレート電極を形成する工
程を備えたものである。In a fourth method of manufacturing a semiconductor device according to the present invention, an interlayer insulating film and a mask layer made of a TiN film or a doped polysilicon film are alternately laminated on a semiconductor substrate provided with an element function. Forming a first interlayer insulating film, a first mask layer,... A (M) -th mask layer, and an N-th interlayer insulating film (N is an integer of 2 or more, M is an integer of 1 or more) in this order from the upper layer. Forming a first to an n-th resist pattern in which the opening diameter is sequentially increased on the first interlayer insulating film. When the n-th resist pattern is formed, the n-th resist pattern is masked. The first interlayer insulating film and the first mask layer are dry-etched to form storage node holes, and the (N = n) -th (M = n−1) mask layer before the dry etching is used as a mask. )
Forming a storage node hole by dry etching the interlayer insulating film and the (M = n) th mask layer, forming a storage node electrode covering an inner wall of the storage node hole, Forming a dielectric film covering the upper surface of the interlayer insulating film, and forming a cell plate electrode covering the dielectric film.
【００２１】本発明に係る第５の半導体装置の製造方法
は、素子機能が設けられた半導体基板上に、層間絶縁膜
と、ＴｉＮ膜またはドープトポリシリコン膜からなるマ
スク層とを交互に積層して上層から順に第１の層間絶縁
膜、第１のマスク層、…第（Ｍ）のマスク層、第Ｎの層
間絶縁膜（Ｎは２以上の整数、Ｍは１以上の整数）を形
成する工程、上記第１の層間絶縁膜上に、開口径が順次
大きくなる第１〜第ｎのレジストパターンを順次形成
し、第ｎのレジストパターンを形成したときには、該第
ｎのレジストパターンをマスクとして第１の層間絶縁膜
及び第１のマスク層をドライエッチングしてコンタクト
ホールを形成し、ドライエッチングされる前の第（Ｍ＝
ｎ−１）のマスク層をマスクとして第（Ｎ＝ｎ）の層間
絶縁膜及び第（Ｍ＝ｎ）のマスク層をドライエッチング
してコンタクトホールを形成する工程、上記コンタクト
ホールの内壁を覆うバリアメタルを形成する工程、上記
バリアメタルで覆われたコンタクトホール内を埋めるコ
ンタクトプラグを形成する工程を備えたものである。According to a fifth method of manufacturing a semiconductor device of the present invention, an interlayer insulating film and a mask layer made of a TiN film or a doped polysilicon film are alternately laminated on a semiconductor substrate provided with an element function. Forming a first interlayer insulating film, a first mask layer,... A (M) -th mask layer, and an N-th interlayer insulating film (N is an integer of 2 or more, M is an integer of 1 or more) in this order from the upper layer. Forming a first to an n-th resist pattern in which the opening diameter is sequentially increased on the first interlayer insulating film. When the n-th resist pattern is formed, the n-th resist pattern is masked. The first interlayer insulating film and the first mask layer are dry-etched to form a contact hole.
forming a contact hole by dry-etching the (N = n) -th interlayer insulating film and the (M = n) -th mask layer using the (n-1) -th mask layer as a mask; a barrier covering the inner wall of the contact hole The method includes a step of forming a metal and a step of forming a contact plug that fills the inside of the contact hole covered with the barrier metal.
【００２２】本発明に係る第６の半導体装置の製造方法
は、上記第４または第５の半導体装置の製造方法におい
て、レジストパターンにＡｒを注入するものである。According to a sixth method of manufacturing a semiconductor device according to the present invention, in the fourth or fifth method of manufacturing a semiconductor device, Ar is implanted into the resist pattern.
【００２３】[0023]
【発明の実施の形態】以下に、本発明の実施の形態を図
に基づいて説明する。 実施の形態１．図１は、本発明の半導体装置に係る実施
の形態１を示す断面図であり、キャパシタのストレージ
ノード部を示している。図において、２はビット線、３
はランディングポリパッド、５はＢＰＴＥＯＳ膜からな
るビット線コンタクト層間膜、６はストレージノードコ
ンタクトポリプラグ、８はストレージノードポリ電極、
９ａはセルプレート電極、９ｂは誘電体膜、１４はＢＰ
ＴＥＯＳ膜からなる層間絶縁膜下層、２０はプラズマ酸
化膜からなる層間絶縁膜上層、３０は半導体基板、４０
は分離酸化膜である。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to the drawings. Embodiment 1 FIG. FIG. 1 is a sectional view showing a semiconductor device according to a first embodiment of the present invention, and shows a storage node portion of a capacitor. In the figure, 2 is a bit line, 3
Is a landing poly pad, 5 is a bit line contact interlayer film made of a BPTEOS film, 6 is a storage node contact poly plug, 8 is a storage node poly electrode,
9a is a cell plate electrode, 9b is a dielectric film, 14 is BP
A lower layer of an interlayer insulating film made of a TEOS film, 20 an upper layer of an interlayer insulating film made of a plasma oxide film, 30 a semiconductor substrate, 40
Is an isolation oxide film.
【００２４】図１に示したように、本実施の形態ではス
トレージノード層間膜の構造が、層間絶縁膜下層１４と
層間絶縁膜上層２０からなる２段構造である。また、ス
トレージノードポリ電極８、誘電体膜９ｂ及びセルプレ
ート電極９ａは、層間絶縁膜上層２０及び層間絶縁膜下
層１４に形成されたストレージノードホール２５壁に成
膜され、層間絶縁膜上層２０に形成されたストレージノ
ードホール２５の径は、層間絶縁膜下層１４に形成され
たストレージノードホール２５の径より大きくなってい
る。また、ストレージノードホール２５の開口部近辺に
はネッキング部がなく、セルプレート電極９ａのカバレ
ッジは非常に良好な状態を示している。As shown in FIG. 1, in this embodiment, the structure of the storage node interlayer film is a two-stage structure including an interlayer insulating film lower layer 14 and an interlayer insulating film upper layer 20. The storage node poly electrode 8, the dielectric film 9b and the cell plate electrode 9a are formed on the walls of the storage node holes 25 formed in the interlayer insulating film upper layer 20 and the interlayer insulating film lower layer 14, and are formed in the interlayer insulating film upper layer 20. The diameter of storage node hole 25 formed is larger than the diameter of storage node hole 25 formed in interlayer insulating film lower layer 14. In addition, there is no necking near the opening of the storage node hole 25, and the coverage of the cell plate electrode 9a shows a very good state.
【００２５】図２は、上記図１のストレージノード部の
製造法を示す断面図であり、以下にその製造方法を説明
する。FIG. 2 is a cross-sectional view showing a method of manufacturing the storage node portion shown in FIG. 1, and the method will be described below.
【００２６】まず、図２（ａ）に示したように、ビット
線２、ポリランディングパッド３、ビット線コンタクト
層間膜５酸化分離膜４０等によって素子機能が形成され
た半導体基板３０上に、ストレージノード層間膜の構造
として、ＢＰＴＥＯＳ膜からなる層間絶縁膜下層１４、
プラズマ酸化膜からなる層間絶縁膜上層２０を順次成膜
し、プラズマ酸化膜２０上にフォトレジストをパターン
ニングしたレジストパタン１３を形成する。First, as shown in FIG. 2A, a storage device is formed on a semiconductor substrate 30 on which an element function is formed by a bit line 2, a poly landing pad 3, a bit line contact interlayer film 5, an oxide isolation film 40 and the like. As a structure of the node interlayer film, an interlayer insulating film lower layer 14 made of a BPTEOS film,
An interlayer insulating film upper layer 20 made of a plasma oxide film is sequentially formed, and a resist pattern 13 in which a photoresist is patterned is formed on the plasma oxide film 20.
【００２７】次に、アルゴン注入を行うことによって、
図２（ｂ）に示したようにレジストパターン１３の開口
径を大きくする。アルゴン注入におけるエネルギを５０
ｋｅＶ、ドーズ量を例えば１０１６とすると、開口径は
０．０５μｍ程度大きくなる。このレジストパターン１
３の開口径は、Ａｒ注入のドーズ量を変えることで制御
可能である。Next, by performing argon injection,
As shown in FIG. 2B, the opening diameter of the resist pattern 13 is increased. Energy in argon injection is 50
Assuming that the keV and the dose amount are 10 16 , for example, the opening diameter increases by about 0.05 μm. This resist pattern 1
The opening diameter of No. 3 can be controlled by changing the dose of Ar implantation.
【００２８】次に、図２（ｃ）に示したように、層間絶
縁膜上層２０及び層間絶縁膜下層１４のドライエッチン
グを行う。Next, as shown in FIG. 2C, dry etching of the interlayer insulating film upper layer 20 and the interlayer insulating film lower layer 14 is performed.
【００２９】この時、レジストパターン１３がＡｒ注入
により硬化しているため、ドライエッチングに対してレ
ジスト耐性は保たれ、ストレージノードホール２５の開
口部付近に堆積されることはなく、また、ドライエッチ
ングにおいて、垂直方向のエッチングレートに比べ、水
平方向のエッチングレートが低いため、ストレージノー
ドホール２５の断面形状は垂直になり、しかも、Ａｒ注
入によってレジストパターン１３の収縮量が制御され、
適正な開口径のストレージノードホール２５が形成され
ている。At this time, since the resist pattern 13 is hardened by the implantation of Ar, the resist resistance to the dry etching is maintained, and the resist is not deposited near the opening of the storage node hole 25. In the above, since the etching rate in the horizontal direction is lower than the etching rate in the vertical direction, the cross-sectional shape of the storage node hole 25 becomes vertical, and the amount of contraction of the resist pattern 13 is controlled by Ar implantation,
A storage node hole 25 having an appropriate opening diameter is formed.
【００３０】また、層間絶縁膜上層２０のプラズマ酸化
膜の水平方向のエッチングレートは、層間絶縁膜下層１
４のＢＰＴＥＯＳ膜の水平方向のエッチングレートより
大きいので、ストレージノードホール２５径は層間絶縁
膜上層２０部で大きくなっている。The etching rate in the horizontal direction of the plasma oxide film on the interlayer insulating film upper layer 20 is set to
4 is larger than the horizontal etching rate of the BPTEOS film No. 4, the diameter of the storage node hole 25 is large in the upper part of the interlayer insulating film 20.
【００３１】次に、ドライエッチングによるストレージ
ノードホール２５の形成後、レジストパターン１３をア
ッシングして除去し、さらにフッ酸水溶液等で洗浄す
る。このとき、プラズマ酸化膜とＢＰＴＥＯＳ膜とのエ
ッチングレートの差により、層間絶縁膜上層２０部のス
トレージノードホール２５径は、層間絶縁膜下層１４部
のストレージノードホール２５径よりさらに大きくな
る。Next, after forming the storage node holes 25 by dry etching, the resist pattern 13 is removed by ashing, and further washed with a hydrofluoric acid aqueous solution or the like. At this time, the diameter of the storage node hole 25 in the upper part of the interlayer insulating film 20 becomes larger than the diameter of the storage node hole 25 in the lower part of the interlayer insulating film 14 due to the difference in etching rate between the plasma oxide film and the BPTEOS film.
【００３２】次に、図２（ｄ）に示したように、ストレ
ージノード電極８用材料としてドープトポリシリコン膜
を堆積し、ストレージノード２０の上面のドープトポリ
シリコン膜をドライエッチングで除去して、ストレージ
ノード電極８を形成する。Next, as shown in FIG. 2D, a doped polysilicon film is deposited as a material for the storage node electrode 8, and the doped polysilicon film on the upper surface of the storage node 20 is removed by dry etching. Thus, a storage node electrode 8 is formed.
【００３３】次に、図２（ｅ）に示したように、誘電体
膜９ｂを堆積した後、ＴｉＮのようなメタル膜からなる
セルプレート電極９ａを堆積する。Next, as shown in FIG. 2E, after depositing a dielectric film 9b, a cell plate electrode 9a made of a metal film such as TiN is deposited.
【００３４】この時、層間絶縁膜上層２０部のストレー
ジノードホール２５径は、層間絶縁膜下層１４部のスト
レージノードホール２５径より大きく、ストレージノー
ドホール２５の開口付近で開口径が小さくなるネッキン
グ部が無いため、誘電体膜９ｂ及びセルプレート電極９
ａはカバレッジ良くストレージノードホール２５底まで
堆積される。At this time, the diameter of the storage node hole 25 in the upper part of the interlayer insulating film 20 is larger than the diameter of the storage node hole 25 in the lower part of the interlayer insulating film 14, and the necking part where the opening diameter becomes smaller near the opening of the storage node hole 25. The dielectric film 9b and the cell plate electrode 9
a is deposited up to the bottom of the storage node hole 25 with good coverage.
【００３５】また、Ａｒ注入によりレジスト耐性が上が
り、開口径はＡｒ注入をしたレジスト開口径にて、容易
に制御できる。The resist resistance is increased by the implantation of Ar, and the opening diameter can be easily controlled by the opening diameter of the resist into which Ar has been implanted.
【００３６】実施の形態２．図３は、本発明に係る半導
体装置におけるストレージノードの構造を示す断面図で
ある。上記実施の形態１においては、層間絶縁膜上層２
０をプラズマ酸化膜としたが、図３に示したように、Ｔ
ＥＯＳ膜からなる層間絶縁膜上層２１にしても良い。Embodiment 2 FIG. 3 is a sectional view showing the structure of the storage node in the semiconductor device according to the present invention. In the first embodiment, the interlayer insulating film upper layer 2
0 is a plasma oxide film, but as shown in FIG.
The upper layer 21 of the interlayer insulating film made of the EOS film may be used.
【００３７】この時、レジストパターン１３がＡｒ注入
により硬化しているため、ドライエッチングに対してレ
ジスト耐性は保たれ、ストレージノードホール２５の開
口部付近にレジストが堆積することはない。At this time, since the resist pattern 13 is hardened by the implantation of Ar, the resist resistance to dry etching is maintained, and the resist does not deposit near the opening of the storage node hole 25.
【００３８】また、層間絶縁膜上層２１のＴＥＯＳ膜の
水平方向のエッチングレートは、層間絶縁膜下層１４の
ＢＰＴＥＯＳ膜の水平方向のエッチングレートより大き
いため、層間絶縁膜上層２１部のストレージノードホー
ル２５径は層間絶縁膜下層１４部のストレージノードホ
ール２５径より大きくなる。Further, since the horizontal etching rate of the TEOS film of the interlayer insulating film upper layer 21 is higher than the horizontal etching rate of the BPTEOS film of the interlayer insulating film lower layer 14, the storage node hole 25 of the interlayer insulating film upper layer 21 is formed. The diameter is larger than the diameter of the storage node hole 25 in the lower part of the interlayer insulating film 14.
【００３９】また、垂直方向のエッチングレートに比
べ、水平方向のエッチングレートが低いため、トレージ
ノードホールの断面形状は垂直になる。Since the etching rate in the horizontal direction is lower than the etching rate in the vertical direction, the sectional shape of the storage node hole becomes vertical.
【００４０】以上のように、層間絶縁膜上層２１部のス
トレージノードホール２５径は、層間絶縁膜下層１４部
のストレージノードホール２５径より大きく、ストレー
ジノードホール２５の開口付近で開口径が小さくなるネ
ッキング部が無いため、誘電体膜９ｂ及びセルプレート
電極９ａはカバレッジ良くストレージノードホール２５
底まで堆積される。As described above, the diameter of the storage node hole 25 in the upper part of the interlayer insulating film 21 is larger than the diameter of the storage node hole 25 in the lower part 14 of the interlayer insulating film, and the opening diameter decreases near the opening of the storage node hole 25. Since there is no necking portion, the dielectric film 9b and the cell plate electrode 9a have good coverage with the storage node hole 25a.
Deposited to the bottom.
【００４１】実施の形態３．実施の形態１ではエッチン
グ時のレジスト耐性を上げるためにＡｒ注入により硬化
したレジストパターンをマスクとして用いたが、パター
ニングしたＴｉＮ膜をマスクを用いても実施の形態１と
同様の効果が得られる。Embodiment 3 In the first embodiment, a resist pattern hardened by Ar implantation is used as a mask in order to increase resist resistance during etching. However, the same effect as in the first embodiment can be obtained by using a patterned TiN film as a mask.
【００４２】図４は、本発明に係る半導体装置における
ストレージノードの構造を製造する工程を示す断面図で
ある。図において、２２はＴｉＮ膜であり、図１及び図
２と同一符号は同一部分または相当部分を示す。以下
に、製造工程を説明する。FIG. 4 is a sectional view showing a step of manufacturing the structure of the storage node in the semiconductor device according to the present invention. In the figure, reference numeral 22 denotes a TiN film, and the same reference numerals as those in FIGS. 1 and 2 denote the same or corresponding parts. Hereinafter, the manufacturing process will be described.
【００４３】まず、図４（ａ）に示したように、ストレ
ージノード層間膜構造として、ＢＰＴＥＯＳ膜１４及び
プラズマ酸化膜２０を素子機能が形成された半導体基板
３０上に積層し、さらにＴｉＮ膜２２を積層する。その
後、フォトレジストを塗布し、写真製版によりレジスト
パターン１３を形成する。First, as shown in FIG. 4A, as a storage node interlayer film structure, a BPTEOS film 14 and a plasma oxide film 20 are stacked on a semiconductor substrate 30 on which an element function is formed, and a TiN film 22 is formed. Are laminated. Thereafter, a photoresist is applied, and a resist pattern 13 is formed by photolithography.
【００４４】次に、レジストパターン１３をマスクとし
てＴｉＮ膜２２をドライエッチングし、図４（ｂ）に示
したように、ＴｉＮ膜２２からなるパターニングマスク
を形成し、レジストパターン１３を除去する。Next, the TiN film 22 is dry-etched using the resist pattern 13 as a mask to form a patterning mask made of the TiN film 22, as shown in FIG. 4B, and the resist pattern 13 is removed.
【００４５】次に、図４（ｃ）に示すように、ＴｉＮ膜
２２をマスクとして、層間絶縁膜上層２０及び層間絶縁
膜下層１４をドライエッチングする。Next, as shown in FIG. 4C, using the TiN film 22 as a mask, the interlayer insulating film upper layer 20 and the interlayer insulating film lower layer 14 are dry-etched.
【００４６】この時、マスクがＴｉＮ膜２２であるた
め、ドライエッチングに対してマスク耐性は保たれる。
また、層間絶縁膜上層２０のドライエッチングでは、垂
直方向のエッチングレートに比べ、水平方向のエッチン
グレートが低いため、ストレージノードホール２５の断
面形状は垂直になり、ストレージノードホール２５の開
口部付近にはネッキング部は発生しない。At this time, since the mask is the TiN film 22, the mask resistance to dry etching is maintained.
In the dry etching of the upper layer 20 of the interlayer insulating film, since the etching rate in the horizontal direction is lower than the etching rate in the vertical direction, the cross-sectional shape of the storage node hole 25 becomes vertical and No necking occurs.
【００４７】また、層間絶縁膜上層２０のＴＥＯＳ膜の
水平方向のエッチングレートは、層間絶縁膜下層１４の
ＢＰＴＥＯＳ膜の水平方向のエッチングレートより大き
いため、層間絶縁膜上層２０部のストレージノードホー
ル２５径は層間絶縁膜下層１４部のストレージノードホ
ール２５径より大きくなる。Since the horizontal etching rate of the TEOS film of the interlayer insulating film upper layer 20 is higher than the horizontal etching rate of the BPTEOS film of the interlayer insulating film lower layer 14, the storage node hole 25 of the interlayer insulating film upper layer 20 is formed. The diameter is larger than the diameter of the storage node hole 25 in the lower part of the interlayer insulating film 14.
【００４８】ストレージノードホール２５を形成した
後、ＴｉＮ膜２２をドライエッチングで除去する。After forming the storage node holes 25, the TiN film 22 is removed by dry etching.
【００４９】次に、図４（ｄ）に示したように、ストレ
ージノード電極８としてドープトポリシリコン膜を成膜
した後、層間絶縁膜上層２０上面のドープトポリシリコ
ンをドライエッチングで除去し、ストレージノード電極
８を形成する。Next, as shown in FIG. 4D, after a doped polysilicon film is formed as the storage node electrode 8, the doped polysilicon on the upper surface of the interlayer insulating film 20 is removed by dry etching. Then, a storage node electrode 8 is formed.
【００５０】次に、図４（ｅ）に示したように、誘電体
膜９ｂ及びＴｉＮ等の金属膜からなるセルプレート電極
９を形成する。Next, as shown in FIG. 4E, a cell plate electrode 9 made of a dielectric film 9b and a metal film such as TiN is formed.
【００５１】以上のように、層間絶縁膜上層２１部のス
トレージノードホール２５径は、層間絶縁膜下層１４部
のストレージノードホール２５径より大きく、ストレー
ジノードホール２５の開口付近で開口径が小さくなるネ
ッキング部が無いため、誘電体膜９ｂ及びセルプレート
電極９ａはカバレッジ良くストレージノードホール２５
底まで堆積される。As described above, the diameter of the storage node hole 25 in the upper part of the interlayer insulating film 21 is larger than the diameter of the storage node hole 25 in the lower part 14 of the interlayer insulating film, and the opening diameter decreases near the opening of the storage node hole 25. Since there is no necking portion, the dielectric film 9b and the cell plate electrode 9a have good coverage with the storage node hole 25a.
Deposited to the bottom.
【００５２】実施の形態４．実施の形態３ではマスク形
成用材料としてＴｉＮ膜２１を使用したが、これを図５
に示すように、ドープトポリシリコン膜（Ｄ−ｐｏｌｙ
膜）２２にしても、実施の形態３と同様の効果が得られ
る。Embodiment 4 FIG. In the third embodiment, the TiN film 21 is used as a mask forming material.
As shown in FIG. 1, a doped polysilicon film (D-poly
The same effect as in the third embodiment can be obtained with the film 22.
【００５３】実施の形態５．図６は、本発明に係る半導
体装置における実施の形態５を示す断面図であり、スト
レージノードの構造を製造する工程を示している。図に
おいて、１５はＴｉＮ膜、１６はＢＰＴＥＯＳ膜からな
る層間絶縁膜上層であり、図１及び図２と同一符号は同
一部分または相当部分を示す。以下に、製造工程を説明
する。Embodiment 5 FIG. 6 is a cross-sectional view showing Embodiment 5 of the semiconductor device according to the present invention, and shows a step of manufacturing a storage node structure. In the figure, reference numeral 15 denotes a TiN film, 16 denotes an upper layer of an interlayer insulating film made of a BPTEOS film, and the same reference numerals as those in FIGS. 1 and 2 denote the same or corresponding parts. Hereinafter, the manufacturing process will be described.
【００５４】まず、図６（ａ）に示したように、ストレ
ージノード層間膜構造として、ＢＰＴＥＯＳ膜からなる
層間絶縁膜下層１４、ＴｉＮ膜１５及びＢＰＴＥＯＳ膜
からなる層間絶縁膜上層１６を順次積層し、層間絶縁膜
上層１６上にフォトレジストを塗布し、写真製版により
パターニングしてレジストパターン１３を形成する。First, as shown in FIG. 6A, as a storage node interlayer film structure, an interlayer insulating film lower layer 14 made of a BPTEOS film, a TiN film 15 and an interlayer insulating film upper layer 16 made of a BPTEOS film are sequentially laminated. Then, a photoresist is applied on the interlayer insulating film upper layer 16 and patterned by photolithography to form a resist pattern 13.
【００５５】次に、図６（ｂ）に示したように、レジス
トパターン１３をマスクとして、層間絶縁膜上層１６を
ドライエッチングし、次に、ＴｉＮ膜１５をドライエッ
チングする。この時、エッチングする層間絶縁膜上層１
６の高さが低い（低アスペクト比）であるため、ドライ
エッチングに対してレジスト耐性は保たれる。また、低
アスペクト比であることから、エッチング断面形状は、
ストレージノードホール２５の開口部付近で開口径が小
さくなるネッキング部を有しない。Next, as shown in FIG. 6B, using the resist pattern 13 as a mask, the interlayer insulating film upper layer 16 is dry-etched, and then the TiN film 15 is dry-etched. At this time, the upper layer 1 of the interlayer insulating film to be etched
6 is low (low aspect ratio), the resist resistance to dry etching is maintained. Also, because of the low aspect ratio, the etched cross-sectional shape is
There is no necking portion whose opening diameter becomes small near the opening of the storage node hole 25.
【００５６】さらに、ＴｉＮ膜１５のドライエッチング
を行った後、フォトレジストをアッシングして除去す
る。Further, after performing dry etching of the TiN film 15, the photoresist is removed by ashing.
【００５７】次に、図６（ｃ）に示したように、再び、
フォトレジストを塗布しパターニングしてレジストパタ
ーン１３を形成し、Ａｒ注入（エネルギー５０ｋｅＶ、
ドーズ量１Ｅ１６）を行う。このＡｒ注入により、レジ
ストパターンが収縮し、レジストパターン１３の開口径
は０．０５μｍ程度大きくなる。このレジストパターン
１３の開口径はＡｒ注入のドーズ量を変えることで、制
御可能である。Next, as shown in FIG.
A photoresist is applied and patterned to form a resist pattern 13, and Ar implantation (energy 50 keV,
A dose amount of 1E16) is performed. Due to this Ar implantation, the resist pattern shrinks, and the opening diameter of the resist pattern 13 increases by about 0.05 μm. The opening diameter of the resist pattern 13 can be controlled by changing the dose of Ar implantation.
【００５８】次に、レジストパターン１３及びＴｉＮ膜
１５をマスクとして、ドライエッチングを行う。図４
（ｄ）はドライエッチング後の層間絶縁膜上層１６及び
層間絶縁膜下層１４の断面形状を示している。同図に示
されているように、層間絶縁膜上層１６はＡｒ注入して
拡大したレジストパターン１３の開口径に応じてエッチ
ングされ、ネッキング部を有することなく、垂直な形状
となる。Next, dry etching is performed using the resist pattern 13 and the TiN film 15 as a mask. FIG.
(D) shows the cross-sectional shape of the interlayer insulating film upper layer 16 and the interlayer insulating film lower layer 14 after dry etching. As shown in the figure, the upper layer 16 of the interlayer insulating film is etched in accordance with the opening diameter of the resist pattern 13 enlarged by implanting Ar, and has a vertical shape without a necking portion.
【００５９】また、層間絶縁膜下層１４はＴｉＮ膜１５
をマスクにして、垂直にエッチングされ、ネッキング部
を有することなく、垂直な形状となり、さらに、層間絶
縁膜上層１６に形成されたストレージノードホール２５
の径は、層間絶縁膜下層１４に形成されたストレージノ
ードホール２５の径よりも大きくなるように調整するこ
とができる。The lower layer 14 of the interlayer insulating film is a TiN film 15
Is vertically etched using the mask as a mask, and has a vertical shape without a necking portion. Further, the storage node hole 25 formed in the interlayer insulating film upper layer 16 is formed.
Can be adjusted to be larger than the diameter of storage node hole 25 formed in interlayer insulating film lower layer 14.
【００６０】次に、図６（ｅ）に示したように、ストレ
ージノード電極８としてドープトポリシリコン膜を堆積
し、層間絶縁膜上層１６の上面のドープトポリシリコン
をドライエッチングで除去して、ストレージノード電極
８を形成する。Next, as shown in FIG. 6E, a doped polysilicon film is deposited as the storage node electrode 8, and the doped polysilicon on the upper surface of the interlayer insulating film upper layer 16 is removed by dry etching. Then, a storage node electrode 8 is formed.
【００６１】次に、図６（ｆ）に示したように、誘電体
膜９ｂ及びＴｉＮのようなメタル膜のセルプレート電極
９ａを堆積する。Next, as shown in FIG. 6 (f), a dielectric film 9b and a cell plate electrode 9a of a metal film such as TiN are deposited.
【００６２】この時、層間絶縁膜上層１６部のストレー
ジノードホール２５径は、層間絶縁膜下層１４部のスト
レージノードホール２５径より大きく、ストレージノー
ドホール２５の開口付近で開口径が小さくなるネッキン
グ部が無いため、誘電体膜９ｂ及びセルプレート電極９
ａはカバレッジ良くストレージノードホール２５底まで
堆積される。At this time, the diameter of the storage node hole 25 in the upper portion 16 of the interlayer insulating film is larger than the diameter of the storage node hole 25 in the lower portion 14 of the interlayer insulating film, and the necking portion where the opening diameter decreases near the opening of the storage node hole 25. The dielectric film 9b and the cell plate electrode 9
a is deposited up to the bottom of the storage node hole 25 with good coverage.
【００６３】なお、本実施の形態において、ＴｉＮ膜１
５に代えてドープトポリシリコン膜を使用することもで
きる。In this embodiment, the TiN film 1
In place of 5, a doped polysilicon film can be used.
【００６４】また、層間絶縁膜は２層に限らず、３層以
上としてもよい。この場合は、層間絶縁膜と、ＴｉＮ膜
またはドープトポリシリコン膜からなるマスク層とを交
互に積層して上層から順に第１の層間絶縁膜、第１のマ
スク層、…第（Ｍ）のマスク層、第Ｎの層間絶縁膜（Ｎ
は２以上の整数、Ｍは１以上の整数）を形成し、上記第
１の層間絶縁膜上に、開口径が順次大きくなる第１〜第
ｎのレジストパターンを順次形成し、第ｎのレジストパ
ターンを形成したときには、この第ｎのレジストパター
ンをマスクとして第１の層間絶縁膜及び第１のマスク層
をドライエッチングしてストレージノードホール２５を
形成し、ドライエッチングされる前の第（Ｍ＝ｎ−１）
のマスク層をマスクとして第（Ｎ＝ｎ）の層間絶縁膜及
び第（Ｍ＝ｎ）のマスク層をドライエッチングしてスト
レージノードホール２５を形成し、上記ストレージノー
ドホール２５の内壁を覆うストレージノード電極を形成
した後、上記ストレージノード電極、誘電体膜及びセル
プレート電極を形成すればよい。The number of interlayer insulating films is not limited to two, but may be three or more. In this case, an interlayer insulating film and a mask layer made of a TiN film or a doped polysilicon film are alternately laminated, and a first interlayer insulating film, a first mask layer,. Mask layer, N-th interlayer insulating film (N
Is an integer of 2 or more, and M is an integer of 1 or more). First to n-th resist patterns having sequentially larger opening diameters are sequentially formed on the first interlayer insulating film. When the pattern is formed, the first interlayer insulating film and the first mask layer are dry-etched using the n-th resist pattern as a mask to form a storage node hole 25, and the storage node hole 25 before the dry etching (M = n-1)
The storage node hole 25 is formed by dry-etching the (N = n) th interlayer insulating film and the (M = n) th mask layer using the first mask layer as a mask, and the storage node covering the inner wall of the storage node hole 25 is formed. After forming the electrodes, the storage node electrode, the dielectric film, and the cell plate electrode may be formed.
【００６５】実施の形態６．実施の形態１ないし５は、
ストレージノードホール２５の開口、およびストレージ
ノードの形成に関するものであったが、実施の形態１な
いし５の製造方法はコンタクトホールの開口、およびコ
ンタクトプラグの形成にも利用できる。Embodiment 6 FIG. In Embodiments 1 to 5,
Although the above description relates to the opening of the storage node hole 25 and the formation of the storage node, the manufacturing methods according to the first to fifth embodiments can also be used to form the opening of the contact hole and the formation of the contact plug.
【００６６】図７は、本発明に係る半導体装置における
実施の形態６を示す断面図であり、実施の形態５の製造
方法をコンタクトプラグの構造を製造する工程に適用し
た例を示している。図において、７はＢＰＴＥＯＳ膜か
らなる層間絶縁膜下層、１７はＴｉＮ膜、１８はＢＰＴ
ＥＯＳ膜からなる層間絶縁膜上層であり、図１及び図２
と同一符号は同一部分または相当部分を示す。以下に、
製造工程を説明する。FIG. 7 is a sectional view showing a sixth embodiment of the semiconductor device according to the present invention, and shows an example in which the manufacturing method of the fifth embodiment is applied to a step of manufacturing a structure of a contact plug. In the figure, 7 is a lower layer of an interlayer insulating film made of a BPTEOS film, 17 is a TiN film, and 18 is a BPT
FIG. 1 and FIG. 2 show an upper layer of an interlayer insulating film made of an EOS film.
The same reference numerals indicate the same or corresponding parts. less than,
The manufacturing process will be described.
【００６７】まず、図７（ａ）に示したように、素子形
成された半導体基板３０上に、ＢＰＴＥＯＳ膜からなる
層間絶縁膜下層７、ＴｉＮ膜１７、及びＢＰＴＥＯＳ膜
からなる層間絶縁膜上層１８を順次積層し、フォトレジ
スト塗布し、写真製版によりレジストパタン１３を形成
する。First, as shown in FIG. 7A, an interlayer insulating film lower layer 7 made of a BPTEOS film, a TiN film 17, and an interlayer insulating film upper layer 18 made of a BPTEOS film are formed on a semiconductor substrate 30 on which elements are formed. Are sequentially laminated, a photoresist is applied, and a resist pattern 13 is formed by photolithography.
【００６８】次に、図７（ｂ）に示したように、層間絶
縁膜上層１８をドライエッチングし、次にＴｉＮ膜１７
をドライエッチングをした後、レジストパタン１３をア
ッシングにより除去する。Next, as shown in FIG. 7B, the upper layer 18 of the interlayer insulating film is dry-etched,
After dry etching, the resist pattern 13 is removed by ashing.
【００６９】この時、ドライエッチングする層間絶縁膜
上層１８層の高さが低い（低アスペクト比）であるた
め、ドライエッチングに対してレジスト耐性は保たれ
る。また、低アスペクト比であることから、エッチング
断面形状は、コンタクトホール２６の開口部付近で開口
径が小さくなるネッキング部を有しない。At this time, since the height of the upper layer 18 of the interlayer insulating film to be dry-etched is low (low aspect ratio), the resist resistance to dry etching is maintained. In addition, because of the low aspect ratio, the etched cross-sectional shape does not have a necking portion where the opening diameter becomes small near the opening of the contact hole 26.
【００７０】次に、図７（ｃ）に示したように、再度、
レジストパタン１３を形成した後、アルゴン（Ａｒ）注
入（エネルギー５０ｋｅＶ、ドーズ量１Ｅ１６）を行
う。このＡｒ注入により、レジストパターン１３が収縮
（レジストパターンの開口径は拡大）し、開口径は０．
０５μｍ程度大きくなる。このレジストパターン１３の
開口径はＡｒ注入のドーズ量を変えることで、制御可能
である。Next, as shown in FIG.
After the resist pattern 13 is formed, argon (Ar) is implanted (energy: 50 keV, dose: 1E16). By this Ar implantation, the resist pattern 13 contracts (the opening diameter of the resist pattern is enlarged), and the opening diameter becomes 0.1 mm.
It becomes larger by about 05 μm. The opening diameter of the resist pattern 13 can be controlled by changing the dose of Ar implantation.
【００７１】次に、図７（ｄ）に示したように、層間絶
縁膜上層１８及び層間絶縁膜下層７をドライエッチング
する。Next, as shown in FIG. 7D, the interlayer insulating film upper layer 18 and the interlayer insulating film lower layer 7 are dry-etched.
【００７２】このとき、層間絶縁膜上層１８はＡｒ注入
して拡大したレジストパターン１３をマスクとしてエッ
チングされ、層間絶縁膜下層７はＴｉＮ膜１７をマスク
としてエッチングされ、層間絶縁膜上層１８部のコンタ
クトホール２６径は層間絶縁膜下層７部のコンタクトホ
ール２６径より大きくなる。また、レジストパターン１
３はＡｒ注入によって硬化され、レジスト耐性が保たれ
ているので、コンタクトホール２６開口部付近にネッキ
ング部を有することなく、コンタクトホール２６は垂直
な形状となる。At this time, the interlayer insulating film upper layer 18 is etched using the resist pattern 13 enlarged by implanting Ar as a mask, the interlayer insulating film lower layer 7 is etched using the TiN film 17 as a mask, and the contact of the interlayer insulating film upper layer 18 is formed. The diameter of the hole 26 is larger than the diameter of the contact hole 26 in the lower part of the interlayer insulating film 7. Also, resist pattern 1
3 is hardened by Ar implantation and the resist resistance is maintained, so that the contact hole 26 has a vertical shape without a necking portion near the opening of the contact hole 26.
【００７３】次に、図７（ｅ）に示したように、コンタ
クトホール２６内壁にＴｉＮ膜等のバリアメタル２４を
成膜した後、コンタクトホール２６内をタングステン
（Ｗ）で埋め、ＣＭＰ研磨することによってコンタクト
プラグ１１を形成する。Next, as shown in FIG. 7E, after a barrier metal 24 such as a TiN film is formed on the inner wall of the contact hole 26, the contact hole 26 is filled with tungsten (W) and polished by CMP. Thus, the contact plug 11 is formed.
【００７４】次に、図７（ｆ）に示したように、層間絶
縁膜上層１８コンタクトプラグ１１上にアルミ配線１２
を形成する。Next, as shown in FIG. 7F, the aluminum wiring 12 is formed on the contact plug 11 on the upper layer 18 of the interlayer insulating film.
To form
【００７５】本実施の形態によれば、層間絶縁膜上層１
８及び層間絶縁膜下層７からなる２段構造により、層間
絶縁膜上層１８部のコンタクトホール２６径を層間絶縁
膜下層７部のコンタクトホール２６径より大きくし、コ
ンタクトホール２６の開口付近に開口径が小さくなるネ
ッキング部を有しない構造とすることができるので、バ
リアメタル２４およびコンタクトプラグ１１のカバレッ
ジの良い成膜ができる。According to the present embodiment, the upper layer 1 of the interlayer insulating film
8 and the lower layer 7 of the interlayer insulating film, the diameter of the contact hole 26 in the upper layer 18 of the interlayer insulating film is made larger than the diameter of the contact hole 26 in the lower layer 7 of the interlayer insulating film. Therefore, the barrier metal 24 and the contact plug 11 can be formed with good coverage.
【００７６】また、層間絶縁膜上層１８のコンタクトホ
ール２６開口径はＡｒ注入をしたレジストパターン１３
の開口径によって、また、層間絶縁膜下層７のコンタク
トホール２６開口径はＴｉＮ膜１７の開口径にて容易に
制御できる。The opening diameter of the contact hole 26 in the interlayer insulating film upper layer 18 is determined by the resist pattern 13 into which Ar is implanted.
And the opening diameter of the contact hole 26 in the interlayer insulating film lower layer 7 can be easily controlled by the opening diameter of the TiN film 17.
【００７７】なお、本実施の形態では、実施の形態５を
コンタクトホール２６の構造を製造する方法に適用した
例を示したが、実施の形態１ないし４のように、層間絶
縁膜下層と、成膜面と平行な方向のエッチング速度が層
間絶縁膜下層よりも大きな層間絶縁膜上層を成膜し、層
間絶縁膜上層の上にレジストパターンを形成し、このレ
ジストパターンにＡｒ注入し、レジストパターンをマス
クとして層間絶縁膜上層及び層間絶縁膜下層をドライエ
ッチングしてコンタクトホール２６を形成した後、レジ
ストパターンを除去し、酸水溶液で洗浄する。この洗浄
の後、コンタクトホール２６の内壁を覆うバリアメタル
２４及びコンタクトホール２６内を埋めるコンタクトプ
ラグを形成するようにしてもよい。In the present embodiment, an example in which the fifth embodiment is applied to the method of manufacturing the structure of the contact hole 26 has been described. However, as in the first to fourth embodiments, the lower layer of the interlayer insulating film is formed. An upper layer of the interlayer insulating film having an etching rate in a direction parallel to the film formation surface is higher than that of the lower layer of the interlayer insulating film, a resist pattern is formed on the upper layer of the interlayer insulating film, and Ar is injected into the resist pattern. Is used as a mask to dry-etch the upper layer of the interlayer insulating film and the lower layer of the interlayer insulating film to form a contact hole 26. Thereafter, the resist pattern is removed, and the resultant structure is washed with an acid aqueous solution. After this cleaning, a barrier metal 24 covering the inner wall of the contact hole 26 and a contact plug filling the contact hole 26 may be formed.
【００７８】実施の形態７．実施の形態６におけるＴｉ
Ｎ膜１７を、図８に示すようにドープトポリシリコン膜
１９に変えても実施の形態６と同様の効果が得られる。Embodiment 7 FIG. Ti according to Embodiment 6
Even if the N film 17 is changed to a doped polysilicon film 19 as shown in FIG. 8, the same effect as in the sixth embodiment can be obtained.
【００７９】実施の形態８．実施例６におけるＴｉＮ膜
１７を、図９に示すように多層構造とすることにより、
コンタクトホール２６の開口径を下部から中間部、上部
の順に大きくするように制御できる。この時、絶縁層間
膜下層７及び絶縁層間膜中層２７のマスクとして、それ
ぞれのＴｉＮ膜１７は働くが、ＴｉＮ膜１７の開口径
は、図９に示した２層構造であれば、レジストパターン
へのＡｒ注入のドーズ量を２段階に変えることにより制
御できる。そして、実施の形態６と同様にコンタクトホ
ール２６の開口付近に開口径が小さくなるネッキング部
を有しない構造になり、バリアメタル２４およびコンタ
クトプラグ１１のカバレッジの良い成膜ができるという
効果を得ることができる。Embodiment 8 FIG. The TiN film 17 in the sixth embodiment has a multilayer structure as shown in FIG.
The opening diameter of the contact hole 26 can be controlled to increase in order from the lower part to the middle part and then to the upper part. At this time, each TiN film 17 works as a mask for the insulating interlayer film lower layer 7 and the insulating interlayer film middle layer 27. However, if the opening diameter of the TiN film 17 is a two-layer structure shown in FIG. Can be controlled by changing the dose of Ar implantation in two stages. Then, similarly to the sixth embodiment, a structure having no necking portion having a small opening diameter near the opening of the contact hole 26 is obtained, and the effect of forming a film with good coverage of the barrier metal 24 and the contact plug 11 can be obtained. Can be.
【００８０】[0080]
【発明の効果】本発明に係る第１、第３及び第４の半導
体装置によれば、素子機能が設けられた半導体基板、該
半導体基板上面に設けられた層間絶縁膜下層、該層間絶
縁膜下層上に設けられ、膜面と平行な方向のエッチング
速度が層間絶縁膜下層よりも大きな層間絶縁膜上層、層
間絶縁膜上層及び層間絶縁膜下層を貫通するストレージ
ノードホール、ストレージノードホールの内壁を覆うス
トレージノード電極、ストレージノード電極及び層間絶
縁膜上層の上面を覆う誘電体膜、誘電体膜を覆うセルプ
レート電極を備え、層間絶縁膜上層におけるストレージ
ノードホールの径が層間絶縁膜下層におけるストレージ
ノードホールの径より大きくなっているものであるの
で、高アスペクト比のストレージノードホール内におい
て、ストレージノード電極、誘電体膜及びセルプレート
電極の良好なカバレッジが得られ、高集積化されたチッ
プサイズの小さい半導体装置を得ることができる。According to the first, third and fourth semiconductor devices according to the present invention, a semiconductor substrate provided with an element function, a lower layer of an interlayer insulating film provided on an upper surface of the semiconductor substrate, and a lower layer of the interlayer insulating film An upper interlayer insulating film provided on the lower layer and having an etching rate in a direction parallel to the film surface higher than the lower interlayer insulating film, a storage node hole penetrating the upper interlayer insulating film and the lower interlayer insulating film, A storage node electrode covering the storage node electrode, a dielectric film covering the top surface of the interlayer insulating film, and a cell plate electrode covering the dielectric film, wherein the diameter of the storage node hole in the interlayer insulating film is lower than that of the storage node in the interlayer insulating film. Since the diameter of the storage node is larger than the diameter of the hole, the storage Electrode, good coverage is obtained of the dielectric film and a cell plate electrode, it is possible to obtain a small semiconductor device having a chip size which is highly integrated.
【００８１】本発明に係る第２、第３及び第４の半導体
装置によれば、素子機能が設けられた半導体基板、該半
導体基板上面に設けられた層間絶縁膜下層、層間絶縁膜
下層上に設けられ、膜面と平行な方向のエッチング速度
が層間絶縁膜下層よりも大きな層間絶縁膜上層、層間絶
縁膜上層及び層間絶縁膜下層を貫通するコンタクトホー
ル、コンタクトホールの内壁を覆うバリアメタル、バリ
アメタルで覆われたコンタクトホール内を埋めるコンタ
クトプラグを備え、層間絶縁膜上層におけるコンタクト
ホールの径が層間絶縁膜下層におけるコンタクトホール
の径より大きくなっているものであるので、高アスペク
ト比のコンタクトホール内において、バリアメタル及び
コンタクトプラグの良好なカバレッジが得られ、高集積
化されたチップサイズの小さい半導体装置を得ることが
できる。According to the second, third and fourth semiconductor devices according to the present invention, the semiconductor substrate provided with the element function, the lower interlayer insulating film provided on the upper surface of the semiconductor substrate, and the lower interlayer insulating film provided on the upper surface of the semiconductor substrate are provided. An interlayer insulating film upper layer, a contact hole penetrating the interlayer insulating film upper layer and the interlayer insulating film lower layer, the barrier metal covering the inner wall of the contact hole, and a barrier. It has a contact plug that fills the contact hole covered with metal, and the diameter of the contact hole in the upper layer of the interlayer insulating film is larger than the diameter of the contact hole in the lower layer of the interlayer insulating film. Within the chip, good coverage of barrier metal and contact plugs is obtained, and highly integrated chip Can be obtained's small semiconductor device.
【００８２】本発明に係る第５の半導体装置によれば、
素子機能が設けられた半導体基板、該半導体基板上面
に、層間絶縁膜と、ＴｉＮ膜またはドープトポリシリコ
ン膜とを交互に積層してなる多層の層間絶縁膜、多層の
層間絶縁膜を貫通するストレージノードホール、ストレ
ージノードホールの内壁を覆うストレージノード電極、
ストレージノード電極及び多層の層間絶縁膜の上面を覆
う誘電体膜、誘電体膜を覆うセルプレート電極を備え、
多層の層間絶縁膜におけるストレージノードホールの径
が、最下方の層間絶縁膜から最上方の層間絶縁膜までの
間で階段状にしだいに大きくなっているものであるの
で、高アスペクト比のストレージノードホール内におい
て、ストレージノード電極、誘電体膜及びセルプレート
電極の良好なカバレッジが得られ、高集積化されたチッ
プサイズの小さい半導体装置を得ることができる。According to the fifth semiconductor device of the present invention,
A semiconductor substrate provided with an element function; a multilayer interlayer insulating film formed by alternately stacking an interlayer insulating film and a TiN film or a doped polysilicon film on the upper surface of the semiconductor substrate; A storage node hole, a storage node electrode covering an inner wall of the storage node hole,
A dielectric film covering the storage node electrode and the upper surface of the multilayer interlayer insulating film, a cell plate electrode covering the dielectric film,
Since the diameter of the storage node hole in the multilayer interlayer insulating film gradually increases in a stepwise manner from the lowermost interlayer insulating film to the uppermost interlayer insulating film, the storage node hole having a high aspect ratio is formed. In the hole, good coverage of the storage node electrode, the dielectric film, and the cell plate electrode can be obtained, and a highly integrated semiconductor device having a small chip size can be obtained.
【００８３】本発明に係る第６の半導体装置によれば、
素子機能が設けられた半導体基板、半導体基板上面に、
層間絶縁膜と、ＴｉＮ膜またはドープトポリシリコン膜
とを交互に積層してなる多層の層間絶縁膜、多層の層間
絶縁膜を貫通するコンタクトホール、コンタクトホール
の内壁を覆うバリアメタル、バリアメタルで覆われたコ
ンタクトホール内を埋めるコンタクトプラグを備え、多
層の層間絶縁膜におけるコンタクトホールの径が、最下
方の層間絶縁膜から最上方の層間絶縁膜までの間で階段
状にしだいに大きくなっているものであるので、高アス
ペクト比のコンタクトホール内において、バリアメタル
及びコンタクトプラグの良好なカバレッジが得られ、高
集積化されたチップサイズの小さい半導体装置を得るこ
とができる。According to the sixth semiconductor device of the present invention,
On a semiconductor substrate provided with element functions, on the upper surface of the semiconductor substrate,
A multi-layered interlayer insulating film formed by alternately stacking an interlayer insulating film and a TiN film or a doped polysilicon film, a contact hole penetrating the multilayered interlayer insulating film, a barrier metal covering an inner wall of the contact hole, and a barrier metal. With a contact plug that fills the covered contact hole, the diameter of the contact hole in the multilayer interlayer insulating film gradually increases in a stepwise manner from the lowermost interlayer insulating film to the uppermost interlayer insulating film. Therefore, good coverage of the barrier metal and the contact plug can be obtained in the contact hole having a high aspect ratio, and a highly integrated semiconductor device having a small chip size can be obtained.
【００８４】本発明に係る第１の半導体装置の製造方法
によれば、素子機能が設けられた半導体基板上に、第１
の層間絶縁膜を成膜し、さらに、成膜面と平行な方向の
エッチング速度が第１の層間絶縁膜よりも大きな第２の
層間絶縁膜を成膜する工程、第２の層間絶縁膜上にレジ
ストパターンを形成し、該レジストパターンにＡｒ注入
する工程、レジストパターンをマスクとして第１の層間
絶縁膜及び第２の層間絶縁膜をドライエッチングしてス
トレージノードホールを形成した後、レジストパターン
を除去し、酸水溶液で洗浄する工程、ストレージノード
ホールの内壁を覆うストレージノード電極を形成する工
程、ストレージノード電極及び第２の層間絶縁膜の上面
を覆う誘電体膜を成膜する工程、誘電体膜を覆うセルプ
レート電極を形成する工程を備えたものであるので、高
アスペクト比のストレージノードホール内において、ス
トレージノード電極、誘電体膜及びセルプレート電極の
良好なカバレッジが得られ、高集積化されたチップサイ
ズの小さい半導体装置を得ることができる。According to the first method of manufacturing a semiconductor device according to the present invention, the first semiconductor device is provided on a semiconductor substrate provided with element functions.
Forming an interlayer insulating film, and forming a second interlayer insulating film having an etching rate in a direction parallel to the film formation surface higher than that of the first interlayer insulating film; Forming a resist pattern on the resist pattern, implanting Ar into the resist pattern, dry-etching the first interlayer insulating film and the second interlayer insulating film using the resist pattern as a mask to form storage node holes, and then forming the resist pattern. Removing and washing with an acid aqueous solution; forming a storage node electrode covering the inner wall of the storage node hole; forming a dielectric film covering the storage node electrode and the upper surface of the second interlayer insulating film; Since the method includes the step of forming a cell plate electrode covering the film, the storage node electrode is formed in the storage node hole having a high aspect ratio. Good coverage can be obtained a dielectric film and a cell plate electrode, it is possible to obtain a small semiconductor device having a chip size which is highly integrated.
【００８５】本発明に係る第２の半導体装置の製造方法
によれば、素子機能が設けられた半導体基板上に、第１
の層間絶縁膜を成膜し、さらに、成膜面と平行な方向の
エッチング速度が第１の層間絶縁膜よりも大きな第２の
層間絶縁膜を成膜する工程、第２の層間絶縁膜上にレジ
ストパターンを形成し、該レジストパターンにＡｒ注入
する工程、レジストパターンをマスクとして第１の層間
絶縁膜及び第２の層間絶縁膜をドライエッチングしてコ
ンタクトホールを形成した後、レジストパターンを除去
し、酸水溶液で洗浄する工程、コンタクトホールの内壁
を覆うバリアメタルを形成する工程、バリアメタルで覆
われたコンタクトホール内を埋めるコンタクトプラグを
形成する工程を備えたものであるので、高アスペクト比
のコンタクトホール内において、バリアメタル及びコン
タクトプラグの良好なカバレッジが得られ、高集積化さ
れたチップサイズの小さい半導体装置を得ることができ
る。According to the second method of manufacturing a semiconductor device according to the present invention, the first semiconductor device is provided on a semiconductor substrate provided with element functions.
Forming an interlayer insulating film, and forming a second interlayer insulating film having an etching rate in a direction parallel to the film formation surface higher than that of the first interlayer insulating film; Forming a resist pattern on the resist pattern, implanting Ar into the resist pattern, dry etching the first interlayer insulating film and the second interlayer insulating film using the resist pattern as a mask to form contact holes, and then removing the resist pattern And a step of forming a barrier metal covering the inner wall of the contact hole, and a step of forming a contact plug filling the inside of the contact hole covered with the barrier metal. Highly integrated chip size with good coverage of barrier metal and contact plugs within contact holes It can be obtained a small semiconductor device.
【００８６】本発明に係る第３の半導体装置の製造方法
によれば、第２の層間絶縁膜上にレジストパターンを形
成し、該レジストパターンにＡｒ注入する工程に代え
て、上記第２の層間絶縁膜上にＴｉＮ膜またはドープト
ポリシリコン膜をパターニングしたマスクを形成するも
のであるので、ドライエッチングに対するマスク耐性が
向上し、ストレージノードホールあるいはコンタクトホ
ール開口部付近にネッキング部が形成されなくなり、ス
トレージノードホールあるいはコンタクトホール内の堆
積物のカバレッジがよくなる。According to the third method of manufacturing a semiconductor device of the present invention, the step of forming a resist pattern on the second interlayer insulating film and implanting Ar into the resist pattern is replaced with the step of forming the second interlayer insulating film. Since a mask formed by patterning a TiN film or a doped polysilicon film on an insulating film is formed, mask resistance to dry etching is improved, and a necking portion is not formed near a storage node hole or a contact hole opening. The coverage of the deposit in the storage node hole or the contact hole is improved.
【００８７】本発明に係る第４の半導体装置の製造方法
によれば、素子機能が設けられた半導体基板上に、層間
絶縁膜と、ＴｉＮ膜またはドープトポリシリコン膜から
なるマスク層とを交互に積層して上層から順に第１の層
間絶縁膜、第１のマスク層、…第（Ｍ）のマスク層、第
Ｎの層間絶縁膜（Ｎは２以上の整数、Ｍは１以上の整
数）を形成する工程、第１の層間絶縁膜上に、開口径が
順次大きくなる第１〜第ｎのレジストパターンを順次形
成し、第ｎのレジストパターンを形成したときには、第
ｎのレジストパターンをマスクとして第１の層間絶縁膜
及び第１のマスク層をドライエッチングしてストレージ
ノードホールを形成し、ドライエッチングされる前の第
（Ｍ＝ｎ−１）のマスク層をマスクとして第（Ｎ＝ｎ）
の層間絶縁膜及び第（Ｍ＝ｎ）のマスク層をドライエッ
チングしてストレージノードホールを形成する工程、ス
トレージノードホールの内壁を覆うストレージノード電
極を形成する工程、ストレージノード電極及び第２の層
間絶縁膜の上面を覆う誘電体膜を成膜する工程、誘電体
膜を覆うセルプレート電極を形成する工程を備えたもの
であるので、高アスペクト比のストレージノードホール
内において、ストレージノード電極、誘電体膜及びセル
プレート電極の良好なカバレッジが得られ、高集積化さ
れたチップサイズの小さい半導体装置を得ることができ
る。According to the fourth method of manufacturing a semiconductor device of the present invention, an interlayer insulating film and a mask layer made of a TiN film or a doped polysilicon film are alternately formed on a semiconductor substrate provided with element functions. A first interlayer insulating film, a first mask layer,... A (M) th mask layer, and an N-th interlayer insulating film (N is an integer of 2 or more, M is an integer of 1 or more) in this order from the top. Forming a first to an n-th resist pattern having an opening diameter sequentially larger on the first interlayer insulating film; and forming the n-th resist pattern as a mask when the n-th resist pattern is formed. The first interlayer insulating film and the first mask layer are dry-etched to form storage node holes, and the (N = n) -th (M = n−1) mask layer before the dry etching is used as a mask. )
Forming a storage node hole by dry etching the interlayer insulating film and the (M = n) mask layer, forming a storage node electrode covering the inner wall of the storage node hole, storage node electrode and the second interlayer Since the method includes a step of forming a dielectric film covering the upper surface of the insulating film and a step of forming a cell plate electrode covering the dielectric film, the storage node electrode and the dielectric are formed in a storage node hole having a high aspect ratio. Good coverage of the body film and the cell plate electrode can be obtained, and a highly integrated semiconductor device having a small chip size can be obtained.
【００８８】本発明に係る第５の半導体装置の製造方法
によれば、素子機能が設けられた半導体基板上に、層間
絶縁膜と、ＴｉＮ膜またはドープトポリシリコン膜から
なるマスク層とを交互に積層して上層から順に第１の層
間絶縁膜、第１のマスク層、…第（Ｍ）のマスク層、第
Ｎの層間絶縁膜（Ｎは２以上の整数、Ｍは１以上の整
数）を形成する工程、第１の層間絶縁膜上に、開口径が
順次大きくなる第１〜第ｎのレジストパターンを順次形
成し、第ｎのレジストパターンを形成したときには、第
ｎのレジストパターンをマスクとして第１の層間絶縁膜
及び第１のマスク層をドライエッチングしてコンタクト
ホールを形成し、ドライエッチングされる前の第（Ｍ＝
ｎ−１）のマスク層をマスクとして第（Ｎ＝ｎ）の層間
絶縁膜及び第（Ｍ＝ｎ）のマスク層をドライエッチング
してコンタクトホールを形成する工程、コンタクトホー
ルの内壁を覆うバリアメタルを形成する工程、バリアメ
タルで覆われたコンタクトホール内を埋めるコンタクト
プラグを形成する工程を備えたものであるので、高アス
ペクト比のコンタクトホール内において、バリアメタル
及びコンタクトプラグの良好なカバレッジが得られ、高
集積化されたチップサイズの小さい半導体装置を得るこ
とができる。According to the fifth method of manufacturing a semiconductor device of the present invention, an interlayer insulating film and a mask layer made of a TiN film or a doped polysilicon film are alternately formed on a semiconductor substrate provided with an element function. A first interlayer insulating film, a first mask layer,... A (M) th mask layer, and an N-th interlayer insulating film (N is an integer of 2 or more, M is an integer of 1 or more) in this order from the top. Forming a first to an n-th resist pattern having an opening diameter sequentially larger on the first interlayer insulating film; and forming the n-th resist pattern as a mask when the n-th resist pattern is formed. The first interlayer insulating film and the first mask layer are dry-etched to form a contact hole.
forming a contact hole by dry-etching the (N = n) -th interlayer insulating film and the (M = n) -th mask layer using the (n-1) mask layer as a mask; a barrier metal covering an inner wall of the contact hole And a step of forming a contact plug filling the contact hole covered with the barrier metal, so that good coverage of the barrier metal and the contact plug can be obtained in the contact hole having a high aspect ratio. Thus, a highly integrated semiconductor device having a small chip size can be obtained.
【００８９】本発明に係る第６の半導体装置の製造方法
によれば、レジストパターンにＡｒを注入するものであ
るので、レジストパタンが硬化されレジスト耐性が向上
し、ストレージノードホールあるいはコンタクトホール
開口部付近にネッキング部が形成されなくなり、ストレ
ージノードホールあるいはコンタクトホール内の堆積物
のカバレッジがよくなる。According to the sixth method of manufacturing a semiconductor device of the present invention, since Ar is implanted into the resist pattern, the resist pattern is hardened, the resist resistance is improved, and the storage node hole or contact hole opening is formed. Necking portions are not formed in the vicinity, and the coverage of deposits in the storage node holes or the contact holes is improved.
【図１】 本発明に係る半導体装置における実施の形態
１を示す断面図である。FIG. 1 is a cross-sectional view showing Embodiment 1 of a semiconductor device according to the present invention.
【図２】 本発明に係る半導体装置における実施の形態
１の製造工程を示す断面図である。FIG. 2 is a cross-sectional view showing a manufacturing step of the semiconductor device according to the first embodiment of the present invention;
【図３】 本発明に係る半導体装置における実施の形態
２を示す断面図である。FIG. 3 is a sectional view showing Embodiment 2 of the semiconductor device according to the present invention;
【図４】 本発明に係る半導体装置における実施の形態
３の製造工程を示す断面図である。FIG. 4 is a cross-sectional view illustrating a manufacturing step of a semiconductor device according to a third embodiment of the present invention;
【図５】 本発明に係る半導体装置における実施の形態
４を示す断面図である。FIG. 5 is a sectional view showing a fourth embodiment of the semiconductor device according to the present invention;
【図６】 本発明に係る半導体装置における実施の形態
５の製造工程を示す断面図である。FIG. 6 is a sectional view illustrating a manufacturing step of a semiconductor device according to a fifth embodiment of the present invention;
【図７】 本発明に係る半導体装置における実施の形態
６の製造工程を示す断面図である。FIG. 7 is a cross-sectional view showing a manufacturing step of a semiconductor device according to a sixth embodiment of the present invention.
【図８】 本発明に係る半導体装置における実施の形態
７を示す断面図である。FIG. 8 is a cross-sectional view illustrating a semiconductor device according to a seventh embodiment of the present invention.
【図９】 本発明に係る半導体装置における実施の形態
８を示す断面図である。FIG. 9 is a sectional view showing Embodiment 8 of the semiconductor device according to the present invention.
【図１０】 従来の半導体装置を示す平面図（ａ）及び
断面図（ｂ），（ｃ）である。10A and 10B are a plan view and cross-sectional views of a conventional semiconductor device.
【図１１】 従来の半導体装置の製造工程を示す断面図
である。FIG. 11 is a cross-sectional view illustrating a manufacturing process of a conventional semiconductor device.
２ ビット線、３ ポリランディングパッド、４ ビッ
ト線コンタクト、５ ビット線コンタクト層間膜、６
ストレージノードコンタクト、７ 層間絶縁膜下層、８
ストレージノード（ポリ）電極、９ａ セルプレート
電極、９ｂ 誘電対膜、１１ コンタクトプラグ、１２
アルミニウム配線、１３ レジストパターン、１４
層間絶縁膜下層、１７，２２ ＴｉＮ膜、１９，２３
ドープトポリシリコン（Ｄ−ｐｏｌｙ）膜、２０，２１
層間絶縁膜上層、２４ バリアメタル、２５ ストレ
ージノードホール、２６ コンタクトホール、２７ 絶
縁層間膜中層、３０ 半導体基板、４０ 分離酸化膜。2 bit line, 3 poly landing pad, 4 bit line contact, 5 bit line contact interlayer film, 6
Storage node contact, 7 Interlayer insulating film lower layer, 8
Storage node (poly) electrode, 9a cell plate electrode, 9b dielectric pair film, 11 contact plug, 12
Aluminum wiring, 13 resist pattern, 14
Lower layer of interlayer insulating film, 17,22 TiN film, 19,23
Doped polysilicon (D-poly) film, 20, 21
Upper layer of interlayer insulating film, 24 barrier metal, 25 storage node hole, 26 contact hole, 27 middle layer of insulating interlayer film, 30 semiconductor substrate, 40 isolation oxide film.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 21/265 Ｗ 27/108 Ｆターム(参考） 4M104 AA01 BB01 BB02 BB30 CC01 DD08 DD12 DD16 DD23 DD55 DD65 DD71 DD99 FF18 FF22 GG16 GG19 HH13 HH20 5F033 HH04 HH08 HH33 JJ04 JJ19 JJ23 KK01 LL04 NN06 NN07 NN32 QQ08 QQ09 QQ11 QQ16 QQ27 QQ37 QQ48 QQ60 QQ61 QQ94 RR04 RR12 SS04 SS15 TT02 VV10 VV16 XX02 XX04 5F058 BA09 BA11 BA20 BD01 BD02 BD04 BD06 BD12 BF02 BF07 BH12 BJ02 BJ05 BJ06 5F083 AD24 AD48 AD49 GA09 JA32 JA40 MA06 MA16 MA20 NA01 NA08 PR03 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 21/768 H01L 21/265 W 27/108 F term (Reference) 4M104 AA01 BB01 BB02 BB30 CC01 DD08 DD12 DD16 DD23 DD55 DD65 DD71 DD99 FF18 FF22 GG16 GG19 HH13 HH20 5F033 HH04 HH08 HH33 JJ04 JJ19 JJ23 KK01 LL04 NN06 NN07 NN32 QQ08 QQ09 QQ11 QQ16 BDQ27 QQ37 QQ48 QQ60 QQ61 BA12V04 RR04 RR04 RR04 NN04 BF02 BF07 BH12 BJ02 BJ05 BJ06 5F083 AD24 AD48 AD49 GA09 JA32 JA40 MA06 MA16 MA20 NA01 NA08 PR03
Claims (12)
導体基板上面に設けられた層間絶縁膜下層、該層間絶縁
膜下層上に設けられ、膜面と平行な方向のエッチング速
度が上記層間絶縁膜下層よりも大きな層間絶縁膜上層、
該層間絶縁膜上層及び上記層間絶縁膜下層を貫通するス
トレージノードホール、該ストレージノードホールの内
壁を覆うストレージノード電極、該ストレージノード電
極及び上記層間絶縁膜上層の上面を覆う誘電体膜、該誘
電体膜を覆うセルプレート電極を備え、上記層間絶縁膜
上層におけるストレージノードホールの径が上記層間絶
縁膜下層におけるストレージノードホールの径より大き
くなっていることを特徴とする半導体装置。A semiconductor substrate provided with an element function; a lower layer of an interlayer insulating film provided on the upper surface of the semiconductor substrate; and an etching rate in a direction parallel to the film surface provided on the lower layer of the interlayer insulating film. An upper layer of the interlayer insulating film larger than the lower layer of the film,
A storage node hole penetrating the interlayer insulating film upper layer and the interlayer insulating film lower layer, a storage node electrode covering an inner wall of the storage node hole, a dielectric film covering the storage node electrode and an upper surface of the interlayer insulating film, A semiconductor device comprising a cell plate electrode covering a body film, wherein a diameter of a storage node hole in an upper layer of the interlayer insulating film is larger than a diameter of a storage node hole in a layer below the interlayer insulating film.
導体基板上面に設けられた層間絶縁膜下層、該層間絶縁
膜下層上に設けられ、膜面と平行な方向のエッチング速
度が上記層間絶縁膜下層よりも大きな層間絶縁膜上層、
該層間絶縁膜上層及び上記層間絶縁膜下層を貫通するコ
ンタクトホール、該コンタクトホールの内壁を覆うバリ
アメタル、該バリアメタルで覆われたコンタクトホール
内を埋めるコンタクトプラグを備え、上記層間絶縁膜上
層におけるコンタクトホールの径が上記層間絶縁膜下層
におけるコンタクトホールの径より大きくなっているこ
とを特徴とする半導体装置。2. A semiconductor substrate provided with an element function, a lower layer of an interlayer insulating film provided on the upper surface of the semiconductor substrate, and an etching rate in a direction parallel to the film surface provided on the lower layer of the interlayer insulating film. An upper layer of the interlayer insulating film larger than the lower layer of the film,
A contact hole penetrating the upper layer of the interlayer insulating film and the lower layer of the interlayer insulating film, a barrier metal covering an inner wall of the contact hole, and a contact plug filling the contact hole covered with the barrier metal. A semiconductor device, wherein the diameter of the contact hole is larger than the diameter of the contact hole in the lower layer of the interlayer insulating film.
し、層間絶縁膜上層にプラズマ酸化膜を使用したことを
特徴とする請求項１または２記載の半導体装置。3. The semiconductor device according to claim 1, wherein a BPTEOS film is used below the interlayer insulating film, and a plasma oxide film is used above the interlayer insulating film.
し、層間絶縁膜上層にＴＥＯＳ膜を使用したことを特徴
とする請求項１または２記載の半導体装置。4. The semiconductor device according to claim 1, wherein a BPTEOS film is used below the interlayer insulating film, and a TEOS film is used above the interlayer insulating film.
導体基板上面に、層間絶縁膜と、ＴｉＮ膜またはドープ
トポリシリコン膜とを交互に積層してなる多層の層間絶
縁膜、該多層の層間絶縁膜を貫通するストレージノード
ホール、該ストレージノードホールの内壁を覆うストレ
ージノード電極、該ストレージノード電極及び上記多層
の層間絶縁膜の上面を覆う誘電体膜、該誘電体膜を覆う
セルプレート電極を備え、上記多層の層間絶縁膜におけ
るストレージノードホールの径が、最下方の層間絶縁膜
から最上方の層間絶縁膜までの間で階段状にしだいに大
きくなっていることを特徴とする半導体装置。5. A semiconductor substrate provided with an element function, a multilayer interlayer insulating film formed by alternately stacking an interlayer insulating film and a TiN film or a doped polysilicon film on an upper surface of the semiconductor substrate; A storage node hole penetrating the interlayer insulating film, a storage node electrode covering an inner wall of the storage node hole, a dielectric film covering the storage node electrode and an upper surface of the multilayer interlayer insulating film, and a cell plate electrode covering the dielectric film Wherein the diameter of the storage node hole in the multilayer interlayer insulating film gradually increases in a stepwise manner from the lowermost interlayer insulating film to the uppermost interlayer insulating film. .
導体基板上面に、層間絶縁膜と、ＴｉＮ膜またはドープ
トポリシリコン膜とを交互に積層してなる多層の層間絶
縁膜、該多層の層間絶縁膜を貫通するコンタクトホー
ル、該コンタクトホールの内壁を覆うバリアメタル、該
バリアメタルで覆われたコンタクトホール内を埋めるコ
ンタクトプラグを備え、上記多層の層間絶縁膜における
コンタクトホールの径が、最下方の層間絶縁膜から最上
方の層間絶縁膜までの間で階段状にしだいに大きくなっ
ていることを特徴とする半導体装置。6. A semiconductor substrate provided with an element function, a multilayer interlayer insulating film formed by alternately laminating an interlayer insulating film and a TiN film or a doped polysilicon film on an upper surface of the semiconductor substrate; A contact hole penetrating the interlayer insulating film, a barrier metal covering the inner wall of the contact hole, and a contact plug filling the contact hole covered with the barrier metal; A semiconductor device characterized in that the size gradually increases in a stepwise manner from a lower interlayer insulating film to an uppermost interlayer insulating film.
第１の層間絶縁膜を成膜し、さらに、成膜面と平行な方
向のエッチング速度が上記第１の層間絶縁膜よりも大き
な第２の層間絶縁膜を成膜する工程、 上記第２の層間絶縁膜上にレジストパターンを形成し、
該レジストパターンにＡｒ注入する工程、 上記レジストパターンをマスクとして上記第１の層間絶
縁膜及び上記第２の層間絶縁膜をドライエッチングして
ストレージノードホールを形成した後、上記レジストパ
ターンを除去し、酸水溶液で洗浄する工程、 上記ストレージノードホールの内壁を覆うストレージノ
ード電極を形成する工程、 上記ストレージノード電極及び第２の層間絶縁膜の上面
を覆う誘電体膜を成膜する工程、 上記誘電体膜を覆うセルプレート電極を形成する工程を
備えたことを特徴とする半導体装置の製造方法。7. On a semiconductor substrate provided with an element function,
Forming a first interlayer insulating film, and further forming a second interlayer insulating film having an etching rate in a direction parallel to a film forming surface higher than that of the first interlayer insulating film; Forming a resist pattern on the interlayer insulating film,
Implanting Ar into the resist pattern, dry etching the first interlayer insulating film and the second interlayer insulating film using the resist pattern as a mask to form a storage node hole, and removing the resist pattern; A step of cleaning with an aqueous acid solution, a step of forming a storage node electrode covering the inner wall of the storage node hole, a step of forming a dielectric film covering the storage node electrode and an upper surface of the second interlayer insulating film, A method for manufacturing a semiconductor device, comprising a step of forming a cell plate electrode covering a film.
第１の層間絶縁膜を成膜し、さらに、成膜面と平行な方
向のエッチング速度が上記第１の層間絶縁膜よりも大き
な第２の層間絶縁膜を成膜する工程、 上記第２の層間絶縁膜上にレジストパターンを形成し、
該レジストパターンにＡｒ注入する工程、 上記レジストパターンをマスクとして上記第１の層間絶
縁膜及び上記第２の層間絶縁膜をドライエッチングして
コンタクトホールを形成した後、上記レジストパターン
を除去し、酸水溶液で洗浄する工程、 上記コンタクトホールの内壁を覆うバリアメタルを形成
する工程、 上記バリアメタルで覆われたコンタクトホール内を埋め
るコンタクトプラグを形成する工程を備えたことを特徴
とする半導体装置の製造方法。8. On a semiconductor substrate provided with an element function,
Forming a first interlayer insulating film, and further forming a second interlayer insulating film having an etching rate in a direction parallel to a film forming surface higher than that of the first interlayer insulating film; Form a resist pattern on the interlayer insulating film,
A step of implanting Ar into the resist pattern; forming a contact hole by dry-etching the first interlayer insulating film and the second interlayer insulating film using the resist pattern as a mask; removing the resist pattern; Manufacturing a semiconductor device, comprising: a step of cleaning with an aqueous solution; a step of forming a barrier metal covering the inner wall of the contact hole; and a step of forming a contact plug filling the contact hole covered with the barrier metal. Method.
を形成し、該レジストパターンにＡｒ注入する工程に代
えて、上記第２の層間絶縁膜上にＴｉＮ膜またはドープ
トポリシリコン膜をパターニングしたマスクを形成する
ことを特徴とする請求項７また８記載の半導体装置の製
造方法。9. A step of forming a resist pattern on the second interlayer insulating film and patterning a TiN film or a doped polysilicon film on the second interlayer insulating film instead of the step of implanting Ar into the resist pattern. 9. The method for manufacturing a semiconductor device according to claim 7, wherein a formed mask is formed.
に、層間絶縁膜と、ＴｉＮ膜またはドープトポリシリコ
ン膜からなるマスク層とを交互に積層して上層から順に
第１の層間絶縁膜、第１のマスク層、…第（Ｍ）のマス
ク層、第Ｎの層間絶縁膜（Ｎは２以上の整数、Ｍは１以
上の整数）を形成する工程、 上記第１の層間絶縁膜上に、開口径が順次大きくなる第
１〜第ｎのレジストパターンを順次形成し、第ｎのレジ
ストパターンを形成したときには、該第ｎのレジストパ
ターンをマスクとして第１の層間絶縁膜及び第１のマス
ク層をドライエッチングしてストレージノードホールを
形成し、ドライエッチングされる前の第（Ｍ＝ｎ−１）
のマスク層をマスクとして第（Ｎ＝ｎ）の層間絶縁膜及
び第（Ｍ＝ｎ）のマスク層をドライエッチングしてスト
レージノードホールを形成する工程、 上記ストレージノードホールの内壁を覆うストレージノ
ード電極を形成する工程、 上記ストレージノード電極及び第２の層間絶縁膜の上面
を覆う誘電体膜を成膜する工程、 上記誘電体膜を覆うセルプレート電極を形成する工程を
備えたことを特徴とする半導体装置の製造方法。10. An interlayer insulating film and a mask layer made of a TiN film or a doped polysilicon film are alternately laminated on a semiconductor substrate provided with an element function, and a first interlayer insulating film is sequentially formed from an upper layer. Forming a first mask layer, a (M) -th mask layer, and an N-th interlayer insulating film (N is an integer of 2 or more; M is an integer of 1 or more); Forming first to n-th resist patterns having sequentially larger opening diameters; and forming the n-th resist pattern, using the n-th resist pattern as a mask, a first interlayer insulating film and a first mask. Dry etching the layer to form a storage node hole, and dry etching (M = n-1)
Forming a storage node hole by dry-etching the (N = n) th interlayer insulating film and the (M = n) th mask layer using the first mask layer as a mask, a storage node electrode covering an inner wall of the storage node hole Forming a dielectric film covering an upper surface of the storage node electrode and the second interlayer insulating film; and forming a cell plate electrode covering the dielectric film. A method for manufacturing a semiconductor device.
に、層間絶縁膜と、ＴｉＮ膜またはドープトポリシリコ
ン膜からなるマスク層とを交互に積層して上層から順に
第１の層間絶縁膜、第１のマスク層、…第（Ｍ）のマス
ク層、第Ｎの層間絶縁膜（Ｎは２以上の整数、Ｍは１以
上の整数）を形成する工程、 上記第１の層間絶縁膜上に、開口径が順次大きくなる第
１〜第ｎのレジストパターンを順次形成し、第ｎのレジ
ストパターンを形成したときには、該第ｎのレジストパ
ターンをマスクとして第１の層間絶縁膜及び第１のマス
ク層をドライエッチングしてコンタクトホールを形成
し、ドライエッチングされる前の第（Ｍ＝ｎ−１）のマ
スク層をマスクとして第（Ｎ＝ｎ）の層間絶縁膜及び第
（Ｍ＝ｎ）のマスク層をドライエッチングしてコンタク
トホールを形成する工程、 上記コンタクトホールの内壁を覆うバリアメタルを形成
する工程、 上記バリアメタルで覆われたコンタクトホール内を埋め
るコンタクトプラグを形成する工程を備えたことを特徴
とする半導体装置の製造方法。11. An interlayer insulating film and a mask layer made of a TiN film or a doped polysilicon film are alternately stacked on a semiconductor substrate provided with an element function, and a first interlayer insulating film is sequentially formed from an upper layer. Forming a first mask layer, a (M) -th mask layer, and an N-th interlayer insulating film (N is an integer of 2 or more; M is an integer of 1 or more); Forming first to n-th resist patterns having sequentially larger opening diameters; and forming the n-th resist pattern, using the n-th resist pattern as a mask, a first interlayer insulating film and a first mask. The layer is dry-etched to form a contact hole, and the (N = n) -th interlayer insulating film and the (M = n) -th interlayer insulating film are masked using the (M = n-1) th mask layer before the dry etching. Dry etching of the mask layer Forming a tact hole, forming a barrier metal covering the inner wall of the contact hole, and forming a contact plug filling the contact hole covered with the barrier metal. Production method.
とを特徴とする請求項１０または１１記載の半導体装置
の製造方法。12. The method according to claim 10, wherein Ar is implanted into the resist pattern.
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|---|---|---|---|
| JP2001114740A JP2002313952A (en) | 2001-04-13 | 2001-04-13 | Semiconductor device and its manufacturing method |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005019988A (en) * | 2003-06-25 | 2005-01-20 | Samsung Electronics Co Ltd | Semiconductor device and manufacturing method therefor |
| US8395235B2 (en) | 2009-09-11 | 2013-03-12 | Elpida Memory, Inc. | Semiconductor device |
| US9105586B2 (en) | 2007-04-13 | 2015-08-11 | Tokyo Electron Limited | Etching of silicon oxide film |
-
2001
- 2001-04-13 JP JP2001114740A patent/JP2002313952A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005019988A (en) * | 2003-06-25 | 2005-01-20 | Samsung Electronics Co Ltd | Semiconductor device and manufacturing method therefor |
| US9105586B2 (en) | 2007-04-13 | 2015-08-11 | Tokyo Electron Limited | Etching of silicon oxide film |
| US8395235B2 (en) | 2009-09-11 | 2013-03-12 | Elpida Memory, Inc. | Semiconductor device |
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