KR100503350B1 - Thin film capacitor and fabrication method thereof - Google Patents
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Abstract
금속/ 절연체/ 금속(MIM) 구조의 박막 커패시터 및 그 제조방법에 관한 것으로, 그 목적은 MIM 커패시터 구조에서 절연체층인 질화막을 중심으로 제1 전극층과 제2 전극층의 거리를 누설전류가 발생하지 않을 정도로 이격시키는 것이다. 이를 위해 본 발명에서는, a) 반도체 기판의 구조물 상부의 하부 절연막 상에 제1 전극층을 형성하되, 상면에 소정 폭의 커패시터구를 가지도록 제1 전극층을 형성하는 단계; b) 상기 커패시터구의 내측벽에 측벽을 형성하는 단계; c) 상기 측벽 및 커패시터구 상에 형성된 소정 폭의 유전체층 및 제2 전극층을 형성하는 단계; d) 상기 유전체층, 제2 전극층, 및 제1 전극층을 포함하여 상기 하부 절연막의 상부 전면에 층간 절연막을 형성하는 단계; e) 상기 층간 절연막을 선택적으로 식각하여 제2 전극층 및 제1 전극층의 일부분을 노출시키는 비아를 형성하는 단계; 및 f) 상기 비아의 내부 금속물질로 매립하는 단계를 포함하여 박막 커패시터를 제조한다.The present invention relates to a thin film capacitor having a metal / insulator / metal (MIM) structure and a method of manufacturing the same. It is spaced apart. To this end, in the present invention, a) forming a first electrode layer on the lower insulating film on the upper structure of the semiconductor substrate, the first electrode layer to have a capacitor sphere of a predetermined width on the upper surface; b) forming sidewalls on the inner wall of the capacitor sphere; c) forming a dielectric layer and a second electrode layer having a predetermined width formed on the sidewalls and the capacitor spheres; d) forming an interlayer insulating film on the upper front surface of the lower insulating film, including the dielectric layer, the second electrode layer, and the first electrode layer; e) selectively etching the interlayer insulating film to form a via exposing a second electrode layer and a portion of the first electrode layer; And f) filling the via metal with the inner metal material of the via.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 금속/ 절연체/ 금속(MIM) 구조의 박막 커패시터를 제조하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a thin film capacitor having a metal / insulator / metal (MIM) structure.
최근 고속 동작을 요구하는 아날로그 회로에서는 고용량의 커패시터를 구현하기 위한 반도체 소자 개발이 진행 중에 있다. 일반적으로, 커패시터가 다결정 실리콘(polysilicon), 절연체(insulator), 및 다결정 실리콘(polysilicon)이 적층된 PIP 구조일 경우에는 상부 전극 및 하부 전극을 도전성 다결정 실리콘으로 사용하기 때문에 상부 및 하부 전극과 유전체 박막 계면에서 산화 반응이 일어나 자연산화막이 형성되어 전체 커패시턴스의 크기가 줄어들게 되는 단점이 있다. Recently, in an analog circuit requiring high-speed operation, development of a semiconductor device for implementing a high capacity capacitor is underway. In general, when the capacitor is a PIP structure in which polysilicon, insulator, and polysilicon are stacked, the upper and lower electrodes and the dielectric thin film are used because the upper and lower electrodes are used as conductive polycrystalline silicon. An oxidation reaction occurs at the interface to form a natural oxide film, which reduces the size of the total capacitance.
이를 해결하기 위해 커패시터의 구조를 금속/절연체/실리콘 (metal/ insulator/silicon: MIS) 또는 금속/절연체/금속(metal/insulator/metal: MIM)으로 변경하게 되었는데, 그 중에서도 MIM 구조의 커패시터는 비저항이 작고 내부에 공핍(depletion)에 의한 기생 커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.To solve this problem, the structure of the capacitor was changed to metal / insulator / silicon (MIS) or metal / insulator / metal (MIM). Because of its small size and no parasitic capacitance due to depletion therein, it is mainly used for high performance semiconductor devices.
그러면, 종래 반도체 소자 제조방법에 따라 MIM 구조의 박막 커패시터를 제조하는 방법에 대해 첨부된 도면을 참조하여 설명한다. 도 1a 내지 1d는 종래 방법에 따라 박막 커패시터를 제조하는 방법을 도시한 단면도이다.Next, a method of manufacturing a thin film capacitor having a MIM structure according to a conventional semiconductor device manufacturing method will be described with reference to the accompanying drawings. 1A to 1D are cross-sectional views illustrating a method of manufacturing a thin film capacitor according to a conventional method.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1)의 상부에 통상의 반도체 소자 공정을 진행하고 피에스지(phosphosilicateglass: PSG) 등의 산화막으로 이루어진 하부절연막(2)을 형성한 다음, 하부절연막(2) 상에 제1 Ti 배리어층(3), Cu가 함유된 Al으로 이루어진 AlCu 하부배선(4), 제1 Ti 글루층(5) 및 제1 TiN 반사방지막(6)을 차례로 형성한다. First, as shown in FIG. 1A, a normal semiconductor device process is performed on the semiconductor substrate 1, and a lower insulating film 2 made of an oxide film such as phosphosilicate glass (PSG) is formed, and then a lower insulating film is formed. A first Ti barrier layer 3, an AlCu lower interconnection 4 made of Al containing Cu, a first Ti glue layer 5 and a first TiN antireflection film 6 are sequentially formed on (2).
이 때, 제1 Ti 배리어층(3), AlCu 하부배선(4), 제1 Ti 글루층(5) 및 제1 TiN 반사방지막(6)이 MIM 커패시터에서 제1 전극층(M1)에 해당된다.In this case, the first Ti barrier layer 3, the AlCu lower interconnection 4, the first Ti glue layer 5, and the first TiN antireflection film 6 correspond to the first electrode layer M1 in the MIM capacitor.
이어서, TiN 반사방지막(6) 상에 MIM 커패시터의 절연체층에 해당하는 질화막(7)을 약 600Å 정도의 두께로 형성한다. Subsequently, a nitride film 7 corresponding to the insulator layer of the MIM capacitor is formed on the TiN antireflection film 6 to a thickness of about 600 kPa.
다음, 질화막(7) 상에 제2 Ti 배리어층(8), Cu가 함유된 Al으로 이루어진 AlCu 상부배선(9), 제2 Ti 글루층(10) 및 제2 TiN 반사방지막(11)을 차례로 형성한다. Next, the second Ti barrier layer 8, the AlCu upper wiring 9 made of Al containing Cu, the second Ti glue layer 10, and the second TiN antireflection film 11 are sequentially formed on the nitride film 7. Form.
이 때, 제2 Ti 배리어층(8), AlCu 상부배선(9), 제2 Ti 글루층(10) 및 제2 TiN 반사방지막(11)이 MIM 커패시터에서 제2 전극층(M2)에 해당된다.In this case, the second Ti barrier layer 8, the AlCu upper interconnection 9, the second Ti glue layer 10, and the second TiN antireflection film 11 correspond to the second electrode layer M2 in the MIM capacitor.
다음, 도 1b에 도시된 바와 같이, 제2 TiN 반사방지막(11), 제2 Ti 글루층(10), AlCu 상부배선(9), 및 제2 Ti 배리어층(8)을 선택적으로 식각하여 패터닝한다.Next, as shown in FIG. 1B, the second TiN anti-reflection film 11, the second Ti glue layer 10, the AlCu upper wiring 9, and the second Ti barrier layer 8 are selectively etched and patterned. do.
다음, 도 1c에 도시된 바와 같이, 이웃하는 금속배선 간 갭을 매립하도록 층간절연막(12)을 20000Å 정도로 두껍게 증착하고 화학기계적 연마하여 제2 TiN 반사방지막(11) 상부로 층간절연막(12)이 3000Å 정도 남도록 하여 상면을 평탄화한 후, 평탄화된 층간절연막(12)의 상면에 감광막을 도포하고 노광 및 현상하여 비아로 예정된 영역을 노출시키는 감광막 패턴(미도시)을 형성한다. Next, as shown in FIG. 1C, the interlayer insulating film 12 is deposited to a thickness of about 20000 Å so as to fill the gap between neighboring metal wirings, and chemically mechanically polished so that the interlayer insulating film 12 is formed on the second TiN antireflection film 11. After the top surface is planarized to leave about 3000 GPa, a photoresist film is applied to the top surface of the planarized interlayer insulating film 12, exposed to light, and developed to form a photoresist pattern (not shown) exposing a predetermined region to the via.
이어서, 감광막 패턴을 마스크로 하여 상면이 노출된 층간절연막(12)을 건식식각하여 제2 TiN 반사방지막(11) 및 제1 TiN 반사방지막(6)의 표면을 개방하는 소정폭의 비아홀(100)을 형성한 다음, 제2 감광막 패턴을 제거하고 세정 공정을 수행한다.Subsequently, a via hole 100 having a predetermined width opening the surface of the second TiN antireflection film 11 and the first TiN antireflection film 6 by dry etching the interlayer insulating film 12 having the upper surface exposed using the photoresist pattern as a mask. After the formation, the second photoresist pattern is removed and a cleaning process is performed.
다음, 도 1d에 도시된 바와 같이, 비아홀(100)의 내벽을 포함하여 층간절연막(12)의 상부 전면에 배리어 금속막(13)을 증착한 후, 배리어 금속막(13) 상에 텅스텐(14)을 증착하여 비아홀(100)의 내부를 완전히 매립한다.Next, as shown in FIG. 1D, after the barrier metal film 13 is deposited on the entire upper surface of the interlayer insulating film 12 including the inner wall of the via hole 100, tungsten 14 is deposited on the barrier metal film 13. ) To completely fill the inside of the via hole 100.
이어서, 층간절연막(12)의 상면이 노출될 때까지 화학기계적 연마하여 상면을 평탄화시킨다.Subsequently, the upper surface is planarized by chemical mechanical polishing until the upper surface of the interlayer insulating film 12 is exposed.
상기한 바와 같이, 종래의 MIM 커패시터 구조에서는 절연체층인 얇은 질화막(7)을 중심으로 제1 전극층(M1)과 제2 전극층(M2)의 거리가 가까워서 피뢰침 효과 등에 의한 누설전류가 발생하는 문제점이 있었다.As described above, in the conventional MIM capacitor structure, the distance between the first electrode layer M1 and the second electrode layer M2 is close to the thin nitride film 7 serving as the insulator layer, so that a leakage current may occur due to the lightning rod effect. there was.
이러한 누설전류는 소자의 오동작을 유발하고, 심할 경우 소자를 파괴시키는 문제점이 있었다.This leakage current causes a malfunction of the device and, in severe cases, there is a problem of destroying the device.
상기 문제점을 해결하기 위한 본 발명은 목적은, MIM 커패시터 구조에서 절연체층인 질화막을 중심으로 제1 전극층과 제2 전극층의 거리를 누설전류가 발생하지 않을 정도로 이격시키는 박막 커패시터 및 그 제조 방법을 제공하기 위한 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a thin film capacitor and a method for manufacturing the same, which space the distance between the first electrode layer and the second electrode layer around the nitride film as an insulator layer in a MIM capacitor structure such that no leakage current occurs. It is to.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 제1 전극층의 상면에 커패시터구를 형성하고, 커패시터구의 내측벽에 실리콘질화막 측벽을 형성하며, 그 위에 실리콘질화막 유전체층을 형성하는 것을 특징으로 한다.In order to achieve the above object, the present invention is characterized in that the capacitor sphere is formed on the upper surface of the first electrode layer, the silicon nitride layer sidewall is formed on the inner wall of the capacitor sphere, and the silicon nitride layer dielectric layer is formed thereon.
즉, 본 발명에 따른 박막 커패시터 제조 방법은, a) 반도체 기판의 구조물 상부의 하부 절연막 상에 제1 전극층을 형성하되, 상면에 소정 폭의 커패시터구를 가지도록 제1 전극층을 형성하는 단계; b) 상기 커패시터구의 내측벽에 측벽을 형성하는 단계; c) 상기 측벽 및 커패시터구 상에 형성된 소정 폭의 유전체층 및 제2 전극층을 형성하는 단계; d) 상기 유전체층, 제2 전극층, 및 제1 전극층을 포함하여 상기 하부 절연막의 상부 전면에 층간 절연막을 형성하는 단계; e) 상기 층간 절연막을 선택적으로 식각하여 제2 전극층 및 제1 전극층의 일부분을 노출시키는 비아를 형성하는 단계; 및 f) 상기 비아의 내부 금속물질로 매립하는 단계를 포함하여 이루어진다.That is, the method of manufacturing a thin film capacitor according to the present invention includes the steps of: a) forming a first electrode layer on a lower insulating film on an upper portion of a structure of a semiconductor substrate, and forming a first electrode layer to have a capacitor sphere having a predetermined width on an upper surface thereof; b) forming sidewalls on the inner wall of the capacitor sphere; c) forming a dielectric layer and a second electrode layer having a predetermined width formed on the sidewalls and the capacitor spheres; d) forming an interlayer insulating film on the upper front surface of the lower insulating film, including the dielectric layer, the second electrode layer, and the first electrode layer; e) selectively etching the interlayer insulating film to form a via exposing a second electrode layer and a portion of the first electrode layer; And f) filling the inner metal material of the via.
여기서, 제1 전극층 및 제2 전극층으로는 각각, 하부Ti 배리어층, AlCu 배선, Ti 글루층 및 TiN 반사방지막을 순차적으로 형성하며, 제1 전극층을 형성할 때에는 AlCu 배선을 형성한 후, AlCu 배선을 선택적으로 식각하여 500∼900Å의 깊이의 커패시터구를 형성하고, 커패시터구가 형성된 AlCu 배선 상에 Ti 글루층 및 TiN 반사방지막을 순차적으로 형성하는 것이 바람직하다.Here, the lower Ti barrier layer, the AlCu wiring, the Ti glue layer, and the TiN anti-reflection film are sequentially formed as the first electrode layer and the second electrode layer, and when the first electrode layer is formed, after forming the AlCu wiring, AlCu wiring is formed. Is selectively etched to form a capacitor sphere having a depth of 500 to 900 kW, and a Ti glue layer and a TiN antireflection film are sequentially formed on the AlCu wiring having the capacitor sphere formed thereon.
상기 측벽을 형성할 때에는, 커패시터구를 포함하여 제1 전극층의 상부 전면에 실리콘질화막을 800∼1200Å의 두께로 형성한 후, 실리콘질화막을 수직식각하여 커패시터구의 내측벽에만 실리콘질화막을 남김으로써 측벽을 형성하는 것이 바람직하다.When forming the sidewalls, the silicon nitride film is formed on the entire upper surface of the first electrode layer including the capacitor sphere with a thickness of 800 to 1200 Å, and the silicon nitride layer is etched vertically to leave the silicon nitride layer only on the inner wall of the capacitor sphere. It is preferable to form.
이하, 본 발명의 일 실시예에 따른 박막 커패시터 및 그 제조 방법에 대해 상세히 설명한다. Hereinafter, a thin film capacitor and a method of manufacturing the same according to an embodiment of the present invention will be described in detail.
본 발명의 일 실시예에 따라 제조된 박막 커패시터는 도 2e에 도시되어 있으며, 이에 도시된 바와 같이, 박막 커패시터는 개별 소자가 형성된 반도체 기판의 구조물(51) 상에 형성되는데, 반도체 기판의 구조물(51)의 상에는 하부절연막(52)이 형성되어 있다.A thin film capacitor manufactured according to an embodiment of the present invention is shown in FIG. 2E, and as shown therein, the thin film capacitor is formed on the structure 51 of the semiconductor substrate on which the individual elements are formed. A lower insulating film 52 is formed on 51.
하부절연막(52) 상에는 MIM 커패시터 구조에서의 제1 전극층(M1)이 형성되어 있으며, 이 때 제1 전극층(M1)의 상면에는 소정폭의 커패시터구가 형성되어 있다.A first electrode layer M1 having a MIM capacitor structure is formed on the lower insulating layer 52, and a capacitor sphere having a predetermined width is formed on the upper surface of the first electrode layer M1.
여기서, 제1 전극층(M1)은 다층구조로 되어 있는데, 일 예로서는 도 2e에 도시된 바와 같이, 제1 Ti 배리어층(53), Cu가 함유된 Al으로 이루어진 AlCu 하부배선(54), 제1 Ti 글루층(55) 및 제1 TiN 반사방지막(56)으로 이루어질 수 있다.Here, the first electrode layer M1 has a multi-layered structure. As an example, as shown in FIG. 2E, the first Ti barrier layer 53, the AlCu lower interconnection 54 made of Al containing Cu, and the first The Ti glue layer 55 and the first TiN antireflection film 56 may be formed.
이 경우 AlCu 하부배선(54)의 상부에 소정폭의 커패시터구가 형성되어 있고, 커패시터구를 포함하여 AlCu 하부배선(54)의 상부 전면에 제1 Ti 글루층(55) 및 제1 TiN 반사방지막(56)이 형성되어 있다.In this case, a capacitor sphere having a predetermined width is formed on the upper AlCu lower interconnection 54, and the first Ti glue layer 55 and the first TiN anti-reflection film are formed on the entire upper surface of the AlCu lower interconnection 54 including the capacitor sphere. 56 is formed.
커패시터구의 내측벽에는 측벽(57)이 형성되어 있으며, 측벽(57) 및 커패시터구 상에는 소정폭의 유전체층(58)이 형성되어 있다. 이 때 유전체층(58)은 MIM 커패시터 구조에서 절연체층에 해당한다.A side wall 57 is formed on the inner wall of the capacitor sphere, and a dielectric layer 58 having a predetermined width is formed on the side wall 57 and the capacitor sphere. In this case, the dielectric layer 58 corresponds to an insulator layer in the MIM capacitor structure.
측벽(57) 및 유전체층(58)은 실리콘질화막로 이루어질 수 있다.The sidewalls 57 and the dielectric layer 58 may be formed of a silicon nitride film.
유전체층(58) 상에는 MIM 구조의 커패시터에서의 제2 전극층(M2)이 유전체층(58)과 동일한 소정폭으로 형성되어 있다.On the dielectric layer 58, the second electrode layer M2 in the capacitor of the MIM structure is formed with the same predetermined width as the dielectric layer 58.
여기서 제2 전극층(M2)은 제1 전극층(M1)과 마찬가지로 다층구조로 되어 있는데, 일 예로서는 도 2e에 도시된 바와 같이, 제2 Ti 배리어층(59), Cu가 함유된 Al으로 이루어진 AlCu 상부배선(60), 제2 Ti 글루층(61) 및 제2 TiN 반사방지막(62)으로 이루어질 수 있다.Here, the second electrode layer M2 has a multilayer structure similar to the first electrode layer M1. For example, as shown in FIG. 2E, the second Ti barrier layer 59 and the upper portion of AlCu made of Al containing Cu are illustrated. The wiring 60, the second Ti glue layer 61, and the second TiN antireflection film 62 may be formed.
제2 전극층 및 제1 전극층을 포함한 하부절연막(52)의 상부 전면에는 층간절연막(63)이 형성되어 있는데, 층간절연막(63)에는 제1 전극층의 최상면(56) 및 제2 전극층의 최상면(62)의 일부분을 노출시키는 비아(200)가 구비되어 있다.An interlayer insulating film 63 is formed on the upper front surface of the lower insulating film 52 including the second electrode layer and the first electrode layer. The interlayer insulating film 63 has a top surface 56 of the first electrode layer and a top surface 62 of the second electrode layer 62. A via 200 is provided that exposes a portion of the.
비아(200)의 내부에는 텅스텐과 같은 금속물질(65)이 매립되어 있으며, 이 때 비아(200)의 내벽에는 티타늄 및 티타늄질화막로 이루어진 배리어금속막(64)이 200 내지 500Å의 두께로 형성되고, 배리어금속막(64) 상에 금속물질(65)이 형성되는 것이 바람직하다.A metal material 65, such as tungsten, is embedded in the via 200, and at this time, a barrier metal film 64 made of titanium and a titanium nitride film is formed on the inner wall of the via 200 to a thickness of 200 to 500 kV. It is preferable that the metal material 65 is formed on the barrier metal film 64.
그러면, 상기한 바와 같은 본 발명의 박막 커패시터를 제조하는 방법에 대해 상세히 설명한다.Then, a method of manufacturing the thin film capacitor of the present invention as described above will be described in detail.
도 2a 내지 도 2e는 본 발명에 따른 박막 커패시터 제조 방법을 도시한 단면도이다.2A to 2E are cross-sectional views illustrating a method of manufacturing a thin film capacitor according to the present invention.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판의 상부에 통상의 반도체 소자 공정을 진행하여 개별 소자가 형성된 반도체 기판의 구조물(51)을 형성하고, 반도체 기판의 구조물(51) 상에 피에스지(PSG) 등의 산화막으로 이루어진 하부절연막(52)을 형성한다.First, as shown in FIG. 2A, a conventional semiconductor device process is performed on an upper portion of a semiconductor substrate to form a structure 51 of a semiconductor substrate on which individual elements are formed, and a PS paper is formed on the structure 51 of the semiconductor substrate. A lower insulating film 52 made of an oxide film such as PSG) is formed.
이어서, 하부절연막(52) 상에 제1 Ti 배리어층(53), Cu가 함유된 Al으로 이루어진 AlCu하부배선(54), 제1 Ti 글루층(55) 및 제1 TiN 반사방지막(56)을 차례로 형성하여 MIM 커패시터 구조에서의 제1 전극층(M1)을 형성한다.Subsequently, the first Ti barrier layer 53, the AlCu lower wiring 54 made of Al containing Cu, the first Ti glue layer 55, and the first TiN antireflection film 56 are disposed on the lower insulating layer 52. The first electrode layer M1 in the MIM capacitor structure is formed sequentially.
이 때 하부배선(54)은 반드시 AlCu로 형성할 필요는 없으며 Al을 형성할 수도 있다. 하부배선(54)을 형성한 후에는 하부배선(54)을 선택적으로 식각하여 500 ∼900Å의 깊이를 가지는 커패시터구를 형성하고, 그 위에 제1 Ti 글루층(55) 및 제1 TiN 반사방지막(56)을 차례로 형성한다.In this case, the lower wiring 54 does not necessarily need to be formed of AlCu, but may also form Al. After the lower interconnection 54 is formed, the lower interconnection 54 is selectively etched to form a capacitor sphere having a depth of 500 to 900 Å, and the first Ti glue layer 55 and the first TiN antireflection film ( 56) are formed in sequence.
다음, 도 2b에 도시된 바와 같이, 커패시터구를 포함하여 제1 TiN 반사방지막(56)의 상부 전면에 실리콘질화막을 800∼1200Å 두께로 증착한 후, 이를 별도의 포토리소그래피 공정없이 수직식각하여, 실리콘질화막를 커패시터구의 내측벽에만 남김으로써 측벽(57)을 형성한다.Next, as shown in Figure 2b, after depositing a silicon nitride film to 800 ~ 1200Å thickness on the upper front surface of the first TiN anti-reflection film 56 including a capacitor sphere, it is vertically etched without a separate photolithography process, The sidewalls 57 are formed by leaving the silicon nitride film only on the inner wall of the capacitor sphere.
다음, 도 2c에 도시된 바와 같이, 측벽(57) 및 커패시터구를 포함하여 제1 TiN 반사방지막(56)의 상부 전면에 실리콘질화막 유전체층(58)을 400∼800Å의 두께로 형성한다. 이때, 실리콘질화막 유전체층(58)은 MIM 커패시터 구조에서 절연체층에 해당한다.Next, as shown in FIG. 2C, the silicon nitride film dielectric layer 58 is formed on the entire upper surface of the first TiN anti-reflection film 56 including the sidewalls 57 and the capacitor spheres with a thickness of 400 to 800 Å. In this case, the silicon nitride dielectric layer 58 corresponds to an insulator layer in the MIM capacitor structure.
이어서, 실리콘질화막 유전체층(58) 상에 제2 Ti 배리어층(59), Cu가 함유된 Al으로 이루어진 AlCu 상부배선(60), 제2 Ti 글루층(61) 및 제2 TiN 반사방지막(62)을 차례로 형성하여 MIM 커패시터 구조에서의 제2 전극층(M2)을 형성한다.Subsequently, a second Ti barrier layer 59, an AlCu upper interconnection 60 made of Al containing Cu, a second Ti glue layer 61, and a second TiN antireflection film 62 are formed on the silicon nitride film dielectric layer 58. Are sequentially formed to form the second electrode layer M2 in the MIM capacitor structure.
다음, 도 2d에 도시된 바와 같이, 제2 TiN 반사방지막(62) 상에 감광막을 도포하고 노광 및 현상하여 커패시터구 내의 제2 전극층(M2)을 소정폭 노출시키는 감광막 패턴(미도시)을 형성한 후, 이를 마스크로 하여 상면이 노출된 제2 TiN 반사방지막(62) 및 그 하부의 제2 Ti 글루층(61), AlCu 상부배선(60), 제2 Ti 배리어층(59)을 식각한다. 이어서 감광막 패턴을 제거하고 세정공정을 수행한다.Next, as shown in FIG. 2D, a photoresist film is coated, exposed and developed on the second TiN antireflection film 62 to form a photoresist pattern (not shown) for exposing the second electrode layer M2 in the capacitor sphere to a predetermined width. After that, a second TiN anti-reflection film 62 having an exposed top surface, a second Ti glue layer 61, an AlCu upper interconnection 60, and a second Ti barrier layer 59 are exposed using the mask. . Subsequently, the photoresist pattern is removed and a cleaning process is performed.
다음, 도 2e에 도시된 바와 같이, 제2 전극층(M2) 및 제1 전극층(M1)을 포함하여 하부절연막(52)의 상부 전면에 층간절연막(63)을 두껍게 형성하여 금속배선 간 갭을 완전히 매립한 후, 화학기계적 연마하여 상면을 평탄화한다. Next, as shown in FIG. 2E, the interlayer insulating layer 63 is thickly formed on the entire upper surface of the lower insulating layer 52 including the second electrode layer M2 and the first electrode layer M1 to completely fill the gap between the metal wirings. After embedding, the upper surface is planarized by chemical mechanical polishing.
이어서, 평탄화된 층간절연막(63)의 상면에 감광막을 도포하고 노광 및 현상하여 제2 전극층(M2) 및 제1 전극층(M1) 상부에 위치하는 층간절연막의 소정영역을 각각 노출시키는 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 마스크로 하여 상면이 노출된 층간절연막(63)을 건식식각함으로써, 제2 전극층(M2) 및 제1 전극층(M1)의 상면을 개방하는 소정폭의 비아(200)를 형성한 다음, 감광막 패턴을 제거하고 세정공정을 수행한다.Subsequently, a photosensitive film is coated on the top surface of the planarized interlayer insulating film 63, exposed and developed to expose a predetermined region of the interlayer insulating film positioned on the second electrode layer M2 and the first electrode layer M1, respectively. ) And then dry-etch the interlayer insulating film 63 with the upper surface exposed using the photosensitive film pattern as a mask, thereby opening vias of a predetermined width to open the upper surface of the second electrode layer M2 and the first electrode layer M1. 200), the photoresist pattern is removed and a cleaning process is performed.
이어서, 비아(200)의 내벽을 포함하여 층간절연막(63)의 상부 전면에 배리어금속막(64)을 증착하고, 배리어금속막(64) 상에 텅스텐(65)을 증착하여 비아(200)의 내부를 완전히 매립한 다음, 층간절연막(63)의 상면이 노출될 때까지 화학기계적 연마하여 상면을 평탄화시킨다.Subsequently, a barrier metal film 64 is deposited on the entire upper surface of the interlayer insulating film 63 including the inner wall of the via 200, and tungsten 65 is deposited on the barrier metal film 64 to form the via 200. After filling the inside completely, the top surface is planarized by chemical mechanical polishing until the top surface of the interlayer insulating film 63 is exposed.
이 때, 배리어금속막(31)으로는 대략 200Å 두께의 Ti막과 대략 100Å 두께의 TiN막을 차례로 형성할 수 있다. At this time, the barrier metal film 31 can be formed with a Ti film having a thickness of approximately 200 ms and a TiN film having a thickness of approximately 100 ms.
상술한 바와 같이, 본 발명에서는 MIM 커패시터 구조의 제1 전극층에 커패시터구를 형성하고 커패시터구의 내측벽에 실리콘질화막 측벽을 형성한 후, 그 위에 실리콘질화막 유전체층을 형성하기 때문에, 결과적으로 유전체층을 중심으로 하여 제1 전극층과 제2 전극층의 거리를 원하는 정도로 이격시킬 수 있으며, 따라서 누설전류를 방지하는 효과가 있다.As described above, in the present invention, since the capacitor sphere is formed on the first electrode layer of the MIM capacitor structure and the silicon nitride film sidewall is formed on the inner wall of the capacitor sphere, the silicon nitride film dielectric layer is formed thereon. Thus, the distance between the first electrode layer and the second electrode layer can be spaced to a desired degree, thus preventing the leakage current.
도 1a 내지 1d는 종래 방법에 따른 박막 커패시터 제조 방법을 도시한 단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a thin film capacitor according to a conventional method.
도 2a 내지 도 2e는 본 발명에 따른 박막 커패시터 제조 방법을 도시한 단면도이다.2A to 2E are cross-sectional views illustrating a method of manufacturing a thin film capacitor according to the present invention.
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