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JP2002358031A - 発光装置及びその駆動方法 - Google Patents

発光装置及びその駆動方法

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Publication number
JP2002358031A
JP2002358031A JP2001166739A JP2001166739A JP2002358031A JP 2002358031 A JP2002358031 A JP 2002358031A JP 2001166739 A JP2001166739 A JP 2001166739A JP 2001166739 A JP2001166739 A JP 2001166739A JP 2002358031 A JP2002358031 A JP 2002358031A
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JP
Japan
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tft
wiring
light emitting
electrically connected
pixel
Prior art date
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Withdrawn
Application number
JP2001166739A
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English (en)
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JP2002358031A5 (ja
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Jun Koyama
潤 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
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Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
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Priority to US10/159,004 priority patent/US6809482B2/en
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Abstract

(57)【要約】 【課題】 対向電極と接続されている大電力外部スイッ
チに起因する周波数特性の低下を防ぎ、階調数の減少を
防ぐことが可能となる電気光学装置を提供する。 【解決手段】 複数のソース信号線と、複数のゲート信
号線と、複数の電源供給線と、複数の電源制御線と、複
数の画素とを有する電気光学装置であって、複数の画素
はスイッチング用ＴＦＴと、ＥＬ駆動用ＴＦＴと、電源
制御用ＴＦＴと、ＥＬ素子とをそれぞれ有しており、電
源制御用ＴＦＴは、ＥＬ素子が有する陰極と陽極との間
の電位差を制御することを特徴とする発光装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、基板上に形成され
たＯＬＥＤ（ＯＬＥＤ：Organic Light EmittingDevic
e）を、該基板とカバー材の間に封入したＯＬＥＤパネ
ルに関する。また、該ＯＬＥＤパネルにコントローラを
含むＩＣ等を実装した、ＯＬＥＤモジュールに関する。
なお本明細書において、ＯＬＥＤパネル及びＯＬＥＤモ
ジュールを共に発光装置と総称する。本発明はさらに、
該発光装置を用いた電子機器に関する。
【０００２】
【従来の技術】近年、基板上にＴＦＴを形成する技術が
大幅に進歩し、アクティブマトリクス型表示装置への応
用開発が進められている。特に、ポリシリコン膜を用い
たＴＦＴは、従来のアモルファスシリコン膜を用いたＴ
ＦＴよりも電界効果移動度（モビリティともいう）が高
いので、高速動作が可能である。そのため、従来、基板
外の駆動回路で行っていた画素の制御を、画素と同一の
基板上に形成した駆動回路で行うことが可能となってい
る。
【０００３】このようなアクティブマトリクス型表示装
置は、同一基板上に様々な回路や素子を作り込むことで
製造コストの低減、表示装置の小型化、歩留まりの上
昇、スループットの低減など、様々な利点が得られる。
【０００４】そしてさらに、自発光型素子としてＯＬＥ
Ｄを有したアクティブマトリクス型発光装置（以下、単
に発光装置と呼ぶ）の研究が活発化している。発光装置
は有機ＥＬディスプレイ（ＯＥＬＤ：Organic EL Displ
ay）又は有機ライトエミッティングダイオード（ＯＬＥ
Ｄ：Organic Light Emitting Diode）とも呼ばれてい
る。
【０００５】ＯＬＥＤは自ら発光するため視認性が高
く、液晶表示装置（ＬＣＤ）で必要なバックライトが要
らず薄型化に最適であると共に、視野角にも制限が無
い。そのため、近年ＯＬＥＤを用いた発光装置は、ＣＲ
ＴやＬＣＤに代わる表示装置として注目されている。
【０００６】ＯＬＥＤは、電場を加えることで発生する
ルミネッセンス（Electroluminescence）が得られる有
機化合物（有機発光材料）を含む層（以下、有機発光層
と記す）と、陽極層と、陰極層とを有している。有機化
合物におけるルミネッセンスには、一重項励起状態から
基底状態に戻る際の発光（蛍光）と三重項励起状態から
基底状態に戻る際の発光（リン光）とがあるが、本発明
の発光装置は、上述した発光のうちの、いずれか一方の
発光を用いていても良いし、または両方の発光を用いて
いても良い。
【０００７】なお、本明細書では、ＯＬＥＤの陽極と陰
極の間に設けられた全ての層を有機発光層と定義する。
有機発光層には具体的に、発光層、正孔注入層、電子注
入層、正孔輸送層、電子輸送層等が含まれる。基本的に
ＯＬＥＤは、陽極／発光層／陰極が順に積層された構造
を有しており、この構造に加えて、陽極／正孔注入層／
発光層／陰極や、陽極／正孔注入層／発光層／電子輸送
層／陰極等の順に積層した構造を有していることもあ
る。
【０００８】発光装置の画素部１７０１は、図２１に示
す構造を有しているのが一般的である。画素部１７０１
は、複数のゲート信号線１７０６と、複数のソース信号
線１７０５と、複数の電源供給線１７０７とが設けられ
ている。
【０００９】ゲート信号線１７０６の１つと、ソース信
号線１７０５の１つと、電源供給線１７０７の１つとを
有する領域が画素１７０２に相当する。画素部１７０１
には、マトリクス状に複数の画素１７０２が配列されて
いる。各画素１７０２にはＯＬＥＤ１７０３が設けられ
ている。ＯＬＥＤ１７０３は陽極と陰極を有しており、
本明細書では、陽極を画素電極（第１の電極）として用
いる場合は陰極を対向電極（第２の電極）と呼び、陰極
を画素電極として用いる場合は陽極を対向電極と呼ぶ。
【００１０】ＯＬＥＤ１７０３が有する全ての対向電極
は、ＯＬＥＤパネルの外部に設けられた電源１７０４に
よって、所定の電圧が与えられている。なお、本明細書
において、対向電極と画素電極の間の電圧を、ＯＬＥＤ
駆動電圧と呼ぶ。
【００１１】画素１７０２の拡大図を図２２に示す。画
素１７０２は、ＯＬＥＤ１７０３と、スイッチング素子
として機能する第１のＴＦＴ１７０８と、ＯＬＥＤ１７
０３の画素電極と対向電極の間を流れる電流の大きさを
制御する第２のＴＦＴ１７０９と、コンデンサ（保持容
量）１７１０とを有している。
【００１２】第１のＴＦＴ１７０８のゲート電極は、ゲ
ート信号線１７０６に接続されている。第１のＴＦＴ１
７０８のソース領域とドレイン領域は、一方が、デジタ
ル信号が入力されるソース信号線１７０５に、もう一方
が第２のＴＦＴ１７０９のゲート電極に接続されてい
る。
【００１３】また、第２のＴＦＴ１７０９のソース領域
とドレイン領域は、一方は電源供給線１７０７に、もう
一方はＯＬＥＤ１７０３の画素電極に接続されている。
またコンデンサ１７１０が有する２つの電極は、一方は
電源供給線１７０７と電気的に接続されており、もう一
方は、第２のＴＦＴ１７０９のゲート電極に電気的に接
続されている。
【００１４】次に、図２１及び図２２に示した発光装置
の駆動方法について説明する。ここではｎビットのデジ
タル信号を用いて、階調を表示する例について説明す
る。
【００１５】ｎビットのデジタル信号を用いて表示を行
う場合、１フレーム期間を少なくともｎ個のサブフレー
ム期間に分割する。各サブフレーム期間は各画素にデジ
タル信号を入力する期間（書き込み期間）と、書き込ま
れたデジタル信号の各ビットに応じて各画素が表示を行
う期間（表示期間）とに分けることができる。
【００１６】まず書き込み期間では、全てのＯＬＥＤ１
７０３の対向電極は、電源１７０４によって、電源供給
線１７０７の電圧と同じ高さに保たれている。そして、
複数のゲート信号線１７０５が順に選択され、各ゲート
信号線にゲート電極が接続された第１のＴＦＴ１７０８
が順にオンになる。なお本明細書において、信号線が選
択されるとは、該信号線にゲート電極が接続された全て
のＴＦＴが、オンになることを意味する。
【００１７】そして、複数の各ソース信号線１７０６に
デジタル信号が入力されると、オンである第１のＴＦＴ
を介して、該デジタル信号が第２のＴＦＴのゲート電極
に入力される。また、コンデンサ１７１０においてデジ
タル信号の電圧が保持される。
【００１８】デジタル信号は「０」または「１」の情報
を有している。「０」と「１」のデジタル信号はそれぞ
れＨｉまたはＬｏのいずれかの電圧を有する信号を意味
する。
【００１９】そして、全てのゲート信号線１７０６を順
に選択し、全ての画素にデジタル信号を入力する。な
お、画素にデジタル信号を入力するとは、第２のＴＦＴ
１７０９のゲート電極にデジタル信号を入力することを
意味する。画素部１７０１の全ての画素にデジタル信号
が入力されるまでの期間を書き込み期間と呼ぶ。
【００２０】全ての画素にデジタル信号が入力される
と、書き込み期間が終了し、表示期間が開始される。表
示期間が開始されると、電源１７０４によって、全ての
ＯＬＥＤ１７０３の対向電極の電圧が変化し、対向電極
と電源供給線１７０７との間に電圧が生じる。
【００２１】なお、書き込み期間において画素に入力さ
れたデジタル信号が、「０」の情報を有していた場合、
第２のＴＦＴ１７０９はオフとなり、ＯＬＥＤ１７０３
は発光しない。逆に、「１」の情報を有していた場合、
第２のＴＦＴ１７０９はオンとなる。その結果、ＯＬＥ
Ｄ１７０３の画素電極に電源供給線１７０７の電圧が与
えられる。よって、対向電極と電源供給線１７０７との
間に生じた電圧が、ＯＬＥＤ１７０３の画素電極と対向
電極の間に印加され、ＯＬＥＤ１７０３は発光する。
【００２２】なお、表示期間における対向電極の電圧
は、電源供給線１７０７の電圧が画素電極に与えられた
とき、ＯＬＥＤ１７０３に順バイアスの電圧がかかるよ
うな高さである。
【００２３】このように、デジタル信号が有する情報に
よって、ＯＬＥＤが発光するかしないかが選択され、全
ての画素が一斉に表示を行う。
【００２４】ｎ個の各サブフレーム期間が有する表示期
間において、画素が発光したりしなかったりすること
で、所望の階調を表示することができる。
【００２５】
【発明が解決しようとする課題】上述したような、デジ
タル信号を用いて表示を行う発光装置では、発光装置を
大型化した場合、画素数が増加し、画素部全体に大きな
電流が流れる。この電流はＯＬＥＤ駆動電圧を制御する
電源を通じて流れるため、電源が有する、対向電極の電
圧を制御するスイッチは、高い電流能力が必要とされ
る。
【００２６】発光装置において、２００ｃｄ／ｍ2の発
光量を得る場合、数ｍＡ／ｃｍ2の電流が必要である。
例えば、５ｍＡ／ｃｍ2の有機発光材料を用いて４０イ
ンチの表示装置を作る場合、表示に必要な電流値は約２
５Ａとなり、多大なものとなってしまう。
【００２７】一般に、電源のスイッチには所定の電流能
力の規格が定められており、この電流能力の上限は、発
光装置の大型化の妨げとなってきた。
【００２８】また、上述した発光装置では、階調数が多
くなるにつれて１フレーム期間の分割数も増え、駆動回
路を高い周波数で駆動しなければならない。一方、電源
のスイッチ周波数特性は、電流能力が高くなるにつれて
低下する傾向にある。その結果、発光装置の大型化に伴
い、その周波数特性は低下し、可能な階調数が減少して
しまうという問題があった。
【００２９】本発明は発光装置の大型化に伴う以上のよ
うな問題点を解決するための手段を提供することを課題
とする。すなわち、ＯＬＥＤ駆動電圧を制御する電源の
スイッチによる電流値の制限を取り除くこと、及び、Ｏ
ＬＥＤ駆動電圧を制御する電源のスイッチに起因する駆
動回路の周波数特性の低下を防ぎ、階調数の減少を防ぐ
ことを課題とする。
【００３０】
【課題を解決するための手段】本発明では、電源供給線
とＯＬＥＤの画素電極との間に、新たにもう１つＴＦＴ
を設ける。具体的には、デジタル信号によってスイッチ
ングが制御されているＴＦＴのドレイン電流が、ＯＬＥ
Ｄに流れるのを制御する、第３のＴＦＴを新たに設け
る。
【００３１】そして前記第３のＴＦＴのスイッチング
を、各ライン毎に制御する。
【００３２】上記構成によって、ＯＬＥＤの対向電極に
常に一定の電圧を与えていても、ＯＬＥＤ駆動電圧を制
御することができる。従って、本発明の発光装置では、
対向電極の電圧を制御する電源のスイッチを取り除くこ
とが可能であり、スイッチを有していても高い電流能力
は必要とされない。
【００３３】そして、第３のＴＦＴのスイッチングは、
第３のＴＦＴのゲート電極に印加する電圧で制御するこ
とができ、第３のＴＦＴのゲート電極にはほとんど電流
は流れない。
【００３４】従って、対向電極の電源が有するスイッチ
の電流能力の上限によって、発光装置の大型化が妨げら
れることがない。また、対向電極の電源が有するスイッ
チに流れる電流値を抑えることができるので、スイッチ
に起因する駆動回路の周波数特性の低下を防ぎ、階調数
の減少を防ぐことができる。
【００３５】なお、本発明の発光装置において、ＴＦＴ
の代わりに単結晶シリコンを用いて形成されたトランジ
スタを使っても良い。またＴＦＴは、多結晶シリコンや
アモルファスシリコンを用いていても良い。また、有機
半導体を用いたトランジスタであっても良い。
【００３６】
【発明の実施の形態】図１に、本発明の発光装置のブロ
ック図を示す。図１の発光装置は、画素部１０１、ソー
ス信号側駆動回路１０２、第１ゲート信号側駆動回路１
０３ａ及び第２ゲート信号側駆動回路１０３ｂを有して
いる。なお、ソース信号側駆動回路と、第１ゲート信号
側駆動回路と、第２ゲート信号側駆動回路の数は、設計
者が適宜設定することができる。また、駆動回路である
ソース信号側駆動回路と、第１ゲート信号側駆動回路
と、第２ゲート信号側駆動回路とは、画素部が設けられ
たＯＬＥＤパネル上に形成されていても良いし、別途形
成してＯＬＥＤパネルに実装するようにしても良い。
【００３７】図２に画素部１０１の構造を示す。画素部
１０１には、第１ゲート信号線（Ｇ１〜Ｇｙ）と、第２
ゲート信号線（Ｃ１〜Ｃｙ）と、ソース信号線（Ｓ１〜
Ｓｙ）と、電源供給線（Ｖ１〜Ｖｘ）とが設けられてい
る。なお、ソース信号線と、電源供給線の数は、必ずし
も同じであるとは限らない。
【００３８】画素部１０１にはマトリクス状に複数の画
素１０４が配列される。各画素１０４は、第１ゲート信
号線の１つと、第２ゲート信号線の１つと、ソース信号
線の１つと、電源供給線の１つとを有している。
【００３９】第１ゲート信号線Ｇｊ（ｊ＝１〜ｙ）と、
第２ゲート信号線Ｃｊ（ｊ＝１〜ｙ）と、ソース信号線
Ｓｉ（ｉ＝１〜ｘ）と、電源供給線Ｖｉ（ｉ＝１〜ｘ）
とを有している画素１０４の拡大図を図３に示す。
【００４０】図３において、画素１０４は、第１のＴＦ
Ｔ１０５、第２のＴＦＴ１０６、第３のＴＦＴ１０７
と、ＯＬＥＤ１０８と、コンデンサ１０９とを有してい
る。
【００４１】第１のＴＦＴ１０５のゲート電極は、第１
ゲート信号線Ｇｊに接続されている。また、第１のＴＦ
Ｔ１０５のソース領域とドレイン領域は、一方はソース
信号線Ｓｉに、もう一方は第２のＴＦＴ１０６のゲート
電極に接続されている。
【００４２】第２のＴＦＴ１０６のソース領域とドレイ
ン領域は、一方は電源供給線Ｖｉに、もう一方は第３の
ＴＦＴ１０７のソース領域またはドレイン領域に接続さ
れている。
【００４３】第３のＴＦＴのゲート電極は、第２ゲート
信号線Ｃｊに接続されている。第３のＴＦＴのソース領
域とドレイン領域のうち、第２のＴＦＴ１０６のソース
領域またはドレイン領域と接続していない方が、ＯＬＥ
Ｄ１０８が有する画素電極に接続されている。
【００４４】コンデンサ１０９は、第２のＴＦＴ１０６
のゲート電極と、電源供給線Ｖｉとの間に形成されてい
る。なお、コンデンサ１０９は必ずしも設ける必要はな
い。
【００４５】ＯＬＥＤ１０８は陽極と陰極と、陽極と陰
極との間に設けられた有機発光層とを有している。
【００４６】なお、第１のＴＦＴ１０５、第２のＴＦＴ
１０６、第３のＴＦＴ１０７は、ｎチャネル型ＴＦＴで
あっても、ｐチャネル型ＴＦＴであってもどちらでも良
い。ただし、第２のＴＦＴ１０６と第３のＴＦＴ１０７
の極性が同じであることが望ましい。また、陽極を画素
電極として用いる場合、第３のＴＦＴはｐチャネル型Ｔ
ＦＴであることが望ましい。逆に、陰極を画素電極とし
て用いる場合、第３のＴＦＴはｎチャネル型ＴＦＴであ
ることが望ましい。
【００４７】次に、図１乃至図３に示した本発明の発光
装置の駆動方法について説明する。ここではｎビットの
デジタル信号を用いて２n階調を表示する場合について
説明する。
【００４８】図４において、横軸はタイムスケールを示
しており、縦軸は第１ゲート信号線の位置を示してい
る。
【００４９】はじめに、第１ゲート信号側駆動回路１０
３ａによって第１ゲート信号線Ｇ１が選択され、第１ゲ
ート信号線Ｇ１にゲート電極が接続されている、１ラ
イン目の画素の第１のＴＦＴ１０５がオンになる。ま
た、第２ゲート信号側 駆動回路１０３ｂによって第２
ゲート信号線Ｃ１が選択され、第２ゲート信 号線Ｃ１
にゲート電極が接続されている、１ライン目の画素の第
３のＴＦＴ １０７がオンになる。
【００５０】そして、ソース信号側駆動回路１０２から
ソース信号線Ｓ１〜Ｓｘに入力される１ビット目のデジ
タル信号が、第１のＴＦＴ１０５を介して第２のＴＦ
Ｔ１０６のゲート電極に入力される。なお本明細書にお
いて、デジタル信号 が第１のＴＦＴ１０５を介して第
２のＴＦＴ１０６のゲート電極に入力され ることを、
画素にデジタル信号が入力されるとする。
【００５１】デジタル信号は「０」または「１」の情報
を有しており、「０」と「１」のデジタル信号は、一方
がＨｉ、一方がＬｏの電圧を有する信号である。第２
のＴＦＴ１０６は、デジタル信号が有する「０」または
「１」の情報によっ て、オンまたはオフになる。
【００５２】第２のＴＦＴ１０６がオフのとき、電源供
給線Ｖｉの電圧は、ＯＬＥＤ１０８の画素電極に与えら
れない。その結果、ＯＬＥＤ１０８は発光しない。
【００５３】第２のＴＦＴ１０６がオンのとき、第３の
ＴＦＴ１０７はオンになっているので、ＯＬＥＤ１０８
の画素電極に電源供給線Ｖｉの電圧が与えられる。そ
の結果、ＯＬＥＤ１０８は発光する。
【００５４】なお、本発明の発光装置は、電源供給線
と、ＯＬＥＤの対向電極との間の電圧が常に一定の値に
保たれている。そして、電源供給線と、ＯＬＥＤの対向
電極との間の電圧は、画素電極に電源供給線の電圧が与
えられると、ＯＬＥＤに順バイアスの電圧が印加される
高さである。
【００５５】このように、１ライン目の画素にデジタル
信号が入力されると、ＯＬＥＤ１０８が発光するかしな
いかが選択され、１ライン目の画素は表示を行う。画
素が表示を行っている期間を表示期間Ｔｒと呼ぶ。特に
１ビット目のデジタ ル信号が画素に入力されたことで
開始する表示期間をＴｒ１と呼ぶ。
【００５６】次に第１ゲート信号線Ｇ１の選択が終了す
ると、第２ゲート信号線Ｃ１が選択された状態のまま、
第１ゲート信号線Ｇ２が選択され、第１ゲート信号線
Ｇ２にゲート電極が接続されている２ライン目の画素の
第１のＴＦＴ１０５ がオンになり、２ライン目の画素
にソース信号線Ｓ１〜Ｓｘから１ビット目 のデジタル
信号が入力される。そして、第２ゲート信号線Ｃ２が選
択され、 ２ライン目の画素において表示期間Ｔｒ１が
開始される。
【００５７】そして同様に、残り全ての第１ゲート信号
線Ｇ３〜Ｇｙ及び第２ゲート信号線Ｃ３〜Ｃｙが順に選
択され、全てのラインの画素において、順に表示期間
Ｔｒ１が開始される。各ラインの表示期間が開始される
タイミングはそれぞ れ時間差を有している。全ての画
素に１ビット目のデジタル信号が入力され るまでの期
間が、書き込み期間Ｔａ１である。
【００５８】一方、１ビット目のデジタル信号が全ての
画素に入力される前、言い換えると書き込み期間Ｔａ１
が終了する前に、画素への１ビット目のデジタル信号
の入力と並行して、第２ゲート信号側駆動回路１０３ｂ
によって、第２ゲー ト信号線Ｃ１の選択が終了する。
そして、第２ゲート信号線Ｃ１にゲート電 極が接続さ
れている１ライン目の画素の第３のＴＦＴ１０７が、オ
フになる 。よって、電源供給線の電圧がＯＬＥＤ１０
８の画素電極に与えられなくな り、１ライン目の画素
が有するＯＬＥＤ１０８は、全て発光せず、表示を行
わなくなる。
【００５９】画素が表示を行わない期間を非表示期間Ｔ
ｄと呼ぶ。１ライン目の画素において、第２ゲート信号
線Ｃ１の選択が終了すると同時に表示期間Ｔｒ１が終
了し、非表示期間Ｔｄ１となる。
【００６０】そして第２ゲート信号線Ｃ１の選択が終了
したままの状態で、次に第２ゲート信号線Ｃ２の選択が
終了され、第２ゲート信号線Ｃ２に接続されている２
ライン目の画素の第３のＴＦＴ１０７が、オフになる。
そして、２ライン目 の画素の第３のＴＦＴ１０７がオ
フになる。よって、電源供給線の電圧がＯ ＬＥＤ１０
８の画素電極に与えられなくなり、２ライン目の画素が
有するＯ ＬＥＤ１０８は、全て発光せず、表示を行わ
なくなる。
【００６１】そして同様に、残り全ての第２ゲート信号
線に消去用ゲート信号Ｃ３〜Ｃｙの選択が順に終了され
ていく。表示期間と同様に、各ラインの非表示期間が
開始されるタイミングはそれぞれ時間差を有している。
全ての第２ゲート信 号線Ｃ１〜Ｃｙの選択が終了され
るまでの期間が消去期間Ｔｅ１である。
【００６２】一方、全てのラインの画素において消去期
間Ｔｄ１が開始される前または開始された後に、言い換
えると消去期間Ｔｅ１が終了する前または終了した後
に、再び第１ゲート信号線Ｇ１及び第２ゲート信号線Ｃ
１の選択が開始され る。そして１ライン目の画素に、
２ビット目のデジタル信号が入力される。 その結果、
１ライン目の画素は再び表示を行うので、非表示期間Ｔ
ｄ１が終 了して表示期間Ｔｒ２となる。
【００６３】そして同様に、順に残り全ての第１ゲート
信号線Ｇ２〜Ｇｙ及び第２ゲート信号線Ｃ２〜Ｃｙが順
に選択され、２ビット目のデジタル信号が全ての画素
に入力される。全ての画素に２ビット目のデジタル信号
が入力し終わるまで の期間を、書き込み期間Ｔａ２と
呼ぶ。
【００６４】そして一方、全ての画素に２ビット目のデ
ジタル信号が入力される前、言い換えると書き込み期間
Ｔａ２が終了する前に、画素への２ビット目のデジタ
ル信号の入力と並行して、第２ゲート信号線Ｃ２の選択
が終了する。よって １ライン目の画素が有するＯＬＥ
Ｄは全て発光しなくなり、１ライン目の画 素が表示を
行わなくなる。よって１ライン目の画素において表示期
間Ｔｒ２ は終了し、非表示期間Ｔｄ２となる。
【００６５】そして順に、全ての第２ゲート信号線Ｃ１
〜Ｃｙが選択され、全ての画素において非表示期間Ｔｄ
２が開始される。全ての画素において、第２ゲート信
号線Ｃ２の選択が終了するまでの期間が、消去期間Ｔｅ
２である。
【００６６】上述した動作はｍビット目のデジタル信号
が画素に入力されるまで繰り返し行われ、表示期間Ｔｒ
と非表示期間Ｔｄとが繰り返し出現する。表示期間Ｔ
ｒ１は、書き込み期間Ｔａ１が開始されてから消去期間
Ｔｅ１が開始される までの期間である。また非表示期
間Ｔｄ１は、消去期間Ｔｅ１が開始されて から次に出
現する書き込み期間（この場合書き込み期間Ｔａ２）が
開始され るまでの期間である。そして表示期間Ｔｒ
２、Ｔｒ３、…、Ｔｒ（ｍ−１） と非表示期間Ｔｄ
２、Ｔｄ３、…、Ｔｄ（ｍ−１）も、表示期間Ｔｒ１と
非 表示期間Ｔｄ１と同様に、それぞれ書き込み期間Ｔ
ａ１、Ｔａ２、…、Ｔａ ｍと消去期間Ｔｅ１、Ｔｅ
２、…、Ｔｅ（ｍ−１）とによって、その期間が 定め
られる。
【００６７】説明を分かり易くするために、図４ではｍ
＝ｎ−２の場合を例にとって示すが、本発明はこれに限
定されないのは言うまでもない。本発明においてｍは
、１からｎまでの値を任意に選択することが可能であ
る。
【００６８】ｍ〔ｎ−２（以下、〔〕内はｍ＝ｎ−２の
場合を示す）〕ビット目のデジタル信号が１ライン目の
画素に入力されると、１ライン目の画素は表示期間Ｔ
ｒｍ〔ｎ−２〕となり表示を行う。そして次のビットの
デジタル信号が入力 されるまで、ｍ〔ｎ−２〕ビット
目のデジタル信号は画素に保持される。な おこのと
き、第２ゲート信号線は選択されたままである。
【００６９】そして次に（ｍ＋１）〔ｎ−１〕ビット目
のデジタル信号が１ライン目の画素に入力されると、画
素に保持されていたｍ〔ｎ−２〕ビット目のデジタル
信号は、（ｍ＋１）〔ｎ−１〕ビット目のデジタル信号
に書き換えられる。 なおこのとき、第２ゲート信号線
は選択されたままである。そして１ライン 目の画素は
表示期間Ｔｒ（ｍ＋１）〔ｎ−１〕となり、表示を行
う。（ｍ＋ １）〔ｎ−１〕ビット目のデジタル信号
は、次のビットのデジタル信号が入 力されるまで画素
に保持される。
【００７０】上述した動作は、ｎビット目のデジタル信
号が画素に入力されるまで繰り返し行われる。表示期間
Ｔｒｍ〔ｎ−２〕、…、Ｔｒｎは、書き込み期間Ｔａ
ｍ〔ｎ−２〕、…、Ｔａｎが開始されてから、その次に
出現する書き込み期 間が開始されるまでの期間であ
る。
【００７１】全ての表示期間Ｔｒ１〜Ｔｒｎが終了する
と、１つの画像を表示することができる。本発明におい
て、１つの画像が表示される期間を１フレーム期間（
Ｆ）と呼ぶ。
【００７２】そして１フレーム期間終了後は、再び第１
ゲート信号線Ｇ１及び第２ゲート信号線Ｃ１が選択され
る。そして、１ビット目のデジタル信号が画素に入力
され、１ライン目の画素が再び表示期間Ｔｒ１となる。
そして再び上述した 動作を繰り返す。
【００７３】発光装置は１秒間に６０以上のフレーム期
間を設けることが好ましい。１秒間に表示される画像の
数が６０より少なくなると、視覚的に画像のちらつき
が目立ち始めることがある。
【００７４】また本発明では、全ての書き込み期間の長
さの和が１フレーム期間よりも短いことが重要である。
なおかつ表示期間の長さをＴｒ１：Ｔｒ２：Ｔｒ３：
…：Ｔｒ（ｎ−１）：Ｔｒｎ＝２0：２1：２2：…：２
(n-2)：２(n-1) とすることが必要である。この表示期
間の組み合わせで２n階調のうち所望 の階調表示を行
うことができる。
【００７５】１フレーム期間中にＯＬＥＤが発光した表
示期間の長さの総和を求めることによって、当該フレー
ム期間におけるその画素の表示した階調がきまる。例え
ば、ｎ＝８のとき、全部の表示期間で画素が発光した場
合の輝度を１００％とすると、Ｔｒ１とＴｒ２において
画素が発光した場合には１％の輝度が表現でき、Ｔｒ３
とＴｒ５とＴｒ８を選択した場合には６０％の輝度が表
現できる。
【００７６】ｍビット目のデジタル信号が画素に書き込
まれる書き込み期間Ｔａｍは、表示期間Ｔｒｍの長さよ
りも短いことが肝要である。よってビット数ｍの値は、
１〜ｎのうち、書き込み期間Ｔａｍが表示期間Ｔｒｍの
長さよりも短くなるような値であることが必要である。
【００７７】また表示期間Ｔｒ１〜Ｔｒｎは、どのよう
な順序で出現させても良い。例えば１フレーム期間中に
おいて、Ｔｒ１の次にＴｒ３、Ｔｒ５、Ｔｒ２、…とい
う順序で表示期間を出現させることも可能である。ただ
し、表示期間Ｔｒ１〜Ｔｒｎが互いに重ならない順序の
方がより好ましい。また消去期間Ｔｅ１〜Ｔｅｎも、互
いに重ならない順序の方がより好ましい。
【００７８】本発明は上記構成によって、対向電極の電
源が有するスイッチの電流能力の上限によって、発光装
置の大型化が妨げられることがない。また、対向電極の
電源が有するスイッチに流れる電流値を抑えることがで
きるので、スイッチに起因する駆動回路の周波数特性の
低下を防ぎ、階調数の減少を防ぐことができる。
【００７９】なお本発明においては、表示期間と書き込
み期間とが一部重なっている。言い換えると書き込み期
間においても画素を表示させることが可能である。その
ため、１フレーム期間における表示期間の長さの総和の
割合（デューティー比）が、書き込み期間の長さによっ
てのみ決定されない。
【００８０】なお本実施の形態では、第２のＴＦＴのゲ
ート電極にかかる電圧を保持するためにコンデンサを設
けているが、コンデンサを省略することも可能である。
第２のＴＦＴが、ゲート絶縁膜を介してゲート電極に重
なるように設けられたＬＤＤ領域を有している場合、こ
の重なり合った領域には一般的にゲート容量と呼ばれる
寄生容量が形成される。このゲート容量を第２のＴＦＴ
のゲート電極にかかる電圧を保持するためのコンデンサ
として積極的に用いても良い。
【００８１】なお、ゲート電極が互いに電気的に接続さ
れた複数のＴＦＴを直列に接続することで、１つのＴＦ
Ｔとし、第１のＴＦＴ、第２のＴＦＴまたは第３のＴＦ
Ｔに用いることも可能である。第１のＴＦＴを上記構成
にすることによって、第１のＴＦＴのオフ電流を下げる
ことができる。また第２のＴＦＴ及び第３のＴＦＴを上
記構成にすることによって、熱による第２のＴＦＴまた
は第３のＴＦＴの劣化を抑えることができる
【００８２】このゲート容量の容量値は、上記ゲート電
極とＬＤＤ領域とが重なり合った面積によって変化する
ため、その重なり合った領域に含まれるＬＤＤ領域の長
さによって決まる。
【００８３】
【実施例】以下に、本発明の実施例を示す。
【００８４】（実施例１）本実施例では、図３に示した
画素の上面図について説明する。
【００８５】図５に本実施例の画素の上面図を示す。ソ
ース信号線Ｓｉと、電源供給線Ｖｉと、第１ゲート信号
線Ｇｊと、第２ゲート信号線Ｃｊとを有する領域が画素
１０４に相当する。
【００８６】第１のＴＦＴ１０５が有するゲート電極２
０１は、第１ゲート信号線Ｇｊに電気的に接続されてい
る。また、第１のＴＦＴ１０５が有する半導体膜２０２
に含まれているソース領域とドレイン領域は、一方はソ
ース信号線Ｓｉに、もう一方は配線２０３を介してゲー
ト配線２０４に接続されている。
【００８７】ゲート配線２０４の一部は、第２のＴＦＴ
１０６のゲート電極２０５として機能している。第２の
ＴＦＴ１０６が有する半導体膜２０６に含まれているソ
ース領域とドレイン領域は、一方は電源供給線Ｖｉに、
もう一方は配線２０７に接続されている。
【００８８】第３のＴＦＴ１０７のゲート電極２０８
は、第２ゲート信号線Ｃｊに電気的に接続されている。
また、第３のＴＦＴ１０７が有する半導体膜２０９に含
まれているソース領域とドレイン領域は、一方は配線２
０７に、もう一方は配線２５０を介して画素電極２１０
に接続されている。
【００８９】２１１は半導体膜２０２、２０６と同時に
形成された容量用の半導体膜であり、絶縁膜（図示せ
ず）を間に挟んでゲート配線２０４と重なることでコン
デンサを形成している。また、ゲート配線２０４は絶縁
膜（図示せず）を間に挟んで電源供給線Ｖｉと重なって
いる。
【００９０】なお、図３に示した画素の構造は、図５に
示したものに限定されない。
【００９１】（実施例２）本実施例では、本発明におけ
る発光装置の、画素の配置について説明する。
【００９２】図６、図７に、本実施例の画素の回路図を
示す。
【００９３】図６（Ａ）において、画素１２００と画素
１２１０とが隣接して設けられている。画素１２００
は、第１のＴＦＴ１２０１と、第２のＴＦＴ１２０４
と、第３のＴＦＴ１２０９と、ＯＬＥＤ１２０５と、コ
ンデンサ１２０８とを有している。画素１２１０は、第
１のＴＦＴ１２１１と、第２のＴＦＴ１２１４と、第３
のＴＦＴ１２１９と、ＯＬＥＤ１２１５と、コンデンサ
１２１８とを有している。
【００９４】また画素１２００はソース信号線１２０３
を有し、画素１２１０はソース信号線１２１３を有して
いる。そして、画素１２００と、画素１２１０は、第１
ゲート信号線１２０２と、第２ゲート信号線１２０７
と、電源供給線１２２０とを共有している。
【００９５】１つの電源供給線を隣り合う画素で共有し
ていることにより、図３に示した構成に比べて、電源供
給線の数を減らすことができる。配線の数が少ないと歩
留まりを高くすることができる。また、配線の画素部全
体に占める面積の割合が小さくなるので、有機発光層の
発光する方向に配線が設けられている場合において、配
線による光の遮蔽が抑えられる。
【００９６】次に本発明の画素の配置の、異なる一例を
図６（Ｂ）に示す。図６（Ｂ）において、画素１３００
と画素１３１０とが隣接して設けられている。
【００９７】画素１３００は、第１のＴＦＴ１３０１
と、第２のＴＦＴ１３０４と、第３のＴＦＴ１３０９
と、ＯＬＥＤ１３０５と、コンデンサ１３０８とを有し
ている。画素１３１０は、第１のＴＦＴ１３１１と、第
２のＴＦＴ１３１４と、第３のＴＦＴ１３１９と、ＯＬ
ＥＤ１３１５と、コンデンサ１３１８とを有している。
【００９８】また画素１３００は第１ゲート信号線１３
０２を有し、画素１３１０は第１ゲート信号線１３１２
を有している。そして、画素１３００と、画素１３１０
は、ソース信号線１３０３と、第２ゲート信号線１３０
７と、電源供給線１３２０とを共有している。
【００９９】１つの第１ゲート信号線を隣り合う画素で
共有していることにより、図３に示した構成に比べて、
第１ゲート信号線の数を減らすことができる。配線の数
が少ないと歩留まりを高くすることができる。また、配
線の画素部全体に占める面積の割合が小さくなるので、
有機発光層の発光する方向に配線が設けられている場合
において、配線による光の遮蔽が抑えられる。
【０１００】次に本発明の画素の配置の、異なる一例を
図７（Ａ）に示す。図７（Ａ）において、画素１４００
と画素１４１０とが隣接して設けられている。
【０１０１】画素１４００は、第１のＴＦＴ１４０１
と、第２のＴＦＴ１４０４と、第３のＴＦＴ１４０９
と、ＯＬＥＤ１４０５と、コンデンサ１４０８とを有し
ている。画素１４１０は、第１のＴＦＴ１４１１と、第
２のＴＦＴ１４１４と、第３のＴＦＴ１４１９と、ＯＬ
ＥＤ１４１５と、コンデンサ１４１８とを有している。
【０１０２】また画素１４００はソース信号線１４０３
を有し、画素１４１０はソース信号線１４１３を有して
いる。そして、画素１４００と、画素１４１０は、第１
ゲート信号線１４０２と、第２ゲート信号線１４０７
と、電源供給線１４２０とを共有している。
【０１０３】１つの第２ゲート信号線を隣り合う画素で
共有していることにより、図３に示した構成に比べて、
第２ゲート信号線の数を減らすことができる。配線の数
が少ないと歩留まりを高くすることができる。また、配
線の画素部全体に占める面積の割合が小さくなるので、
有機発光層の発光する方向に配線が設けられている場合
において、配線による光の遮蔽が抑えられる。
【０１０４】次に本発明の画素の配置の、異なる一例を
図７（Ｂ）に示す。図７（Ｂ）において、画素１５００
と画素１５１０とが隣接して設けられている。
【０１０５】画素１５００は、第１のＴＦＴ１５０１
と、第２のＴＦＴ１５０４と、第３のＴＦＴ１５０９
と、ＯＬＥＤ１５０５と、コンデンサ１５０８とを有し
ている。画素１５１０は、第１のＴＦＴ１５１１と、第
２のＴＦＴ１５１４と、第３のＴＦＴ１５１９と、ＯＬ
ＥＤ１５１５と、コンデンサ１５１８とを有している。
【０１０６】また画素１５００は第１ゲート信号線１５
０２を有し、画素１５１０は第１ゲート信号線１５１２
を有している。そして、画素１５００と、画素１５１０
は、ソース信号線１５０３と、第２ゲート信号線１５２
０と、電源供給線１５０７とを共有している。
【０１０７】１つの第２ゲート信号線を隣り合う画素で
共有していることにより、図３に示した構成に比べて、
第２ゲート信号線の数を減らすことができる。配線の数
が少ないと歩留まりを高くすることができる。また、配
線の画素部全体に占める面積の割合が小さくなるので、
有機発光層の発光する方向に配線が設けられている場合
において、配線による光の遮蔽が抑えられる。
【０１０８】なお。、本実施例は、実施例１と自由に組
み合わせて実施することができる。
【０１０９】（実施例３）本実施例では、図３とは異な
る、本発明の画素の構成について説明する。
【０１１０】図８において、画素３０４は、第１のＴＦ
Ｔ３０５、第２のＴＦＴ３０６、第３のＴＦＴ３０７
と、ＯＬＥＤ３０８と、コンデンサ３０９とを有してい
る。
【０１１１】第１のＴＦＴ３０５のゲート電極は、第１
ゲート信号線Ｇｊに接続されている。また、第１のＴＦ
Ｔ３０５のソース領域とドレイン領域は、一方はソース
信号線Ｓｉに、もう一方は第２のＴＦＴ３０６のゲート
電極に接続されている。
【０１１２】第２のＴＦＴ３０６のソース領域とドレイ
ン領域は、一方はＯＬＥＤ３０８の画素電極に、もう一
方は第３のＴＦＴ３０７のソース領域またはドレイン領
域に接続されている。
【０１１３】第３のＴＦＴのゲート電極は、第２ゲート
信号線Ｃｊに接続されている。第３のＴＦＴのソース領
域とドレイン領域のうち、第２のＴＦＴ３０６のソース
領域またはドレイン領域と接続していない方が、電源供
給線Ｖｉに接続されている。
【０１１４】コンデンサ３０９は、第２のＴＦＴ３０６
のゲート電極と、電源供給線Ｖｉとの間に形成されてい
る。なお、コンデンサ３０９は必ずしも設ける必要はな
い。
【０１１５】ＯＬＥＤ３０８は陽極と陰極と、陽極と陰
極との間に設けられた有機発光層とを有している。
【０１１６】なお、第１のＴＦＴ３０５、第２のＴＦＴ
３０６、第３のＴＦＴ３０７は、ｎチャネル型ＴＦＴで
あっても、ｐチャネル型ＴＦＴであってもどちらでも良
い。ただし、第２のＴＦＴ３０６と第３のＴＦＴ３０７
の極性が同じであることが望ましい。また、陽極を画素
電極として用いる場合、第３のＴＦＴはｐチャネル型Ｔ
ＦＴであることが望ましい。逆に、陰極を画素電極とし
て用いる場合、第３のＴＦＴはｎチャネル型ＴＦＴであ
ることが望ましい。
【０１１７】なお。、本実施例は、実施例１または２と
自由に組み合わせて実施することができる。
【０１１８】（実施例４）本実施例では、本発明の発光
装置の画素部を駆動させるために用いる、ソース信号側
駆動回路、第１ゲート信号側駆動回路の詳しい構成につ
いて説明する。なお、第２ゲート信号側駆動回路は、第
１ゲート信号側駆動回路と同じ構成を用いることができ
るので、ここでは代表的に第１ゲート信号側駆動回路の
構成についてのみ説明する。
【０１１９】図９に本実施例の発光装置の駆動回路のブ
ロック図を示す。図９（Ａ）はソース信号側駆動回路６
０１であり、シフトレジスタ６０２、ラッチ（Ａ）６０
３、ラッチ（Ｂ）６０４を有している。
【０１２０】ソース信号側駆動回路６０１において、シ
フトレジスタ６０２にクロック信号（ＣＬＫ）およびス
タートパルス（ＳＰ）が入力される。シフトレジスタ６
０２は、これらのクロック信号（ＣＬＫ）およびスター
トパルス（ＳＰ）に基づきタイミング信号を順に発生さ
せ、バッファ等（図示せず）を通して後段の回路へタイ
ミング信号を順次入力する。
【０１２１】シフトレジスタ６０２からのタイミング信
号は、バッファ等によって緩衝増幅される。タイミング
信号が入力される配線には、多くの回路あるいは素子が
接続されているために負荷容量（寄生容量）が大きい。
この負荷容量が大きいために生ずるタイミング信号の立
ち上がりまたは立ち下がりの”鈍り”を防ぐために、こ
のバッファが設けられる。なおバッファは必ずしも設け
る必要はない。
【０１２２】バッファによって緩衝増幅されたタイミン
グ信号は、ラッチ（Ａ）６０３に入力される。ラッチ
（Ａ）６０３は、ｎビットデジタル信号を処理する複数
のステージのラッチを有している。ラッチ（Ａ）６０３
は、前記タイミング信号が入力されると、ソース信号側
駆動回路６０１の外部から入力されるｎビットのデジタ
ル信号を順次取り込み、保持する。
【０１２３】なお、ラッチ（Ａ）６０３にデジタル信号
を取り込む際に、ラッチ（Ａ）６０３が有する複数のス
テージのラッチに、順にデジタル信号を入力しても良
い。しかし本発明はこの構成に限定されない。ラッチ
（Ａ）６０３が有する複数のステージのラッチをいくつ
かのグループに分け、各グループごとに並行して同時に
デジタル信号を入力する、いわゆる分割駆動を行っても
良い。なおこのときのグループの数を分割数と呼ぶ。例
えば４つのステージごとにラッチをグループに分けた場
合、４分割で分割駆動すると言う。
【０１２４】ラッチ（Ａ）６０３の全てのステージのラ
ッチにデジタル信号の書き込みが一通り終了するまでの
時間を、ライン期間と呼ぶ。実際には、上記ライン期間
に水平帰線期間が加えられた期間をライン期間に含むこ
とがある。
【０１２５】１ライン期間が終了すると、ラッチ（Ｂ）
６０４にラッチシグナル（Latch Signal）が入力され
る。この瞬間、ラッチ（Ａ）６０３に書き込まれ保持さ
れているデジタル信号は、ラッチ（Ｂ）６０４に一斉に
送出され、ラッチ（Ｂ）６０４の全ステージのラッチに
書き込まれ、保持される。
【０１２６】デジタル信号をラッチ（Ｂ）６０４に送出
し終えたラッチ（Ａ）６０３には、シフトレジスタ６０
２からのタイミング信号に基づき、デジタル信号の書き
込みが順次行われる。
【０１２７】この２順目の１ライン期間中には、ラッチ
（Ｂ）６０３に書き込まれ、保持されているデジタル信
号がソース信号線に入力される。
【０１２８】図９（Ｂ）は第１ゲート信号側駆動回路の
構成を示すブロック図である。
【０１２９】第１ゲート信号側駆動回路６０５は、それ
ぞれシフトレジスタ６０６、バッファ６０７を有してい
る。また場合によってはレベルシフトを有していても良
い。
【０１３０】第１ゲート信号側駆動回路６０５におい
て、シフトレジスタ６０６からのタイミング信号がバッ
ファ６０７に入力され、対応するアドレス用ゲート信号
線に入力される。アドレス用ゲート信号線には、１ライ
ン分の画素のアドレス用ＴＦＴのゲート電極が接続され
ている。そして、１ライン分の画素のアドレス用ＴＦＴ
を一斉にＯＮにしなくてはならないので、バッファは大
きな電流を流すことが可能なものが用いられる。
【０１３１】本実施例は実施例１〜３と自由に組み合わ
せて実施することが可能である。
【０１３２】（実施例５）本発明の発光装置において、
ＯＬＥＤが有する有機発光層に用いられる材料は、有機
発光材料に限定されず、無機発光材料を用いても実施で
きる。但し、現在の無機発光材料は非常に駆動電圧が高
いため、そのような駆動電圧に耐えうる耐圧特性を有す
るＴＦＴを用いなければならない。
【０１３３】または、将来的にさらに駆動電圧の低い無
機発光材料が開発されれば、本発明に適用することは可
能である。
【０１３４】また、本実施例の構成は、実施例１〜４の
いずれの構成とも自由に組み合わせることが可能であ
る。
【０１３５】（実施例６）本実施例では、本発明の発光
装置の画素部とその周辺に設けられる駆動回路部（ソー
ス信号側駆動回路、第１ゲート信号側駆動回路、第２ゲ
ート信号側駆動回路）のＴＦＴを同時に作製する方法に
ついて説明する。但し、説明を簡単にするために、駆動
回路部に関しては基本単位であるＣＭＯＳ回路を図示す
ることとする。また、本実施例では、画素部の第１のＴ
ＦＴと第２のＴＦＴについてのみ示したが、第３のＴＦ
Ｔも第１のＴＦＴ及び第２のＴＦＴと同時に作製するこ
とができる
【０１３６】まず、図１０（Ａ）に示すように、コーニ
ング社の＃７０５９ガラスや＃１７３７ガラスなどに代
表されるバリウムホウケイ酸ガラス、またはアルミノホ
ウケイ酸ガラスなどのガラスから成る基板５００１上に
酸化シリコン膜、窒化シリコン膜または酸化窒化シリコ
ン膜などの絶縁膜から成る下地膜５００２を形成する。
例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏか
ら作製される酸化窒化シリコン膜５００２ａを１０〜２
００[nm]（好ましくは５０〜１００[nm]）形成し、同様
にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコ
ン膜５００２ｂを５０〜２００[nm]（好ましくは１００
〜１５０[nm]）の厚さに積層形成する。本実施例では下
地膜５００２を２層構造として示したが、前記絶縁膜の
単層膜または２層以上積層させた構造として形成しても
良い。
【０１３７】半導体膜５００３〜５００６は、非晶質構
造を有する半導体膜をレーザー結晶化法や公知の熱結晶
化法を用いて作製した結晶質半導体膜で形成する。この
半導体膜５００３〜５００６の厚さは２５〜８０[nm]
（好ましくは３０〜６０[nm]）の厚さで形成する。結晶
質半導体膜の材料に限定はないが、好ましくはシリコン
またはシリコンゲルマニウム（ＳｉＧｅ）合金などで形
成すると良い。
【０１３８】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施
者が適宣選択するものであるが、エキシマレーザーを用
いる場合はパルス発振周波数３００[Hz]とし、レーザー
エネルギー密度を１００〜４００[mJ/cm2](代表的には
２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザ
ーを用いる場合にはその第２高調波を用いパルス発振周
波数３０〜３００[kHz]とし、レーザーエネルギー密度
を３００〜６００[mJ/cm2](代表的には３５０〜５００
[mJ/cm2])とすると良い。そして幅１００〜１０００[μ
m]、例えば４００[μm]で線状に集光したレーザー光を
基板全面に渡って照射し、この時の線状レーザー光の重
ね合わせ率（オーバーラップ率）を５０〜９０[％]とし
て行う。
【０１３９】次いで、半導体膜５００３〜５００６を覆
うゲート絶縁膜５００７を形成する。ゲート絶縁膜５０
０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さ
を４０〜１５０[nm]としてシリコンを含む絶縁膜で形成
する。本実施例では、１２０[nm]の厚さで酸化窒化シリ
コン膜で形成する。勿論、ゲート絶縁膜はこのような酸
化窒化シリコン膜に限定されるものでなく、他のシリコ
ンを含む絶縁膜を単層または積層構造として用いても良
い。例えば、酸化シリコン膜を用いる場合には、プラズ
マＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）と
Ｏ2とを混合し、反応圧力４０[Pa]、基板温度３００〜
４００[℃]とし、高周波（１３．５６[MHz]）、電力密
度０．５〜０．８[W/cm2]で放電させて形成することが
出来る。このようにして作製される酸化シリコン膜は、
その後４００〜５００[℃]の熱アニールによりゲート絶
縁膜として良好な特性を得ることが出来る。
【０１４０】そして、ゲート絶縁膜５００７上にゲート
電極を形成するための第１の導電膜５００８と第２の導
電膜５００９とを形成する。本実施例では、第１の導電
膜５００８をＴａで５０〜１００[nm]の厚さに形成し、
第２の導電膜５００９をＷで１００〜３００[nm]の厚さ
に形成する。
【０１４１】Ｔａ膜はスパッタ法で、Ｔａのターゲット
をＡｒでスパッタすることにより形成する。この場合、
Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力
を緩和して膜の剥離を防止することが出来る。また、α
相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電
極に使用することが出来るが、β相のＴａ膜の抵抗率は
１８０[μΩcm]程度でありゲート電極とするには不向き
である。α相のＴａ膜を形成するために、Ｔａのα相に
近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度
の厚さでＴａの下地に形成しておくとα相のＴａ膜を容
易に得ることが出来る。
【０１４２】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも
出来る。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０
[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大
きくすることで低抵抗率化を図ることが出来るが、Ｗ中
に酸素などの不純物元素が多い場合には結晶化が阻害さ
れ高抵抗化する。このことより、スパッタ法による場
合、純度９９．９９９９[％]または９９．９９ [％]の
Ｗターゲットを用い、さらに成膜時に気相中からの不純
物の混入がないように十分配慮してＷ膜を形成すること
により、抵抗率９〜２０[μΩcm]を実現することが出来
る。
【０１４３】なお、本実施例では、第１の導電膜５００
８をＴａ、第２の導電膜５００９をＷとしたが、特に限
定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ
などから選ばれた元素、または前記元素を主成分とする
合金材料もしくは化合物材料で形成してもよい。また、
リン等の不純物元素をドーピングした多結晶シリコン膜
に代表される半導体膜を用いてもよい。本実施例以外の
他の組み合わせの一例で望ましいものとしては、第１の
導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第
２の導電膜５００９をＷとする組み合わせ、第１の導電
膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の
導電膜５００９をＡｌとする組み合わせ、第１の導電膜
５００８を窒化タンタル（ＴａＮ）で形成し、第２の導
電膜５００９をＣｕとする組み合わせが挙げられる。
【０１４４】次に、レジストによるマスク５０１０を形
成し、電極及び配線を形成するための第１のエッチング
処理を行う。本実施例ではＩＣＰ（Inductively Couple
d Plasma：誘導結合型プラズマ）エッチング法を用い、
エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧
力でコイル型の電極に５００[W]のＲＦ（１３．５６[MH
z]）電力を投入してプラズマを生成して行う。基板側
（試料ステージ）にも１００[W]のＲＦ（１３．５６[MH
z]）電力を投入し、実質的に負の自己バイアス電圧を印
加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ
膜とも同程度にエッチングされる。
【０１４５】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第１の導電層及び第
２の導電層の端部がテーパー形状となる。テーパー部の
角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングするためには、１０〜２０[％]程
度の割合でエッチング時間を増加させると良い。Ｗ膜に
対する酸化窒化シリコン膜の選択比は２〜４（代表的に
は３）であるので、オーバーエッチング処理により、酸
化窒化シリコン膜が露出した面は２０〜５０[nm]程度エ
ッチングされることになる。こうして、第１のエッチン
グ処理により第１の導電層と第２の導電層から成る第１
の形状の導電層５０１１〜５０１６（第１の導電層５０
１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１
６ｂ）を形成する。このとき、ゲート絶縁膜５００７に
おいては、第１の形状の導電層５０１１〜５０１６で覆
われない領域は２０〜５０[nm]程度エッチングされ薄く
なった領域が形成される。（図１０（Ａ））
【０１４６】そして、第１のドーピング処理を行いｎ型
を付与する不純物元素を添加する。ドーピングの方法は
イオンドープ法もしくはイオン注入法で行えば良い。イ
オンドープ法の条件はドーズ量を１×１０13〜５×１０
14[atoms/cm2]とし、加速電圧を６０〜１００[keV]とし
て行う。ｎ型を付与する不純物元素として１５族に属す
る元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用
いるが、ここではリン（Ｐ）を用いる。この場合、導電
層５０１１〜５０１５がｎ型を付与する不純物元素に対
するマスクとなり、自己整合的に第１の不純物領域５０
１７〜５０２５が形成される。第１の不純物領域５０１
７〜５０２５には１×１０20〜１×１０21[atoms/cm3]
の濃度範囲でｎ型を付与する不純物元素を添加する。
（図１０（Ｂ））
【０１４７】次に、図１０（Ｃ）に示すように、レジス
トマスクは除去しないまま、第２のエッチング処理を行
う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ
膜を選択的にエッチングする。この時、第２のエッチン
グ処理により第２の形状の導電層５０２６〜５０３１
（第１の導電層５０２６ａ〜５０３１ａと第２の導電層
５０２６ｂ〜５０３１ｂ）を形成する。このとき、ゲー
ト絶縁膜５００７においては、第２の形状の導電層５０
２６〜５０３１で覆われない領域はさらに２０〜５０[n
m]程度エッチングされ薄くなった領域が形成される。
【０１４８】Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスに
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することが出来る。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ6が極端に高く、その他のＷＣ
ｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、Ｃ
Ｆ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチン
グされる。しかし、この混合ガスに適量のＯ2を添加す
るとＣＦ4とＯ2が反応してＣＯとＦになり、Ｆラジカル
またはＦイオンが多量に発生する。その結果、フッ化物
の蒸気圧が高いＷ膜のエッチング速度が増大する。一
方、ＴａはＦが増大しても相対的にエッチング速度の増
加は少ない。また、ＴａはＷに比較して酸化されやすい
ので、Ｏ2を添加することでＴａの表面が酸化される。
Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴ
ａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ
膜とのエッチング速度に差を作ることが可能となりＷ膜
のエッチング速度をＴａ膜よりも大きくすることが可能
となる。
【０１４９】そして、図１１（Ａ）に示すように第２の
ドーピング処理を行う。この場合、第１のドーピング処
理よりもドーズ量を下げて高い加速電圧の条件としてｎ
型を付与する不純物元素をドーピングする。例えば、加
速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm
2]のドーズ量で行い、図１０（Ｂ）で半導体膜に形成さ
れた第１の不純物領域の内側に新たな不純物領域を形成
する。ドーピングは、第２の形状の導電層５０２６〜５
０３０を不純物元素に対するマスクとして用い、第１の
導電層５０２６ａ〜５０３０ａの下側の領域にも不純物
元素が添加されるようにドーピングする。こうして、第
３の不純物領域５０３２〜５０３６が形成される。この
第３の不純物領域５０３２〜５０３６に添加されたリン
（Ｐ）の濃度は、第１の導電層５０２６ａ〜５０３０ａ
のテーパー部の膜厚に従って緩やかな濃度勾配を有して
いる。なお、第１の導電層５０２６ａ〜５０３０ａのテ
ーパー部と重なる半導体膜において、第１の導電層５０
２６ａ〜５０３０ａのテーパー部の端部から内側に向か
って若干、不純物濃度が低くなっているものの、ほぼ同
程度の濃度である。
【０１５０】図１１（Ｂ）に示すように第３のエッチン
グ処理を行う。エッチングガスにＣＨＦ6を用い、反応
性イオンエッチング法（ＲＩＥ法）を用いて行う。第３
のエッチング処理により、第１の導電層５０２６ａ〜５
０３１ａのテーパー部を部分的にエッチングして、第１
の導電層が半導体膜と重なる領域が縮小される。第３の
エッチング処理によって、第３の形状の導電層５０３７
〜５０４２（第１の導電層５０３７ａ〜５０４２ａと第
２の導電層５０３７ｂ〜５０４２ｂ）を形成する。この
とき、ゲート絶縁膜５００７においては、第３の形状の
導電層５０３７〜５０４２で覆われない領域はさらに２
０〜５０[nm]程度エッチングされ薄くなった領域が形成
される。
【０１５１】第３のエッチング処理によって、第３の不
純物領域５０３２〜５０３６においては、第１の導電層
５０３７ａ〜５０４１ａと重なる第３の不純物領域５０
３２ａ〜５０３６ａと、第１の不純物領域と第３の不純
物領域との間の第２の不純物領域５０３２ｂ〜５０３６
ｂとが形成される。
【０１５２】そして、図１１（Ｃ）に示すように、ｐチ
ャネル型ＴＦＴを形成する半導体膜５００４、５００６
に第1の導電型とは逆の導電型の第４の不純物領域５０
４３〜５０５４を形成する。第３の形状の導電層５０３
８ｂ、５０４１ｂを不純物元素に対するマスクとして用
い、自己整合的に不純物領域を形成する。このとき、ｎ
チャネル型ＴＦＴを形成する半導体膜５００３、５００
５および配線部５０４２はレジストマスク５２００で全
面を被覆しておく。不純物領域５０４３〜５０５４には
それぞれ異なる濃度でリンが添加されているが、ジボラ
ン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのい
ずれの領域においても不純物濃度が２×１０20〜２×１
０21[atoms/cm3]となるようにする。
【０１５３】以上までの工程でそれぞれの半導体膜に不
純物領域が形成される。半導体膜と重なる第３の形状の
導電層５０３７〜５０４１がゲート電極として機能す
る。また、５０４２は島状のソース信号線として機能す
る。
【０１５４】レジストマスク５２００を除去した後、導
電型の制御を目的として、それぞれの半導体膜に添加さ
れた不純物元素を活性化する工程を行う。この工程はフ
ァーネスアニール炉を用いる熱アニール法で行う。その
他に、レーザーアニール法、またはラピッドサーマルア
ニール法（ＲＴＡ法）を適用することが出来る。熱アニ
ール法では酸素濃度が１[ppm]以下、好ましくは０．１
[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表
的には５００〜６００[℃]で行うものであり、本実施例
では５００[℃]で４時間の熱処理を行う。ただし、第３
の形状の導電層５０３７〜５０４２に用いた配線材料が
熱に弱い場合には、配線等を保護するため層間絶縁膜
（シリコンを主成分とする）を形成した後で活性化を行
うことが好ましい。
【０１５５】さらに、３〜１００[％]の水素を含む雰囲
気中で、３００〜４５０[℃]で１〜１２時間の熱処理を
行い、半導体膜を水素化する工程を行う。この工程は熱
的に励起された水素により半導体膜のダングリングボン
ドを終端する工程である。水素化の他の手段として、プ
ラズマ水素化（プラズマにより励起された水素を用い
る）を行っても良い。
【０１５６】次いで、図１２（Ａ）に示すように、第１
の層間絶縁膜５０５５を酸化窒化シリコン膜から１００
〜２００[nm]の厚さで形成する。その上に有機絶縁物材
料から成る第２の層間絶縁膜５０５６を形成した後、第
１の層間絶縁膜５０５５、第２の層間絶縁膜５０５６、
およびゲート絶縁膜５００７に対してコンタクトホール
を形成し、各配線（接続配線、信号線を含む）５０５７
〜５０６２、５０６４をパターニング形成した後、接続
配線５０６２に接する画素電極５０６３をパターニング
形成する。
【０１５７】第２の層間絶縁膜５０５６としては、有機
樹脂を材料とする膜を用い、その有機樹脂としてはポリ
イミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロ
ブテン）等を使用することが出来る。特に、第２の層間
絶縁膜５０５６は平坦化の意味合いが強いので、平坦性
に優れたアクリルが好ましい。本実施例ではＴＦＴによ
って形成される段差を十分に平坦化しうる膜厚でアクリ
ル膜を形成する。好ましくは１〜５[μm]（さらに好ま
しくは２〜４[μm]）とすれば良い。
【０１５８】コンタクトホールの形成は、ドライエッチ
ングまたはウエットエッチングを用い、ｎ型の不純物領
域５０１７、５０１８、５０２１、５０２３またはｐ型
の不純物領域５０４３〜５０５４に達するコンタクトホ
ール、配線５０４２に達するコンタクトホール、電源供
給線に達するコンタクトホール（図示せず）、およびゲ
ート電極に達するコンタクトホール（図示せず）をそれ
ぞれ形成する。
【０１５９】また、配線（接続配線、信号線を含む）５
０５７〜５０６２、５０６４として、Ｔｉ膜を１００[n
m]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１
５０[nm]をスパッタ法で連続形成した３層構造の積層膜
を所望の形状にパターニングしたものを用いる。勿論、
他の導電膜を用いても良い。
【０１６０】また、本実施例では、画素電極５０６３と
してＩＴＯ膜を１１０[nm]の厚さに形成し、パターニン
グを行った。画素電極５０６３を接続配線５０６２と接
して重なるように配置することでコンタクトを取ってい
る。また、酸化インジウムに２〜２０[％]の酸化亜鉛
（ＺｎＯ）を混合した透明導電膜を用いても良い。この
画素電極５０６３がＯＬＥＤの陽極となる。（図１２
（Ａ））
【０１６１】次に、図１２（Ｂ）に示すように、珪素を
含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の
厚さに形成し、画素電極５０６３に対応する位置に開口
部を形成して、バンクとして機能する第３の層間絶縁膜
５０６５を形成する。開口部を形成する際、ウエットエ
ッチング法を用いることで容易にテーパー形状の側壁と
することが出来る。開口部の側壁が十分になだらかでな
いと段差に起因する有機発光層の劣化が顕著な問題とな
ってしまうため、注意が必要である。
【０１６２】次に、有機発光層５０６６および陰極（Ｍ
ｇＡｇ電極）５０６７を、真空蒸着法を用いて大気解放
しないで連続形成する。なお、有機発光層５０６６の膜
厚は８０〜２００[nm]（典型的には１００〜１２０[n
m]）、陰極５０６７の厚さは１８０〜３００[nm]（典型
的には２００〜２５０[nm]）とすれば良い。
【０１６３】この工程では、赤色に対応する画素、緑色
に対応する画素および青色に対応する画素に対して順
次、有機発光層および陰極を形成する。但し、有機発光
層は溶液に対する耐性に乏しいためフォトリソグラフィ
技術を用いずに各色個別に形成しなくてはならない。そ
こでメタルマスクを用いて所望の画素以外を隠し、必要
箇所だけ選択的に有機発光層および陰極を形成するのが
好ましい。
【０１６４】即ち、まず赤色に対応する画素以外を全て
隠すマスクをセットし、そのマスクを用いて赤色発光の
有機発光層を選択的に形成する。次いで、緑色に対応す
る画素以外を全て隠すマスクをセットし、そのマスクを
用いて緑色発光の有機発光層を選択的に形成する。次い
で、同様に青色に対応する画素以外を全て隠すマスクを
セットし、そのマスクを用いて青色発光の有機発光層を
選択的に形成する。なお、ここでは全て異なるマスクを
用いるように記載しているが、同じマスクを使いまわし
ても構わない。
【０１６５】ここではＲＧＢに対応した３種類のＯＬＥ
Ｄを形成する方式を用いたが、白色発光のＯＬＥＤとカ
ラーフィルタを組み合わせた方式、青色または青緑発光
のＯＬＥＤと蛍光体（蛍光性の色変換層：ＣＣＭ）とを
組み合わせた方式、陰極（対向電極）に透明電極を利用
してＲＧＢに対応したＯＬＥＤを重ねる方式などを用い
ても良い。
【０１６６】なお、有機発光層５０６６としては公知の
材料を用いることが出来る。公知の材料としては、駆動
電圧を考慮すると有機材料を用いるのが好ましい。例え
ば正孔注入層、正孔輸送層、発光層および電子注入層で
なる４層構造を有機発光層とすれば良い。
【０１６７】次に、陰極５０６７を形成する。なお本実
施例では陰極５０６７としてＭｇＡｇを用いたが、本発
明はこれに限定されない。陰極５０６７として他の公知
の材料を用いても良い。
【０１６８】最後に、窒化珪素膜でなるパッシベーショ
ン膜５０６８を３００[nm]の厚さに形成する。パッシベ
ーション膜５０６８を形成しておくことで、有機発光層
５０６６を水分等から保護することができ、ＯＬＥＤの
信頼性をさらに高めることが出来る。
【０１６９】こうして図１２（Ｂ）に示すような構造の
発光装置が完成する。なお、本実施例における発光装置
の作成工程においては、回路の構成および工程の関係
上、ゲート電極を形成している材料であるＴａ、Ｗによ
ってソース信号線を形成し、ソース、ドレイン電極を形
成している配線材料であるＡｌによって第１ゲート信号
線を形成しているが、異なる材料を用いても良い。
【０１７０】ところで、本実施例の発光装置は、画素部
だけでなく駆動回路部にも最適な構造のＴＦＴを配置す
ることにより、非常に高い信頼性を示し、動作特性も向
上しうる。また結晶化工程においてＮｉ等の金属触媒を
添加し、結晶性を高めることも可能である。それによっ
て、ソース信号側駆動回路の駆動周波数を１０[MHz]以
上にすることが可能である。
【０１７１】まず、極力動作速度を落とさないようにホ
ットキャリア注入を低減させる構造を有するＴＦＴを、
駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦ
Ｔとして用いる。なお、ここでいう駆動回路としては、
シフトレジスタ、バッファ、レベルシフタ、線順次駆動
におけるラッチ、点順次駆動におけるトランスミッショ
ンゲートなどが含まれる。
【０１７２】本実施例の場合、ｎチャネル型ＴＦＴの活
性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間
に挟んでゲート電極と重なるオーバーラップＬＤＤ領域
（Ｌ OV領域）、ゲート絶縁膜を間に挟んでゲート電極と
重ならないオフセットＬＤＤ領域（ＬOFF領域）および
チャネル形成領域を含む。
【０１７３】また、ＣＭＯＳ回路のｐチャネル型ＴＦＴ
は、ホットキャリア注入による劣化が殆ど気にならない
ので、特にＬＤＤ領域を設けなくても良い。勿論、ｎチ
ャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャ
リア対策を講じることも可能である。
【０１７４】その他、駆動回路において、チャネル形成
領域を双方向に電流が流れるようなＣＭＯＳ回路、即
ち、ソース領域とドレイン領域の役割が入れ替わるよう
なＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成
するｎチャネル型ＴＦＴは、チャネル形成領域の両サイ
ドにチャネル形成領域を挟む形でＬＤＤ領域を形成する
ことが好ましい。このような例としては、点順次駆動に
用いられるトランスミッションゲートなどが挙げられ
る。また駆動回路において、オフ電流を極力低く抑える
必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回
路を形成するｎチャネル型ＴＦＴは、ＬOV領域を有して
いることが好ましい。このような例としては、やはり、
点順次駆動に用いられるトランスミッションゲートなど
が挙げられる。
【０１７５】なお、実際には図１２（Ｂ）の状態まで完
成したら、さらに外気に曝されないように、気密性が高
く、脱ガスの少ない保護フィルム（ラミネートフィル
ム、紫外線硬化樹脂フィルム等）や透光性のシーリング
材でパッケージング（封入）することが好ましい。その
際、シーリング材の内部を不活性雰囲気にしたり、内部
に吸湿性材料（例えば酸化バリウム）を配置したりする
とＯＬＥＤの信頼性が向上する。
【０１７６】また、パッケージング等の処理により気密
性を高めたら、基板上に形成された素子又は回路から引
き回された端子と外部信号端子とを接続するためのコネ
クタ（フレキシブルプリントサーキット：ＦＰＣ）を取
り付けて製品として完成する。
【０１７７】また、本実施例で示す工程に従えば、発光
装置の作製に必要なフォトマスクの数を抑えることが出
来る。その結果、工程を短縮し、製造コストの低減及び
歩留まりの向上に寄与することが出来る。
【０１７８】また、本実施例の構成は、実施例１〜５の
いずれの構成とも自由に組み合わせることが可能であ
る。
【０１７９】（実施例７）本実施例では、本発明を用い
て発光装置を作製した例について、図１３を用いて説明
する。
【０１８０】図１３（Ａ）は、画素部が形成されたＴＦ
Ｔ基板をシーリング材によって封止することによって形
成されたＯＬＥＤパネルの上面図であり、図１３（Ｂ）
は、図１３（Ａ）のＡ−Ａ’における断面図、図１３
（Ｃ）は図１３（Ａ）のＢ−Ｂ’における断面図であ
る。
【０１８１】基板４００１上に設けられた画素部４００
２と、ソース信号側駆動回路４００３と、第１及び第２
ゲート信号側駆動回路４００４ａ、ｂとを囲むようにし
て、シール材４００９が設けられている。また画素部４
００２と、ソース信号側駆動回路４００３と、第１及び
第２ゲート信号側駆動 回路４００４ａ、ｂとの上
にシーリング材４００８が設けられている。 よっ
て画素部４００２と、ソース信号側駆動回路４００３
と、第１及び 第２ゲート信号側駆動回路４００４
ａ、ｂとは、基板４００１とシール 材４００９と
シーリング材４００８とによって、充填材４２１０で密
封 されている。
【０１８２】また基板４００１上に設けられた画素部４
００２と、ソース信号側駆動回路４００３と、第１及び
第２ゲート信号側駆動回路４００４ａ、ｂとは、複数の
ＴＦＴを有している。図１３（Ｂ）では代表的に、下地
膜４０１０上に形成された、ソース信号側駆動回路４０
０３に含まれる駆動回路用ＴＦＴ（但し、ここではｎチ
ャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４２
０１及び画素部４００２に含まれる第２のＴＦＴ（ＯＬ
ＥＤへの電流を制御するＴＦＴ）４２０２を図示した。
【０１８３】本実施例では、駆動回路用ＴＦＴ４２０１
には公知の方法で作製されたｐチャネル型ＴＦＴまたは
ｎチャネル型ＴＦＴが用いられ、第２のＴＦＴ４２０
２には公知の方法で作製されたｐチャネル型ＴＦＴが用
いられる。また、画 素部４００２には第２のＴＦＴ４
２０２のゲートに接続された保持容量（図 示せず）が
設けられる。
【０１８４】駆動回路用ＴＦＴ４２０１及び第２のＴＦ
Ｔ４２０２上には層間絶縁膜（平坦化膜）４３０１が形
成され、その上に第２のＴＦＴ４２０２のドレインと電
気的に接続する画素電極（陽極）４２０３が形成され
る。画素電極４２０３としては仕事関数の大きい透明導
電膜が用いられる。透明 導電膜としては、酸化イ
ンジウムと酸化スズとの化合物、酸化インジウ ム
と酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化
インジウムを 用いることができる。また、前記透
明導電膜にガリウムを添加したもの を用いても良
い。
【０１８５】そして、画素電極４２０３の上には絶縁膜
４３０２が形成され、絶縁膜４３０２は画素電極４２０
３の上に開口部が形成されている。この開口部におい
て、画素電極４２０３の上には有機発光層４２０４が形
成される。有機発光層４２０４は公知の有機発光材料ま
たは無機発光材料を用いることができる。また、有機発
光材料には低分子系（モノマー系）材料と高分子系（ポ
リマー系）材料があるがどちらを用いても良い。
【０１８６】有機発光層４２０４の形成方法は公知の蒸
着技術もしくは塗布法技術を用いれば良い。また、有機
発光層の構造は正孔注入層、正孔輸送層、発光層、電子
輸送層または電子注入層を自由に組み合わせて積層構造
または単層構造とすれば良い。
【０１８７】有機発光層４２０４の上には遮光性を有す
る導電膜（代表的にはアルミニウム、銅もしくは銀を主
成分とする導電膜またはそれらと他の導電膜との積層
膜）からなる陰極４２０５が形成される。また、陰極４
２０５と有機発光層４２０４の界面に存在する水分や酸
素は極力排除しておくことが望ましい。従って、有機発
光層４２０４を窒素または希ガス雰囲気で形成し、酸素
や水分に触れさせないまま陰極４２０５を形成するとい
った工夫が必要である。本実施例ではマルチチャンバー
方式（クラスターツール方式）の成膜装置を用いること
で上述のような成膜を可能とする。そして陰極４２０５
は所定の電圧が与えられている。
【０１８８】以上のようにして、画素電極（陽極）４２
０３、有機発光層４２０４及び陰極４２０５からなるＯ
ＬＥＤ４３０３が形成される。そしてＯＬＥＤ４３０３
を覆うように、絶縁膜４３０２上に保護膜４３０３が形
成されている。保護膜４３０３は、ＯＬＥＤ４３０３に
酸素や水分等が入り込むのを防ぐのに効果的である。
【０１８９】４００５ａは電源供給線に接続された引き
回し配線であり、第２のＴＦＴ４２０２のソース領域に
電気的に接続されている。引き回し配線４００５ａはシ
ール材４００９と基板４００１との間を通り、異方導電
性フィルム４３００を介してＦＰＣ４００６が有するＦ
ＰＣ用配線４３０１に電気的に接続される。
【０１９０】シーリング材４００８としては、ガラス
材、金属材（代表的にはステンレス材）、セラミックス
材、プラスチック材（プラスチックフィルムも含む）を
用いることができる。プラスチック材としては、ＦＲＰ
（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌ
ａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）
フィルム、マイラーフィルム、ポリエステルフィルムま
たはアクリル樹脂フィルムを用いることができる。ま
た、アルミニウムホイルをＰＶＦフィルムやマイラーフ
ィルムで挟んだ構造のシートを用いることもできる。
【０１９１】但し、ＯＬＥＤからの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。
【０１９２】また、充填材４１０３としては窒素やアル
ゴンなどの不活性な気体の他に、紫外線硬化樹脂または
熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルク
ロライド）、アクリル、ポリイミド、エポキシ樹脂、シ
リコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥ
ＶＡ（エチレンビニルアセテート）を用いることができ
る。本実施例では充填材として窒素を用いた。
【０１９３】また充填材４１０３を吸湿性物質（好まし
くは酸化バリウム）もしくは酸素を吸着しうる物質にさ
らしておくために、シーリング材４００８の基板４００
１側の面に凹部４００７を設けて吸湿性物質または酸素
を吸着しうる物質４２０７を配置する。そして、吸湿性
物質または酸素を吸着しうる物質４２０７が飛び散らな
いように、凹部カバー材４２０８によって吸湿性物質ま
たは酸素を吸着しうる物質４２０７は凹部４００７に保
持されている。なお凹部カバー材４２０８は目の細かい
メッシュ状になっており、空気や水分は通し、吸湿性物
質または酸素を吸着しうる物質４２０７は通さない構成
になっている。吸湿性物質または酸素を吸着しうる物質
４２０７を設けることで、ＯＬＥＤ４３０３の劣化を抑
制できる。
【０１９４】図１３（Ｃ）に示すように、画素電極４２
０３が形成されると同時に、引き回し配線４００５ａ上
に接するように導電性膜４２０３ａが形成される。
【０１９５】また、異方導電性フィルム４３００は導電
性フィラー４３００ａを有している。基板４００１とＦ
ＰＣ４００６とを熱圧着することで、基板４００１上の
導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線
４３０１とが、導電性フィラー４３００ａによって電気
的に接続される。
【０１９６】また、本実施例の構成は、実施例１〜６の
いずれの構成とも自由に組み合わせることが可能であ
る。
【０１９７】（実施例８）本発明において、三重項励起
子からの燐光を発光に利用できる有機発光材料を用いる
ことで、外部発光量子効率を飛躍的に向上させることが
できる。これにより、ＯＬＥＤの低消費電力化、長寿命
化、および軽量化が可能になる。
【０１９８】ここで、三重項励起子を利用し、外部発光
量子効率を向上させた報告を示す。(T.Tsutsui, C.Adac
hi, S.Saito, Photochemical Processes in Organized
Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub.,
Tokyo,1991) p.437.)
【０１９９】上記の論文により報告された有機発光材料
（クマリン色素）の分子式を以下に示す。
【０２００】
【化１】
【０２０１】(M.A.Baldo, D.F.O'Brien, Y.You, A.Shou
stikov, S.Sibley, M.E.Thompson,S.R.Forrest, Nature
395 (1998) p.151.)
【０２０２】上記の論文により報告された有機発光材料
（Ｐｔ錯体）の分子式を以下に示す。
【０２０３】
【化２】
【０２０４】(M.A.Baldo, S.Lamansky, P.E.Burrrows,
M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (199
9) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamu
ra,T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Ma
yaguchi, Jpn.Appl.Phys.,38 (12B) (1999) L1502.)
【０２０５】上記の論文により報告された有機発光材料
（Ｉｒ錯体）の分子式を以下に示す。
【０２０６】
【化３】
【０２０７】以上のように三重項励起子からの燐光発光
を利用できれば原理的には一重項励起子からの蛍光発光
を用いる場合より３〜４倍の高い外部発光量子効率の実
現が可能となる。
【０２０８】なお、本実施例の構成は、実施例１〜実施
例７のいずれの構成とも自由に組み合わせて実施するこ
とが可能である。
【０２０９】（実施例９）本実施例では、図９で示した
ソース信号側駆動回路６０１の回路図を一例で示す。
【０２１０】図１４に示したソース信号側駆動回路６０
１は、シフトレジスタ６０２、ラッチ（Ａ）（６０
３）、ラッチ（Ｂ）（６０４）、が図に示すように配置
されている。なお本実施例では、１組のラッチ（Ａ）
（６０３）、ラッチ（Ｂ）（６０４）が、４本のソース
信号線Ｓｉ＋１〜Ｓｉ＋３に対応している。また本実施
例では信号が有する電圧の振幅の幅を変えるレベルシフ
ト回路を設けなかったが、設計者が適宜設けるようにし
ても良い。
【０２１１】クロック信号ＣＫ、ＣＫの極性が反転した
クロック信号ＣＫｂ、スタートパルス信号ＳＰ、駆動方
向切り替え信号ＳＬ／Ｒはそれぞれ図に示した配線から
シフトレジスタ６０２に入力される。また外部から入力
されるデジタル信号ＶＤは図に示した配線からラッチ
（Ａ）（６０３）に入力される。ラッチ信号Ｓ＿ＬＡ
Ｔ、Ｓ＿ＬＡＴの極性が反転した信号Ｓ＿ＬＡＴｂはそ
れぞれ図に示した配線からラッチ（Ｂ）（６０４）に入
力される。
【０２１２】ラッチ（Ａ）（６０３）の詳しい構成につ
いて、ソース信号線Ｓｉに対応するデジタル信号を保持
するラッチ（Ａ）（６０３）の一部６０８を例にとって
説明する。ラッチ（Ａ）（６０３）の一部６０８は２つ
のクロックドインバータと２つのインバータを有してい
る。
【０２１３】ラッチ（Ａ）（６０３）の一部６０８の上
面図を図１５に示す。８３１ａ、８３１ｂはそれぞれ、
ラッチ（Ａ）（６０３）の一部６０８が有するインバー
タの１つを形成するＴＦＴの活性層であり、８３６はイ
ンバータの１つを形成するＴＦＴの共通のゲート電極で
ある。また８３２ａ、８３２ｂはそれぞれ、ラッチ
（Ａ）（６０３）の一部６０８が有するもう１つのイン
バータを形成するＴＦＴの活性層であり、８３７ａ、８
３７ｂは活性層８３２ａ、８３２ｂ上にそれぞれ設けら
れたゲート電極である。なおゲート電極８３７ａ、８３
７ｂは電気的に接続されている。
【０２１４】８３３ａ、８３３ｂはそれぞれ、ラッチ
（Ａ）（６０３）の一部６０８が有するクロックドイン
バータの１つを形成するＴＦＴの活性層である。活性層
８３３ａ上にはゲート電極８３８ａ、８３８ｂが設けら
れており、ダブルゲート構造となっている。また活性層
８３３ｂ上にはゲート電極８３８ｂ、８３９が設けられ
ており、ダブルゲート構造となっている。
【０２１５】８３４ａ、８３４ｂはそれぞれ、ラッチ
（Ａ）（６０３）の一部６０８が有するもう１つのクロ
ックドインバータを形成するＴＦＴの活性層である。活
性層８３４ａ上にはゲート電極８３９、８４０が設けら
れており、ダブルゲート構造となっている。また活性層
８３４ｂ上にはゲート電極８４０、８４１が設けられて
おり、ダブルゲート構造となっている。
【０２１６】なお、本実施例の構成は、実施例１〜実施
例８のいずれの構成とも自由に組み合わせて実施するこ
とが可能である。
【０２１７】（実施例１０）本実施例では、６ビットの
デジタル信号を用いた駆動方法において、表示期間Ｔｒ
１〜Ｔｒ６の出現する順序について説明する。
【０２１８】図１６に本実施例の駆動方法を示すタイミ
ングチャートを示す。図１６において、横軸は時間を示
しており、縦軸は選択されている第１ゲート信号線の位
置を示している。画素の詳しい駆動の仕方については実
施の形態を参照すれば良いので、ここでは省略する。本
実施例の駆動方法では、１フレーム期間中で１番長い非
表示期間（本実施例ではＴｄ１）を１フレーム期間の最
後に設ける。上記構成によって、非表示期間Ｔｄ１と、
次のフレーム期間の最初の表示期間（本実施例ではＴｒ
４）との間にフレーム期間の区切れがあるように人間の
目に映る。これによって、中間階調の表示を行ったとき
に、隣り合うフレーム期間同士で発光する表示期間が隣
接することによって起きていた表示むらを、人間の目に
認識されずらくすることができる。
【０２１９】なお本実施例では、６ビットのデジタル信
号の場合について説明したが、本発明はこれに限定され
ない。本実施例はデジタル信号のビット数に限定される
ことなく実施することが可能である。
【０２２０】なお、本実施例の構成は、実施例１〜実施
例９のいずれの構成とも自由に組み合わせて実施するこ
とが可能である。
【０２２１】（実施例１１）次に、擬似輪郭を防ぐのに
有効な、ｎビットのデジタル信号を用いた駆動方法につ
いて、図１７を用いて説明する。
【０２２２】図１７において、横軸は時間を示してお
り、縦軸は選択されている第１ゲート信号線の位置を示
している。画素の詳しい駆動の仕方については実施の形
態を参照すれば良いので、ここでは省略する。
【０２２３】本実施例では、ｎビットのデジタル信号に
対応する２つの表示期間Ｔｒｎ、Ｔｒ（ｎ＋１）を設け
る。そして該２つの表示期間が連続して出現しないよ
うに、間に他のビットのデジタル信号に対応する表示期
間を設ける。
【０２２４】そして、表示期間の長さをＴｒ１：Ｔｒ
２：Ｔｒ３：…：Ｔｒ（ｎ−１）：（Ｔｒｎ＋Ｔｒ（ｎ
＋１））＝２0：２1：２2：…：２(n-2)：２(n-1) と
する。この表示期間の組み合わせで１〜２n階調のうち
所望の階調表示を 行うことができる。
【０２２５】本実施例の駆動方法では、中間階調を表示
するとき、１フレーム期間中に発光する表示期間と発光
しない表示期間とが交互に出現する確率が高まる。よっ
て、人間の視点が左右上下に微妙に動いていたとして
も、人間の視点が発光していない画素のみを連続して凝
視したり、逆に発光している画素のみを連続して凝視す
る確率を低くすることができる。よって、二進コード法
による時間分割駆動において顕著な、偽輪郭などの表示
妨害が視認されるのを防ぐことができる。
【０２２６】なお本実施例では、ｎビット目のデジタル
信号を２つの表示期間に対応させているが、本実施例は
この構成に限定されない。ｎビット目のデジタル信号に
対応する表示期間は３つ以上であっても良い。また、他
のビットのデジタル信号に対応する表示期間を複数設け
ても良い。ただし、上位ビットに対応する表示期間から
順に、複数の表示期間に対応させることが好ましい。ま
た、表示期間の分割数は設計者が適宜選択可能である
が、どこまで分割するかは、表示装置の駆動速度と、要
求される画像の表示品質とのバランスによって決めるの
が好ましい。
【０２２７】また同じビットのデジタル信号に対応した
表示期間の長さは同じであることが望ましいが、本発明
はこれに限定されない。
【０２２８】なお、本実施例の構成は、実施例１〜実施
例１０のいずれの構成とも自由に組み合わせて実施する
ことが可能である。
【０２２９】（実施例１２）本実施例では、本発明の発
光装置が有する画素の、実施の形態とは異なる構成につ
いて説明する。
【０２３０】図１８に本実施例の発光装置の画素の上面
図を示す。なお、画素の構成をよりわかりやすくするた
め、画素電極よりも後の工程において作製される有機発
光層や、陰極は図示しなかった。図１８のＡ−Ａ’にお
ける断面図を図１９（Ａ）に、Ｂ−Ｂ’における断面図
を図１９（Ｂ）に、Ｃ−Ｃ’における断面図を図１９
（Ｃ）に示す。
【０２３１】第１のＴＦＴ５０１はｎチャネル型ＴＦＴ
であり、第２のＴＦＴ５０２はｐチャネル型ＴＦＴであ
り、第３のＴＦＴ５５１はｐチャネル型ＴＦＴである。
【０２３２】第１のＴＦＴ５０１は、半導体膜５０３
と、第１の絶縁膜５２０と、第１の電極５０４、５０５
と、第２の絶縁膜５２１と、第２の電極５０６、５０７
とを有している。そして、半導体膜５０３は、第１濃度
の一導電型不純物領域５０８と、第２濃度の一導電型不
純物領域５０９と、チャネル形成領域５１０、５１１を
有している。
【０２３３】第１の電極５０４、５０５とチャネル形成
領域５１０、５１１とは、それぞれ第１の絶縁膜５２０
を間に挟んで重なっている。また、第２の電極５０６、
５０７と、チャネル形成領域５１０、５１１とは、それ
ぞれ第２の絶縁膜５２１を間に挟んで重なっている。
【０２３４】２つの第１濃度の一導電型不純物領域５０
８は、一方はソース信号線Ｓｉに、もう一方は配線５４
０に接続されている。
【０２３５】第１の電極５０４、５０５は第１ゲート信
号線Ｇｊの一部であり、第２の電極５０６、５０７は第
１下層配線Ｇｄｊの一部である。
【０２３６】第２のＴＦＴ５５１は、半導体膜５３０
と、第１の絶縁膜５２０と、第１の電極５３１と、第２
の絶縁膜５２１と、第２の電極５３２とを有している。
そして、半導体膜５３０は、第３濃度の一導電型不純物
領域５３３と、チャネル形成領域５３４を有している。
【０２３７】第１の電極５３１とチャネル形成領域５３
４とは、それぞれ第１の絶縁膜５２０を間に挟んで重な
っている。第２の電極５３２とチャネル形成領域５３４
とは、それぞれ第２の絶縁膜５２１を間に挟んで重なっ
ている。
【０２３８】２つの第３濃度の一導電型不純物領域５３
３は、一方は電源供給線Ｖｉに、もう一方は配線５７０
に接続されている。
【０２３９】そして、第１の電極５３１と第２の電極５
３２とは、配線５４０を介して電気的に接続されてい
る。
【０２４０】第３のＴＦＴ５０２は、半導体膜５６０
と、第１の絶縁膜５２０と、第１の電極５６１と、第２
の絶縁膜５２１と、第２の電極５６２とを有している。
そして、半導体膜５６０は、第３濃度の一導電型不純物
領域５６３と、チャネル形成領域５６４を有している。
【０２４１】第１の電極５６１とチャネル形成領域５６
４とは、それぞれ第１の絶縁膜５２０を間に挟んで重な
っている。第２の電極５６２とチャネル形成領域５６４
とは、それぞれ第２の絶縁膜５２１を間に挟んで重なっ
ている。
【０２４２】２つの第３濃度の一導電型不純物領域５６
３は、一方は配線５９１を間に介してＯＬＥＤの画素電
極５８０に、もう一方は配線５７０に接続されている。
【０２４３】第１の電極５６１は第２ゲート信号線Ｃｊ
の一部であり、第２の電極５６２は第２下層配線Ｃｄｊ
の一部である。
【０２４４】５８２は、第２のＴＦＴ５５１が有する第
１電極５３１と電気的に接続された容量用の第１配線で
あり、５８３は第２のＴＦＴ５５１が有する第２電極５
３２と電気的に接続された容量用の第２配線である。第
１配線５８２と第２配線５８３は、間に第１の絶縁膜５
２０及び第２の絶縁膜５２１を挟んで重なり合ってい
る。そして、電源供給線Ｖｉと、第１配線５８２とは、
第２配線５８３と同時に形成される配線５９０に接続さ
れており、電気的に等価である。第１配線５８２と第２
配線５８３と、第１の絶縁膜５２０と、第２の絶縁膜５
２１とが重なり合っている部分が、コンデンサ５８１に
相当する。
【０２４５】この様に、第１の電極と第２の電極の間の
絶縁膜を用いて、より大きな容量を形成することができ
る。この構成は、画素に限らず、他の回路でも使用する
ことが可能である。
【０２４６】本実施例では、スイッチング素子として用
いる第１のＴＦＴ５０１及び第３のＴＦＴ５０２は、そ
れぞれ第１の電極に閾値電圧に近い一定の電圧を印加し
ている。第１の電極に閾値電圧に近い一定の電圧を印加
することで、電極が１つの場合に比べて閾値のばらつき
を抑えることができ、なおかつオフ電流を抑えることが
できる。
【０２４７】また、スイッチング素子として用いるＴＦ
Ｔよりも、大きな電流を流すことが要求される第２のＴ
ＦＴ５５１は、第１の電極と第２の電極とを電気的に接
続している。第１の電極と第２の電極に同じ電圧を印加
することで、実質的に半導体膜の膜厚を薄くしたのと同
じように空乏層が早く広がるので、サブスレッショルド
係数を小さくすることができ、さらに電界効果移動度を
向上させることができる。したがって、電極が１つの場
合に比べてオン電流を大きくすることができる。よっ
て、この構造のＴＦＴを駆動回路に使用することによ
り、駆動電圧を低下させることができる。また、オン電
流を大きくすることができるので、ＴＦＴのサイズ（特
にチャネル幅）を小さくすることができる。そのため集
積密度を向上させることができる。
【０２４８】なお、本実施例の第２のＴＦＴ５５１のよ
うに、第１の電極と第２の電極を電気的に接続したＴＦ
Ｔは、比較的高いオン電流が得られるため、駆動回路、
特にソース信号線、第１及び第２のゲート信号線に印加
される電圧を制御するのに適している。
【０２４９】なお、本実施例の構成は、実施例１〜実施
例１１のいずれの構成とも自由に組み合わせて実施する
ことが可能である。
【０２５０】（実施例１３）発光装置は自発光型である
ため、液晶ディスプレイに比べ、明るい場所での視認性
に優れ、視野角が広い。従って、様々な電子機器の表示
部に用いることができる。
【０２５１】本発明の発光装置を用いた電子機器とし
て、ビデオカメラ、デジタルカメラ、ゴーグル型ディス
プレイ（ヘッドマウントディスプレイ）、ナビゲーショ
ンシステム、音響再生装置（カーオーディオ、オーディ
オコンポ等）、ノート型パーソナルコンピュータ、ゲー
ム機器、携帯情報端末（モバイルコンピュータ、携帯電
話、携帯型ゲーム機または電子書籍等）、記録媒体を備
えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ
ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）等の記録媒体を再生
し、その画像を表示しうるディスプレイを備えた装置）
などが挙げられる。特に、斜め方向から画面を見る機会
が多い携帯情報端末は、視野角の広さが重要視されるた
め、発光装置を用いることが望ましい。それら電子機器
の具体例を図２０に示す。
【０２５２】図２０（Ａ）はＥＬ表示装置であり、筐体
２００１、支持台２００２、表示部２００３、スピーカ
ー部２００４、ビデオ入力端子２００５等を含む。本発
明の発光装置は表示部２００３に用いることができる。
発光装置は自発光型であるためバックライトが必要な
く、液晶ディスプレイよりも薄い表示部とすることがで
きる。なお、ＥＬ表示装置は、パソコン用、ＴＶ放送受
信用、広告表示用などの全ての情報表示用表示装置が含
まれる。
【０２５３】図２０（Ｂ）はデジタルスチルカメラであ
り、本体２１０１、表示部２１０２、受像部２１０３、
操作キー２１０４、外部接続ポート２１０５、シャッタ
ー２１０６等を含む。本発明の発光装置は表示部２１０
２に用いることができる。
【０２５４】図２０（Ｃ）はノート型パーソナルコンピ
ュータであり、本体２２０１、筐体２２０２、表示部２
２０３、キーボード２２０４、外部接続ポート２２０
５、ポインティングマウス２２０６等を含む。本発明の
発光装置は表示部２２０３に用いることができる。
【０２５５】図２０（Ｄ）はモバイルコンピュータであ
り、本体２３０１、表示部２３０２、スイッチ２３０
３、操作キー２３０４、赤外線ポート２３０５等を含
む。本発明の発光装置は表示部２３０２に用いることが
できる。
【０２５６】図２０（Ｅ）は記録媒体を備えた携帯型の
画像再生装置（具体的にはＤＶＤ再生装置）であり、本
体２４０１、筐体２４０２、表示部Ａ２４０３、表示部
Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０
５、操作キー２４０６、スピーカー部２４０７等を含
む。表示部Ａ２４０３は主として画像情報を表示し、表
示部Ｂ２４０４は主として文字情報を表示するが、本発
明の発光装置はこれら表示部Ａ、Ｂ２４０３、２４０４
に用いることができる。なお、記録媒体を備えた画像再
生装置には家庭用ゲーム機器なども含まれる。
【０２５７】図２０（Ｆ）はゴーグル型ディスプレイ
（ヘッドマウントディスプレイ）であり、本体２５０
１、表示部２５０２、アーム部２５０３を含む。本発明
の発光装置は表示部２５０２に用いることができる。
【０２５８】図２０（Ｇ）はビデオカメラであり、本体
２６０１、表示部２６０２、筐体２６０３、外部接続ポ
ート２６０４、リモコン受信部２６０５、受像部２６０
６、バッテリー２６０７、音声入力部２６０８、操作キ
ー２６０９等を含む。本発明の発光装置は表示部２６０
２に用いることができる。
【０２５９】ここで図２０（Ｈ）は携帯電話であり、本
体２７０１、筐体２７０２、表示部２７０３、音声入力
部２７０４、音声出力部２７０５、操作キー２７０６、
外部接続ポート２７０７、アンテナ２７０８等を含む。
本発明の発光装置は表示部２７０３に用いることができ
る。なお、表示部２７０３は黒色の背景に白色の文字を
表示することで携帯電話の消費電力を抑えることができ
る。
【０２６０】なお、将来的に有機発光材料の発光輝度が
高くなれば、出力した画像情報を含む光をレンズ等で拡
大投影してフロント型若しくはリア型のプロジェクター
に用いることも可能となる。
【０２６１】また、上記電子機器はインターネットやＣ
ＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて
配信された情報を表示することが多くなり、特に動画情
報を表示する機会が増してきている。有機発光材料の応
答速度は非常に高いため、発光装置は動画表示に好まし
い。
【０２６２】また、発光装置は発光している部分が電力
を消費するため、発光部分が極力少なくなるように情報
を表示することが望ましい。従って、携帯情報端末、特
に携帯電話や音響再生装置のような文字情報を主とする
表示部に発光装置を用いる場合には、非発光部分を背景
として文字情報を発光部分で形成するように駆動するこ
とが望ましい。
【０２６３】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に用いることが可能であ
る。また、本実施例の電子機器は実施例１〜１２に示し
たいずれの構成の発光装置を用いても良い。
【０２６４】
【発明の効果】本発明は上記構成によって、ＯＬＥＤの
対向電極に常に一定の電圧を与えていても、ＯＬＥＤ駆
動電圧を制御することができる。従って、本発明の発光
装置では、対向電極の電圧を制御する電源のスイッチを
取り除くことが可能であり、スイッチを有していても高
い電流能力は必要とされない。
【０２６５】また、対向電極の電源が有するスイッチの
電流能力の上限によって、発光装置の大型化が妨げられ
ることがない。また、対向電極の電源が有するスイッチ
に流れる電流値を抑えることができるので、スイッチに
起因する駆動回路の周波数特性の低下を防ぎ、階調数の
減少を防ぐことができる。
【図面の簡単な説明】
【図１】 本発明の発光装置の回路構成を示す図。
【図２】 本発明の発光装置の画素部の回路図。
【図３】 本発明の発光装置の画素の回路図。
【図４】 本発明の発光装置の駆動方法を示すタイミ
ングチャート。
【図５】 本発明の発光装置の画素上面図。
【図６】 本発明の発光装置の画素の回路図。
【図７】 本発明の発光装置の画素の回路図。
【図８】 本発明の発光装置の画素の回路図。
【図９】 本発明の発光装置が有する駆動回路の構成
を示すブロック図。
【図１０】 本発明の発光装置の作製工程を示す図。
【図１１】 本発明の発光装置の作製工程を示す図。
【図１２】 本発明の発光装置の作製工程を示す図。
【図１３】 本発明の発光装置の上面図及び断面図。
【図１４】 本発明で用いられるソース信号側駆動回路
の回路図。
【図１５】 本発明で用いられるラッチ回路の上面図。
【図１６】 本発明の発光装置の駆動方法を示すタイミ
ングチャート。
【図１７】 本発明の発光装置の駆動方法を示すタイミ
ングチャート。
【図１８】 本発明の発光装置の画素上面図。
【図１９】 本発明の発光装置の画素断面図。
【図２０】 本発明の発光装置を用いた電子機器。
【図２１】 従来の発光装置の画素部の回路図。
【図２２】 従来の発光装置の画素の回路図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/30 Ｇ０９Ｇ 3/30 Ｋ 3/32 3/32 Ａ Ｈ０１Ｌ 29/786 Ｈ０５Ｂ 33/14 Ａ Ｈ０５Ｂ 33/14 Ｈ０１Ｌ 29/78 ６１４ Ｆターム(参考） 3K007 AB04 AB13 AB17 AB18 BA06 BB01 BB05 BB06 CA01 CB01 DA00 DB03 EB00 FA00 FA01 FA02 5C080 AA06 AA07 BB05 DD22 DD30 EE29 FF11 JJ02 JJ03 JJ04 JJ06 KK07 KK43 KK47 5C094 AA21 AA45 BA03 BA29 CA19 DA14 DA15 DB01 DB04 EA04 EA07 FB01 5F110 AA01 AA28 BB02 BB04 CC02 DD02 DD13 DD14 DD15 EE01 EE02 EE03 EE04 EE09 EE11 EE14 EE15 EE23 EE28 EE44 EE45 FF02 FF04 FF12 FF28 FF30 FF36 GG01 GG02 GG13 GG25 HJ01 HJ04 HJ06 HJ12 HJ13 HJ23 HL04 HL06 HL07 HL12 HM13 HM15 HM18 NN03 NN04 NN22 NN23 NN27 NN72 NN73 PP01 PP03 PP05 PP06 PP34 QQ04 QQ05 QQ11 QQ19 QQ24 QQ25

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】第１のＴＦＴと、第２のＴＦＴと、第３の
    ＴＦＴと、ＯＬＥＤと、第１の配線と、第２の配線とを
    それぞれ有する画素が複数設けられた発光装置であっ
    て、 前記第１のＴＦＴのソース領域とドレイン領域の一方
    は、前記第２のＴＦＴのゲート電極に電気的に接続され
    ており、他方は前記第１の配線に電気的に接続されてお
    り、 前記第２のＴＦＴのソース領域とドレイン領域は、一方
    は前記第２の配線に、もう一方は前記第３のＴＦＴのソ
    ース領域とドレイン領域の一方に電気的に接続されてお
    り、 前記第３のＴＦＴのソース領域とドレイン領域の他方に
    前記ＯＬＥＤの画素電極が電気的に接続されており、 前記複数の画素がそれぞれ有する前記第１のＴＦＴのゲ
    ート電極は、互いに電気的に接続されており、 前記複数の画素がそれぞれ有する前記第３のＴＦＴのゲ
    ート電極は、互いに電気的に接続されていることを特徴
    とする発光装置。
  2. 【請求項２】第１のＴＦＴと、第２のＴＦＴと、第３の
    ＴＦＴと、ＯＬＥＤと、第１の配線と、第２の配線とを
    それぞれ有する複数の画素と、第３の配線と、第４の配
    線とが設けられた発光装置であって、 前記第１のＴＦＴのソース領域とドレイン領域の一方
    は、前記第２のＴＦＴのゲート電極に電気的に接続され
    ており、他方は前記第１の配線に電気的に接続されてお
    り、 前記第２のＴＦＴのソース領域とドレイン領域は、一方
    は前記第２の配線に、もう一方は前記第３のＴＦＴのソ
    ース領域とドレイン領域の一方に電気的に接続されてお
    り、 前記第３のＴＦＴのソース領域とドレイン領域の他方に
    前記ＯＬＥＤの画素電極が電気的に接続されており、 前記複数の画素がそれぞれ有する前記第１のＴＦＴのゲ
    ート電極は、前記第３の配線に電気的に接続されてお
    り、 前記複数の画素がそれぞれ有する前記第３のＴＦＴのゲ
    ート電極は、前記第４の配線に電気的に接続されている
    ことを特徴とする発光装置。
  3. 【請求項３】第１のＴＦＴと、第２のＴＦＴと、第３の
    ＴＦＴと、ＯＬＥＤと、第１の配線と、第２の配線とを
    それぞれ有する画素が複数設けられた発光装置であっ
    て、 前記第１のＴＦＴのソース領域とドレイン領域の一方
    は、前記第２のＴＦＴのゲート電極に電気的に接続され
    ており、他方は前記第１の配線に電気的に接続されてお
    り、 前記第２のＴＦＴのソース領域とドレイン領域は、一方
    は前記ＯＬＥＤの画素電極に、もう一方は前記第３のＴ
    ＦＴのソース領域とドレイン領域の一方に電気的に接続
    されており、 前記第３のＴＦＴのソース領域とドレイン領域の他方に
    前記第２の配線が電気的に接続されており、 前記複数の画素がそれぞれ有する前記第１のＴＦＴのゲ
    ート電極は、互いに電気的に接続されており、 前記複数の画素がそれぞれ有する前記第３のＴＦＴのゲ
    ート電極は、互いに電気的に接続されていることを特徴
    とする発光装置。
  4. 【請求項４】第１のＴＦＴと、第２のＴＦＴと、第３の
    ＴＦＴと、ＯＬＥＤと、第１の配線と、第２の配線とを
    それぞれ有する複数の画素と、第３の配線と、第４の配
    線とが設けられた発光装置であって、 前記第１のＴＦＴのソース領域とドレイン領域の一方
    は、前記第２のＴＦＴのゲート電極に電気的に接続され
    ており、他方は前記第１の配線に電気的に接続されてお
    り、 前記第２のＴＦＴのソース領域とドレイン領域は、一方
    は前記ＯＬＥＤの画素電極に、もう一方は前記第３のＴ
    ＦＴのソース領域とドレイン領域の一方に電気的に接続
    されており、 前記第３のＴＦＴのソース領域とドレイン領域の他方に
    前記第２の配線が電気的に接続されており、 前記複数の画素がそれぞれ有する前記第１のＴＦＴのゲ
    ート電極は、前記第３の配線に電気的に接続されてお
    り、 前記複数の画素がそれぞれ有する前記第３のＴＦＴのゲ
    ート電極は、前記第４の配線に電気的に接続されている
    ことを特徴とする発光装置。
  5. 【請求項５】請求項１乃至請求項４のいずれか１項にお
    いて、前記第２のＴＦＴと前記第３のＴＦＴは極性が同
    じであることを特徴とする発光装置。
  6. 【請求項６】請求項１乃至請求項５のいずれか１項にお
    いて、前記画素電極は陽極であり、前記第３のＴＦＴが
    ｐチャネル型ＴＦＴであることを特徴とする発光装置。
  7. 【請求項７】請求項１乃至請求項５のいずれか１項にお
    いて、前記画素電極は陰極であり、前記第３のＴＦＴが
    ｎチャネル型ＴＦＴであることを特徴とする発光装置。
  8. 【請求項８】請求項１乃至請求項７のいずれか１項にお
    いて、前記複数のＯＬＥＤは有機発光層を有しており、
    前記有機発光層は低分子系有機物質またはポリマー系有
    機物質であることを特徴とする発光装置。
  9. 【請求項９】請求項８において、前記低分子系有機物質
    は、Ａｌｑ3（トリス−８−キノリライト−アルミニウ
    ム）またはＴＰＤ（トリフェニルアミン誘導体）からな
    ることを特徴とする発光装置。
  10. 【請求項１０】請求項８において、前記ポリマー系有機
    物質は、ＰＰＶ（ポリフェニレンビニレン）、ＰＶＫ
    （ポリビニルカルバゾール）またはポリカーボネートか
    らなることを特徴とする発光装置。
  11. 【請求項１１】各画素に第１のＴＦＴと、第２のＴＦＴ
    と、第３のＴＦＴと、ＯＬＥＤとを有する発光装置の駆
    動方法であって１フレーム期間に表示期間と非表示期間
    とが出現し、 前記表示期間において、１ビットのデジタル信号が、第
    １のＴＦＴを介して前記第２のＴＦＴのゲート電極に入
    力され、なおかつ前記第２のＴＦＴのドレイン電流が前
    記第３のＴＦＴを介して前記ＯＬＥＤが有する画素電極
    に流れ、 前記非表示期間において、前記第３のＴＦＴがオフにな
    っていることを特徴とする発光装置の駆動方法。
  12. 【請求項１２】各画素に第１のＴＦＴと、第２のＴＦＴ
    と、第３のＴＦＴと、ＯＬＥＤとを有する発光装置の駆
    動方法であって１フレーム期間に複数の表示期間と複数
    の非表示期間とが出現し、 前記複数の各表示期間において、ｎビットのデジタル信
    号のうちの１ビットが、第１のＴＦＴを介して前記第２
    のＴＦＴのゲート電極に入力され、なおかつ前記第２の
    ＴＦＴのドレイン電流が前記第３のＴＦＴを介して前記
    ＯＬＥＤが有する画素電極に流れ、 前記複数の各非表示期間において、前記第３のＴＦＴが
    オフになっており、 前記各ビット毎に対応する表示期間の長さの比は、
    ２0：２-1：…：２(n-1)で表されることを特徴とする発
    光装置の駆動方法。
  13. 【請求項１３】請求項１１または請求項１２のいずれか
    １項において、前記１フレーム期間とは１／６０ｓ以下
    であることを特徴とする発光装置。
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