JP2002353308A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2002353308A JP2002353308A JP2001158065A JP2001158065A JP2002353308A JP 2002353308 A JP2002353308 A JP 2002353308A JP 2001158065 A JP2001158065 A JP 2001158065A JP 2001158065 A JP2001158065 A JP 2001158065A JP 2002353308 A JP2002353308 A JP 2002353308A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- interlayer insulating
- semiconductor device
- methylpolysiloxane
- treatment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 メチルポリシロキサンからなる層間絶縁膜の
炭素濃度の減少又は水分等の吸着によって生ずる比誘電
率増大や剥がれ、クラックの誘発を回避する。 【解決手段】 Ｓｉ−ＣＨ3結合たる疎水基からなるメ
チルポリシロキサンを層間絶縁膜に用いた場合、エッチ
ング工程等において前記層間絶縁膜表面がダメージを受
け、メチル基の欠陥により炭素濃度が減少する。したが
って本発明では、前記ダメージ部分にヘキサメチルジシ
ラザン処理による修復処理（疎水化処理をいう。）、若
しくはフッ化水素等によってダメージ部分の除去処理を
することによって解決する。
炭素濃度の減少又は水分等の吸着によって生ずる比誘電
率増大や剥がれ、クラックの誘発を回避する。 【解決手段】 Ｓｉ−ＣＨ3結合たる疎水基からなるメ
チルポリシロキサンを層間絶縁膜に用いた場合、エッチ
ング工程等において前記層間絶縁膜表面がダメージを受
け、メチル基の欠陥により炭素濃度が減少する。したが
って本発明では、前記ダメージ部分にヘキサメチルジシ
ラザン処理による修復処理（疎水化処理をいう。）、若
しくはフッ化水素等によってダメージ部分の除去処理を
することによって解決する。
Description
【０００１】
【発明の属する技術分野】 本発明は、メチルポリシロ
キサンからなる低誘電率層間絶縁膜を構成要素とする半
導体装置及びその製造方法に関する。
キサンからなる低誘電率層間絶縁膜を構成要素とする半
導体装置及びその製造方法に関する。
【０００２】
【従来の技術】 近年の半導体集積回路の高集積化に伴
う微細化により、配線抵抗並びに層間絶縁膜容量が大き
くなるため、処理速度や消費電力等の半導体デバイス性
能に影響を与える。そこで、このような現象を回避する
ため、配線に低抵抗金属材料を用いることや、層間絶縁
膜に低誘電率絶縁膜を用いることなどが対策として考え
られる。
う微細化により、配線抵抗並びに層間絶縁膜容量が大き
くなるため、処理速度や消費電力等の半導体デバイス性
能に影響を与える。そこで、このような現象を回避する
ため、配線に低抵抗金属材料を用いることや、層間絶縁
膜に低誘電率絶縁膜を用いることなどが対策として考え
られる。
【０００３】従来広く用いられているシリコン酸化膜
(比誘電率４．０程度)に代わって、比誘電率の低い新し
い層間絶縁膜材料やその形成方法が種々開発されてい
る。例えば、Ｓｉ−Ｏの結合網の中にメチル基を入れた
メチルポリシロキサン系、また、その他有機系の低誘電
率絶縁膜として、ポリアリーレンエーテル、ベンゾシク
ロルブテン、パリレン−Ｆ、ＣＦ膜等があげられる。こ
れらは比誘電率３.０以下という低い誘電率を有してい
る。
(比誘電率４．０程度)に代わって、比誘電率の低い新し
い層間絶縁膜材料やその形成方法が種々開発されてい
る。例えば、Ｓｉ−Ｏの結合網の中にメチル基を入れた
メチルポリシロキサン系、また、その他有機系の低誘電
率絶縁膜として、ポリアリーレンエーテル、ベンゾシク
ロルブテン、パリレン−Ｆ、ＣＦ膜等があげられる。こ
れらは比誘電率３.０以下という低い誘電率を有してい
る。
【０００４】また、配線に用いる低抵抗金属材料として
Ｃｕの導入が進められており、エッチングが困難なＣｕ
配線のパターニングには、層間絶縁膜中に配線溝及びＶ
ｉａホールを先に形成し、この溝にＣｕを埋めるデュア
ルダマシン法がＣｕ配線形成に利用されている。
Ｃｕの導入が進められており、エッチングが困難なＣｕ
配線のパターニングには、層間絶縁膜中に配線溝及びＶ
ｉａホールを先に形成し、この溝にＣｕを埋めるデュア
ルダマシン法がＣｕ配線形成に利用されている。
【０００５】具体的に、デュアルダマシン法による２層
配線構造の形成工程を図６〜図７に示す。
配線構造の形成工程を図６〜図７に示す。
【０００６】図６（ａ）に示すように、下層層間絶縁膜
１０１には下層配線層１０４（Ｃｕ配線パターン１０２
とバリアメタル１０３からなる。）が形成されている。
そして、前記下層層間絶縁膜１０１上にはＣｕのバリア
膜としてＳｉＮ膜１０５が形成されている。
１０１には下層配線層１０４（Ｃｕ配線パターン１０２
とバリアメタル１０３からなる。）が形成されている。
そして、前記下層層間絶縁膜１０１上にはＣｕのバリア
膜としてＳｉＮ膜１０５が形成されている。
【０００７】前記バリア膜１０５上に、上層層間絶縁膜
１０６を堆積し、続けてＶｉａホールに対応した開口部
１０７ａを有するレジストパターン１０７（反射防止膜
を含む。以下同じ。）を形成する。
１０６を堆積し、続けてＶｉａホールに対応した開口部
１０７ａを有するレジストパターン１０７（反射防止膜
を含む。以下同じ。）を形成する。
【０００８】次に図６（ｂ）に示すように、前記レジス
トパターン１０７をマスクとして前記上層層間絶縁膜１
０６をドライエッチング法によりパターニングする。そ
の結果、前記上層層間絶縁膜１０６中には前記レジスト
パターン開口部１０７ａに対応したＶｉａホール１０６
ａが形成される。その後、不要となったレジストパター
ン１０７はアッシングにより除去される。さらに、前記
上層層間絶縁膜１０６上に、配線溝に対応した開口部１
０８ａを有するレジストパターン１０８を形成する。
トパターン１０７をマスクとして前記上層層間絶縁膜１
０６をドライエッチング法によりパターニングする。そ
の結果、前記上層層間絶縁膜１０６中には前記レジスト
パターン開口部１０７ａに対応したＶｉａホール１０６
ａが形成される。その後、不要となったレジストパター
ン１０７はアッシングにより除去される。さらに、前記
上層層間絶縁膜１０６上に、配線溝に対応した開口部１
０８ａを有するレジストパターン１０８を形成する。
【０００９】次に図６（ｃ）に示すように、前記レジス
トパターン１０８をマスクとして前記上層層間絶縁膜１
０６をドライエッチング法によりパターニングする。そ
の結果、前記上層層間絶縁膜１０６中には前記レジスト
パターン開口部１０８ａに対応した配線溝１０６ｂが形
成される。その後、不要となったレジストパターン１０
８はアッシングにより除去される。続けて、バリア膜１
０５を前記Ｖｉａホールに対応させてエッチング・除去
して下層配線層１０４を露出させる。
トパターン１０８をマスクとして前記上層層間絶縁膜１
０６をドライエッチング法によりパターニングする。そ
の結果、前記上層層間絶縁膜１０６中には前記レジスト
パターン開口部１０８ａに対応した配線溝１０６ｂが形
成される。その後、不要となったレジストパターン１０
８はアッシングにより除去される。続けて、バリア膜１
０５を前記Ｖｉａホールに対応させてエッチング・除去
して下層配線層１０４を露出させる。
【００１０】次に図７（ｄ）に示すように、上層層間絶
縁膜１０６に形成した配線溝１０６ｂおよびＶｉａホー
ル１０６ａの側面及び底面を被覆するようにＣｕの酸化
・拡散防止膜としてバリアメタル膜１０９を堆積する。
さらに、前記バリアメタル膜１０９上にシードＣｕ膜１
１０をスパッタリングする。
縁膜１０６に形成した配線溝１０６ｂおよびＶｉａホー
ル１０６ａの側面及び底面を被覆するようにＣｕの酸化
・拡散防止膜としてバリアメタル膜１０９を堆積する。
さらに、前記バリアメタル膜１０９上にシードＣｕ膜１
１０をスパッタリングする。
【００１１】次に図７（ｅ）に示すように、配線溝１０
６ｂ及びＶｉａホール１０６ａを埋めるように電解メッ
キ法によってＣｕ膜１１０を成長させる。
６ｂ及びＶｉａホール１０６ａを埋めるように電解メッ
キ法によってＣｕ膜１１０を成長させる。
【００１２】次に図７（ｆ）に示すように、余分なＣｕ
層及びバリアメタルをＣＭＰによって平坦化することに
よって、上層配線層１１１が形成される。
層及びバリアメタルをＣＭＰによって平坦化することに
よって、上層配線層１１１が形成される。
【００１３】
【発明が解決しようとする課題】 しかし、半導体デバ
イスの高速化を図るため、前記層間絶縁膜１０６に低誘
電率絶縁材料であるメチルポリシロキサンを用いた場
合、Ｖｉａホールや配線溝の形成時及びＶｉａ底のバリ
ア膜をパターニングする際に上記の層間絶縁膜にダメー
ジが及ぶ。
イスの高速化を図るため、前記層間絶縁膜１０６に低誘
電率絶縁材料であるメチルポリシロキサンを用いた場
合、Ｖｉａホールや配線溝の形成時及びＶｉａ底のバリ
ア膜をパターニングする際に上記の層間絶縁膜にダメー
ジが及ぶ。
【００１４】すなわち、前記メチルポリシロキサンから
なる層間絶縁膜に対して行うリソグラフィー、エッチン
グ又はレジストアッシングによって、Ｖｉａホール及び
配線溝が加工された層間絶縁膜表面部分（図６〜図７に
示す上層の層間絶縁膜１０６中の斜線部分）のメチル基
が外れることにより欠陥が生じ、炭素濃度が減少する。
なる層間絶縁膜に対して行うリソグラフィー、エッチン
グ又はレジストアッシングによって、Ｖｉａホール及び
配線溝が加工された層間絶縁膜表面部分（図６〜図７に
示す上層の層間絶縁膜１０６中の斜線部分）のメチル基
が外れることにより欠陥が生じ、炭素濃度が減少する。
【００１５】図８は、メチルポリシロキサンを層間絶縁
膜に用いた場合、層間絶縁膜の表面からの深さ（Ｄｅｐ
ｔｈ）とその炭素濃度（Ｃａｒｂｏｎ Ｃｏｎｃｅｎｔ
ｒａｔｉｏｎ）の測定結果を示す図である。実線は、層
間絶縁膜を堆積後、すなわち、エッチング等によってダ
メージを受ける前の層間絶縁膜の炭素濃度を表してい
る。一方、点線は、層間絶縁膜に対してＶｉａホール又
は配線溝が加工された後、すなわち、ダメージを受けた
後の層間絶縁膜の炭素濃度を表すものであり、図８から
明らかなように炭素濃度が実線のもの比べて減少してい
るのがわかる。
膜に用いた場合、層間絶縁膜の表面からの深さ（Ｄｅｐ
ｔｈ）とその炭素濃度（Ｃａｒｂｏｎ Ｃｏｎｃｅｎｔ
ｒａｔｉｏｎ）の測定結果を示す図である。実線は、層
間絶縁膜を堆積後、すなわち、エッチング等によってダ
メージを受ける前の層間絶縁膜の炭素濃度を表してい
る。一方、点線は、層間絶縁膜に対してＶｉａホール又
は配線溝が加工された後、すなわち、ダメージを受けた
後の層間絶縁膜の炭素濃度を表すものであり、図８から
明らかなように炭素濃度が実線のもの比べて減少してい
るのがわかる。
【００１６】したがって、炭素濃度の減少によって比誘
電率が上昇する事態に到るが、さらに、Ｓｉ−ＣＨ3結
合からなる疎水基が分解された結果、水分の吸着、プロ
セスガスの吸着などの現象が起こる。その結果、更なる
比誘電率の増大、配線間耐圧の不良、剥がれ、クラック
の発生、また、欠陥部分に吸着された薬液成分が後工程
において付加される熱によって配線材料と化学反応を起
こし腐食を生じさせる等の問題が生じることが考えられ
る。
電率が上昇する事態に到るが、さらに、Ｓｉ−ＣＨ3結
合からなる疎水基が分解された結果、水分の吸着、プロ
セスガスの吸着などの現象が起こる。その結果、更なる
比誘電率の増大、配線間耐圧の不良、剥がれ、クラック
の発生、また、欠陥部分に吸着された薬液成分が後工程
において付加される熱によって配線材料と化学反応を起
こし腐食を生じさせる等の問題が生じることが考えられ
る。
【００１７】そこで、本発明は上記問題を回避するた
め、配線溝形成等の際に生じ得るメチルポリシロキサン
からなる層間絶縁膜表面のダメージに起因した層間絶縁
膜の比誘電率増大や、剥がれやクラック等の発生、又は
配線材料の腐食を回避することのできる半導体装置及び
その製造方法を提供することにある。
め、配線溝形成等の際に生じ得るメチルポリシロキサン
からなる層間絶縁膜表面のダメージに起因した層間絶縁
膜の比誘電率増大や、剥がれやクラック等の発生、又は
配線材料の腐食を回避することのできる半導体装置及び
その製造方法を提供することにある。
【００１８】
【課題を解決するための手段】 上記課題は、メチルポ
リシロキサンからなる層間絶縁膜と、前記層間絶縁膜に
加工形成された凹部と、前記凹部に埋め込まれた導体と
を具備した半導体装置において、前記層間絶縁膜は、前
記凹部の側面及び前記層間絶縁膜の表面からそれぞれ垂
直方向に前記層間絶縁膜の内部に向かって１５ｎｍにあ
る位置で５ａｔｍ％以上の炭素濃度を有することを特徴
とする半導体装置により解決する。
リシロキサンからなる層間絶縁膜と、前記層間絶縁膜に
加工形成された凹部と、前記凹部に埋め込まれた導体と
を具備した半導体装置において、前記層間絶縁膜は、前
記凹部の側面及び前記層間絶縁膜の表面からそれぞれ垂
直方向に前記層間絶縁膜の内部に向かって１５ｎｍにあ
る位置で５ａｔｍ％以上の炭素濃度を有することを特徴
とする半導体装置により解決する。
【００１９】上記課題は、メチルポリシロキサンからな
る層間絶縁膜を形成する工程と、前記層間絶縁膜に配線
溝、Ｖｉａホール、コンタクトホールから成る群から選
択される少なくとも１つの溝部分を形成する工程と、前
記溝部分を形成後、前記層間絶縁膜の表出部分に疎水化
処理、若しくは溶解処理を行う工程と、前記溝部分を導
体によって埋め込む工程とを具備することを特徴とする
半導体装置の製造方法により解決する。
る層間絶縁膜を形成する工程と、前記層間絶縁膜に配線
溝、Ｖｉａホール、コンタクトホールから成る群から選
択される少なくとも１つの溝部分を形成する工程と、前
記溝部分を形成後、前記層間絶縁膜の表出部分に疎水化
処理、若しくは溶解処理を行う工程と、前記溝部分を導
体によって埋め込む工程とを具備することを特徴とする
半導体装置の製造方法により解決する。
【００２０】本発明によれば、メチルポリシロキサンか
らなる層間絶縁膜表面に生じてしまったメチル基の欠陥
に伴うダメージ部分に対して、メチル基等の炭化水素基
を再結合させることができる。また、前記ダメージ部分
のみを溶解させて取り除くことができる。
らなる層間絶縁膜表面に生じてしまったメチル基の欠陥
に伴うダメージ部分に対して、メチル基等の炭化水素基
を再結合させることができる。また、前記ダメージ部分
のみを溶解させて取り除くことができる。
【００２１】したがって、水分やプロセスガスの吸着を
防止し、延いては低誘電率の維持や配線間耐圧不良、剥
がれ、クラック発生及び配線材料の腐食を回避すること
ができる。
防止し、延いては低誘電率の維持や配線間耐圧不良、剥
がれ、クラック発生及び配線材料の腐食を回避すること
ができる。
【００２２】
【発明の実施の形態】 ［第１の実施例］本発明の第１
の実施例による半導体装置の製造工程について図１〜図
３を参照しながら説明する。
の実施例による半導体装置の製造工程について図１〜図
３を参照しながら説明する。
【００２３】図１（ａ）に示すように、半導体基板１上
には絶縁膜２が形成され、前記絶縁膜２上には第１の層
間絶縁膜３とＣｕよりなる第１の配線層６（配線パター
ン４とバリアメタル５からなる。）が形成されており、
前記第１の配線層６上にはＣｕのバリア膜としてＳｉＮ
膜７が形成されている。
には絶縁膜２が形成され、前記絶縁膜２上には第１の層
間絶縁膜３とＣｕよりなる第１の配線層６（配線パター
ン４とバリアメタル５からなる。）が形成されており、
前記第１の配線層６上にはＣｕのバリア膜としてＳｉＮ
膜７が形成されている。
【００２４】前記バリア膜７上に、第２の層間絶縁膜８
として比誘電率が約２．７であってメチル基を含んだメ
チルポリシロキサンを堆積する。
として比誘電率が約２．７であってメチル基を含んだメ
チルポリシロキサンを堆積する。
【００２５】さらに、前記第２の層間絶縁膜８の上に、
第１のＶｉａホールに対応した開口部９ａを有するレジ
ストパターン９を形成する。
第１のＶｉａホールに対応した開口部９ａを有するレジ
ストパターン９を形成する。
【００２６】続いて第１（ｂ）に示すように、前記レジ
ストパターン９をマスクとして前記第２の層間絶縁膜８
をフッ素系のエッチングガスを用いたドライエッチング
法によりパターニングする。その結果、第２の層間絶縁
膜８中には前記レジストパターン開口部９ａに対応し
た、第１のＶｉａホール８ａが形成される。
ストパターン９をマスクとして前記第２の層間絶縁膜８
をフッ素系のエッチングガスを用いたドライエッチング
法によりパターニングする。その結果、第２の層間絶縁
膜８中には前記レジストパターン開口部９ａに対応し
た、第１のＶｉａホール８ａが形成される。
【００２７】続いて図１（ｃ）に示すように、前記レジ
ストパターン９をアッシングにより除去する。
ストパターン９をアッシングにより除去する。
【００２８】続いて図２（ｄ）に示すように、前記第１
のＶｉａホール８ａが形成された第２の層間絶縁膜８の
上に、第２の配線溝に対応した開口部１０ａを有するレ
ジストパターン１０を形成する。
のＶｉａホール８ａが形成された第２の層間絶縁膜８の
上に、第２の配線溝に対応した開口部１０ａを有するレ
ジストパターン１０を形成する。
【００２９】続いて図２（ｅ）に示すように、前記レジ
ストパターン１０をマスクとして前記第２の層間絶縁膜
８をフッ素系のエッチングガスを用いたドライエッチン
グ法によりパターニングする。その結果、第２の層間絶
縁膜８中には前記レジストパターン開口部１０ａに対応
した、第２の配線溝８ｂが形成される。
ストパターン１０をマスクとして前記第２の層間絶縁膜
８をフッ素系のエッチングガスを用いたドライエッチン
グ法によりパターニングする。その結果、第２の層間絶
縁膜８中には前記レジストパターン開口部１０ａに対応
した、第２の配線溝８ｂが形成される。
【００３０】続いて図２（ｆ）に示すように、前記レジ
ストパターン１０をアッシングにより除去する。
ストパターン１０をアッシングにより除去する。
【００３１】続いて図３（ｇ）に示すように、前記第１
のＶｉａホール８ａの底面の前記バリア膜７をＣＦ4/Ａ
ｒ系ガスを用いたドライエッチング法によりパターニン
グし、前記第１のＶｉａホール８ａに対応した溝７ａが
形成される。さらに、これらの溝部分にドライプロセス
（プラズマプロセス）又はｗｅｔプロセス処理を施し、
エッチング堆積物等を除去させる。
のＶｉａホール８ａの底面の前記バリア膜７をＣＦ4/Ａ
ｒ系ガスを用いたドライエッチング法によりパターニン
グし、前記第１のＶｉａホール８ａに対応した溝７ａが
形成される。さらに、これらの溝部分にドライプロセス
（プラズマプロセス）又はｗｅｔプロセス処理を施し、
エッチング堆積物等を除去させる。
【００３２】上述した図１（ｂ）〜図３（ｇ）の工程に
おいて、リソグラフィー、ドライエッチング及びレジス
トパターンのアッシング等の工程を繰返すことにより、
第２の層間絶縁膜８であるメチルポリシロキサンの表面
部分（図１〜図3に示す第２の層間絶縁膜８中の斜線部
分）はダメージを受けてメチル基が抜け、欠陥が生じて
いる状態になっている。
おいて、リソグラフィー、ドライエッチング及びレジス
トパターンのアッシング等の工程を繰返すことにより、
第２の層間絶縁膜８であるメチルポリシロキサンの表面
部分（図１〜図3に示す第２の層間絶縁膜８中の斜線部
分）はダメージを受けてメチル基が抜け、欠陥が生じて
いる状態になっている。
【００３３】前記欠陥部分では炭素濃度が減少したため
に層間絶縁膜の比誘電率が上昇する。また、メチルポリ
シロキサンが有するＳｉ−ＣＨ3結合は疎水基であるた
め、通常メチルポリシロキサンは水分を吸収しないが、
メチル基が欠如した欠陥部分は容易にＯＨ基と結合して
しまうことにより、さらに比誘電率が上昇する等デバイ
スに悪影響を与える。したがって、欠陥部分にメチル基
と再結合させるような疎水化処理を行うことによって、
前記欠陥が生じた層間絶縁膜８の表面部分の炭素濃度
と、欠陥が生じることのない層間絶縁膜８内部の炭素濃
度をほぼ同等にすることができる。ここで、層間絶縁膜
８の表面と内部の炭素濃度がほぼ同等とは、垂直方向に
層間絶縁膜８の内部に向かって１５ｎｍにある位置にお
いて５ａｔｍ％以上の炭素濃度を有することをいう。こ
れにより炭素濃度の減少を抑え、かつ、Ｓｉ−ＣＨ3結
合の疎水基が再結合されるため、比誘電率の増大や水分
等の吸着を防止することができる。なお、炭素濃度の測
定には例えば二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃ
ｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃ
ｏｐｙ）を用いればよい。
に層間絶縁膜の比誘電率が上昇する。また、メチルポリ
シロキサンが有するＳｉ−ＣＨ3結合は疎水基であるた
め、通常メチルポリシロキサンは水分を吸収しないが、
メチル基が欠如した欠陥部分は容易にＯＨ基と結合して
しまうことにより、さらに比誘電率が上昇する等デバイ
スに悪影響を与える。したがって、欠陥部分にメチル基
と再結合させるような疎水化処理を行うことによって、
前記欠陥が生じた層間絶縁膜８の表面部分の炭素濃度
と、欠陥が生じることのない層間絶縁膜８内部の炭素濃
度をほぼ同等にすることができる。ここで、層間絶縁膜
８の表面と内部の炭素濃度がほぼ同等とは、垂直方向に
層間絶縁膜８の内部に向かって１５ｎｍにある位置にお
いて５ａｔｍ％以上の炭素濃度を有することをいう。こ
れにより炭素濃度の減少を抑え、かつ、Ｓｉ−ＣＨ3結
合の疎水基が再結合されるため、比誘電率の増大や水分
等の吸着を防止することができる。なお、炭素濃度の測
定には例えば二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃ
ｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃ
ｏｐｙ）を用いればよい。
【００３４】具体的には、図３（ｈ）に示すように、減
圧された反応室内において１５０〜３５０℃の温度にベ
ークしながら、前記ダメージが生じた第２の層間絶縁膜
８の表面をＨＭＤＳ（ヘキサメチルジシラザン）ガス１
１雰囲気に曝す。
圧された反応室内において１５０〜３５０℃の温度にベ
ークしながら、前記ダメージが生じた第２の層間絶縁膜
８の表面をＨＭＤＳ（ヘキサメチルジシラザン）ガス１
１雰囲気に曝す。
【００３５】このようにＨＭＤＳガス１１雰囲気に曝さ
れることによって、前記工程においてＯＨ基が吸着した
ダメージ部分は、以下の化学反応をおこす。 ２Ｓｉ−ＯＨ＋（ＣＨ3）3−Ｓｉ−ＮＨ−Ｓｉ−（ＣＨ
3）3→２Ｓｉ−Ｏ―Ｓｉ―（ＣＨ3）3＋ＮＨ3 この結果、ダメージを受けた第２の層間絶縁膜８である
メチルポリシロキサンの表面部分は再びメチル基と結合
することができる。
れることによって、前記工程においてＯＨ基が吸着した
ダメージ部分は、以下の化学反応をおこす。 ２Ｓｉ−ＯＨ＋（ＣＨ3）3−Ｓｉ−ＮＨ−Ｓｉ−（ＣＨ
3）3→２Ｓｉ−Ｏ―Ｓｉ―（ＣＨ3）3＋ＮＨ3 この結果、ダメージを受けた第２の層間絶縁膜８である
メチルポリシロキサンの表面部分は再びメチル基と結合
することができる。
【００３６】続いて図３（ｉ）に示すように、バリアメ
タル膜及びシードＣｕをスパッタリングし、Ｃｕ層の堆
積を行い、さらにＣＭＰによって平坦化し、配線層（Ｖ
ｉａ含む）１２が形成される。
タル膜及びシードＣｕをスパッタリングし、Ｃｕ層の堆
積を行い、さらにＣＭＰによって平坦化し、配線層（Ｖ
ｉａ含む）１２が形成される。
【００３７】なお、図３（ｇ）と図３（ｈ）の工程の間
に、余分な水分やガスを除去するため、約３００℃の温
度で３０分程度アニ−ルする工程を追加することによ
り、前記ダメージ部分の修復処理を助長することもでき
る。
に、余分な水分やガスを除去するため、約３００℃の温
度で３０分程度アニ−ルする工程を追加することによ
り、前記ダメージ部分の修復処理を助長することもでき
る。
【００３８】［第２の実施例］次に、本発明の第２の実
施例による半導体装置の製造工程を、図４を参照しなが
ら説明する。
施例による半導体装置の製造工程を、図４を参照しなが
ら説明する。
【００３９】本実施例は、第１の実施例のバリア膜７を
開口するまで（図１（ａ）〜図３（ｇ））の製造工程は
同じなので説明を省略する。すなわち、第２の層間絶縁
膜８の表面部分（図１〜図３に示す第２の層間絶縁膜８
中の斜線部分）にはダメージが生じている。
開口するまで（図１（ａ）〜図３（ｇ））の製造工程は
同じなので説明を省略する。すなわち、第２の層間絶縁
膜８の表面部分（図１〜図３に示す第２の層間絶縁膜８
中の斜線部分）にはダメージが生じている。
【００４０】本実施例では前記ダメージ部分を修復する
ため、以下の工程を行う。
ため、以下の工程を行う。
【００４１】図４（ａ）に示すように、前記ダメージが
生じた第２の層間絶縁膜８の表面全体にＨＭＤＳ液１３
を塗布する。この結果、第２の層間絶縁膜８の表面部分
は第１の実施例と同様の化学反応がおこり、メチル基と
再び結合することが可能となる。
生じた第２の層間絶縁膜８の表面全体にＨＭＤＳ液１３
を塗布する。この結果、第２の層間絶縁膜８の表面部分
は第１の実施例と同様の化学反応がおこり、メチル基と
再び結合することが可能となる。
【００４２】続いて図４（ｂ）に示すように、前記第２
の層間絶縁膜８の修復処理において余分なＨＭＤＳ液１
３を除去するため、１００℃〜２００℃の温度でベーク
する。
の層間絶縁膜８の修復処理において余分なＨＭＤＳ液１
３を除去するため、１００℃〜２００℃の温度でベーク
する。
【００４３】以下、配線層（Ｖｉａ含む）１２を形成す
る工程は第１の実施例と同様である。
る工程は第１の実施例と同様である。
【００４４】なお、第１及び第２の実施例のように前記
ダメージ部分にメチル基を結合させる手段の他に、Ｓｉ
−Ｈ等の他の疎水基を生成させることによっても本発明
の効果を果たすことができる。例えば、前記メチルポリ
シロキサンのメチル基が欠如した表面部分に、水素プラ
ズマ処理を施すことことによってＳｉ−Ｈ結合をもつ疎
水基が生成される。この処理では減少した炭素濃度は修
復されないが、疎水化されることによって水分等の吸着
が抑えられる。したがって、水分吸着等により発生する
比誘電率の増大、剥がれやクラック誘発の防止等が図ら
れる点において有効である。
ダメージ部分にメチル基を結合させる手段の他に、Ｓｉ
−Ｈ等の他の疎水基を生成させることによっても本発明
の効果を果たすことができる。例えば、前記メチルポリ
シロキサンのメチル基が欠如した表面部分に、水素プラ
ズマ処理を施すことことによってＳｉ−Ｈ結合をもつ疎
水基が生成される。この処理では減少した炭素濃度は修
復されないが、疎水化されることによって水分等の吸着
が抑えられる。したがって、水分吸着等により発生する
比誘電率の増大、剥がれやクラック誘発の防止等が図ら
れる点において有効である。
【００４５】［第３の実施例］次に、本発明の第３の実
施例による半導体装置の製造工程について図５を参照し
ながら説明する。
施例による半導体装置の製造工程について図５を参照し
ながら説明する。
【００４６】本実施例も、第１の実施例のバリア膜７を
開口するまで（図１（ａ）〜図3（ｇ））の製造工程は
同じなので説明を省略する。すなわち、第２の層間絶縁
膜８の表面部分（図１〜図3に示す第２の層間絶縁膜８
中の斜線部分）にはダメージが生じている。
開口するまで（図１（ａ）〜図3（ｇ））の製造工程は
同じなので説明を省略する。すなわち、第２の層間絶縁
膜８の表面部分（図１〜図3に示す第２の層間絶縁膜８
中の斜線部分）にはダメージが生じている。
【００４７】本実施例では前記ダメージ部分を除去する
ため、以下の工程を行う。
ため、以下の工程を行う。
【００４８】図５（ａ）に示すように、前記ダメージが
生じた第２の層間絶縁膜８の表面全体にフッ化水素酸１
４を塗布する。ここで、前記ダメージ部分は、第２の層
間絶縁膜８たるメチルポリシロキサンのメチル基が抜け
欠陥が生じ、容易にＯＨ基と結合しているため、性質上
ＳｉＯ2に近似している。したがって、前記ダメージ部
分はＳｉＯ2を溶解するフッ化水素酸によって溶解され
るが、欠陥の生じることのないメチルポリシロキサンは
フッ化水素酸には溶解され難いため、メチル基が抜けた
部分、すなわちダメージ部分のみを選択的に除去するこ
とが可能となる。
生じた第２の層間絶縁膜８の表面全体にフッ化水素酸１
４を塗布する。ここで、前記ダメージ部分は、第２の層
間絶縁膜８たるメチルポリシロキサンのメチル基が抜け
欠陥が生じ、容易にＯＨ基と結合しているため、性質上
ＳｉＯ2に近似している。したがって、前記ダメージ部
分はＳｉＯ2を溶解するフッ化水素酸によって溶解され
るが、欠陥の生じることのないメチルポリシロキサンは
フッ化水素酸には溶解され難いため、メチル基が抜けた
部分、すなわちダメージ部分のみを選択的に除去するこ
とが可能となる。
【００４９】したがって図５（ｂ）に示すように、第２
の層間絶縁膜８のダメージ部分を除去することができ
る。
の層間絶縁膜８のダメージ部分を除去することができ
る。
【００５０】以下、配線層（Ｖｉａ含む）１２を形成す
る工程は第１の実施例と同様である。
る工程は第１の実施例と同様である。
【００５１】上述のように生じてしまったメチルポリシ
ロキサンの欠陥の修復処理や除去処理は、欠陥が発生す
る工程が全て終了した後、すなわち、デュアルダマシン
法による配線溝やＶｉａホール形成のために行うリソグ
ラフィー、エッチング及びレジストのアッシング工程が
全て終了した後に行う必要がある。
ロキサンの欠陥の修復処理や除去処理は、欠陥が発生す
る工程が全て終了した後、すなわち、デュアルダマシン
法による配線溝やＶｉａホール形成のために行うリソグ
ラフィー、エッチング及びレジストのアッシング工程が
全て終了した後に行う必要がある。
【００５２】したがって、上記実施例１乃至３ではバリ
ア膜７をドライエッチング法によりパターニングして溝
７ａを形成した後にダメージ部分の修復若しくは除去処
理を行わなければならない。
ア膜７をドライエッチング法によりパターニングして溝
７ａを形成した後にダメージ部分の修復若しくは除去処
理を行わなければならない。
【００５３】また、実施例のようにバリア膜７として下
層の層間絶縁膜３全面にＳｉＮ膜を形成する代わりに、
下層配線Ｃｕ上のみにＴａＮ等のバリアメタル層を形成
した場合は配線溝８ｂの形成後レジストパターン１０を
アッシングした後にダメージ部分の修復若しくは除去処
理を行えばよい。
層の層間絶縁膜３全面にＳｉＮ膜を形成する代わりに、
下層配線Ｃｕ上のみにＴａＮ等のバリアメタル層を形成
した場合は配線溝８ｂの形成後レジストパターン１０を
アッシングした後にダメージ部分の修復若しくは除去処
理を行えばよい。
【００５４】また、実施例１及び２において層間絶縁膜
８で生じたダメージ部分を修復させるためにＨＭＤＳを
用いてメチル基を修復させたが、メチル基を含む炭化水
素基を欠陥部分に修復させ得る他の有機ガス又は有機液
体を使用することも可能である。
８で生じたダメージ部分を修復させるためにＨＭＤＳを
用いてメチル基を修復させたが、メチル基を含む炭化水
素基を欠陥部分に修復させ得る他の有機ガス又は有機液
体を使用することも可能である。
【００５５】また、実施例３において層間絶縁膜８で生
じたダメージ部分を除去するためにフッ化水素酸を用い
たが、フッ素やフッ化アンモニウム等ＳｉＯ2を溶解さ
せ得る性質を有する他の材料を使用することも可能であ
る。
じたダメージ部分を除去するためにフッ化水素酸を用い
たが、フッ素やフッ化アンモニウム等ＳｉＯ2を溶解さ
せ得る性質を有する他の材料を使用することも可能であ
る。
【００５６】また、上記第１乃至第３の実施例ではダメ
ージが生じる層間絶縁膜として第２の層間絶縁膜８を例
示して説明したが、第３層以上の層間絶縁膜にメチルポ
リシロキサンを用いた場合や、第１の層間絶縁膜３部分
にメチルポリシロキサンを用いシングルダマシン法によ
り第１の配線溝を形成する場合も本発明を実施すること
によってダメージ部分を修復若しくは除去することが可
能である。
ージが生じる層間絶縁膜として第２の層間絶縁膜８を例
示して説明したが、第３層以上の層間絶縁膜にメチルポ
リシロキサンを用いた場合や、第１の層間絶縁膜３部分
にメチルポリシロキサンを用いシングルダマシン法によ
り第１の配線溝を形成する場合も本発明を実施すること
によってダメージ部分を修復若しくは除去することが可
能である。
【００５７】また、実施例ではデュアルダマシン法によ
り配線溝又はＶｉａホール形成時に生じる層間絶縁膜の
欠陥について例示したが、メチルポリシロキサンからな
る絶縁層にコンタクトホールを形成する場合に生じた欠
陥にも本発明を実施することによってダメージ部分を修
復若しくは除去することも当然可能である。
り配線溝又はＶｉａホール形成時に生じる層間絶縁膜の
欠陥について例示したが、メチルポリシロキサンからな
る絶縁層にコンタクトホールを形成する場合に生じた欠
陥にも本発明を実施することによってダメージ部分を修
復若しくは除去することも当然可能である。
【００５８】さらに、配線金属材料はＣｕに限らず、Ａ
ｌ、Ａｕ、Ａｇ、Ｗ等の他の金属でも実施することがで
きる。
ｌ、Ａｕ、Ａｇ、Ｗ等の他の金属でも実施することがで
きる。
【００５９】したがって、本発明はかかる特定の実施例
に限定されるものではなく、特許請求の範囲に記載した
要旨内において様々な変形・変更が可能である。
に限定されるものではなく、特許請求の範囲に記載した
要旨内において様々な変形・変更が可能である。
【００６０】
【発明の効果】 以上説明したように、本発明では配線
溝形成等で生じてしまったメチルポリシロキサンからな
る層間絶縁膜表面のメチル基の欠陥をその後の工程で修
復若しくは除去することができる。その結果、炭素濃度
減少に伴う層間絶縁膜の比誘電率の増加、及びＳｉ−Ｃ
Ｈ3結合からなる疎水基の分解によって生じる水分やプ
ロセスガス等の吸着に伴って生じる更なる比誘電率の増
加、剥がれやクラック誘発、また、配線材料の腐食から
も回避することができる。
溝形成等で生じてしまったメチルポリシロキサンからな
る層間絶縁膜表面のメチル基の欠陥をその後の工程で修
復若しくは除去することができる。その結果、炭素濃度
減少に伴う層間絶縁膜の比誘電率の増加、及びＳｉ−Ｃ
Ｈ3結合からなる疎水基の分解によって生じる水分やプ
ロセスガス等の吸着に伴って生じる更なる比誘電率の増
加、剥がれやクラック誘発、また、配線材料の腐食から
も回避することができる。
【図１】 本発明の第１の実施例による半導体装置の製
造工程を示す図である。（その１）
造工程を示す図である。（その１）
【図２】 本発明の第１の実施例による半導体装置の製
造工程を示す図である。（その２）
造工程を示す図である。（その２）
【図３】 本発明の第１の実施例による半導体装置の製
造工程を示す図である。（その３）
造工程を示す図である。（その３）
【図４】 本発明の第２の実施例による半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図５】 本発明の第３の実施例による半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図６】 従来の半導体装置のデュアルダマシン法の製
造工程を示す図である。（その１）
造工程を示す図である。（その１）
【図７】 従来の半導体装置のデュアルダマシン法の製
造工程を示す図である。（その２）
造工程を示す図である。（その２）
【図８】 メチルポリシロキサンを層間絶縁膜に用いた
場合における配線溝等の加工処理前後の炭素濃度を表す
図である。
場合における配線溝等の加工処理前後の炭素濃度を表す
図である。
１…半導体基板、２…絶縁膜、３…第１の層間絶縁膜、
４…バリアメタル、５…第１のＣｕ層、６…第１の配線
層、７…バリア膜、８…第２の層間絶縁膜（メチルポリ
シロキサン）、９、１０…レジストパターン（反射防止
膜を含む。）、１１…ＨＭＤＳガス、１２…第２の配線
層、１３…ＨＭＤＳ液、１４…フッ化水素酸
４…バリアメタル、５…第１のＣｕ層、６…第１の配線
層、７…バリア膜、８…第２の層間絶縁膜（メチルポリ
シロキサン）、９、１０…レジストパターン（反射防止
膜を含む。）、１１…ＨＭＤＳガス、１２…第２の配線
層、１３…ＨＭＤＳ液、１４…フッ化水素酸
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/90 Ａ (72)発明者 柴田 英毅 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 4M104 BB04 CC01 DD08 DD09 DD17 DD20 DD22 DD37 DD52 DD75 EE08 EE17 EE18 FF16 HH05 HH12 HH20 5F033 HH08 HH11 HH13 HH14 HH19 JJ01 JJ08 JJ11 JJ13 JJ14 JJ19 KK01 KK08 KK11 KK13 KK14 KK19 KK32 MM01 MM02 MM08 MM12 MM13 NN06 NN07 PP15 PP27 PP33 QQ00 QQ09 QQ10 QQ11 QQ19 QQ26 QQ37 QQ48 QQ74 QQ92 QQ95 RR06 RR21 TT04 WW01 WW04 XX01 XX17 XX18 XX24 XX28 5F058 AA02 AC03 AD05 AD11 AH02
Claims (5)
- 【請求項１】 メチルポリシロキサンからなる層間絶縁
膜と、前記層間絶縁膜に加工形成された凹部と、前記凹
部に埋め込まれた導体とを具備した半導体装置におい
て、 前記層間絶縁膜は、前記凹部の側面及び前記層間絶縁膜
の表面からそれぞれ垂直方向に前記層間絶縁膜の内部に
向かって１５ｎｍにある位置で５ａｔｍ％以上の炭素濃
度を有することを特徴とする半導体装置。 - 【請求項２】 メチルポリシロキサンからなる層間絶縁
膜を形成する工程と、 前記層間絶縁膜に配線溝、Ｖｉａホール、コンタクトホ
ールから成る群から選択される少なくとも１つの凹部を
形成する工程と、 前記凹部を形成後、前記層間絶縁膜の表出部分に疎水化
処理を行う工程と、 前記凹部を導体によって埋め込む工程とを具備すること
を特徴とする半導体装置の製造方法。 - 【請求項３】 前記疎水化処理がヘキサメチルジシラザ
ン処理である請求項２記載の半導体装置の製造方法。 - 【請求項４】 メチルポリシロキサンからなる層間絶縁
膜を形成する工程と、 前記層間絶縁膜に配線溝、Ｖｉａホール、コンタクトホ
ールから成る群から選択される少なくとも１つの凹部を
形成する工程と、 前記凹部を形成後、前記層間絶縁膜の表出部分を溶解処
理する工程と、 前記凹部に導体によって埋め込む工程とを具備すること
を特徴とする半導体装置の製造方法。 - 【請求項５】 前記溶解処理がＨＦ処理である請求項４
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001158065A JP2002353308A (ja) | 2001-05-28 | 2001-05-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001158065A JP2002353308A (ja) | 2001-05-28 | 2001-05-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002353308A true JP2002353308A (ja) | 2002-12-06 |
Family
ID=19001839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001158065A Pending JP2002353308A (ja) | 2001-05-28 | 2001-05-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002353308A (ja) |
Cited By (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004253781A (ja) * | 2003-01-31 | 2004-09-09 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US7011934B2 (en) | 2002-06-03 | 2006-03-14 | Matsushita Electric Industrial Co., Ltd. | Pattern formation method |
| JP2006114718A (ja) * | 2004-10-15 | 2006-04-27 | Jsr Corp | 表面疎水化用組成物、表面疎水化方法、半導体装置およびその製造方法 |
| JP2006128575A (ja) * | 2004-11-01 | 2006-05-18 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2006147895A (ja) * | 2004-11-22 | 2006-06-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2006253634A (ja) * | 2005-02-14 | 2006-09-21 | Tokyo Electron Ltd | 基板の処理方法、電子デバイスの製造方法及びプログラム |
| JP2006324414A (ja) * | 2005-05-18 | 2006-11-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2007027436A (ja) * | 2005-07-15 | 2007-02-01 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2007508691A (ja) * | 2003-10-08 | 2007-04-05 | ハネウェル・インターナショナル・インコーポレーテッド | シリル化剤を用いる低誘電率誘電材料の損傷の修復 |
| JP2007157768A (ja) * | 2005-11-30 | 2007-06-21 | Tokyo Electron Ltd | 半導体装置の製造方法および基板処理システム |
| JP2007221165A (ja) * | 2001-08-30 | 2007-08-30 | Tokyo Electron Ltd | プラズマｃｖｄ成膜方法及びプラズマｃｖｄ成膜装置 |
| JP2007318141A (ja) * | 2006-05-25 | 2007-12-06 | Internatl Business Mach Corp <Ibm> | 貴金属ライナとこれに隣接する誘電材料間の付着性を向上させた相互接続構造およびその製造方法（金属／誘電体界面のための付着性向上） |
| US7329601B2 (en) | 2004-03-31 | 2008-02-12 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| JP2008047779A (ja) * | 2006-08-18 | 2008-02-28 | Tokyo Electron Ltd | 半導体装置の製造方法 |
| JP2008513552A (ja) * | 2004-09-15 | 2008-05-01 | ハネウェル・インターナショナル・インコーポレーテッド | 処理剤物質 |
| JP2008205324A (ja) * | 2007-02-22 | 2008-09-04 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2008311470A (ja) * | 2007-06-15 | 2008-12-25 | Tokyo Electron Ltd | 低誘電率絶縁膜のダメージ回復方法及び半導体装置の製造方法 |
| JP2009076855A (ja) * | 2007-08-31 | 2009-04-09 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2009081348A (ja) * | 2007-09-27 | 2009-04-16 | Fujitsu Ltd | 界面ラフネス緩和膜、配線層、半導体装置および半導体装置の製造方法 |
| JP2009188411A (ja) * | 2009-03-06 | 2009-08-20 | Tokyo Electron Ltd | シリル化処理方法、シリル化処理装置およびエッチング処理システム |
| JP2010034490A (ja) * | 2008-06-27 | 2010-02-12 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
| JP2010225682A (ja) * | 2009-03-19 | 2010-10-07 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7842518B2 (en) | 2006-11-02 | 2010-11-30 | Kabushiki Kaisha Toshiba | Method for fabricating semiconductor device |
| US7858294B2 (en) | 2000-06-23 | 2010-12-28 | Honeywell International Inc. | Method to restore hydrophobicity in dielectric films and materials |
| US7915181B2 (en) | 2003-01-25 | 2011-03-29 | Honeywell International Inc. | Repair and restoration of damaged dielectric materials and films |
| JP2011511439A (ja) * | 2008-01-29 | 2011-04-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 相互接続構造のための貴金属キャップおよびこれを形成する方法（相互接続構造のための貴金属キャップ） |
| JP2011155220A (ja) * | 2010-01-28 | 2011-08-11 | Renesas Electronics Corp | 半導体装置の製造方法 |
| US8475666B2 (en) | 2004-09-15 | 2013-07-02 | Honeywell International Inc. | Method for making toughening agent materials |
| JP2017228641A (ja) * | 2016-06-22 | 2017-12-28 | 東レエンジニアリング株式会社 | 膜パターン形成方法 |
| WO2018056327A1 (ja) * | 2016-09-26 | 2018-03-29 | 株式会社Ｓｃｒｅｅｎホールディングス | 基板処理方法 |
-
2001
- 2001-05-28 JP JP2001158065A patent/JP2002353308A/ja active Pending
Cited By (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7858294B2 (en) | 2000-06-23 | 2010-12-28 | Honeywell International Inc. | Method to restore hydrophobicity in dielectric films and materials |
| US8440388B2 (en) | 2000-06-23 | 2013-05-14 | Honeywell International Inc. | Method to restore hydrophobicity in dielectric films and materials |
| JP2007221165A (ja) * | 2001-08-30 | 2007-08-30 | Tokyo Electron Ltd | プラズマｃｖｄ成膜方法及びプラズマｃｖｄ成膜装置 |
| US7011934B2 (en) | 2002-06-03 | 2006-03-14 | Matsushita Electric Industrial Co., Ltd. | Pattern formation method |
| US7915181B2 (en) | 2003-01-25 | 2011-03-29 | Honeywell International Inc. | Repair and restoration of damaged dielectric materials and films |
| JP2004253781A (ja) * | 2003-01-31 | 2004-09-09 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2007508691A (ja) * | 2003-10-08 | 2007-04-05 | ハネウェル・インターナショナル・インコーポレーテッド | シリル化剤を用いる低誘電率誘電材料の損傷の修復 |
| US7329601B2 (en) | 2004-03-31 | 2008-02-12 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US8475666B2 (en) | 2004-09-15 | 2013-07-02 | Honeywell International Inc. | Method for making toughening agent materials |
| JP2008513552A (ja) * | 2004-09-15 | 2008-05-01 | ハネウェル・インターナショナル・インコーポレーテッド | 処理剤物質 |
| JP2006114718A (ja) * | 2004-10-15 | 2006-04-27 | Jsr Corp | 表面疎水化用組成物、表面疎水化方法、半導体装置およびその製造方法 |
| JP4591032B2 (ja) * | 2004-10-15 | 2010-12-01 | Ｊｓｒ株式会社 | 表面疎水化用組成物、表面疎水化方法および半導体装置の製造方法 |
| US7691740B2 (en) | 2004-11-01 | 2010-04-06 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating same |
| JP2006128575A (ja) * | 2004-11-01 | 2006-05-18 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4619747B2 (ja) * | 2004-11-01 | 2011-01-26 | 株式会社東芝 | 半導体装置の製造方法 |
| US7459391B2 (en) | 2004-11-01 | 2008-12-02 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| JP2006147895A (ja) * | 2004-11-22 | 2006-06-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2006253634A (ja) * | 2005-02-14 | 2006-09-21 | Tokyo Electron Ltd | 基板の処理方法、電子デバイスの製造方法及びプログラム |
| JP2006324414A (ja) * | 2005-05-18 | 2006-11-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8008186B2 (en) | 2005-07-15 | 2011-08-30 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| JP2007027436A (ja) * | 2005-07-15 | 2007-02-01 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7687910B2 (en) | 2005-07-15 | 2010-03-30 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| JP2007157768A (ja) * | 2005-11-30 | 2007-06-21 | Tokyo Electron Ltd | 半導体装置の製造方法および基板処理システム |
| JP2007318141A (ja) * | 2006-05-25 | 2007-12-06 | Internatl Business Mach Corp <Ibm> | 貴金属ライナとこれに隣接する誘電材料間の付着性を向上させた相互接続構造およびその製造方法（金属／誘電体界面のための付着性向上） |
| JP2008047779A (ja) * | 2006-08-18 | 2008-02-28 | Tokyo Electron Ltd | 半導体装置の製造方法 |
| US7842518B2 (en) | 2006-11-02 | 2010-11-30 | Kabushiki Kaisha Toshiba | Method for fabricating semiconductor device |
| JP2008205324A (ja) * | 2007-02-22 | 2008-09-04 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2008311470A (ja) * | 2007-06-15 | 2008-12-25 | Tokyo Electron Ltd | 低誘電率絶縁膜のダメージ回復方法及び半導体装置の製造方法 |
| JP4555320B2 (ja) * | 2007-06-15 | 2010-09-29 | 東京エレクトロン株式会社 | 低誘電率絶縁膜のダメージ回復方法及び半導体装置の製造方法 |
| JP2009076855A (ja) * | 2007-08-31 | 2009-04-09 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2009081348A (ja) * | 2007-09-27 | 2009-04-16 | Fujitsu Ltd | 界面ラフネス緩和膜、配線層、半導体装置および半導体装置の製造方法 |
| JP2011511439A (ja) * | 2008-01-29 | 2011-04-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 相互接続構造のための貴金属キャップおよびこれを形成する方法（相互接続構造のための貴金属キャップ） |
| JP2010034490A (ja) * | 2008-06-27 | 2010-02-12 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
| JP2009188411A (ja) * | 2009-03-06 | 2009-08-20 | Tokyo Electron Ltd | シリル化処理方法、シリル化処理装置およびエッチング処理システム |
| US8614510B2 (en) | 2009-03-19 | 2013-12-24 | Kabushiki Kaisha Toshiba | Semiconductor device including a metal wiring with a metal cap |
| JP2010225682A (ja) * | 2009-03-19 | 2010-10-07 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2011155220A (ja) * | 2010-01-28 | 2011-08-11 | Renesas Electronics Corp | 半導体装置の製造方法 |
| US8748314B2 (en) | 2010-01-28 | 2014-06-10 | Renesas Electronics Corporation | Method of manufacturing a semiconductor device |
| JP2017228641A (ja) * | 2016-06-22 | 2017-12-28 | 東レエンジニアリング株式会社 | 膜パターン形成方法 |
| WO2018056327A1 (ja) * | 2016-09-26 | 2018-03-29 | 株式会社Ｓｃｒｅｅｎホールディングス | 基板処理方法 |
| JP2018056202A (ja) * | 2016-09-26 | 2018-04-05 | 株式会社Ｓｃｒｅｅｎホールディングス | 基板処理方法 |
| KR20190034280A (ko) * | 2016-09-26 | 2019-04-01 | 가부시키가이샤 스크린 홀딩스 | 기판 처리 방법 |
| CN109661717A (zh) * | 2016-09-26 | 2019-04-19 | 株式会社斯库林集团 | 基板处理方法 |
| TWI666694B (zh) * | 2016-09-26 | 2019-07-21 | 日商斯庫林集團股份有限公司 | Substrate processing method |
| KR102215377B1 (ko) * | 2016-09-26 | 2021-02-10 | 가부시키가이샤 스크린 홀딩스 | 기판 처리 방법 |
| US11018017B2 (en) | 2016-09-26 | 2021-05-25 | SCREEN Holdings Co., Ltd. | Substrate treatment method |
| CN109661717B (zh) * | 2016-09-26 | 2023-08-22 | 株式会社斯库林集团 | 基板处理方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002353308A (ja) | 半導体装置及びその製造方法 | |
| US7078352B2 (en) | Methods for selective integration of airgaps and devices made by such methods | |
| US7871923B2 (en) | Self-aligned air-gap in interconnect structures | |
| US6521547B1 (en) | Method of repairing a low dielectric constant material layer | |
| US20050048782A1 (en) | Method of fabricating a semiconductor device | |
| JP3193335B2 (ja) | 半導体装置の製造方法 | |
| JP2005094014A (ja) | 相互接続構造内での低抵抗バイア・コンタクトの形成 | |
| JPH06208993A (ja) | 半導体装置の製造方法 | |
| US20090045519A1 (en) | Semiconductor Device and Method of Producing the Same | |
| JP3783488B2 (ja) | 半導体装置の製造方法 | |
| KR20030027453A (ko) | 비아 콘택 식각 후의 감광막 제거 및 건식 세정 방법 | |
| US11600521B2 (en) | Surface modification layer for conductive feature formation | |
| US6692580B2 (en) | Method of cleaning a dual damascene structure | |
| JP2008544524A (ja) | 半導体素子における銅の層剥離の回避 | |
| US20100285667A1 (en) | Method to preserve the critical dimension (cd) of an interconnect structure | |
| US7977228B2 (en) | Methods for the formation of interconnects separated by air gaps | |
| US7288487B1 (en) | Metal/oxide etch after polish to prevent bridging between adjacent features of a semiconductor structure | |
| JP4559565B2 (ja) | 金属配線の形成方法 | |
| JP4963815B2 (ja) | 洗浄方法および半導体装置の製造方法 | |
| JP2009141199A (ja) | 半導体装置及びその製造方法 | |
| US7368383B2 (en) | Hillock reduction in copper films | |
| CN111834197A (zh) | 半导体结构及其制备方法 | |
| KR20100036449A (ko) | 반도체 소자의 제조방법 | |
| JP2005019585A (ja) | 半導体装置およびその製造方法 | |
| JP4205489B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050401 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050414 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070614 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070619 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070810 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090317 |