[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN111834197A - 半导体结构及其制备方法 - Google Patents

半导体结构及其制备方法 Download PDF

Info

Publication number
CN111834197A
CN111834197A CN201910310122.3A CN201910310122A CN111834197A CN 111834197 A CN111834197 A CN 111834197A CN 201910310122 A CN201910310122 A CN 201910310122A CN 111834197 A CN111834197 A CN 111834197A
Authority
CN
China
Prior art keywords
low
layer
dielectric layer
hole
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN201910310122.3A
Other languages
English (en)
Inventor
赵月梅
孙武
徐若男
韩宝东
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SiEn Qingdao Integrated Circuits Co Ltd
Original Assignee
SiEn Qingdao Integrated Circuits Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SiEn Qingdao Integrated Circuits Co Ltd filed Critical SiEn Qingdao Integrated Circuits Co Ltd
Priority to CN201910310122.3A priority Critical patent/CN111834197A/zh
Publication of CN111834197A publication Critical patent/CN111834197A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02343—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a liquid

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种半导体结构及其制备方法。制备方法包括步骤：提供衬底，衬底表面形成有金属层；于衬底上形成低K介质层，低K介质层覆盖金属层；对低K介质层进行刻蚀以于低K介质层内形成若干个贯穿低K介质层的通孔，通孔暴露出金属层；对通孔侧壁进行氨气等离子体处理以于侧壁表面形成保护层；采用稀释氢氟酸对完成氨气等离子体处理的半导体结构进行清洗，稀释氢氟酸中，氢氟酸与水的体积比大于1:2000。本发明的半导体结构及其制备方法可以对层间的低K介质材料形成良好的保护，且可以减少对通孔底部金属层造成的氧化，有助于改善接触电阻和电路延迟，提升器件性能；此外可以有效提高清洗效率，提高设备产出率。

Description

半导体结构及其制备方法
技术领域
本发明涉及半导体制造工艺，特别是涉及一种半导体结构及其制备方法。
背景技术
随着电子技术和材料科学的不断发展，以多孔二氧化硅为代表的低k以及超低K(Ultra Low k，简称ULK)材料在半导体芯片制造过程中的应用越来越广。目前低K及ULK材料主要用于层间介质以减小寄生电容，从而帮助减小RC信号延迟，提高器件工作频率。具体地，在形成低K或ULK材质的介质层后，通过刻蚀低K介质层以在介质层内形成通孔，之后进行刻蚀后处理(Post Etch Treatment，简称PET)以去除刻蚀时残留在通孔表面的掩膜材料(比如光刻胶)。现有的半导体制造工艺中通常采用氧气对通孔表面进行PET处理，之后采用超低浓度的稀释氢氟酸(Diluted HF，简称DHF)，即氢氟酸与水的体积比小于1:2000的稀释氢氟酸对器件进行清洗。由于刻蚀后通孔底部的金属层，比如铜金属层暴露在表面，因而采用氧气进行PET处理的过程中，氧气会将铜金属层表面氧化形成如图1中所示的氧化铜区域11，虽然在后续清洗过程中，超低浓度的DHF可以一定程度去除表面的氧化铜，但由于氢氟酸浓度过低，使得氧化铜和氢氟酸的反应极其有限。因为在氢氟酸不足的情况下，氧化铜和氢氟酸反应生成物的溶解性较差(CuO+2HF＝CuF2(s)+H2O)，反应生成物容易沉积在氧化铜表面阻止反应的进一步进行，造成层间互连线的污染，这极易导致接触电阻增大和电路延迟，引发器件性能下降，严重时还会导致器件断路甚至完全失效；此外，采用超低浓度的稀释氢氟酸进行清洗所需时间过长，严重影响设备产出；而现有技术中如果采用高浓度的氢氟酸进行清洗，则很容易造成低K介质层的损伤，比如由多孔二氧化硅形成的低K介质层极容易在清洗过程中被过度腐蚀，造成如图1所示的通孔侧壁的过刻蚀区12而导致通孔尺寸产生偏差，同样会造成器件性能下降。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制备方法，用于解决现有技术中在采用氧气进行刻蚀后处理工艺后采用超低浓度的稀释氢氟酸进行清洗的过程中容易造成金属氧化物的残留，导致器件接触电阻增大和/或电路延迟，引发器件性能下降甚至失效，而采用高浓度的氢氟酸进行清洗则容易对低K介质层造成严重损伤，导致器件尺寸偏差而引发器件性能下降等问题。
为实现上述目的及其他相关目的，本发明提供一种半导体结构的制备方法，所述半导体结构的制备方法包括步骤：
提供衬底，所述衬底表面形成有金属层；
于所述衬底上形成低K介质层，所述低K介质层覆盖所述金属层；
对所述低K介质层进行刻蚀以于所述低K介质层内形成若干个贯穿所述低K介质层的通孔，所述通孔暴露出所述金属层；
对所述通孔侧壁进行氨气等离子体处理以于所述侧壁表面形成保护层；
采用稀释氢氟酸对完成所述氨气等离子体处理的半导体结构进行清洗，所述稀释氢氟酸中，氢氟酸与水的体积比大于1:2000。
可选地，所述稀释氢氟酸中，氢氟酸与水的体积比为1:100～5:100。
可选地，采用稀释氢氟酸对所述衬底进行清洗的时间为5～20s。
可选地，所述氨气等离子体处理的时间为10～50s，压力为5mtor～50mtor，氨气流量为50～500sccm。
可选地，所述氨气等离子体处理中采用双射频电源，其中一个射频电源的射频功率为50～400W，另一个射频电源的射频功率为0～200W。
可选地，对所述低K介质层进行刻蚀的方法包括等离子体刻蚀，所述等离子体刻蚀步骤和对所述通孔侧壁进行氨气等离子体处理以于所述侧壁表面形成保护层的步骤在同一反应腔体内进行。
可选地，所述金属层包括铜层。
可选地，所述金属层表面形成有SiCN层，所述半导体结构的制备方法还包括在对所述低K介质层进行刻蚀后对所述通孔内的SiCN层进行刻蚀以暴露出所述金属层的步骤。
可选地，所述半导体结构的制备方法还包括在完成所述清洗后对所述通孔进行金属填充。
可选地，所述低K介质层的材料包括聚硅氧烷、氟掺杂氧化硅、硼掺杂氧化硅、碳掺杂氧化硅及多孔二氧化硅中的一种或多种，形成的所述保护层包括SiON层。
本发明还提供一种半导体结构，包括衬底，所述衬底表面形成有金属层；低K介质层，所述低K介质层内形成有若干个贯穿所述低K介质层的通孔，所述通孔暴露出所述金属层；保护层，位于所述通孔的侧壁表面，所述保护层通过对所述通孔侧壁进行氨气等离子体处理而形成。
如上所述，本发明的半导体结构及其制备方法，具有以下有益效果：本发明的半导体结构的制备方法，在刻蚀后处理过程中采用氨气对通孔表面进行处理，以于通孔侧壁表面形成不易被氢氟酸腐蚀的保护层以对层间的低K介质材料形成良好的保护，且可以减少对通孔底部金属层造成的氧化，因而在后续过程中可以采用较高浓度的稀释氢氟酸溶液进行清洗，不仅能确保通孔尺寸，同时能确保通孔底部的金属氧化物被完全去除，有助于改善接触电阻和电路延迟，提升器件性能；此外可以有效提高清洗效率，提高设备产出率。采用本发明的半导体结构，能确保层间介质层的性能，有助于减小寄生电容，提高器件性能。
附图说明
图1显示为现有技术中通孔侧壁被过度腐蚀的示意图。
图2显示为本发明的半导体结构的制备方法的流程图。
图3至图11显示为本发明的半导体结构的制备方法中各步骤呈现出的结构示意图，其中，图11同时显示为本发明的半导体结构的示意图。
图12显示为本发明的半导体结构的制备方法中经氨气等离子体处理前后通孔侧壁表面材料的组分对比图。
元件标号说明
11 氧化铜区域
12 过刻蚀区
21 衬底
22 金属层
23 低K介质层
24 通孔
25 保护层
26 底部介质层
27 金属氧化物
28 掩膜层
29 SiCN层
S01～S05 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
如图2至图12所示，本发明提供一种半导体结构的制备方法，所述半导体结构的制备方法包括步骤：
S01：提供衬底，所述衬底表面形成有金属层；
S02：于所述衬底上形成低K介质层，所述低K介质层覆盖所述金属层；
S03：对所述低K介质层进行刻蚀以于所述低K介质层内形成若干个贯穿所述低K介质层的通孔，所述通孔暴露出所述金属层；
S04：对所述通孔侧壁进行氨气等离子体处理以于所述侧壁表面形成保护层；
S05：采用稀释氢氟酸对完成所述氨气等离子体处理的半导体结构进行清洗，所述稀释氢氟酸中，氢氟酸与水的体积比大于1:2000。
本发明的半导体结构的制备方法，在刻蚀后处理过程中采用氨气对通孔表面进行处理，以于通孔侧壁表面形成不易被氢氟酸腐蚀的保护层以对层间的低K介质材料层形成良好的保护，且可以减少对通孔底部金属层的氧化，因而在后续过程中可以采用较高浓度的稀释氢氟酸溶液进行清洗，不仅能确保通孔尺寸，同时确保通孔底部的金属氧化物被完全去除，有助于改善接触电阻和电路延迟，提升器件性能；此外可以有效提高清洗效率，提高设备产出率。
具体地，如图2的步骤S1及图3所示，提供衬底21，所述衬底21表面形成有金属层22。所述衬底21可以是硅衬底、锗衬底或其他材质的衬底，所述衬底21表面除形成有所述金属层22外，还可以预先形成有其他材料层或其他器件图案，具体不限。比如，作为示例，本实施例中，如图4所示，所述衬底21表面形成有底部介质层26，所述金属层22形成在所述底部介质层26的内部和表面以将所述底部介质层26下面的图案电性引出，且所述金属层22优选与所述底部介质层26的上表面相平齐。所述底部介质层26可以采用普通介质材料，比如二氧化硅或硼硅玻璃等，也可以采用低K介质材料，包括但不限于聚硅氧烷、氟掺杂氧化硅、硼掺杂氧化硅、碳掺杂氧化硅及多孔二氧化硅中的一种或多种，形成所述底部介质层26的方法包括但不限于气相沉积方法。所述金属层22可以是铜、铝、金和银等常用导电金属中的一种或多种，形成所述金属层22的方法包括但不限于物理气相沉积方法或电镀法；本实施例中，所述金属层22材料优选铜，因为铜金属不仅具有良好的抗电迁移特性，而且可以降低层间互连的电阻和功耗，有利于提高器件集成度，此外，铜还和所述低K介质材料层具有良好的工艺兼容性，有利于制备工艺的简化。当然，铜表面很容易被氧化，如果铜表面的氧化物去除不干净容易造成布线和互连层的污染导致接触电阻增大而引发器件延迟甚至断路，造成器件性能的下降。因而本申请对制作流程进行了优化设计以解决此类问题。
请参考图2的步骤S2和图6，于所述衬底21上形成低K介质层23，所述低K介质层23覆盖所述金属层22。所述低K介质层23可以包括有机或无机材质的低K介质材料，本实施例中，作为示例，所述低K介质层23包括各类含硅的低K或超低K介质材料(本申请中将超低K介质材料归类于低K介质材料而不再单独说明)，包括但不限于聚硅氧烷、氟掺杂氧化硅、硼掺杂氧化硅、碳掺杂氧化硅及多孔二氧化硅中的一种或多种。所述低K介质层23和前述的底部介质层26可以采用完全相同或不同的材料，形成所述低K介质层23的方法包括但不限于气相沉积方法。这些含硅的低K介质材料具有相对较低的介电常数(通常小于3)且容易制备，因而在改善寄生电容、提升器件性能的同时还有利于降低制造成本，但在传统的单纯使用氧气进行的刻蚀后处理工艺过程中容易和氧气反应生成二氧化硅，在之后的稀释氢氟酸清洗过程中容易被腐蚀导致通孔24的侧壁出现过度刻蚀区域而使通孔24尺寸出现偏差，影响器件性能，而本发明可以有效解决此类问题。
在形成所述低K介质层23后，接下来请参考图2的步骤S3和图7及图8，对所述低K介质层23进行刻蚀以于所述低K介质层23内形成若干个贯穿所述低K介质层23的通孔24，所述通孔24暴露出所述金属层22。形成所述通孔24的具体方法和步骤根据不同的需要，比如根据所述通孔24形状的不同可以有不同的选择，比如选择湿法或干法刻蚀，本实施例中优选干法刻蚀，且优选等离子体刻蚀，因而该步骤的刻蚀工艺可以与后续的氨气等离子体处理步骤在同一反应腔室内进行，可以减少腔室转移所需的时间，有利于提高生产效率，降低生产成本；同时可以避免腔室转移过程中有可能对衬底21造成的污染，有利于提高生产良率。根据器件结构的不同，所述刻蚀步骤可以分一步或多步进行。如本实施例的图示中所示的通孔24结构一般可以通过两步刻蚀形成，比如在一实施例中，可以先形成所述低K介质层23，然后如图7所示，于所述低K介质层23表面形成掩膜层28以定义出所述通孔24图形，所述掩膜层28可以包括无定型碳层和形成于所述无定型碳层上表面的氧化硅层，当然在其他示例中所述掩膜层28也可以包括光刻胶层；接着对所述低K介质层23进行第一次刻蚀以形成贯穿所述低K介质层23的开口，此次刻蚀形成的开口与所述通孔24下部开口大小一致，之后对所述开口上部进行刻蚀，以形成如图8中所示的上部大，下部小的通孔24结构；在另一示例中，也可以先形成第一低K介质层，然后对所述第一低K介质层进行刻蚀以在第一低K介质层内形成贯穿所述第一低K介质层的第一开口(即所述通孔24下部)，之后在所述第一低K介质层上形成第二低K介质层，于所述第二低K介质层上形成贯穿所述第二低K介质层的第二开口(即所述通孔24上部)，所述第二开口与所述第一开口相连通由此形成所述通孔24；在其他实施例中，形成所述通孔24的方法还可以有其他选择，具体不限，重点是所述通孔24暴露出底部的所述金属层22。由于刻蚀工艺为业内公知常识，故本实施例中不再做具体展开。且在刻蚀形成所述通孔24后，所述衬底表面残留的所述掩膜层28还保留以在后续工艺中继续发挥保护作用。
在一示例中，如图5所示，所述金属层22表面形成有SiCN层29，所述SiCN层29具有较高的硬度、低摩擦系数及高温抗氧化性，在刻蚀过程中可以作为刻蚀终止层对所述金属层22形成良好的保护，有利于在后续的高温退火工艺中避免所述金属层22和所述低K介质层23的相互扩散，有利于提高生产良率，提升器件性能。在形成有所述SiCN层29的情况下，所述半导体结构的制备方法还包括在对所述低K介质层23进行等离子体刻蚀后对所述通孔24内的SiCN层29进行刻蚀以暴露出所述金属层22的步骤。所述SiCN层29的厚度优选为80～150nm，较优地为120nm，因为发明人经实验发现，这个厚度的所述SiCN层29既能起到对所述金属层22的良好保护，同时因相对较薄而不会导致寄生电容的增大。当然，在其他示例中，也可以使用诸如SiN之类的材料作为刻蚀终止层，本实施例中不做严格限制。
接下来请参考图2的S4步骤和图9，对所述通孔24侧壁进行氨气等离子体处理以于所述侧壁表面形成保护层25，当然，该步骤也可以同步在所述通孔24的上表面进行。如前所述，该步骤可以和形成所述通孔24的步骤在同一反应腔室内连续进行。具体地，该步骤中采用双射频电源，其中一个射频电源的射频功率为50～400W，用于产生等离子源，通过调节该电源功率可以调节产生的等离子体浓度；另一个射频电源的射频功率为0～200W，用作偏压电源，通过调节该电源功率可以调节等离子体的轰击力度；在往反应腔室内通入氨气后，开启所述等离子体射频源以使氨气产生电解离，产生的氨气等离子体轰击所述通孔24的侧壁以去除之前因刻蚀而残留在通孔24侧壁及表面的硬掩膜残留物。反应初始阶段可以将等离子体电源功率开大而所述偏压电源处于关闭状态，随着反应的进行，可以逐渐减小所述等离子体电源的功率而开启所述偏压电源对等离子体的攻击力度和方向进行调节。此过程中，所述通孔24侧壁表面的掩膜残留物在等离子体的轰击下逐渐分解，同时通孔24侧壁表面的低K介质材料，比如SiOC表面的甲基解离，氨气等离子体中的N离子会逐渐取代原来的掩膜残留物分解产生的C离子和低K介质材料中的C离子而在通孔24侧壁表面形成SiON化合物，随着反应的进行最终在所述通孔24侧壁表面形成一个SiON材质的保护层25，SiON不会被氢氟酸腐蚀，因而后续清洗过程中可以采用浓度较高的稀释氢氟酸进行清洗。此外，此步骤中由于不使用氧气，因而可以减小对底部的所述金属层22的氧化，使底部的所述金属层22表面仅形成较少的金属氧化物27，该金属氧化物27可以很容易地在后续清洗工艺中去除。如图12所示，经所述氨气等离子体处理后，所述通孔24侧壁表面的材料组分含量相较于未进行氨气等离子体处理前的组分含量有较大变化，碳成分完全被去除而增加了新的氮成分，硅成分所占比例也有所增加。经检测，经所述氨气等离子体处理后，与所述通孔24相邻的介质材料的相对介电常数为2.7左右，这个数值低于常用的二氧化硅的3.9，因而可以确保所述低K介质层23的总体性能不受影响，有利于减小寄生电容。本实施例中，作为示例，所述氨气等离子体处理采用纯氨气进行，氨气等离子体处理的时间为10～50s，较优的选择为20～30S(秒)，压力为5mtor～50mtor(毫托)，较优的选择为10mtor～30mtor，氨气流量为50～500sccm(标准毫升/分钟)，优选为200～300sccm。当然，根据不同的需要，上述工艺参数还可以有其他选择，或者可以根据生成的所述SiON保护层25的厚度来定义反应终点，比如将所述SiON层的厚度设置在5～20nm，优选5～10nm，因为发明人发现这个厚度区间的SiON层既能起到较好的保护作用，同时对所述低K介质层23的总体性能不会带来明显的不良。此外，在其他实施例中可以采用氨气和惰性气体的混合气体，本实施例中不做严格限制。当然，在所述掩膜层28为光刻胶层的情况下，也可以于所述氨气等离子体处理前先采用氧气或者氧气和惰性气体的混合气体去除光刻胶残留物，之后再进行所述氨气等离子体处理，本实施例中不做严格限制。
在完成所述氨气等离子体处理后，所述通孔24的侧壁表面形成一个SiON材质的保护层25，该保护层25不会被氢氟酸腐蚀，因而之后可以采用浓度较高的稀释氢氟酸对完成所述氨气等离子体处理的半导体结构进行清洗，该清洗过程包括对所述通孔24内部的清洗和所述通孔24上表面以及所述掩膜层28的上表面的清洗，清洗过程中所述稀释氢氟酸不会损伤所述低K介质层23，可以确保所述通孔24尺寸不发生偏差，同时所述金属层22表面的金属氧化物27将在此过程中被去除，具体如图10所示，所述金属氧化物27被去除后而形成的缺口将在后续的金属填充过程中被金属填充。具体地，由于氢氟酸含量相对较高，所述金属氧化物27，比如氧化铜与氢氟酸发生如下反应而被去除：
CuO+4HF＝Cu(HF2)2+H2O；
所述稀释氢氟酸中，氢氟酸与水的体积比大于1:2000，较优的比例为1:100～5:100，比如为2:100，3:100，可以保证较好的清洗效果和较快的清洗效率。清洗时间也可以根据需要设置，比如根据通孔24的大小和所述底部金属层22的不同而进行设置，优选为5～20s，比如为10S，15S，且优选单片式清洗，可以避免片间污染。当然，根据不同的需要，所述稀释氢氟酸的浓度和清洗时间还可以有其他选择，本实施例中不做严格限制。
在完成清洗后，还可以对所述衬底21进行干燥，之后对所述通孔24进行金属填充，填充的金属优选但不限于铜，且可以采用气相沉积方法或电镀法或多种方法的结合进行铜填充，比如先采用电镀法形成种子铜，之后采用气相沉积方法完成整个所述通孔24的金属填充。最后去除所述通孔24上表面残留的所述掩膜层28，比如可以采用化学机械研磨法(CMP)对填充后的所述衬底21表面进行研磨以去除所述通孔24上表面的金属和掩膜层28，得到的结构如图11所示。当然，在其他实施例中也可以采用刻蚀法去除所述通孔24上表面残留的所述掩膜层28和多余的填充金属30以得到如图11所示的结构，本实施例中不做严格限制。
需要特别说明的是，虽然本实施例中仅以“通孔”作为示例说明，但所述通孔24可以是同时包含了通孔24下部的互连通孔24(via)和位于所述互连通孔24上表面且与互连通孔24相连通的通孔24上部的沟槽(trench)两个结构，或者所述通孔24也可以仅包含沟槽或互连通孔中的其中一部分。此外，在其他示例中，所述通孔24也可以是T型或其他结构，本实施例中不做严格限制。
如图11所示，本发明还提供一种半导体结构，所述半导体结构采用前述的制备方法制备而成。具体地，所述半导体结构包括：衬底21，所述衬底21表面形成有金属层22；低K介质层23，所述低K介质层23内形成有若干个贯穿所述低K介质层23的通孔24，所述通孔24暴露出所述金属层22；及保护层25，位于所述通孔24的侧壁表面，所述保护层25通过对所述通孔24侧壁进行氨气等离子体处理而形成。本实施例的半导体结构，由于在通孔24侧壁通过氨气等离子体处理而形成了所述保护层25，该氨气等离子体层能对所述低K介质层23形成良好的保护，避免后续工艺，比如后续的清洗工艺对所述低K介质层23造成损伤，有助于减小寄生电容，提高器件性能。
作为示例，所述衬底21包括但不限于硅衬底、锗衬底或其他半导体衬底，所述衬底21表面可预先形成有其他材质的图案，比如形成有底部介质层26，所述金属层22形成在所述底部介质层26内且与所述底部介质层26的上表面相平齐；所述底部介质层26的材质包括但不限于各类普通的介质材料，比如二氧化硅或硼硅玻璃等，也可以采用低K介质材料，包括但不限于聚硅氧烷、氟掺杂氧化硅、硼掺杂氧化硅、碳掺杂氧化硅及多孔二氧化硅中的一种或多种。
作为示例，所述低K介质层23包括各类含硅的低K或超低K介质材料，包括但不限于聚硅氧烷、氟掺杂氧化硅、硼掺杂氧化硅、碳掺杂氧化硅及多孔二氧化硅中的一种或多种。
作为示例，所述通孔24包括通孔下部和与所述通孔下部相连通的通孔上部，所述通孔上部位于所述通孔下部的上表面且所述通孔上部的横截面面积大于所述通孔下部的横截面面积而形成一个倒L形结构(该横截面是指垂直于纸面的横截面)。当然，在其他示例中，所述通孔24也可以是T型或其他结构，具体不做限制。
作为示例，所述保护层25包括但不限于SiON层，所述SiON层的厚度可以根据需要设置，比如为5～20nm(纳米)之间，优选为5～10nm，有利于对所述低K介质层23形成良好的保护，同时不会导致所述低K介质层23的介电常数有明显的变化，可以确保器件性能。
作为示例，所述半导体结构还包括SiCN层29，所述SiCN层29形成于所述低K介质层23和所述金属层22之间，用于在工艺过程中保护所述金属层22，同时可以在后续的高温退火工艺中避免所述金属层22和所述低K介质层23的相互扩散。所述SiCN层29的厚度优选为80～150nm，这个厚度的所述SiCN层29既能起到对所述金属层22的良好保护，同时因相对较薄而不会导致寄生电容的变大。
作为示例，所述半导体结构中的所述通孔24被填充金属30所填充，完成金属填充的所述通孔24即业内所知的双大马士革结构。所述填充金属30优选但不仅限于铜。
在所述半导体结构的描述中未提及的其他内容，还请参考前述的制备方法中的内容，出于简洁的目的不再赘述。
综上所述，本发明提供一种半导体结构的制备方法，所述半导体结构的制备方法包括步骤：提供衬底，所述衬底表面形成有金属层；于所述衬底上形成低K介质层，所述低K介质层覆盖所述金属层；对所述低K介质层进行刻蚀以于所述低K介质层内形成若干个贯穿所述低K介质层的通孔，所述通孔暴露出所述金属层；对所述通孔侧壁进行氨气等离子体处理以于所述侧壁表面形成保护层；采用稀释氢氟酸对完成所述氨气等离子体处理的半导体结构进行清洗，所述稀释氢氟酸中，氢氟酸与水的体积比大于1:2000。本发明的半导体结构的制备方法，在刻蚀后处理过程中采用氨气对通孔表面进行处理，以于通孔侧壁表面形成不易被氢氟酸腐蚀的保护层以对层间的低K介质材料形成良好的保护，且可以减少对通孔底部金属层造成的氧化，因而在后续过程中可以采用较高浓度的稀释氢氟酸溶液进行清洗，不仅能确保通孔尺寸，同时能确保通孔底部的金属氧化物被完全去除，有助于改善接触电阻和电路延迟，提升器件性能；此外可以有效提高清洗效率，提高设备产出率。采用本发明的半导体结构，能确保层间介质层的性能，有助于减小寄生电容，提高器件性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种半导体结构的制备方法，其特征在于，包括步骤：
提供衬底，所述衬底表面形成有金属层；
于所述衬底上形成低K介质层，所述低K介质层覆盖所述金属层；
对所述低K介质层进行刻蚀以于所述低K介质层内形成若干个贯穿所述低K介质层的通孔，所述通孔暴露出所述金属层；
对所述通孔侧壁进行氨气等离子体处理以于所述侧壁表面形成保护层；
采用稀释氢氟酸对完成所述氨气等离子体处理的半导体结构进行清洗，所述稀释氢氟酸中，氢氟酸与水的体积比大于1:2000。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于：所述稀释氢氟酸中，氢氟酸与水的体积比为1:100～5:100，清洗时间为5s～20s。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于：所述氨气等离子体处理的时间为10s～50s，压力为5mtor～50mtor，氨气流量为50sccm～500sccm。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于：所述氨气等离子体处理中采用双射频电源，其中一个射频电源的射频功率为50～400W，另一个射频电源的射频功率为0～200W。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于：对所述低K介质层进行刻蚀的方法包括等离子体刻蚀，所述等离子体刻蚀步骤和对所述通孔侧壁进行氨气等离子体处理以于所述侧壁表面形成保护层的步骤在同一反应腔体内进行。
6.根据权利要求1所述的半导体结构的制备方法，其特征在于：所述金属层包括铜层。
7.根据权利要求1所述的半导体结构的制备方法，其特征在于：所述金属层表面形成有SiCN层，所述半导体结构的制备方法还包括在对所述低K介质层进行刻蚀后对所述通孔内的SiCN层进行刻蚀以暴露出所述金属层的步骤。
8.根据权利要求1所述的半导体结构的制备方法，其特征在于：所述半导体结构的制备方法还包括在完成所述清洗后对所述通孔进行金属填充。
9.根据权利要求1至8任一项所述的半导体结构的制备方法，其特征在于：所述低K介质层的材料包括聚硅氧烷、氟掺杂氧化硅、硼掺杂氧化硅、碳掺杂氧化硅及多孔二氧化硅中的一种或多种，形成的所述保护层包括SiON层。
10.一种半导体结构，其特征在于，包括：
衬底，所述衬底表面形成有金属层；
低K介质层，所述低K介质层内形成有若干个贯穿所述低K介质层的通孔，所述通孔暴露出所述金属层；
保护层，位于所述通孔的侧壁表面，所述保护层通过对所述通孔侧壁进行氨气等离子体处理而形成。
CN201910310122.3A 2019-04-17 2019-04-17 半导体结构及其制备方法 Withdrawn CN111834197A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910310122.3A CN111834197A (zh) 2019-04-17 2019-04-17 半导体结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910310122.3A CN111834197A (zh) 2019-04-17 2019-04-17 半导体结构及其制备方法

Publications (1)

Publication Number Publication Date
CN111834197A true CN111834197A (zh) 2020-10-27

Family

ID=72915049

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910310122.3A Withdrawn CN111834197A (zh) 2019-04-17 2019-04-17 半导体结构及其制备方法

Country Status (1)

Country Link
CN (1) CN111834197A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023216303A1 (zh) * 2022-05-13 2023-11-16 长鑫存储技术有限公司 半导体结构及其制造方法、存储器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023216303A1 (zh) * 2022-05-13 2023-11-16 长鑫存储技术有限公司 半导体结构及其制造方法、存储器

Similar Documents

Publication Publication Date Title
US7871923B2 (en) Self-aligned air-gap in interconnect structures
US7125792B2 (en) Dual damascene structure and method
US7319274B2 (en) Methods for selective integration of airgaps and devices made by such methods
US20060246717A1 (en) Method for fabricating a dual damascene and polymer removal
KR100600689B1 (ko) 반도체 장치의 제조 방법
US7557043B2 (en) Method of fabricating the stacked structure and damascene process
KR100483594B1 (ko) 반도체 소자의 금속배선 형성방법
TW202135233A (zh) 半導體裝置及其製造方法
KR100500932B1 (ko) 비아 콘택 식각 후의 감광막 제거 및 건식 세정 방법
CN105097650B (zh) 接触插塞的形成方法
US7569481B2 (en) Method for forming via-hole in semiconductor device
CN115116938A (zh) 半导体结构及其形成方法
KR101192410B1 (ko) 절연층들에 대한 식각 선택성을 증가시키기 위해 폴리머잔류물을 이용한 배선 구조 형성 방법
TWI690003B (zh) 用於形成雙鑲嵌互連結構的方法
US7510965B2 (en) Method for fabricating a dual damascene structure
CN100511601C (zh) 于低介电常数介电层上形成孔洞的方法
US20050077628A1 (en) Dual damascene structure and method
CN112435983A (zh) 金属内连线结构及其制作方法
CN111834197A (zh) 半导体结构及其制备方法
CN112885773A (zh) 半导体结构及其制作方法
US7288487B1 (en) Metal/oxide etch after polish to prevent bridging between adjacent features of a semiconductor structure
CN113782486B (zh) 半导体结构及其形成方法
JP4963815B2 (ja) 洗浄方法および半導体装置の製造方法
US7135406B2 (en) Method for damascene formation using plug materials having varied etching rates
CN113130384A (zh) 半导体结构的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication
WW01 Invention patent application withdrawn after publication

Application publication date: 20201027