JP2002353305A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 半導体装置の製造工程において、溝配線法に
より配線やプラグを形成し、多層配線構造を形成する場
合に、配線やプラグにボイドが生じることを防止する。 【解決手段】 絶縁膜２、５、７に配線溝１１、１４又
は接続孔９を形成し、その配線溝１１、１４又は接続孔
９に埋め込むように金属材料層（Ｃｕ膜１７）を形成
し、絶縁膜２、７上の金属材料層を除去することにより
溝配線３、１２又はプラグ１０を形成し、その上にバリ
ア層４、８を形成し、バリア層４、８上にさらに配線層
を形成する半導体装置の製造方法において、溝配線３、
１２又はプラグ１０を形成した後、バリア層４、８を形
成する前に、酸化性ガス及び還元性ガスを同時又は交互
に導入し、アニールする。
より配線やプラグを形成し、多層配線構造を形成する場
合に、配線やプラグにボイドが生じることを防止する。 【解決手段】 絶縁膜２、５、７に配線溝１１、１４又
は接続孔９を形成し、その配線溝１１、１４又は接続孔
９に埋め込むように金属材料層（Ｃｕ膜１７）を形成
し、絶縁膜２、７上の金属材料層を除去することにより
溝配線３、１２又はプラグ１０を形成し、その上にバリ
ア層４、８を形成し、バリア層４、８上にさらに配線層
を形成する半導体装置の製造方法において、溝配線３、
１２又はプラグ１０を形成した後、バリア層４、８を形
成する前に、酸化性ガス及び還元性ガスを同時又は交互
に導入し、アニールする。
Description
【０００１】
【発明の属する技術分野】本発明は、溝配線法により配
線やプラグを形成する半導体装置の製造方法に関する。
線やプラグを形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の微細化、高集積化に伴い、
その内部配線においては、微細配線による抵抗の上昇、
配線容量の増加に伴う配線遅延、信頼性の低下等が問題
となっている。そこで、配線材料としては、従来のＡｌ
合金材料に代えて、抵抗が低く、配線信頼性に優れるＣ
ｕ配線の開発と導入が急速に進められている。
その内部配線においては、微細配線による抵抗の上昇、
配線容量の増加に伴う配線遅延、信頼性の低下等が問題
となっている。そこで、配線材料としては、従来のＡｌ
合金材料に代えて、抵抗が低く、配線信頼性に優れるＣ
ｕ配線の開発と導入が急速に進められている。
【０００３】一般にＣｕ配線は、ドライエッチングによ
る高精度の加工が困難であるため、絶縁膜に配線溝又は
接続孔を形成し、配線溝又は接続孔に金属材料を埋め込
むことにより配線やプラグを形成する溝配線法により形
成されている。溝配線法としては、配線溝と接続孔を別
々に作り分ける、所謂、シングルダマシン法と、配線溝
と接続孔を開口し、これらに同時に金属材料を埋め込
む、所謂、デュアルダマシン法などが開発されており、
後者の方法には、プロセスステップが少ないという利点
がある。
る高精度の加工が困難であるため、絶縁膜に配線溝又は
接続孔を形成し、配線溝又は接続孔に金属材料を埋め込
むことにより配線やプラグを形成する溝配線法により形
成されている。溝配線法としては、配線溝と接続孔を別
々に作り分ける、所謂、シングルダマシン法と、配線溝
と接続孔を開口し、これらに同時に金属材料を埋め込
む、所謂、デュアルダマシン法などが開発されており、
後者の方法には、プロセスステップが少ないという利点
がある。
【０００４】図４は、デュアルダマシン法により形成し
たＣｕ配線の典型例の断面図である。この配線構造にお
いては、トランジスタ等が形成された基板１、その基板
１上に形成されたＳｉＯ２からなる第１の絶縁膜２、第
１の絶縁膜２中に埋め込まれた下層のＣｕ配線３、この
Ｃｕ配線３及び第１の絶縁膜２上に順次形成されたＳｉ
Ｎからなる第１のバリア層４、ＳｉＯ２からなる第２の
絶縁膜５、ＳｉＮからなる第２のバリア層６、ＳｉＯ２
からなる第３の絶縁膜７、ＳｉＮからなる第３のバリア
層８、第２の絶縁膜５に形成された接続孔９、第３の絶
縁膜７に形成された配線溝１１、接続孔９と配線溝１１
にＴａＮ層１３を介して埋め込まれたプラグ１０とＣｕ
配線１２からなっている。なお、ここでバリア層４、８
は、Ｃｕの拡散防止と酸化防止のために設けられてい
る。
たＣｕ配線の典型例の断面図である。この配線構造にお
いては、トランジスタ等が形成された基板１、その基板
１上に形成されたＳｉＯ２からなる第１の絶縁膜２、第
１の絶縁膜２中に埋め込まれた下層のＣｕ配線３、この
Ｃｕ配線３及び第１の絶縁膜２上に順次形成されたＳｉ
Ｎからなる第１のバリア層４、ＳｉＯ２からなる第２の
絶縁膜５、ＳｉＮからなる第２のバリア層６、ＳｉＯ２
からなる第３の絶縁膜７、ＳｉＮからなる第３のバリア
層８、第２の絶縁膜５に形成された接続孔９、第３の絶
縁膜７に形成された配線溝１１、接続孔９と配線溝１１
にＴａＮ層１３を介して埋め込まれたプラグ１０とＣｕ
配線１２からなっている。なお、ここでバリア層４、８
は、Ｃｕの拡散防止と酸化防止のために設けられてい
る。
【０００５】一方、配線遅延の問題を解決すべく、従来
のＳｉＯ２を主体とする層間絶縁膜に代えて有機ポリマ
ー等の低誘電率膜を形成する技術の導入が進められてお
り、この低誘電率膜技術とＣｕ配線技術とを組み合わせ
ることにより、配線遅延を更に改善することが試みられ
ている。
のＳｉＯ２を主体とする層間絶縁膜に代えて有機ポリマ
ー等の低誘電率膜を形成する技術の導入が進められてお
り、この低誘電率膜技術とＣｕ配線技術とを組み合わせ
ることにより、配線遅延を更に改善することが試みられ
ている。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の溝配線法によるＣｕ配線技術は、以下のような
問題点を有する。即ち、バリア層８で覆われたＣｕ配線
１２上には、さらに絶縁膜が堆積され、上層の配線層が
形成されていくが、絶縁膜の堆積には基板の加熱が伴
う。例えば、絶縁膜としてプラズマＣＶＤによりＳｉＯ
２を成膜する場合、基板は通常３５０〜４００℃に加熱
される。また、絶縁膜として有機ポリマーからなる低誘
電率膜を形成する場合には、有機ポリマーの塗布後、キ
ュア（cure）として、４００℃前後の加熱処理が行われ
る。このような熱処理が行われると、Ｃｕ配線３、１２
内でＣｕ結晶粒の成長とＣｕ表面エネルギーの放出に伴
う表面拡散の影響により、図５に示すように、Ｃｕ配線
３の上部とバリア層４との界面やＣｕ配線１２の上部と
バリア層８との界面にボイドＡが形成される。ボイドＡ
が形成されると、Ｃｕ配線１２の使用時にボイドＡを起
因としてＣｕのエレクトロマイグレーションやストレス
マイグレーションが促進され、配線の信頼性が低下す
る。
た従来の溝配線法によるＣｕ配線技術は、以下のような
問題点を有する。即ち、バリア層８で覆われたＣｕ配線
１２上には、さらに絶縁膜が堆積され、上層の配線層が
形成されていくが、絶縁膜の堆積には基板の加熱が伴
う。例えば、絶縁膜としてプラズマＣＶＤによりＳｉＯ
２を成膜する場合、基板は通常３５０〜４００℃に加熱
される。また、絶縁膜として有機ポリマーからなる低誘
電率膜を形成する場合には、有機ポリマーの塗布後、キ
ュア（cure）として、４００℃前後の加熱処理が行われ
る。このような熱処理が行われると、Ｃｕ配線３、１２
内でＣｕ結晶粒の成長とＣｕ表面エネルギーの放出に伴
う表面拡散の影響により、図５に示すように、Ｃｕ配線
３の上部とバリア層４との界面やＣｕ配線１２の上部と
バリア層８との界面にボイドＡが形成される。ボイドＡ
が形成されると、Ｃｕ配線１２の使用時にボイドＡを起
因としてＣｕのエレクトロマイグレーションやストレス
マイグレーションが促進され、配線の信頼性が低下す
る。
【０００７】このような問題点に対し、本発明は、半導
体装置の製造工程において、溝配線法により配線やプラ
グを形成し、多層配線構造を形成する場合に、配線やプ
ラグにボイドが生じないようにすることを目的とする。
体装置の製造工程において、溝配線法により配線やプラ
グを形成し、多層配線構造を形成する場合に、配線やプ
ラグにボイドが生じないようにすることを目的とする。
【０００８】
【課題を解決するための手段】本発明者は、(i)溝配線
法で形成したＣｕ配線やプラグをバリア層で覆う直前に
Ｃｕの結晶粒の成長や表面拡散を行うと、その後にバリ
ア層上に絶縁膜を堆積するために加熱処理を行っても、
Ｃｕ配線やプラグにボイドが生じないこと、(ii)Ｃｕの
結晶粒の成長は通常３００℃程度の加熱により進行し、
Ｃｕの表面拡散は５００℃以上の高温で起こるので、Ｃ
ｕ配線やプラグでＣｕの結晶粒の成長や表面拡散を行う
にはこのような高温の加熱処理を行うことが必要となる
が、このような高温の加熱処理を行うと配線の信頼性が
低下し、また、有機ポリマー等の比較的耐熱性の低い低
誘電率膜の使用ができなくなるところ、Ｃｕ配線やプラ
グの表面に酸化性ガスと還元性ガスを導入し、アニール
を行うと、３００〜４００℃程度の基板の加熱でＣｕの
結晶粒の成長だけでなく表面拡散を十分に進行さられる
こと、 (iii)したがって、このようなアニールを、Ｃ
ｕ配線やプラグをバリア層で覆う直前に行うことによ
り、上述の目的を達成できることを見出した。
法で形成したＣｕ配線やプラグをバリア層で覆う直前に
Ｃｕの結晶粒の成長や表面拡散を行うと、その後にバリ
ア層上に絶縁膜を堆積するために加熱処理を行っても、
Ｃｕ配線やプラグにボイドが生じないこと、(ii)Ｃｕの
結晶粒の成長は通常３００℃程度の加熱により進行し、
Ｃｕの表面拡散は５００℃以上の高温で起こるので、Ｃ
ｕ配線やプラグでＣｕの結晶粒の成長や表面拡散を行う
にはこのような高温の加熱処理を行うことが必要となる
が、このような高温の加熱処理を行うと配線の信頼性が
低下し、また、有機ポリマー等の比較的耐熱性の低い低
誘電率膜の使用ができなくなるところ、Ｃｕ配線やプラ
グの表面に酸化性ガスと還元性ガスを導入し、アニール
を行うと、３００〜４００℃程度の基板の加熱でＣｕの
結晶粒の成長だけでなく表面拡散を十分に進行さられる
こと、 (iii)したがって、このようなアニールを、Ｃ
ｕ配線やプラグをバリア層で覆う直前に行うことによ
り、上述の目的を達成できることを見出した。
【０００９】即ち、本発明は、絶縁膜に配線溝又は接続
孔を形成し、その配線溝又は接続孔に埋め込むように金
属材料層を形成し、絶縁膜上の金属材料層を除去するこ
とにより溝配線又はプラグを形成し、その上にバリア層
を形成し、バリア層上にさらに配線層を形成する半導体
装置の製造方法において、溝配線又はプラグを形成した
後、バリア層を形成する前に、酸化性ガス及び還元性ガ
スを同時に又は交互に導入し、アニールすることを特徴
とする半導体装置の製造方法を提供する。
孔を形成し、その配線溝又は接続孔に埋め込むように金
属材料層を形成し、絶縁膜上の金属材料層を除去するこ
とにより溝配線又はプラグを形成し、その上にバリア層
を形成し、バリア層上にさらに配線層を形成する半導体
装置の製造方法において、溝配線又はプラグを形成した
後、バリア層を形成する前に、酸化性ガス及び還元性ガ
スを同時に又は交互に導入し、アニールすることを特徴
とする半導体装置の製造方法を提供する。
【００１０】
【発明の実施の形態】以下、図面を参照しつつ、本発明
を詳細に説明する。なお、各図中、同一符号は同一又は
同等の構成要素を表している。
を詳細に説明する。なお、各図中、同一符号は同一又は
同等の構成要素を表している。
【００１１】図１、図２は、本発明の一実施例の工程説
明図である。
明図である。
【００１２】本実施例においては、まず、素子分離、素
子形成等が行われた基板１に、絶縁膜２として、ＳｉＯ
２膜をＣＶＤ法により３００〜６００ｎｍ堆積し、通常
のドライエッチングにより配線溝１４を形成する（図１
（１））。
子形成等が行われた基板１に、絶縁膜２として、ＳｉＯ
２膜をＣＶＤ法により３００〜６００ｎｍ堆積し、通常
のドライエッチングにより配線溝１４を形成する（図１
（１））。
【００１３】次に、ＤＣマグネトロンスパッタ法によ
り、Ｔａ膜１５及びＣｕ膜１６をそれぞれ３０ｎｍ、１
５０ｎｍ程度堆積する（図１（２））。
り、Ｔａ膜１５及びＣｕ膜１６をそれぞれ３０ｎｍ、１
５０ｎｍ程度堆積する（図１（２））。
【００１４】次に、電気メッキ法によりＣｕ膜１７を
１．５μｍ程度堆積し、配線溝１４内にＣｕを充填する
（図１（３））。
１．５μｍ程度堆積し、配線溝１４内にＣｕを充填する
（図１（３））。
【００１５】次に、ＣＭＰ（化学的機械的研磨）法によ
り、配線溝１４の形成域以外の絶縁膜２上に堆積してい
るＴａ膜１５及びＣｕ膜１６、１７を研磨除去し、配線
溝１４に充填されているＣｕ膜１６、１７をＣｕ配線３
とする（図１（４））。
り、配線溝１４の形成域以外の絶縁膜２上に堆積してい
るＴａ膜１５及びＣｕ膜１６、１７を研磨除去し、配線
溝１４に充填されているＣｕ膜１６、１７をＣｕ配線３
とする（図１（４））。
【００１６】こうしてＣｕ配線３を形成した後、アニー
ルを行う（図１（５））。
ルを行う（図１（５））。
【００１７】このアニールは、通常のアニール炉を用
い、酸化性ガスとしてＯ２を使用し、還元性ガスとして
Ｈ２を使用し、これらの混合ガスを、例えば以下の条件
で基板に導入することにより行う。 Ｈ２分圧：１０Torr（1.3×103 Pa） Ｏ２分圧： １Torr（1.3×102 Pa） 温度：３５０℃ 時間：３０分
い、酸化性ガスとしてＯ２を使用し、還元性ガスとして
Ｈ２を使用し、これらの混合ガスを、例えば以下の条件
で基板に導入することにより行う。 Ｈ２分圧：１０Torr（1.3×103 Pa） Ｏ２分圧： １Torr（1.3×102 Pa） 温度：３５０℃ 時間：３０分
【００１８】このアニールにより、配線溝１４内に充填
されているＣｕ配線３の表面では、次の酸化反応と還元
反応が連続的に行われる。
されているＣｕ配線３の表面では、次の酸化反応と還元
反応が連続的に行われる。
【００１９】
【数１】Ｃｕ＋1/2Ｏ２＝ＣｕＯ−37.9kcal／mol ＣｕＯ＋Ｈ２＝Ｃｕ＋Ｈ２Ｏ−20.8kcal／mol
【００２０】これらの反応は発熱反応であり、これらの
反応がＣｕ配線３の表面で連続的に行われるため、Ｃｕ
配線３の表面近傍は局所的に加熱され、Ｃｕ配線３の表
面近傍でのみＣｕの結晶粒の成長だけでなく表面拡散も
進行する。この場合、この発熱反応による基板全体の温
度上昇は数℃であるため、配線の信頼性が低下すること
はない。
反応がＣｕ配線３の表面で連続的に行われるため、Ｃｕ
配線３の表面近傍は局所的に加熱され、Ｃｕ配線３の表
面近傍でのみＣｕの結晶粒の成長だけでなく表面拡散も
進行する。この場合、この発熱反応による基板全体の温
度上昇は数℃であるため、配線の信頼性が低下すること
はない。
【００２１】なお、本発明において、Ｏ２ガスとＨ２ガ
スを用いたアニール時の条件は上述の例に限られず、Ｈ
２とＯ２の分圧比をＨ２／Ｏ２＞５、ガスの全圧を１〜
５０Torr（1.3×102 〜65×102 Pa）、温度を２５０〜
４５０℃、反応時間を１０〜１２０分とすることが好ま
しい。
スを用いたアニール時の条件は上述の例に限られず、Ｈ
２とＯ２の分圧比をＨ２／Ｏ２＞５、ガスの全圧を１〜
５０Torr（1.3×102 〜65×102 Pa）、温度を２５０〜
４５０℃、反応時間を１０〜１２０分とすることが好ま
しい。
【００２２】Ｏ２ガスとＨ２ガスの混合ガスを使用する
ことに代えて、Ｏ２ガス、Ｈ２ガスの単独を交互に導入
してもよい。この場合、Ｏ２ガスとＨ２ガスの導入間隔
は、数秒程度とすることができる。
ことに代えて、Ｏ２ガス、Ｈ２ガスの単独を交互に導入
してもよい。この場合、Ｏ２ガスとＨ２ガスの導入間隔
は、数秒程度とすることができる。
【００２３】また、本発明において、酸化性ガス、還元
性ガスとしては、酸化反応と還元反応がトータルで発熱
反応となり、酸化反応と還元反応が連続的に行われるも
のを使用でき、例えば、酸化性ガスとしては、Ｏ２の他
にＣＯ、ノックス系ガス（ＮＯ、ＮＯ２）、Ｈ２Ｏ等を
使用することができ、還元性ガスとしては、Ｈ２の他に
ＮＨ３等を使用することができる。
性ガスとしては、酸化反応と還元反応がトータルで発熱
反応となり、酸化反応と還元反応が連続的に行われるも
のを使用でき、例えば、酸化性ガスとしては、Ｏ２の他
にＣＯ、ノックス系ガス（ＮＯ、ＮＯ２）、Ｈ２Ｏ等を
使用することができ、還元性ガスとしては、Ｈ２の他に
ＮＨ３等を使用することができる。
【００２４】また、アニールを行う加熱装置としては、
アニール炉の他、ランプ加熱装置等を使用してもよい。
さらに、単独の加熱装置を使用する他、ＳｉＮ成膜装置
の前処理室で行い、次工程でバリア層として形成するＳ
ｉＮ膜を、真空一環で成膜してもよい。
アニール炉の他、ランプ加熱装置等を使用してもよい。
さらに、単独の加熱装置を使用する他、ＳｉＮ成膜装置
の前処理室で行い、次工程でバリア層として形成するＳ
ｉＮ膜を、真空一環で成膜してもよい。
【００２５】アニール後に、プラスマＣＶＤ法によりバ
リア層４として、ＳｉＮ膜を約５０ｎｍ程度堆積する
（図１（６））。なお、バリア層４としては、ＳｉＮ膜
に代えて、ＳｉＣ等の絶縁膜を形成してもよい。
リア層４として、ＳｉＮ膜を約５０ｎｍ程度堆積する
（図１（６））。なお、バリア層４としては、ＳｉＮ膜
に代えて、ＳｉＣ等の絶縁膜を形成してもよい。
【００２６】次に、公知のデュアルダマシン形成プロセ
スにより、第２の絶縁膜５としてＳｉＯ２膜４００〜８
００ｎｍ、第２のバリア層６としてＳｉＮ膜３０〜１０
０ｎｍ、第３の絶縁膜７としてＳｉＯ２膜３００〜６０
０ｎｍを順次堆積し（図１（７））、第２のバリア層
（ＳｉＮ膜）６をエッチングストッパーとして第３の絶
縁膜７をエッチングすることにより配線溝１１を形成し
（図１（８））、さらにエッチングを施して第２のバリ
ア層（ＳｉＮ膜）６及び第２の絶縁膜（ＳｉＯ２）５に
接続孔９を開孔し（図１（９））、接続孔９及び配線溝
１１に、下層のＣｕ配線３の形成時と同様に、Ｔａ膜１
５及びＣｕ膜をスパッタ成膜し、電気メッキ法によりＣ
ｕを充填し、プラグ１０及び上層のＣｕ配線１２を形成
する（図２（１０））。
スにより、第２の絶縁膜５としてＳｉＯ２膜４００〜８
００ｎｍ、第２のバリア層６としてＳｉＮ膜３０〜１０
０ｎｍ、第３の絶縁膜７としてＳｉＯ２膜３００〜６０
０ｎｍを順次堆積し（図１（７））、第２のバリア層
（ＳｉＮ膜）６をエッチングストッパーとして第３の絶
縁膜７をエッチングすることにより配線溝１１を形成し
（図１（８））、さらにエッチングを施して第２のバリ
ア層（ＳｉＮ膜）６及び第２の絶縁膜（ＳｉＯ２）５に
接続孔９を開孔し（図１（９））、接続孔９及び配線溝
１１に、下層のＣｕ配線３の形成時と同様に、Ｔａ膜１
５及びＣｕ膜をスパッタ成膜し、電気メッキ法によりＣ
ｕを充填し、プラグ１０及び上層のＣｕ配線１２を形成
する（図２（１０））。
【００２７】こうして形成した上層のＣｕ配線１２にも
下層のＣｕ配線３と同様に、アニールを行い、Ｃｕ配線
１２の表面でＣｕの結晶粒の成長と表面拡散を進行させ
（図２（１１））、アニール後にその表面を第３のバリ
ア層８で覆う（図２（１２））。
下層のＣｕ配線３と同様に、アニールを行い、Ｃｕ配線
１２の表面でＣｕの結晶粒の成長と表面拡散を進行させ
（図２（１１））、アニール後にその表面を第３のバリ
ア層８で覆う（図２（１２））。
【００２８】以下、同様のプロセスを順次繰り返すこと
により、多層配線を形成することができる。
により、多層配線を形成することができる。
【００２９】図３は、さらに異なる本発明の実施例の工
程説明図である。
程説明図である。
【００３０】本実施例では、図１、図２に示した前述の
実施例と同様に、基板１上の絶縁膜２に配線溝１４を形
成し、そこにスパッタ成膜したＴａ膜１５及びＣｕ膜１
６を介して電気メッキ法によりＣｕ膜１７を埋め込む
（図３（１））。
実施例と同様に、基板１上の絶縁膜２に配線溝１４を形
成し、そこにスパッタ成膜したＴａ膜１５及びＣｕ膜１
６を介して電気メッキ法によりＣｕ膜１７を埋め込む
（図３（１））。
【００３１】次に、ＣＭＰ法により、配線溝１４の形成
域以外の絶縁膜２上に堆積しているＴａ膜１５及びＣｕ
膜１６、１７を研磨除去し、配線溝１４内にＣｕ配線３
を形成するが、このとき余剰のＣＭＰ研磨を行い、配線
溝１４内のＣｕ配線３にディッシング１８を生じさせる
（図３（２））。ディッシング１８の深さは、最大部で
２０ｎｍ程度とする。
域以外の絶縁膜２上に堆積しているＴａ膜１５及びＣｕ
膜１６、１７を研磨除去し、配線溝１４内にＣｕ配線３
を形成するが、このとき余剰のＣＭＰ研磨を行い、配線
溝１４内のＣｕ配線３にディッシング１８を生じさせる
（図３（２））。ディッシング１８の深さは、最大部で
２０ｎｍ程度とする。
【００３２】次に、前述の実施例と同様に、Ｃｕ配線３
にアニールを行う。このアニールにより、ディッシング
１８が形成されていたＣｕ配線３の表面は平坦化される
（図３（３））。
にアニールを行う。このアニールにより、ディッシング
１８が形成されていたＣｕ配線３の表面は平坦化される
（図３（３））。
【００３３】次に、ＤＣマグネトロンスパッタ法によ
り、バリア層４としてＴａ膜を５０ｎｍ程度堆積する
（図３（４））。なお、バリア層４は、Ｔａに代えて、
ＴａＮ、ＴｉＮ、ＷＮ、ＷＳｉＮ等のバリアメタルによ
り形成してもよい。
り、バリア層４としてＴａ膜を５０ｎｍ程度堆積する
（図３（４））。なお、バリア層４は、Ｔａに代えて、
ＴａＮ、ＴｉＮ、ＷＮ、ＷＳｉＮ等のバリアメタルによ
り形成してもよい。
【００３４】次に、ＣＭＰにより、配線溝１４の形成域
以外のバリア層４を除去する（図３（５））。
以外のバリア層４を除去する（図３（５））。
【００３５】その後、前述の図１に示した実施例と同様
に、デュアルダマシン形成プロセスを行い、プラグ１０
と上層のＣｕ配線１２を有する配線構造を得る（図３
（６））。この配線構造においては、第１の絶縁膜２と
第２の絶縁膜５との間にＳｉＮ等の比誘電率の高いバリ
ア層４が形成されていないので、配線容量を低下させる
ことができ、回路遅延の防止を図ることができる。ま
た、配線の抵抗を低減させることができる。なお、図３
（６）には、接続孔９がバリア層４を貫通して下層のＣ
ｕ配線３に達している態様を示したが、本実施例のよう
にバリア層４をバリアメタルから形成する場合には、接
続孔９はバリア層４に達すればよく、必ずしもバリア層
４を貫通させる必要はない。
に、デュアルダマシン形成プロセスを行い、プラグ１０
と上層のＣｕ配線１２を有する配線構造を得る（図３
（６））。この配線構造においては、第１の絶縁膜２と
第２の絶縁膜５との間にＳｉＮ等の比誘電率の高いバリ
ア層４が形成されていないので、配線容量を低下させる
ことができ、回路遅延の防止を図ることができる。ま
た、配線の抵抗を低減させることができる。なお、図３
（６）には、接続孔９がバリア層４を貫通して下層のＣ
ｕ配線３に達している態様を示したが、本実施例のよう
にバリア層４をバリアメタルから形成する場合には、接
続孔９はバリア層４に達すればよく、必ずしもバリア層
４を貫通させる必要はない。
【００３６】本発明は、この他、種々の態様をとること
ができる。例えば、上述の例では、いずれも溝配線とし
て電気メッキによりＣｕ配線を形成する例を示したが、
ＣＶＤ法等の他の成膜法によりＣｕ配線を形成してもよ
く、また配線溝に埋め込む金属材料としては、Ｃｕに代
えて、Ａｕ、Ａｇ等を使用してもよい。
ができる。例えば、上述の例では、いずれも溝配線とし
て電気メッキによりＣｕ配線を形成する例を示したが、
ＣＶＤ法等の他の成膜法によりＣｕ配線を形成してもよ
く、また配線溝に埋め込む金属材料としては、Ｃｕに代
えて、Ａｕ、Ａｇ等を使用してもよい。
【００３７】
【発明の効果】本発明によれば、半導体装置の製造工程
において、ダマシン法、デュアルダマシン法等の溝配線
法により配線やプラグを形成し、多層配線構造を形成す
る場合に、配線やプラグにボイドが生じることを防止で
きる。
において、ダマシン法、デュアルダマシン法等の溝配線
法により配線やプラグを形成し、多層配線構造を形成す
る場合に、配線やプラグにボイドが生じることを防止で
きる。
【図１】 本発明の実施例の工程説明図である。
【図２】 本発明の実施例の工程説明図である。
【図３】 本発明の他の実施例の工程説明図である。
【図４】 従来のデュアルダマシン法により形成したＣ
ｕ配線の断面図である。
ｕ配線の断面図である。
【図５】 従来のデュアルダマシン法により形成したＣ
ｕ配線の問題点を示す断面図である。
ｕ配線の問題点を示す断面図である。
１…基板、 ２…第１の絶縁膜、 ３…下層のＣｕ配
線、 ４…第１のバリア層、 ５…第２の絶縁膜、 ６
…第２のバリア層、 ７…第３の絶縁膜、 ８…第３の
バリア層、 ９…接続孔、 １０…プラグ、 １１…配
線溝、 １２…上層のＣｕ配線、 １３…ＴａＮ層、
１４…配線溝、 １５…Ｔａ膜、 １６…Ｃｕ膜、 １
７…電気メッキによるＣｕ膜、 １８…ディッシング、
Ａ…ボイド
線、 ４…第１のバリア層、 ５…第２の絶縁膜、 ６
…第２のバリア層、 ７…第３の絶縁膜、 ８…第３の
バリア層、 ９…接続孔、 １０…プラグ、 １１…配
線溝、 １２…上層のＣｕ配線、 １３…ＴａＮ層、
１４…配線溝、 １５…Ｔａ膜、 １６…Ｃｕ膜、 １
７…電気メッキによるＣｕ膜、 １８…ディッシング、
Ａ…ボイド
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH11 HH13 HH14 HH21 JJ01 JJ11 JJ13 JJ14 JJ21 JJ28 JJ32 JJ33 JJ34 KK11 KK13 KK14 KK21 MM01 MM02 MM05 MM13 NN06 NN07 PP06 PP15 PP27 PP33 QQ09 QQ11 QQ25 QQ48 QQ71 QQ73 QQ76 QQ82 RR01 RR04 RR06 SS11 SS15 TT02 XX00
Claims (2)
- 【請求項１】 絶縁膜に配線溝又は接続孔を形成し、そ
の配線溝又は接続孔に埋め込むように金属材料層を形成
し、絶縁膜上の金属材料層を除去することにより溝配線
又はプラグを形成し、その上にバリア層を形成し、バリ
ア層上にさらに配線層を形成する半導体装置の製造方法
において、溝配線又はプラグを形成した後、バリア層を
形成する前に、酸化性ガス及び還元性ガスを同時に又は
交互に導入し、アニールすることを特徴とする半導体装
置の製造方法。 - 【請求項２】 バリア層として、バリアメタル層を形成
する請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001160640A JP2002353305A (ja) | 2001-05-29 | 2001-05-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001160640A JP2002353305A (ja) | 2001-05-29 | 2001-05-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002353305A true JP2002353305A (ja) | 2002-12-06 |
Family
ID=19004020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001160640A Pending JP2002353305A (ja) | 2001-05-29 | 2001-05-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002353305A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008021739A (ja) * | 2006-07-11 | 2008-01-31 | Shinko Electric Ind Co Ltd | 基板の製造方法 |
| CN111542917A (zh) * | 2018-01-05 | 2020-08-14 | 索尼半导体解决方案公司 | 半导体装置 |
-
2001
- 2001-05-29 JP JP2001160640A patent/JP2002353305A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008021739A (ja) * | 2006-07-11 | 2008-01-31 | Shinko Electric Ind Co Ltd | 基板の製造方法 |
| CN111542917A (zh) * | 2018-01-05 | 2020-08-14 | 索尼半导体解决方案公司 | 半导体装置 |
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