JP2002216482A - 半導体メモリ集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 電流駆動型メモリセルのストレスを抑えて、
十分な読み出しマージンを得ることを可能とした半導体
メモリ集積回路を提供する。 【解決手段】 メモリセルＭＣには、ＭＴＪと選択スイ
ッチトランジスタＱＳからなるＭＴＪ−ＭＲＡＭセルが
用いられる。メモリセルＭＣのデータが読み出されるビ
ット線ＢＬに接続されるセンスアンプＳＡは、オペアン
プＯＰを用いて構成される。オペアンプＯＰの反転入力
端子はビット線ＢＬに接続され、非反転入力端子には固
定電位ＶＣが与えられる。オペアンプＯＰの反転入力端
子には、ビット線充電用の電流源を兼ねたクランプ用Ｐ
ＭＯＳトランジスタＱ３１のドレインとゲートが接続さ
れ、ソースはオペアンプＯＰの出力により帰還制御され
る。これにより、ビット線ＢＬのクランプ電位はＶＣに
固定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電流読み出し型
のメモリセルを用いて構成される半導体メモリ集積回路
に関する。

【０００２】

【従来の技術】半導体メモリ集積回路に用いられるメモ
リセルとして、選択時に流れる電流の有無又は大小によ
りデータ記憶を行うタイプのものが知られている。この
タイプのメモリセルを以下、この明細書では“電流駆動
型”メモリセルと称する。電流駆動型メモリセルとして
よく知られているものに、ＥＰＲＯＭやＥＥＰＲＯＭに
用いられる浮遊ゲートを持つ積層ゲート型ＭＯＳトラン
ジスタ構造やＭＮＯＳトランジスタ構造の不揮発性メモ
リセルがある。

【０００３】その他、磁気抵抗（ＭＲ；Magnetoresista
nce）効果を使うものにマグネティックＲＡＭ（ＭＲＡ
Ｍ）セル、負性微分抵抗を使うものに、サイリスタと選
択トランジスタで構成されたＴ−ＲＡＭセル（文献F.
Nemati and J.D.Plummer,1996 Symp. on VLSI Tech.,p
p.66-77参照）、トンネルスイッチダイオード（ＴＳ
Ｄ；Tunnel Switch Diode）を用いたＴＳＤセル（文献
H.J.Levy,et.al.IEEE J.Solid-State Circuits,vil.3
3,pp669-672,Apr.,1998参照）、ゲインセルと呼ばれる
ＤＲＡＭセル等もある。ゲインセル型のＤＲＡＭセル
は、センス用ＭＯＳトランジスタのゲートを記憶ノード
として電荷を蓄えるものと、センス用ＭＯＳトランジス
タのバルク領域（チャネルボディ）を記憶ノードとして
電荷を蓄えて、バックゲートバイアス効果を利用するも
のとに大別される。

【０００４】ＥＰＲＯＭやＥＥＰＲＯＭに用いられる浮
遊ゲートタイプのメモリセルの場合、浮遊ゲートの電荷
量でしきい値が異なることを利用して、ドレイン電流の
差によりデータ判別を行う。このときドレイン電圧は、
読み出し中に誤書き込みを生じないように低い電位に抑
えることが必要になる。図５５及び図５６に、従来のＥ
ＥＰＲＯＭでのセンスアンプ系の構成例を示す。

【０００５】図５５は、「N.Ohtsuka,et.al.,"A 62ns 1
6Mb CMOS EPROM with Address Transition Detection T
echnique", ISSCC Digest of Technical Papers, pp.26
2-263,Feb.,1991」によるセンスアンプ系である。図５
６は、「G.Canepa,et.al.,"A90ns 4Mb CMOS EPROM,"ISS
CC Digest of Technical Papers,pp.120-121,Feb.,198
8」によるセンスアンプ系である。但し、両者とも、こ
の発明に直接関係ない部分は、省いて示している。

【０００６】図５５及び図５６のセンスアンプ回路共
に、負荷とメモリセルとのレシオ動作（両者のオン抵抗
比で決まるビット線電位になる動作）をするため、ビッ
ト線電位はメモリセルのしきい値に応じて、０．５Ｖか
ら１Ｖ程度になる。電子が浮遊ゲートに蓄積されて、し
きい値が高いセルほど、ビット線（従ってメモリセルの
ドレイン）が高電位になる。非選択のメモリセルでは、
ワード線につながる制御ゲートが０Ｖであるから、ドレ
イン電位が高いと、電子が注入しやすい条件となる。特
に、消去状態のメモリセル（通常、データ“１”）に対
しては、このドレインの高電位が誤書き込みの原因とな
る。

【０００７】多値記憶の場合には、例えば図３５に示す
しきい値分布による４値記憶が代表的に知られている
（M.Bauer,et.al., ISSCC95,pp132-133による）。この
様な多値記憶の場合に用いられるセンスアンプ系は、例
えば図５６のように構成される（M.Bauer,et.al.,"A Mu
ltilevel-Cell 32Mb Flash Memory" ISSCC Digest of T
echnical Papers,pp132-133,Feb.,1995）。ここでも、
この発明に直接関係ない部分は省いて示している。

【０００８】二値記憶の場合と同様に、このセンスアン
プ回路の場合にも、負荷とメモリセルとがレシオ動作す
る。従って、メモリセルのしきい値に応じて、読み出し
時のビット線電位は、０．５Ｖから１Ｖを越える。また
上位ビットデータの読み出し後に、下位ビットデータの
読み出しを行うため、センス時間が二値の場合に比べて
長い。各ビットデータ読み出し後に、ワード線を閉じる
制御を行うとしても、二値の場合に比べてストレスは長
く、誤書き込みの生じる危険性が高い。

【０００９】ＭＲＡＭセルの一種に、マグネチックトン
ネル接合（ＭＴＪ；Magnetic Tunnel Junction）を利用
した、ＭＴＪ−ＭＲＡＭセルがある（文献R.Scheuerl
ein,et.al., 2000 ISSCC,pp128-129 及び文献M.Durl
am,et.al., 2000 ISSCC,pp130-131参照）。このＭＴＪ
−ＭＲＡＭセルでは、ＭＴＪを形成するトンネル絶縁膜
を挟んだ磁性体のスピンが平行のときと反平行のときと
で抵抗が異なること（反平行のとき、抵抗が大）を利用
する。一方、ＭＴＪに印加される電圧が大きくなると、
抵抗差が小さくなるため、印加電圧を抑える必要があ
る。近年の研究開発の成果により、上述の抵抗差は大き
くなっているものの、印加電圧は、０．２Ｖから０．４
Ｖ程度に抑えないと、抵抗差が小さくなって、データ判
別が困難になる。

【００１０】図３３Ａ，図３３Ｂは、ＭＴＪ−ＭＲＡＭ
セルの基本構造と等価回路を示し、図３４はＭＴＪ−Ｍ
ＲＡＭセルの抵抗変化のバイアス電圧依存性を示してい
る（M.Durlam,et.al.,"Nonvolatile RAM based on Magn
etic Tunnel Junction Elements" ISSCC 2000 slide su
pplement,pp.96-97,pp.410-411,Feb.,2000）。図３３Ａ
に示すように、ＭＴＪ−ＭＲＡＭセルは、トンネル絶縁
膜３３２を挟んで対向する強磁性体膜３３１，３３３に
よりＭＴＪが構成される。下部の強磁性体膜３３１は、
スピン固定であり、上部の強磁性体膜３３３はスピン可
変である。上部強磁性体膜３３３のスピンは、ＭＴＪを
挟んで直交して走るビット線ＢＬと書き込みワード線Ｗ
−ＷＬにより回転駆動されるようになっている。ＭＴＪ
は、読み出しワード線Ｒ−ＷＬにより駆動される選択ト
ランジスタＱＳを介して接地される。データに応じてＭ
ＴＪの抵抗が異なることから、図３３Ｂに示すようにＭ
ＴＪを等価的に可変抵抗ＶＲで表すことができる。

【００１１】図５３は、ＭＴＪ−ＭＲＡＭセルを用いた
場合のセンスアンプ系の構成を示す（参考文献参
照）。この図５３のセンスアンプ系は、やはり負荷とメ
モリセルとの間でレシオ動作を行う。そうすると、抵抗
の高い、スピンが反平行であるＭＴＪには印加電圧が大
きくなり、図３４のデータによれば、抵抗の変化が小さ
くなる結果、スピンが平行であるＭＴＪとの抵抗差が小
さくなる。

【００１２】前述の文献及びでは、２トランジスタ
＋２ＭＴＪ素子により１ビットセルを構成し、２ＭＴＪ
素子に相補データを書いている。このため読み出し信号
は大きいが、大容量化のために１トランジスタ＋１ＭＴ
Ｊ素子により１ビットセルを構成すると、リファレンス
電位が、反平行のＭＴＪ素子の抵抗と、平行のＭＴＪ素
子の抵抗の中間の抵抗により作られる電位となる結果、
読み出し信号量は半分になる。従って、抵抗差が小さく
なるような印加電圧を避けることが望まれる。

【００１３】ＴＳＤセルは、ＭＩＳ型の場合、図２８Ａ
及び図２８Ｂのような構造と記号で表される。即ち、ｐ
ｎ接合ダイオードのｐ型層上にトンネル絶縁膜を介して
ゲート電極（アノード電極）を形成した構造である。Ｔ
ＳＤの２端子間には、大きな電圧を印加した方が読み出
し電流を大きくすることができる。しかし、図２９の特
性図に示すように、負性微分抵抗領域に入るトリガ電圧
Ｖｐｅａｋを超えると、誤読み出しになるため、読み出
し電圧ＶＲは制限される。

【００１４】ＴＳＤセルを用いた文献には、センス系
の記述はないが、一本のビット線に共通の負荷を設けて
ＴＳＤセルと負荷のレシオ動作により読み出しを行う方
式を採用すると、ＴＳＤに流れる電流が大きい場合はビ
ット線電位が下降し、ＴＳＤの電極間に印加される電圧
が小さくなって、駆動電流としては損をする。一方、Ｔ
ＳＤセルのアノードの電位を上げると、流れる電流が小
さい方のＴＳＤセルの電極間がトリガ電圧Ｖｐｅａｋを
越えるおそれが生じる。

【００１５】文献によれば、サイリスタを記憶素子と
するＴ−ＲＡＭセルは、図３０Ａ及び図３０Ｂの構造と
記号で表される。ｐｎｐｎサイリスタＴＨのｐベースの
側面にリング状にＭＯＳゲート構造のワード線ＷＬ２が
形成される。サイリスタＴＨのｎエミッタは、ワード線
ＷＬ１により制御される選択ＭＯＳトランジスタＱＳを
介してビット線ＢＬに接続される。このＴ−ＲＡＭセル
の場合も、大きな電圧を印加した方が読み出し電流を大
きくできる。図３１Ａ及び図３１Ｂは、Ｔ−ＲＡＭセル
のデータホールド時の特性とデータ読み出し時の特性を
示している。負性微分抵抗領域に入るトリガ電圧Ｖｐｅ
ａｋを超えると、誤読み出しになるため、読み出し電圧
ＶＲは制限される。この事情は、ＴＳＤセルと同様であ
る。Ｔ−ＲＡＭについての文献には、センス系につい
ての記述はないが、レシオ動作を行うと、ＴＳＤセルの
場合と同様の問題が生じる。

【００１６】センス用ＭＯＳトランジスタのゲートを電
荷蓄積する記憶ノードとして用いるゲインセルとして、
ＰＬＥＤＭセルと呼ばれるものが知られている（文献
K.Nakazato,et.al.,"Phase-state Low Electron-number
Drive Random Access Memory(PLEDM)" ISSCC Digest o
f Technical Papers,pp.132-133,Feb.,2000）。ＰＬＥ
ＤＭセルの構造は図３６Ａのように表され、その等価回
路は図３６Ｂのように表される。

【００１７】センス用ＭＯＳトランジスタＱ１のｎ⁺ゲ
ート電極がストレージノードＶｎとなり、そのドレイン
が読み出し用ビット線ＢＬ−Ｒｅａｄに接続される。ゲ
ート電極上には、シリコン窒化膜とｉ型シリコン層の繰
り返し積層構造を有し、その上部にｎ⁺型シリコン層に
よる書き込み用ビット線ＢＬ−Ｗｒｉｔｅが形成され
る。これらのゲート部を覆うように絶縁膜を介してワー
ド線ＷＬが形成される。記憶ノードＶｎと書き込み用ビ
ット線ＢＬ−Ｗｒｉｔｅの間は、極めてリークの小さい
縦型の書き込み用ＭＯＳトランジスタＱ２を構成してい
る。この様な構造により、ゲインセルが得られる。

【００１８】文献に示された動作条件は、図３７Ａの
通りである。センス系は、図５７のように構成されてい
る。データ書き込みは、ワード線ＷＬにＨレベル（例え
ば３Ｖ）書き込み電位を与え、書き込み用ＭＯＳトラン
ジスタＱ２を介して、ストレージノードＶｎにＨレベル
（例えば１．５Ｖ，データ“１”）又はＬレベル（例え
ば０Ｖ，データ“０”）を書き込む。スタンバイ状態で
は、ワード線ＷＬに負電位（−２Ｖ）を与え、ワード線
ＷＬとストレージノードＶｎのカップリング容量Ｃｃに
よって、記憶ノードＶｎの電位をセンス用ＭＯＳトラン
ジスタＱ１のしきい値以下に保つ。読み出しは、ワード
線ＷＬに０．５Ｖ程度の読み出し電位を与えて、記憶ノ
ードＶｎにＨレベルが保持されている場合のみ、センス
用ＭＯＳトランジスタＱ１がオンするようにする。

【００１９】文献によれば、非選択セルで“０”デー
タが書かれている場合の記憶ノードの電位は、−２Ｖ程
度（図３７Ｂに示す、ビルトイン・キャパシタが０．０
４ｆＦの場合）であり、読み出しビット線ＢＬ−Ｒｅａ
ｄを１．５Ｖ程度にプリチャージすると、非選択セルの
センス用ＭＯＳトランジスタＱ１のゲート・ドレイン間
には、３．５Ｖの電位差がつく。微細化に伴い、センス
用ＭＯＳトランジスタＱ１のチャネル長を短くすると、
ショートチャネル効果抑制のために、ゲート酸化膜を薄
くするのが普通である。例えば、ゲート酸化膜にかかる
電界を５ＭＶ／ｃｍで制限すると、その膜厚は７ｎｍが
必要となり、このときチャネル長は０．２５ｎｍ程度ま
でしか微細化できない。

【００２０】センス用ＭＯＳトランジスタのゲートを記
憶ノードとする他のゲインセルに同じ議論が当てはまる
わけではないが、書き込み用ＭＯＳトランジスタのリー
ク電流が小さく、記憶ノードの容量が小さい場合（これ
らは、センス用トランジスタのゲートを記憶ノードとし
て電荷を蓄えるタイプのゲインセルにおいては微細化す
るための必要条件であるが）、センス用ＭＯＳトランジ
スタのゲートがフローティングである以上、ドレイン電
圧を高くしてドレインアバランシェによるホットキャリ
アがゲートに注入された場合、注入されたキャリアが少
なくてもセルの記憶ノードの電位変化は大きく、望まし
いことではない。

【００２１】また、図５７のセンス方式では、上記バイ
アス条件となる非選択セルでは、たとえドレインアバラ
ンシェが起こらなくても、ゲート電位によるドレインか
らのリーク電流（ＧＩＤＬ；Ｇａｔｅ Ｉｎｄｕｃｅｄ
Ｄｒａｉｎ Ｌｅａｋａｇｅ）により、ビット線のプ
リチャージ電圧が低下し、誤読み出しをするおそれがあ
る。誤読み出ししないまでも、ビット線のプリチャージ
電圧がそのままリストア用の書き込み電圧になるため、
低い電圧で記憶ノードに書き込むことになる。

【００２２】更に読み出し動作に話を戻して、図５７の
センス方式はレシオ動作ではないが、負荷とゲインセル
のセンス用ＭＯＳトランジスタがレシオ動作する場合に
は、センス用ＭＯＳトランジスタのドレイン電圧を低く
しておかないと、ＥＰＲＯＭのように、ホットキャリア
によるラッキーエレクトロンの記憶ノードへの注入が起
こり得る。従って、センス用ＭＯＳトランジスタのドレ
イン電圧は低く抑えることが望まれる。

【００２３】センス用ＭＯＳトランジスタのバルク（チ
ャネルボディ）領域を記憶ノードとし、バックゲートバ
イアス効果を利用するゲインセルとしては、ＣＤＲＡＭ
セルが知られている（文献H.Wann and C.Chu,"A Capa
citorless DRAM Cell on SOISubstrate" IEDM Digest o
f Technical Papers, pp.635-638,Dec.,1998）。図３８
Ａ及び図３８Ｂは、ＣＤＲＡＭセル構造とその等価回路
を示す。

【００２４】ＣＤＲＡＭセルは、ＳＯＩ基板にゲートを
共通にして作られたセンス用ＰＭＯＳトランジスタＱ１
と、書き込み用ＮＭＯＳトランジスタＱ２により構成さ
れる。ソースが読み出しビット線（ＢＬ−Ｒｅａｄ）に
つながるセンス用ＰＭＯＳトランジスタＱ１のチャネル
ボディ（ｎ⁺）がフローティングのストレージノードで
ある。センス用ＰＭＯＳトランジスタＱ１のドレイン
（ｐ⁺）はパージ線ＰＬに接続される。ストレージノー
ドと書き込み用ビット線（ＢＬ−Ｗｒｉｔｅ）につなが
るｎ⁺層との間に、パージ線ＰＬ領域をチャネルボディ
として、書き込み用ＮＭＯＳトランジスタＱ２が構成さ
れる。この様な構造により、ゲインセルが得られる。

【００２５】文献に示されたＣＤＲＡＭの動作電圧
は、図３９の通りである。ワード線ＷＬにＨレベル電圧
を与えて、ＮＭＯＳトランジスタＱ２を介して、センス
用ＰＭＯＳトランジスタＱ１のチャネルボディに、Ｈ又
はＬレベルの書き込みを行う。パージ線ＰＬに負電圧を
与えて、データを保持する。読み出しは、パージ線ＰＬ
に負電圧、ワード線に０Ｖを与えた状態で、センス用Ｐ
ＭＯＳトランジスタＱ１のオン又はオフによる読み出し
ビット線の電位変化により検出する。文献には、セン
ス系の詳細説明はないが、チャネルボディを記憶ノード
としているから、やはりドレイン電圧が高いとホットキ
ャリア注入条件を満たすことになり、望ましくない。

【００２６】

【発明が解決しようとする課題】以上のように、バイア
ス条件に制限がある電流駆動型メモリセルを用いた半導
体メモリにおいて、従来は、メモリセルに対する負荷の
電流を制御することにより、負荷とメモリセルとのレシ
オ動作によりビット線クランプ電位が決まっていた。こ
のため、メモリセルへのストレスが大きくなり、ストレ
スを小さくしようとするとメモリセルの能力を十分に発
揮できないという問題があった。

【００２７】この発明は、上記事情を考慮してなされた
もので、電流駆動型メモリセルのストレスを抑えて、十
分な読み出しマージンを得ることを可能とした半導体メ
モリ集積回路を提供することを目的としている。

【００２８】

【課題を解決するための手段】この発明による半導体メ
モリ集積回路は、選択時に流れる電流の有無又は大小に
よりデータ記憶を行うメモリセルと、このメモリセルの
データが出力されるビット線に接続されて前記メモリセ
ルのデータを検知するセンスアンプとを備え、前記セン
スアンプは、反転入力端子が前記ビット線に接続され、
非反転入力端子に固定電位が与えられたオペアンプと、
このオペアンプの出力により帰還制御されて読み出しデ
ータに拘わらず前記ビット線を前記固定電位にクランプ
するための、ドレインが前記反転入力端子に接続され、
ソースが前記オペアンプの出力端子に接続されたクラン
プ用トランジスタと、を有することを特徴とする。

【００２９】

【発明の実施の形態】この発明によるセンスアンプ方式
は、オペアンプとクランプ回路を用いて、読み出しデー
タに拘わらずビット線電位を固定電位にする制御が行わ
れるようにしている。従って、従来のようにレシオ動作
でビット線のクランプ電位が決まる方式と異なり、電流
駆動型メモリセルのストレスを小さく抑えて、大きな読
み出しマージンを得ることができる。

【００３０】この発明によるセンスアンプが適用できる
メモリセルは、いわゆる電流駆動型メモリセルであり、
これを分類すれば、（ａ）選択時にデータに応じてビッ
ト線に電流を流出するタイプと、（ｂ）選択時にデータ
に応じてビット線の電流を引き込むタイプとがある。

【００３１】（ａ）のタイプのメモリセルの場合のセン
スアンプでは具体的に、オペアンプは、反転入力端子が
ビット線に接続され、非反転入力端子に固定電位が与え
られる。そして、クランプ回路は、反転入力端子に接続
されてオペアンプの出力端子によりソースが制御されて
ビット線放電を行う放電用ＮＭＯＳトランジスタにより
構成される。

【００３２】（ｂ）のタイプのメモリセルの場合のセン
スアンプでは、例えば、オペアンプは、反転入力端子が
ビット線に接続され、非反転入力端子に固定電位が与え
られる。クランプ回路は、反転入力端子に接続されてオ
ペアンプの出力端子によりソースが制御されてビット線
充電を行う電流源負荷を兼ねたＰＭＯＳトランジスタに
より構成される。

【００３３】（ｂ）のタイプのメモリセルの場合の他の
センスアンプでは、オペアンプは、反転入力端子がビッ
ト線に接続され、非反転入力端子に固定電位が与えられ
る。クランプ回路は、反転入力端子に接続された定電流
源負荷と、反転入力端子に接続されてオペアンプの出力
端子によりソースが制御されてビット線放電を行う放電
用ＮＭＯＳトランジスタとを備えて構成される。

【００３４】（ａ）のタイプのメモリセルとしては、
（１）ＴＳＤセル等のトンネルダイオードのような、負
性微分抵抗特性を持つ素子によるメモリセル、（２）Ｔ
−ＲＡＭのように、サイリスタのような負性微分抵抗特
性を持つ素子とこれに直列接続された選択トランジスタ
とにより構成されるメモリセル、が挙げられる。

【００３５】（ｂ）のタイプのメモリセルとしては、
（３）磁気抵抗の大小によりデータを記憶する磁気メモ
リセル、具体的には、ＭＴＪとこれに直列接続された選
択トランジスタとにより構成される、ＭＴＪ−ＭＲＡＭ
セル等の磁気メモリセル、（４）ゲート内部にデータに
応じて電荷を蓄積する電荷蓄積層を持つトランジスタに
より構成される、ＥＥＰＲＯＭセル、（５）センス用ト
ランジスタとそのゲートにデータに応じた電荷を書き込
む書き込み用トランジスタを備えたゲインセル、（６）
センス用トランジスタとそのチャネルボディにデータに
応じた電荷を書き込む書き込み用トランジスタを備えた
ゲインセル、等が挙げられる。

【００３６】図１は、電流駆動型メモリセルＭＣとし
て、ＴＳＤセルを用いた場合のセルアレイ構成と、セン
スアンプＳＡを示す。このメモリセルＭＣの構造は、図
２８Ａに示す通りであり、ｐｎ接合ダイオードのアノー
ド層にトンネル絶縁膜を介してアノード電極が形成され
たＭＩＳ型のトンネルダイオードである。メモリセルＭ
Ｃのアノード端子はワード線ＷＬに接続され、カソード
端子はビット線ＢＬに接続される。

【００３７】センスアンプＳＡは、オペアンプＯＰを用
いて構成されている。オペアンプＯＰの反転入力端子に
は、固定電位ＶＣが与えられ、非反転入力端子がビット
線ＢＬに接続される。ビット線ＢＬと接地端子の間に
は、ビット線ＢＬの電位上昇を固定電位ＶＣに抑えるた
めのクランプ回路（リミット回路）を構成する放電用Ｎ
ＭＯＳトランジスタＱ１１が設けられ、オペアンプＯＰ
の出力端子がこのＭＯＳトランジスタＱ１１のゲートに
帰還接続されている。

【００３８】このタイプのメモリセルＭＣの動作特性
は、図２９に示す通りである。負性微分抵抗特性を示す
電圧−電流特性と、読み出し電圧ＶＲとの二つの交点位
置Ａ，Ｂがそれぞれデータ“１”，“０”状態に対応す
る。データ書き込み時は、選択されたワード線ＷＬとビ
ット線ＢＬの間で、データに応じて書き込み電圧ＶＷ
０，ＶＷ１を与える。“０”データの書き込み電圧ＶＷ
０は、特性曲線の谷電圧Ｖｖａｌｌｅｙ以下であり、
“１”データの書き込み電圧は、ピーク電圧Ｖｐｅａｋ
以上である。この書き込み電圧を与えた後、保持電圧Ｖ
Ｈに戻すことにより、データを保持する。

【００３９】読み出し時は、谷電圧Ｖｖａｌｌｅｙとピ
ーク電圧Ｖｐｅａｋの間の読み出し電圧ＶＲをワード線
ＷＬに与える。データに応じて、読み出し電流が異なる
から、これによるビット線電位の変化をセンスアンプＳ
Ａにより検出する。具体的に、固定電位はＶＣ＝０Ｖと
する。ビット線プリチャージ電位も例えば０Ｖとする。
“１”データ読み出し時、メモリセルからの大きな読み
出し電流により選択ビット線の電位が上昇すると、オペ
アンプＯＰの出力電位は上昇し、放電用ＭＯＳトランジ
スタＱ１１の放電電流を増大させる方向に働く。即ち、
オペアンプＯＰの出力により、ビット線の電位上昇を抑
える負帰還がかかる。この様なオペアンプＯＰの働き
で、ビット線のクランプ電位はＶＣ＝０Ｖとなる。
“０”データ読み出し時はビット線ＢＬに流れ出す電流
が小さく、オペアンプＯＰの出力は“１”データ読み出
し時に比べてＬレベルに保たれる。

【００４０】即ち、オペアンプＯＰは、セル電流の大小
に応じて放電用ＮＭＯＳトランジスタＱ１１の駆動能力
を制御すべく、そのゲートを駆動する。これにより、ビ
ット線をＶＣ＝０Ｖにクランプしながら、オペアンプＯ
Ｐの出力は、データに応じてＨ，Ｌとなる。

【００４１】この様にビット線電位を、レシオ動作によ
らず固定電位にクランプすることによって、メモリセル
ＭＣに与える読み出し電圧ＶＲを大きくすることなく、
“１”データの場合の読み出し電流を確保することがで
きる。この結果、“０”データのセルについて、誤って
読み出し電圧がピーク電圧Ｖｐｅａｋを越えて、誤書き
込みがなされるというおそれもなくなる。

【００４２】図２は、電流駆動型メモリセルＭＣとし
て、Ｔ−ＲＡＭセルを用いた場合のセルアレイ構成と、
センスアンプＳＡを示す。このメモリセルＭＣの構造
は、図３０Ａに示す通りであり、サイリスタＴＨとその
カソードに直列に接続されるＭＯＳトランジスタＱＳと
から構成される。サイリスタＴＨのアノードは基準電位
線Ｖｒｅｆに接続され、カソードはＭＯＳトランジスタ
ＱＳを介してビット線ＢＬに接続される。サイリスタＴ
ＨのｐベースにはＭＯＳゲートが設けられて、これがワ
ード線ＷＬ２に接続される。ＭＯＳトランジスタＱＳの
ゲートは別のワード線ＷＬ２に接続される。

【００４３】センスアンプＳＡは、図１の場合と同様
に、オペアンプＯＰを用いて構成される。オペアンプＯ
Ｐの反転入力端子には、固定電位ＶＣが与えられ、非反
転入力端子がビット線ＢＬに接続される。ビット線ＢＬ
と接地端子の間に放電用ＮＭＯＳトランジスタＱ１１が
設けられ、オペアンプＯＰの出力端子がこのＭＯＳトラ
ンジスタＱ１１のゲートに帰還接続されている。

【００４４】このＴ−ＲＡＭセルの場合、サイリスタＴ
Ｈが記憶素子となる。ワード線ＷＬ１，ＷＬ２とビット
線ＢＬにより、選択されたセルにおいて、サイリスタＴ
Ｈをターンオンさせるか、オフのままとするかにより、
図３１Ａの特性曲線に示すように、データ“１”，
“０”が書き込まれる。その書き込み特性曲線を図３２
に示す。選択されたワード線ＷＬ１，ＷＬ２に書き込み
電圧（例えば、３Ｖ）を与え、“０”書き込みビット線
には“０”書き込み電圧（例えば、３Ｖ）、“１”書き
込みビット線には“１”書き込み電圧（例えば、０Ｖ）
を与える。Ｖｒｅｆの電圧はＶｐｅａｋより小さくして
おく。例えば、Ｖｐｅａｋ＝２Ｖなら、Ｖｒｅｆ＝１．
５Ｖ程度とする。

【００４５】そうすると、ワード線ＷＬ２＝３Ｖによ
り、サイリスタＴＨはサイリスタというよりＭＯＳダイ
オードとして動作し、上記バイアス条件により、“０”
書き込みの場合はダイオードが逆方向となり、“１”書
き込みの場合はダイオードが順方向となって、選択ＭＯ
ＳトランジスタＱＳの負荷特性から、“０”書き込みの
場合は殆ど電流が流れず、“１”書き込みの場合は多く
の電流が流れる。このまま、ワード線ＷＬ１＝１Ｖ程
度、ワード線ＷＬ２を０Ｖ、ビット線ＢＬ＝０Ｖとする
と、図３１Ａに示す保持状態となる。読み出し時は、図
３１Ｂに示すように、ワード線ＷＬ２を０Ｖのまま、ワ
ード線ＷＬ１を３Ｖ程度の読み出し電位にする。即ち、
Ｔ−ＲＡＭセルにおいては、先のＴＳＤセルの場合と異
なり、負性微分抵抗子の２端子間にＶｐｅａｋ以上の電
圧をかけることなく、データ書き込みを行い得るという
特徴がある。

【００４６】データ読み出しでは、図３１Ｂのデータ状
態に応じて異なる読み出し電流が流れることを検出す
る。センスアンプＳＡによるデータセンス動作は、図１
の場合と同じである。そしてこの場合も、ビット線クラ
ンプ電位を固定することによって、メモリセルＭＣに与
える基準電圧Ｖｒｅｆを大きくすることなく、“１”デ
ータの場合の読み出し電流を確保することができる。こ
の結果、“０”データのセルについて、誤ってピーク電
圧Ｖｐｅａｋを越えて、誤書き込みがなされるというお
それもなくなる。

【００４７】図３は、電流駆動型メモリセルＭＣとし
て、ＭＴＪ−ＭＲＡＭセルを用いた、１トランジスタ／
１ＭＴＪのセルアレイ構成と、センスアンプＳＡを示
す。このメモリセルＭＣは、図３３Ａの基本構造を有
し、図３では等価的に可変抵抗ＶＲとして示したＭＴＪ
とこれに直列接続された選択ＭＯＳトランジスタＱＳに
より構成されている。ＭＴＪの高抵抗状態と低抵抗状態
がデータ“１”，“０”として記憶される。

【００４８】このメモリセルＭＣは、データに応じてビ
ット線から電流を引き込むタイプである。センスアンプ
ＳＡは、オペアンプＯＰを用いるが、図１或いは図２と
は構成が異なる。ビット線ＢＬは、オペアンプＯＰの非
反転入力端子に接続され、反転入力端子に固定電位ＶＣ
が与えられる。非反転入力端子と電源ＶＣＣとの間に電
流源負荷であるＰＭＯＳトランジスタＱ３１が設けら
れ、オペアンプＯＰの出力によりそのゲートが制御され
る。ＰＭＯＳトランジスタＱ３１は、センスアンプ活性
化信号ＳＡＥＮにより活性化されて、ビット線ＢＬを充
電すると同時に、その電位低下をＶＣに抑えるクランプ
回路の機能を持つ。

【００４９】固定電位ＶＣは例えば、５００ｍＶであ
り、これがデータ読み出し時のビット線変化時の固定の
クランプ電位となる。ビット線にはプリチャージ用ＮＭ
ＯＳトランジスタＱ３２が接続されている。センスアン
プ活性化前、プリチャージ信号ＰＲＥによりＮＭＯＳト
ランジスタＱ３２がオンになり、ビット線ＢＬは０Ｖに
プリチャージされるものとする。

【００５０】ビット線プリチャージ動作を停止して、読
み出し用ワード線ＷＬ（ｉ）を駆動して選択セルのスイ
ッチＭＯＳトランジスタＱＳをオンにした後、センスア
ンプＳＡを活性化することにより、データセンスが行わ
れる。センス初期は、オペアンプＯＰの出力がＬレベル
にあり、ＰＭＯＳトランジスタＱ３１がオンになる。選
択されたメモリセルが抵抗の大きい“１”データの場
合、ビット線ＢＬはＰＭＯＳトランジスタＱ３１からの
充電により上昇する。ビット線電位が上昇すると、オペ
アンプＯＰの出力は上昇し、ＰＭＯＳトランジスタＱ３
１をオフ方向に駆動する負帰還がかかる。これにより、
ビット線電位は、ＶＣにクランプされる。データ“０”
の場合、メモリセルの抵抗が小さく、従って放電電流が
大きい。

【００５１】オペアンプＯＰは、その放電電流に見合っ
た電流をＰＭＯＳトランジスタＱ３１が流すように、Ｐ
ＭＯＳトランジスタＱ３１のゲートを駆動する。即ち、
オペアンプＯＰは、“１”データ読み出し時より低い出
力レベルを保持して、ビット線ＢＬをＶＣにクランプす
る動作を行う。従ってこのセンスアンプＳＡも、データ
“０”，“１”に拘わらず、ビット線ＢＬを同じ固定電
位ＶＣに保持して、データに応じて出力のＨ，Ｌが決定
される。以上のように、この場合もビット線のクランプ
電位はＶＣに固定され、メモリセルに不要なストレスが
かかることなく、非選択セルでの誤書き込みも確実に防
止される。

【００５２】図４は、同様にＭＴＪ−ＭＲＡＭセルを用
いた場合の、図３とは異なるセンスアンプＳＡの構成を
示している。オペアンプＯＰの非反転入力端子には、ビ
ット線ＢＬに定電流を供給する定電流源負荷Ｉ０が接続
され、これとは別に、オペアンプＯＰの出力により制御
されるクランプ用（放電用）ＮＭＯＳトランジスタＱ４
１が接続されている。定電流源負荷Ｉ０とＮＭＯＳトラ
ンジスタＱ４１の部分が、ビット線ＢＬの電位上昇をＶ
Ｃに抑えるリミット回路を構成している。定電流源負荷
Ｉ０の電流駆動能力は、“０”データ状態のセルのそれ
より大きく設定しておく。

【００５３】固定電位ＶＣは例えば、５００ｍＶであ
り、これがデータ読み出し時のビット線のクランプ電位
となる。データセンス前にビット線ＢＬは、プリチャー
ジ用ＮＭＯＳトランジスタＱ３２により、０Ｖにプリチ
ャージされるものとする。ビット線プリチャージ動作を
停止し、選択セルのスイッチＭＯＳトランジスタＱＳを
オンにした後、センスアンプＳＡを活性化信号ＳＡＥＮ
により活性化することで、データセンスが行われる。デ
ータセンス初期、オペアンプＯＰの出力はＬレベルにあ
る。選択されたメモリセルが抵抗の大きい“１”データ
の場合、セルの放電電流が小さく、ビット線ＢＬは定電
流源負荷Ｉ０の充電により電位上昇する。これにより、
オペアンプＯＰの出力が上昇し、これがＮＭＯＳトラン
ジスタＱ４１のゲートに与えられて、ＮＭＯＳトランジ
スタＱ４１の放電電流を増大させる。この負帰還動作に
より、ビット線電位は、ＶＣにクランプされる。データ
“０”が選択された場合、メモリセルは抵抗が小さく、
放電電流が大きい。従って、オペアンプＯＰは、“１”
データ読み出し時よりもＮＭＯＳトランジスタＱ４１の
放電電流を小さく保つべく、低い出力レベルを保持して
負帰還動作する。

【００５４】言い換えればこのセンスアンプＳＡでは、
定電流源Ｉ０から供給される電流の選択セルとＮＭＯＳ
トランジスタＱ４１に流れる電流の比が、データに応じ
て帰還制御される。これにより、データ“０”，“１”
に拘わらず、ビット線ＢＬを同じ固定電位ＶＣに保持し
て、データに応じてオペアンプＯＰの出力のＨ，Ｌが決
定される。

【００５５】図５は、メモリセルＭＣがＮＯＲ型ＥＥＰ
ＲＯＭセルの場合のセルアレイ構成とセンスアンプＳＡ
を示している。センスアンプＳＡの構成は、図３のもの
と基本的に同じである。オペアンプＯＰの出力端に設け
られたインバータＩＮＶは、出力データのＨ，Ｌを調整
するためのもので、本質的ではない。固定電位ＶＣは例
えば、５００ｍＶであり、これがデータ読み出し時のビ
ット線変化時の固定のクランプ電位となる。データセン
ス前にビット線ＢＬは例えば、０Ｖにプリチャージされ
るものとする。データセンスは、ビット線プリチャージ
動作を停止して、選択ワード線ＷＬに読み出し電圧を与
えた後、センスアンプＳＡを活性化することにより行わ
れる。データセンス初期、オペアンプＯＰの出力はＬレ
ベルにある。

【００５６】選択されたメモリセルＭＣがオフ状態のセ
ルの場合、放電電流はなく、ビット線ＢＬの電位はＰＭ
ＯＳトランジスタＱ３１の充電により上昇する。このビ
ット線電位の上昇により、オペアンプＯＰの出力は上昇
して、ＰＭＯＳトランジスタＱ３１をオフする方向に帰
還がかかる。これによりビット線電位は、ＶＣにクラン
プされる。選択メモリセルがオン状態のセルの場合、放
電電流が大きく、ビット線電位は上昇せず、オペアンプ
ＯＰの出力は“１”読み出し時よりＬレベルを保持す
る。

【００５７】図６は同様に、メモリセルＭＣがＮＯＲ型
ＥＥＰＲＯＭセルの場合のセルアレイとセンスアンプＳ
Ａの他の構成を示している。センスアンプＳＡの構成及
び動作は、図４のものと基本的に同じである。

【００５８】図７は、電流駆動型メモリセルＭＣとし
て、ゲインセルの一種であるＰＬＥＤＭセルを用いた場
合のセルアレイ構成と、センスアンプＳＡを示す。この
メモリセルＭＣの構造及び等価回路は、図３６Ａ及び図
３６Ｂに示した通りであり、センス用ＭＯＳトランジス
タＱ１と、高抵抗の書き込み用ＭＯＳトランジスタＱ２
により構成される。センス用ＭＯＳトランジスタＱ１の
ゲートであるほぼフローティングの記憶ノードの電位に
より、データ“１”，“０”が記憶される。

【００５９】センスアンプＳＡは、オペアンプＯＰを用
いて構成され、その基本構成は図３と同様である。即
ち、オペアンプＯＰの非反転入力端子に読み出しビット
線ＢＬ−Ｒｅａｄが接続され、反転入力端子には固定電
位ＶＣが与えられる。読み出しビット線ＢＬ−Ｒｅａｄ
には、充電用ＰＭＯＳトランジスタＱ３１が設けられ、
そのゲートはオペアンプＯＰの出力により制御される。
オペアンプＯＰの出力はインバータＩＮＶを介して反転
して取り出される。

【００６０】センスアンプ出力端子と書き込みビット線
ＢＬ−Ｗｒｉｔｅの間には、リストア用制御信号／ＲＳ
ＴＲにより制御されるＰＭＯＳトランジスタＱ３３が接
続される。これにより、読み出しビット線ＢＬ−Ｒｅａ
ｄに得られる読み出しデータを反転した出力データが、
書き込みビット線ＢＬ−Ｗｒｉｔｅに転送され、リスト
アされるようになっている。詳細説明は省くが、リスト
ア動作は、ワード線ＷＬに３Ｖ程度の書き込み電圧を与
えて、記憶ノードに出力データのＨ，Ｌレベルを書き込
むことで行われる。

【００６１】センスアンプＳＡの動作原理は、図３及び
図５の場合と同様である。固定電位ＶＣを例えば５００
ｍＶとして、データ読み出し時、読み出しビット線ＢＬ
−Ｒｅａｄのクランプ電位はＶＣになる。従って、この
場合も、メモリセルに不要なストレスがかかることはな
く、誤書き込みが防止される。

【００６２】図８は、同様に電流駆動型メモリセルＭＣ
として、ＰＬＥＤＭセルを用いた場合の、図４及び図６
と同様の原理によるセルアレイ構成とセンスアンプＳＡ
を示す。リストア用のＰＭＯＳトランジスタＱ３２は、
図７の場合と同様である。センスアンプＳＡの動作原理
は、図４及び図６の場合と同様である。固定電位ＶＣを
例えば５００ｍＶとして、データ読み出し時、読み出し
ビット線ＢＬ−Ｒｅａｄのクランプ電位はＶＣになる。
従って、この場合も、メモリセルに不要なストレスがか
かることはなく、誤書き込みが防止される。

【００６３】図９は、電流駆動型メモリセルＭＣとし
て、やはりゲインセルの一種であるＣＤＲＡＭセルを用
いた場合のセルアレイ構成と、センスアンプＳＡを示
す。このメモリセルＭＣの構造及び等価回路は、図３８
に示した通りであり、ＳＯＩ基板上のセンス用ＰＭＯＳ
トランジスタＱ１と書き込み用ＮＭＯＳトランジスタＱ
２の複合構造を有する。ＰＭＯＳトランジスタＱ１のチ
ャネルボディがフローティングの記憶ノードとなり、そ
の電位により、データ“１”，“０”が記憶される。

【００６４】センスアンプＳＡは、オペアンプＯＰを用
いて構成され、その基本構成は図７とほぼ同様である。
オペアンプＯＰの非反転入力端子に読み出しビット線Ｂ
Ｌ−Ｒｅａｄが接続され、反転入力端子には固定電位Ｖ
Ｃが与えられる。読み出しビット線ＢＬ−Ｒｅａｄに
は、充電用ＰＭＯＳトランジスタＱ３１が設けられ、そ
のゲートはオペアンプＯＰの出力により制御される。

【００６５】センスアンプ出力端子であるオペアンプＯ
Ｐの出力端子にはインバータＩＮＶが設けられている。
このインバータＩＮＶの出力端子と書き込みビット線Ｂ
Ｌ−Ｗｒｉｔｅの間には、リストア用制御信号ＲＳＴＲ
により制御されるＮＭＯＳトランジスタＱ９１が接続さ
れる。これにより、読み出しビット線ＢＬ−Ｒｅａｄに
得られる読み出しデータを反転した出力データが、書き
込みビット線ＢＬ−Ｗｒｉｔｅに転送され、リストアさ
れるようになっている。詳細説明は省くが、リストア動
作は、ワード線ＷＬに３Ｖ程度の書き込み電圧、プレー
ト線ＰＬに０Ｖを与えて、書き込みビット線ＢＬ−Ｗｒ
ｉｔｅから記憶ノードに出力データのＨ，Ｌレベルを書
き込むことで行われる。

【００６６】センスアンプＳＡの動作原理は、図３及び
図５の場合と同様である。データ読み出し時、ワード線
ＷＬには０Ｖ、プレート線ＰＬには負電位が与えられ
る。固定電位ＶＣを例えば０Ｖとして、データ読み出し
時、読み出しビット線ＢＬ−ＲｅａｄのＨレベルのクラ
ンプ電位はＶＣ＝０Ｖになる。Ｌレベル出力は、負電位
になる。従って、この場合も、メモリセルに不要なスト
レスがかかることはなく、誤書き込みが防止される。

【００６７】図１０は、同様にメモリセルＭＣとしてＣ
ＤＲＡＭセルを用いた場合の、図８に対応する方式のセ
ンスアンプＳＡを構成した例である。オペアンプＯＰの
非反転入力端子に読み出しビット線ＢＬ−Ｒｅａｄが接
続され、反転入力端子には固定電位ＶＣが与えられる。
読み出しビット線ＢＬ−Ｒｅａｄには、定電流源Ｉ０が
設けられ、またオペアンプＯＰの出力により制御される
放電用ＮＭＯＳトランジスタＱ４１が設けられる。リス
トア用ＮＭＯＳトランジスタＱ９１は、図９と同様であ
る。

【００６８】この場合も、データ読み出し時、ワード線
ＷＬには０Ｖ、プレート線ＰＬには負電位が与えられ
る。固定電位ＶＣを例えば０Ｖとして、データ読み出し
時、読み出しビット線ＢＬ−ＲｅａｄのＨレベルのクラ
ンプ電位はＶＣ＝０Ｖになる。Ｌレベル出力は、負電位
になる。

【００６９】図１１は、図１の構成を基本として、セン
スアンプＳＡがカラムゲートを介してビット線に選択的
に接続される場合の構成を示している。オペアンプＯＰ
の非反転入力端子がセンスノードＳＮであり、これがカ
ラム選択信号ＣＳＬ（ｋ），ＣＳＬ（ｋ＋１）により駆
動されるＮＭＯＳトランジスタＱ１１１を介して、ビッ
ト線ＢＬ（ｉ），ＢＬ（ｉ＋１）に選択的に接続され
る。非選択のビット線を接地するために、カラム選択信
号ＣＳＬ（ｋ），ＣＳＬ（ｋ＋１）の反転信号／ＣＳＬ
（ｋ），／ＣＳＬ（ｋ＋１）で制御されるＮＭＯＳトラ
ンジスタＱ１１２が各ビット線に接続されている。セン
ス動作は、図１の場合と同様である。

【００７０】図１２は、図２の構成を基本として、セン
スアンプＳＡがカラムゲートを介してビット線に選択的
に接続される場合の構成を示している。オペアンプＯＰ
の非反転入力端子がセンスノードＳＮであり、これがカ
ラム選択信号ＣＳＬ（ｋ），ＣＳＬ（ｋ＋１）により駆
動されるＮＭＯＳトランジスタＱ１１１を介して、ビッ
ト線ＢＬ（ｉ），ＢＬ（ｉ＋１）に選択的に接続され
る。非選択のビット線を接地するために、カラム選択信
号ＣＳＬ（ｋ），ＣＳＬ（ｋ＋１）の反転信号／ＣＳＬ
（ｋ），／ＣＳＬ（ｋ＋１）で制御されるＮＭＯＳトラ
ンジスタＱ１１２が各ビット線に接続されている。セン
ス動作は、図２の場合と同様である。

【００７１】図１３は、図３の構成を基本として、セン
スアンプＳＡがカラムゲートを介してビット線に選択的
に接続される場合の構成を示している。オペアンプＯＰ
の非反転入力端子がセンスノードＳＮであり、これがカ
ラム選択信号ＣＳＬ（ｋ），ＣＳＬ（ｋ＋１）により駆
動されるＮＭＯＳトランジスタＱ１１１を介して、ビッ
ト線ＢＬ（ｉ），ＢＬ（ｉ＋１）に選択的に接続され
る。センス動作は、図３の場合と同様である。

【００７２】図１４は、図４の構成を基本として、セン
スアンプＳＡがカラムゲートを介してビット線に選択的
に接続される場合の構成を示している。オペアンプＯＰ
の非反転入力端子がセンスノードＳＮであり、これがカ
ラム選択信号ＣＳＬ（ｋ），ＣＳＬ（ｋ＋１）により駆
動されるＮＭＯＳトランジスタＱ１１１を介して、ビッ
ト線ＢＬ（ｉ），ＢＬ（ｉ＋１）に選択的に接続され
る。センス動作は、図４の場合と同様である。

【００７３】図１５は、図５の構成を基本として、セン
スアンプＳＡがカラムゲートを介してビット線に選択的
に接続される場合の構成を示している。オペアンプＯＰ
の非反転入力端子がセンスノードＳＮであり、これがカ
ラム選択信号ＣＳＬ（ｋ），ＣＳＬ（ｋ＋１）により駆
動されるＮＭＯＳトランジスタＱ１１１を介して、ビッ
ト線ＢＬ（ｉ），ＢＬ（ｉ＋１）に選択的に接続され
る。センス動作は、図５の場合と同様である。

【００７４】図１６は、図６の構成を基本として、セン
スアンプＳＡがカラムゲートを介してビット線に選択的
に接続される場合の構成を示している。オペアンプＯＰ
の非反転入力端子がセンスノードＳＮであり、これがカ
ラム選択信号ＣＳＬ（ｋ），ＣＳＬ（ｋ＋１）により駆
動されるＮＭＯＳトランジスタＱ１１１を介して、ビッ
ト線ＢＬ（ｉ），ＢＬ（ｉ＋１）に選択的に接続され
る。センス動作は、図６の場合と同様である。

【００７５】図１７は、図７の構成を基本として、セン
スアンプＳＡがカラムゲートを介してビット線に選択的
に接続される場合の構成を示している。オペアンプＯＰ
の非反転入力端子がセンスノードＳＮであり、これがカ
ラム選択信号ＣＳＬ（ｋ），ＣＳＬ（ｋ＋１）により駆
動されるＮＭＯＳトランジスタＱ１１１を介して、読み
出しビット線ＢＬ（ｉ）−Ｒｅａｄ，ＢＬ（ｉ＋１）−
Ｒｅａｄに選択的に接続される。

【００７６】リストア用ＮＭＯＳトランジスタＱ１１４
は、カラムゲートトランジスタＱ１１１と同時に選択さ
れるＮＭＯＳトランジスタＱ１１３を介して、センスア
ンプ出力端子と各書き込みビット線ＢＬ−Ｗｒｉｔｅと
の間に設けられている。センス動作は、図７の場合と同
様である。リストア動作についても、リストア制御信号
ＲＳＴＲにより駆動されるトランジスタＱ１１４を介し
て、図７の場合と同様に行われる。

【００７７】図１８は、図８の構成を基本として、セン
スアンプＳＡがカラムゲートを介してビット線に選択的
に接続される場合の構成を示している。オペアンプＯＰ
の非反転入力端子がセンスノードＳＮであり、これがカ
ラム選択信号ＣＳＬ（ｋ），ＣＳＬ（ｋ＋１）により駆
動されるＮＭＯＳトランジスタＱ１１１を介して、読み
出しビット線ＢＬ（ｉ）−Ｒｅａｄ，ＢＬ（ｉ＋１）−
Ｒｅａｄに選択的に接続される。

【００７８】リストア用ＮＭＯＳトランジスタＱ１１４
は、カラムゲートトランジスタＱ１１１と同時に選択さ
れるＮＭＯＳトランジスタＱ１１３を介して、センスア
ンプ出力端子と各書き込みビット線ＢＬ−Ｗｒｉｔｅと
の間に設けられている。センス動作は、図８の場合と同
様である。リストア動作についても、リストア制御信号
ＲＳＴＲにより駆動されるトランジスタＱ１１４を介し
て、図８の場合と同様に行われる。

【００７９】図１９は、図９の構成を基本として、セン
スアンプＳＡがカラムゲートを介してビット線に選択的
に接続される場合の構成を示している。オペアンプＯＰ
の非反転入力端子がセンスノードＳＮであり、これがカ
ラム選択信号ＣＳＬ（ｋ），ＣＳＬ（ｋ＋１）により駆
動されるＮＭＯＳトランジスタＱ１１１を介して、読み
出しビット線ＢＬ（ｉ）−Ｒｅａｄ，ＢＬ（ｉ＋１）−
Ｒｅａｄに選択的に接続される。

【００８０】リストア用ＮＭＯＳトランジスタＱ１１４
は、カラムゲートトランジスタＱ１１１と同時に選択さ
れるＮＭＯＳトランジスタＱ１１３を介して、センスア
ンプ出力端子と各書き込みビット線ＢＬ−Ｗｒｉｔｅと
の間に設けられている。センス動作は、図９の場合と同
様である。リストア動作についても、リストア制御信号
ＲＳＴＲにより駆動されるトランジスタＱ１１４を介し
て、図９の場合と同様に行われる。

【００８１】図２０は、図１０の構成を基本として、セ
ンスアンプＳＡがカラムゲートを介してビット線に選択
的に接続される場合の構成を示している。オペアンプＯ
Ｐの非反転入力端子がセンスノードＳＮであり、これが
カラム選択信号ＣＳＬ（ｋ），ＣＳＬ（ｋ＋１）により
駆動されるＮＭＯＳトランジスタＱ１１１を介して、読
み出しビット線ＢＬ（ｉ）−Ｒｅａｄ，ＢＬ（ｉ＋１）
−Ｒｅａｄに選択的に接続される。

【００８２】リストア用ＮＭＯＳトランジスタＱ１１４
は、カラムゲートトランジスタＱ１１１と同時に選択さ
れるＮＭＯＳトランジスタＱ１１３を介して、センスア
ンプ出力端子と各書き込みビット線ＢＬ−Ｗｒｉｔｅと
の間に設けられている。センス動作は、図１０の場合と
同様である。リストア動作についても、リストア制御信
号ＲＳＴＲにより駆動されるトランジスタＱ１１４を介
して、図１０の場合と同様に行われる。

【００８３】図２１は、ＮＯＲ型ＥＥＰＲＯＭについ
て、図１５の構成を基本として、多値記憶に適用した場
合のセンス系の構成を示している。ＥＥＰＲＯＭセル
は、データ読み出し時、誤書き込みの危険を避けるため
には３極管動作させることが好ましい。ビット線電位を
この発明の趣旨に従って、例えば５００ｍＶに抑えると
すれば、セル電流は、ゲート電圧（Ｖｇ−Ｖｔｈ）に比
例することから、多値データの上位ビット読み出しと下
位ビット読み出しとで負荷電流を異ならせることが望ま
れる。

【００８４】そこで図２１では、図１５の負荷電流源ト
ランジスタＱ３１に対応するものとして、上位ビット用
と下位ビット用として、電流駆動能力の異なる二つのＰ
ＭＯＳトランジスタＱ２０１，Ｑ２０２が用意されてい
る。これらのトランジスタＱ２０１，Ｑ２０２は、具体
的にはチャネル幅Ｗを異ならせる。ＭＯＳトランジスタ
の駆動能力は、チャネル幅Ｗとチャネル長Ｌの比で決ま
るが、設計上パラメータは少ない方がよい。しかもチャ
ネル長を変えることはソース、ドレイン拡散層の伸びを
考慮しなければならず、設計が容易ではないため、ここ
ではチャネル幅のみを変えるものとする。

【００８５】電流源ＰＭＯＳトランジスタＱ２０１，Ｑ
２０２は、ＰＭＯＳトランジスタＱ２０５と共にカレン
トミラーを構成する。ＰＭＯＳトランジスタＱ２０５と
ＮＭＯＳトランジスタＱ２０６は基準電流源回路であ
る。例えばバンドギャップリファレンス（ＢＧＲ）回路
により作られた定電流Ｉｂｇｒが供給されるダイオード
接続されたＮＭＯＳトランジスタＱ２０７の端子電圧に
よりＮＭＯＳトランジスタＱ２０６が駆動されるように
して、ＰＭＯＳトランジスタＱ２０５に基準電流が生成
される。そして、負荷ＰＭＯＳトランジスタＱ２０１，
Ｑ２０２には、ＰＭＯＳトランジスタＱ２０５に流れる
基準電流に対して、チャネル幅比で決まる負荷電流が流
れることになる。

【００８６】ＰＭＯＳトランジスタＱ２０１，Ｑ２０２
の負荷電流は、オペアンプＯＰの出力のサンプリングと
フィードバックにより切り換えられる。具体的には、オ
ペアンプＯＰの出力がダウンカウント信号として入る、
図４８に示すような２ビットのバイナリカウンタＣＮＴ
が用意され、その出力／Ｄ＜０＞，／Ｄ＜１＞により、
ＰＭＯＳトランジスタＱ２０３，Ｑ２０４が順次オン制
御される。これにより、上位ビットセンス時と下位ビッ
トセンス時の負荷電流を異ならせることができる。バイ
ナリカウンタＣＮＴの出力がそのまま、センス出力とな
る。センス出力判定後は、カウンタＣＮＴは、非活性と
する。

【００８７】図２２は、図２１を僅かに変形した構成を
示している。図２１では、電流源ＰＭＯＳトランジスタ
Ｑ２０１，Ｑ２０２に対して共通の定電流源Ｉｂｇｒを
用いたのに対して、図２２では、／Ｄ＜１＞，／Ｄ＜０
＞を弁別するために別々の定電流源ＩｒｅｆＳ，Ｉｒｅ
ｆＬを用意している。これらの定電流源ＩｒｅｆＳ，Ｉ
ｒｅｆＬで駆動されるＰＭＯＳトランジスタＱ２０９，
Ｑ２０８が、それぞれＰＭＯＳトランジスタＱ２０１，
Ｑ２０２とカレントミラーを構成している。

【００８８】図２１及び図２２の回路において用いられ
る１ビットのバイナリカウンタは、具体的には図４９の
ように構成される。バイナリカウンタは、データ読み出
し前にリセット信号Ｒｅｓｅｔにより初期化される。ま
たこのバイナリカウンタの駆動回路は図５０のように構
成され、この駆動回路のためのトリガ信号発生回路は図
５１のように構成される。このトリガ信号発生回路に用
いられる、オペアンプＯＰの出力のサンプリング信号ｏ
ｓｃを発生する回路は、図５２のようなリングオシレー
タにより構成される。

【００８９】サンプリング信号ｏｓｃに基づいて図５１
のトリガ信号発生回路により作られるトリガ信号Ｄｎ，
Ｕｐは、内蔵のエッジ検出回路により、サンプリング信
号ｏｓｃより短いパルス幅を持つようにする。同様に、
トリガ信号Ｄｎ，Ｕｐに基づいて図５０の駆動回路によ
り作られる駆動信号ＴＰ０，／ＴＰ０，ＴＰ１，／ＴＰ
１は、内蔵のエッジ検出回路により、トリガ信号Ｄｎ，
Ｕｐより短いパルス幅を持つようにする。

【００９０】図２３は、ＭＴＪ−ＭＲＡＭセルを用い
た、１トランジスタ／１ＭＴＪのセルアレイ構成とセン
スアンプＳＡの他の構成例を示す。メモリセルＭＣは前
述のように、図３３Ａの基本構造を有し、図２３では等
価的に可変抵抗ＶＲとして示したＭＴＪとこれに直列接
続された選択ＭＯＳトランジスタＱＳにより構成されて
いる。ＭＴＪの高抵抗状態と低抵抗状態がデータ
“１”，“０”として記憶される。

【００９１】図３の場合と異なり、ビット線ＢＬは、オ
ペアンプＯＰの反転入力端子に接続され、非反転入力端
子に固定電位ＶＣが与えられる。電流源負荷であるＰＭ
ＯＳトランジスタＱ３１は、図３の場合と異なり、ドレ
インとゲートがオペアンプＯＰの反転入力端子に接続さ
れ、ソースがオペアンプＯＰの出力端子に接続されてい
る。即ちオペアンプＯＰの出力がＰＭＯＳトランジスタ
Ｑ３１のソースに帰還される。ＰＭＯＳトランジスタＱ
３１は、ビット線ＢＬを充電すると同時に、その電位低
下をＶＣに抑えるクランプ回路の機能を持つ。

【００９２】固定電位ＶＣは例えば、５００ｍＶであ
り、これがデータ読み出し時のビット線のクランプ電位
となる。ビット線にはプリチャージ用ＮＭＯＳトランジ
スタＱ３２が接続されている。センスアンプ活性化前、
プリチャージ信号ＰＲＥによりＮＭＯＳトランジスタＱ
３２がオンになり、ビット線ＢＬは０Ｖにプリチャージ
されるものとする。

【００９３】ビット線プリチャージ動作を停止して、選
択セルのスイッチＭＯＳトランジスタＱＳをオンにした
後、センスアンプＳＡを活性化することにより、データ
センスが行われる。センス初期は、オペアンプＯＰの出
力がＨレベルにあり、ＰＭＯＳトランジスタＱ３１がオ
ンしてビット線を充電する。選択されたメモリセルが抵
抗の大きい“１”データの場合、ビット線ＢＬの電位は
ＰＭＯＳトランジスタＱ３１の充電により上昇する。ビ
ット線電位が上昇すると、オペアンプＯＰの出力は低下
し、ＰＭＯＳトランジスタＱ３１の電流を低減させる。
この負帰還動作により、ビット線電位は、ＶＣにクラン
プされる。データ“０”の場合、メモリセルの抵抗が小
さく、従って放電電流が大きく、オペアンプＯＰは、そ
の放電電流に見合った電流をＰＭＯＳトランジスタＱ３
１が流すように、ＰＭＯＳトランジスタＱ３１のソース
を駆動する。即ち、オペアンプＯＰは、“１”データ読
み出し時よりＨレベルの出力を保持して、ビット線ＢＬ
をＶＣにクランプする動作を行う。従ってこのセンスア
ンプＳＡも、データ“０”，“１”に拘わらず、ビット
線ＢＬを同じ固定電位ＶＣに保持して、データに応じて
出力のＨ，Ｌが決定される。

【００９４】ＰＭＯＳトランジスタＱ３１は、ゲートと
ドレインが共通接続されているから、５極管動作による
電流が流れる。このとき電流は、ゲート電位をＶｇ，ソ
ース電位をＶｓ，しきい値電圧（絶対値）をＶｔとし
て、大まかに、（Ｖｇ−Ｖｓ−Ｖｔ）² に比例する。従
って、図３のようにオペアンプＯＰの出力をゲートに帰
還する構成と、図２３のようにオペアンプＯＰの極性を
図３とは逆にして、ソースに帰還する構成とは、動作上
等価になる。

【００９５】図２４は、図２３の構成を基本として、電
流源負荷ＰＭＯＳトランジスタＱ３１のゲートを接地電
位Ｖｓｓに固定した例であり、その他図２３と異ならな
い。ＰＭＯＳトランジスタＱ３１は、そのしきい値とＶ
Ｃとの大小関係で３極管動作する可能性があるが、その
場合の電流は、大まかに、（１／２）［Ｖｓ²−２（Ｖ
ｇ−Ｖｔ）Ｖｓ＋（Ｖｇ−Ｖｔ−Ｖｄ／２）Ｖｄ］とな
る。これも、ソース電位Ｖｓの関数であるから、図２３
の場合と同様の負帰還動作によるビット線クランプ動作
が可能である。

【００９６】以上の図２３及び図２４で説明したセンス
アンプ方式は、ＭＲＡＭセルに限らず、図５に示すＥＥ
ＰＲＯＭセル、図７に示すＰＬＥＤＭセル、図９に示す
ＣＤＲＡＭセルを用いたセルアレイの場合にも同様に適
用が可能である。また、ＭＲＡＭセルとして、ＧＭＲ
（Ｇｉａｎｔ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ）素
子を用いた場合、具体的にはＧＭＲ膜を積層してなる素
子を用いた場合も同様のセンスアンプを適用することが
できる。

【００９７】図２５は、ＭＴＪ−ＭＲＡＭセルを用い
た、１トランジスタ／１ＭＴＪのセルアレイ構成とセン
スアンプＳＡの他の構成例を示す。図４と異なり、ビッ
ト線はオペアンプＯＰの反転入力端子に接続し、非反転
入力端子に固定電位ＶＣを与える。また、放電用ＮＭＯ
ＳトランジスタＱ４１は、ドレインと共にゲートを反転
入力端子に接続し、ソースをオペアンプＯＰの出力端子
に接続している。

【００９８】固定電位ＶＣは例えば、５００ｍＶであ
り、これがデータ読み出し時のビット線のクランプ電位
となる。データセンス前にビット線ＢＬは、プリチャー
ジ用ＮＭＯＳトランジスタＱ３２により、０Ｖにプリチ
ャージされるものとする。ビット線プリチャージ動作を
停止し、選択セルのスイッチＭＯＳトランジスタＱＳを
オンにした後、センスアンプＳＡを活性化信号ＳＡＥＮ
により活性化することで、データセンスが行われる。デ
ータセンス初期、オペアンプＯＰの出力はＨレベルにあ
る。選択されたメモリセルが抵抗の大きい“１”データ
の場合、セルの放電電流が小さく、ビット線ＢＬの電位
は定電流源負荷Ｉ０の充電により電位上昇する。これに
より、オペアンプＯＰの出力が低下し、これがＮＭＯＳ
トランジスタＱ４１のソースに与えられて、放電電流を
増大させる方向に作用する。この負帰還動作により、ビ
ット線電位は、ＶＣにクランプされる。データ“０”の
場合は、“１”データに比べてセルの抵抗が小さく大き
な電流が流れる。従って、オペアンプＯＰは、“１”デ
ータ読み出し時より高い出力レベルを保持して、ＮＭＯ
ＳトランジスタＱ４１の放電電流を小さく保つべく、Ｎ
ＭＯＳトランジスタＱ４１を負帰還制御する。従ってこ
のセンスアンプＳＡも、データ“０”，“１”に拘わら
ず、ビット線ＢＬを同じ固定電位ＶＣに保持して、デー
タに応じて出力のＨ，Ｌが決定される。

【００９９】図２６は、図２５の構成を基本として、Ｎ
ＭＯＳトランジスタＱ４１のゲートを電源電位Ｖｃｃに
固定した例であり、その他図２５と異ならない。この場
合も、図２５の場合と同様の負帰還動作により、ビット
線電位をＶＣにクランプするデータセンスを行う。

【０１００】以上の図２５及び図２６で説明したセンス
アンプ方式も、ＭＲＡＭセルに限らず、図５に示すＥＥ
ＰＲＯＭセル、図７に示すＰＬＥＤＭセル、図９に示す
ＣＤＲＡＭセルを用いたセルアレイの場合にも同様に適
用が可能である。また、図２５及び図２６で説明したセ
ンスアンプ方式の電流源負荷Ｉ０を除けば、図１に示す
ＴＳＤセル、図２に示すＴ−ＲＡＭセルに同様に適用で
きる。また、ＭＲＡＭセルとして、ＧＭＲ（Ｇｉａｎｔ
Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ）素子を用いた場
合、具体的にはＧＭＲ膜を積層してなる素子を用いた場
合も同様のセンスアンプを適用することができる。

【０１０１】図２７は、ＭＴＪ−ＭＲＡＭセルを用い
た、１トランジスタ／１ＭＴＪのセルアレイ構成とセン
スアンプＳＡの他の構成例を示す。このセンスアンプＳ
Ａは、オペアンプＯＰの非反転入力端子がビット線に接
続され、反転入力端子に固定電位ＶＣが与えられる。ま
た非反転入力端子には、ビット線を充電する電流源負荷
Ｉ０が接続される。ここまでは、図４の構成と共通す
る。

【０１０２】オペアンプＯＰの非反転入力端子には、複
数個（図の例では３個）の放電用（クランプ用）ＮＭＯ
ＳトランジスタＱ４１１，Ｑ４１２，Ｑ４１３のドレイ
ンが接続されている。ＮＭＯＳトランジスタＱ４１１，
Ｑ４１２，Ｑ４１３のソースはＶｓｓに固定される。Ｎ
ＭＯＳトランジスタＱ４１１，Ｑ４１２，Ｑ４１３のゲ
ートはオペアンプＯＰの出力のサンプリングと帰還によ
り制御される。具体的には、３ビットのバイナリカウン
タ２７１が用意され、カウンタＣ１，Ｃ２，Ｃ３の出力
Ｃ＜１＞，Ｃ＜２＞，Ｃ＜３＞がそれぞれＮＭＯＳトラ
ンジスタＱ４１１，Ｑ４１２，Ｑ４１３にゲートに与え
られる。オペアンプＯＰの出力には、サンプリングパル
スＳＭＰＬ，／ＳＭＰＬにより駆動されるＣＭＯＳスイ
ッチ２７２と、そのサンプリング出力を保持するため
の、インバータＩＮＶ１，ＩＮＶ２とＣＭＯＳスイッチ
２７３により構成されたラッチ２７４とが設けられる。

【０１０３】ラッチ２７４の出力をダウンカウント信号
ＤＯＷＮとして、バイナリカウンタ２７１を制御するた
めに、トリガ信号発生回路２７５が設けられている。サ
ンプリングパルスＳＭＰＬ，／ＳＭＰＬは、カウンタ活
性化信号ＣＮＴＥＮにより活性化されるサンプリングパ
ルス発生回路２７６により発生される。カウンタ活性化
信号ＣＮＴＥＮには例えばセンスアンプ活性化信号ＳＡ
ＥＮを用いてもよい。トリガ信号発生回路２７６には、
図５１の回路を用いうる。

【０１０４】具体的に、放電用ＮＭＯＳトランジスタＱ
４１１，Ｑ４１２，Ｑ４１３は、チャネル幅Ｗ／チャネ
ル長Ｌの比Ｗ／Ｌが、１：２：４に設定されている。カ
ウンタＣ１，Ｃ２，Ｃ３は、データセンス前に、“Ｈ”
となるようにプリセットされる。これにより、ＮＭＯＳ
トランジスタＱ４１１，Ｑ４１２，Ｑ４１３が全てオン
で、十分に低い放電抵抗状態にあり、メモリセルのＭＴ
Ｊの絶縁破壊が防止される。

【０１０５】データセンス時、ビット線電位がＶＣより
低い間は、オペアンプＯＰの出力はＬレベルであり、こ
れをサンプリングして得られるダウンカウント信号ＤＯ
ＷＮは“Ｌ”である。ダウンカウント信号ＤＯＷＮが
“Ｈ”になるまでの間、サンプリング周期でトリガ信号
発生回路２７５がダウンカウント信号Ｄｎを発生し、カ
ウンタ２７１はカウントダウンしていく。これにより、
ＮＭＯＳトランジスタＱ４１１，Ｑ４１２，Ｑ４１３
は、全てオンの低抵抗状態から、放電抵抗が順次高くな
るように切り換えられる。前述のようにＮＭＯＳトラン
ジスタＱ４１１，Ｑ４１２，Ｑ４１３は、電流駆動能力
が１：２：４に設定されているから、カウンタ２７１の
出力により、８段階に放電抵抗が切り換えられることに
なる。

【０１０６】選択メモリセルの抵抗に応じて、ＮＭＯＳ
トランジスタＱ４１１，Ｑ４１２，Ｑ４１３の放電抵抗
が帰還制御される動作は、先の図４の場合と基本的に同
じである。従って、ビット線電位が安定した後、カウン
ト値を読みとることにより、データ“１”，“０”の判
定ができる。例えば、最上位ビットＭＳＢであるＣ＜３
＞の“Ｈ”，“Ｌ”を判定することでデータ判定行う。
具体的に、Ｃ＜３＞＝“Ｈ”、即ちＮＭＯＳトランジス
タＱ４１３がオン状態を保持している場合を、データ
“１”、Ｃ＜３＞＝“Ｌ”、即ち少なくともＮＭＯＳト
ランジスタＱ４１３がオフになった場合を、データ
“０”と判定すればよい。この場合、カウント値とデー
タの関係を示すと、下記表１のようになる。

【０１０７】

【表１】

【０１０８】この様なセンスアンプ回路を用いれば、図
４のように一つの放電用ＭＯＳトランジスタの導通度の
帰還制御のみでデータ判定する場合に比べて、オペアン
プを構成する各トランジスタの動作点の変化の度合いが
少なくなるので、オペアンプはより安定に動作すること
ができ、データ判定の安定性が増す。

【０１０９】図２７で説明したセンスアンプ方式も、Ｍ
ＲＡＭセルに限らず、図５に示すＥＥＰＲＯＭセル、図
７に示すＰＬＥＤＭセル、図９に示すＣＤＲＡＭセルを
用いたセルアレイの場合にも同様に適用が可能である。
また、ＭＲＡＭセルとして、ＧＭＲ（Ｇｉａｎｔ Ｍａ
ｇｎｅｔｏｒｅｓｉｓｔｉｖｅ）素子を用いた場合、具
体的にはＧＭＲ膜を積層してなる素子を用いた場合も同
様のセンスアンプを適用することができる。

【０１１０】以上に説明した各実施例において、ビット
線クランプ電位として用いられる固定電位ＶＣは、例え
ば図４０に示すように、バンドギャップリファレンス
（ＢＧＲ）回路３６０と、これが出力する基準電圧ＶＢ
ＧＲに基づいて、固定電位ＶＣを生成するＶＣ生成回路
３６１により構成することができる。ＶＣ生成回路３６
１は、カレントミラー型差動アンプ３６１ａと、これに
より駆動される、抵抗分圧回路を含む出力回路３６１ｂ
により構成される。これにより、基準電圧ＶＢＧＲと出
力回路３６１ｂの抵抗Ｒ１，Ｒ２によるレベルが決ま
る、安定した固定電位ＶＣを発生することができる。

【０１１１】また、図２１に示す定電流源Ｉｂｇｒも、
図４１に示すように、ＢＧＲ回路３６０と、これが出力
する基準電圧ＶＢＧＲに基づいて定電流源Ｉｂｇｒを生
成するＩｂｇｒ生成回路３６２により構成することがで
きる。Ｉｂｇｒ生成回路３６２は、カレントミラー型差
動アンプ３６２ａと、これにより駆動されるカレントミ
ラー型電流源回路３６２ｂにより構成される。これによ
り、基準電圧ＶＢＧＲと、電流源回路３６２ａの抵抗Ｒ
０及びＰＭＯＳカレントミラーで決まる安定した定電流
源Ｉｂｇｒが得られる。図２２に示す定電流源Ｉｒｅｆ
Ｓ，ＩｒｅｆＬも同様の回路で生成することができる。

【０１１２】なお、図４０及び図４１に示すＢＧＲ回路
３６１は、同じ構成である。従って、回路各部の定電流
源及び定電圧源は、おおもとに一つのＢＧＲ回路を用意
して、例えば図４２或いは図４３に示すような分配回路
により、各部の定電流源を作ることができる。出力段Ｐ
ＭＯＳトランジスタ寸法の設計により、各部に供給され
る定電流源の大きさが決まる。

【０１１３】上記各実施例に用いられるオペアンプＯＰ
は、図４４Ａのように、より具体的には図４４Ｂのよう
に、ＮＭＯＳカレントミラーを用いた差動アンプにより
構成される。図４４Ｂの電流源ＰＭＯＳトランジスタ
は、図４２或いは図４３の分配回路のトランジスタＭＰ
に相当する。

【０１１４】ところで、メモリセルがＭＯＳトランジス
タの場合、温度特性を持ち、温度上昇によりしきい値が
上昇し、モビリティが小さくなる。従って、ゲート電位
や、ドレインにつながるビット線電位が一定の場合、セ
ルが放電できる電流値は変化する。このため、温度によ
らず一定の基準電圧を発生するＢＧＲ回路を用いて定電
流源を構成した場合、温度によってマージンが低下する
可能性がある。

【０１１５】この様な事態に対処するには、セルの温度
特性に合わせて定電流源に温度特性を持たせることも有
効である。その様な定電流源の構成例を、図４５に示
す。ＮＭＯＳトランジスタＭＴは、メモリセルのモニタ
ー用トランジスタであり、そのドレインには負荷ＰＭＯ
ＳトランジスタＱＰ１が接続されている。トランジスタ
ＭＴのドレイン端子は、オペアンプＯＰ０の非反転入力
端子に接続され、その出力端子はＰＭＯＳトランジスタ
ＱＰ１のゲートに接続され、同時に出力段ＰＭＯＳトラ
ンジスタＱＰ２のゲートに接続される。

【０１１６】オペアンプＯＰ０の反転入力端子には、各
実施例で説明したビット線クランプ用固定電位ＶＣに対
応する基準電圧ＶＣが与えられ、モニター用トランジス
タＭＴのゲートには、選択時のセルのゲートに与えられ
る電圧ＶＧが与えられる。モニター用トランジスタＭＴ
は、寸法，形状もセルに合わせることが好ましい。この
様な電流源構成とすれば、モニター用トランジスタＭＴ
の温度による特性変動に伴って、定電流Ｉｒｅｆが変化
する。

【０１１７】図４６は、図４５を基本として、モニター
用ＮＭＯＳトランジスタＭＴを複数個並列に設けた例で
ある。この様な構成とすれば、複数個のモニター用トラ
ンジスタＭＴの平均的特性変動に対応した温度特性を持
つ定電流Ｉｒｅｆを得ることができる。モニター用電流
源のＰＭＯＳトランジスタＱＰ１と出力段ＰＭＯＳトラ
ンジスタＱＰ２の寸法（チャネル幅）比は、モニター用
トランジスタＭＴの数ｎに対応して、１／ｎに設定すれ
ばよい。

【０１１８】図２２に示すような二つの電流源Ｉｒｅｆ
Ｓ，ＩｒｅｆＬに対しては、図４５の構成を基本とし
て、これを図４７に示すように二つ併設すればよい。以
上述べたようにこの発明によれば、電流駆動型メモリセ
ルのストレスを抑えて、十分な読み出しマージンを得る
ことを可能とした半導体メモリ集積回路を得ることがで
きる。

【０１１９】

【発明の効果】以上述べたようにこの発明によれば、電
流駆動型メモリセルのストレスを抑えて、十分な読み出
しマージンを得ることを可能とした半導体メモリ集積回
路を得ることができる。

【図面の簡単な説明】

【図１】ＴＳＤセルを用いたセルアレイとセンスアンプ
の構成を示す図である。

【図２】Ｔ−ＲＡＭセルを用いたセルアレイとセンスア
ンプの構成を示す図である。

【図３】ＭＴＪ−ＭＲＡＭセルを用いたセルアレイとセ
ンスアンプの構成を示す図である。

【図４】ＭＴＪ−ＭＲＡＭセルを用いたセルアレイとセ
ンスアンプの他の構成を示す図である。

【図５】ＮＯＲ型ＥＥＰＲＯＭセルを用いたセルアレイ
とセンスアンプの構成を示す図である。

【図６】ＮＯＲ型ＥＥＰＲＯＭセルを用いたセルアレイ
とセンスアンプの構成を示す図である。

【図７】ＰＬＥＤＭセルを用いたセルアレイとセンスア
ンプの構成を示す図である。

【図８】ＰＬＥＤＭセルを用いたセルアレイとセンスア
ンプの他の構成を示す図である。

【図９】ＣＤＲＡＭセルを用いたセルアレイとセンスア
ンプの構成を示す図である。

【図１０】ＣＤＲＡＭセルを用いたセルアレイとセンス
アンプの構成を示す図である。

【図１１】ＴＳＤセルを用いたセルアレイとセンスアン
プの構成を示す図である。

【図１２】Ｔ−ＲＡＭセルを用いたセルアレイとセンス
アンプの構成を示す図である。

【図１３】ＭＴＪ−ＭＲＡＭセルを用いたセルアレイと
センスアンプの構成を示す図である。

【図１４】ＭＴＪ−ＭＲＡＭセルを用いたセルアレイと
センスアンプの他の構成を示す図である。

【図１５】ＮＯＲ型ＥＥＰＲＯＭセルを用いたセルアレ
イとセンスアンプの構成を示す図である。

【図１６】ＮＯＲ型ＥＥＰＲＯＭセルを用いたセルアレ
イとセンスアンプの他の構成を示す図である。

【図１７】ＰＬＥＤＭセルを用いたセルアレイとセンス
アンプの構成を示す図である。

【図１８】ＰＬＥＤＭセルを用いたセルアレイとセンス
アンプの構成を示す図である。

【図１９】ＣＤＲＡＭセルを用いたセルアレイとセンス
アンプの構成を示す図である。

【図２０】ＣＤＲＡＭセルを用いたセルアレイとセンス
アンプの他の構成を示す図である。

【図２１】ＮＯＲ型ＥＥＰＲＯＭセルを用いたセルアレ
イとセンスアンプの構成を示す図である。

【図２２】ＮＯＲ型ＥＥＰＲＯＭセルを用いたセルアレ
イとセンスアンプの他の構成を示す図である。

【図２３】ＭＴＪ−ＭＲＡＭセルを用いたセルアレイと
センスアンプの他の構成を示す図である。

【図２４】ＭＴＪ−ＭＲＡＭセルを用いたセルアレイと
センスアンプの他の構成を示す図である。

【図２５】ＭＴＪ−ＭＲＡＭセルを用いたセルアレイと
センスアンプの他の構成を示す図である。

【図２６】ＭＴＪ−ＭＲＡＭセルを用いたセルアレイと
センスアンプの他の構成を示す図である。

【図２７】ＭＴＪ−ＭＲＡＭセルを用いたセルアレイと
センスアンプの他の構成を示す図である。

【図２８Ａ】ＴＳＤセルの構造を示す図である。

【図２８Ｂ】ＴＳＤセルの等価回路を示す図である。

【図２９】ＴＳＤセルの動作特性を示す図である。

【図３０Ａ】Ｔ−ＲＡＭセルの構造を示す図である。

【図３０Ｂ】Ｔ−ＲＡＭセルの等価回路を示す図であ
る。

【図３１Ａ】Ｔ−ＲＡＭセルのホールドの動作特性を示
す図である。

【図３１Ｂ】Ｔ−ＲＡＭセルの読み出し時の動作特性を
示す図である。

【図３２】Ｔ−ＲＡＭセルの書き込み時の動作特性を示
す図である。

【図３３Ａ】ＭＴＪ−ＭＲＡＭセルの構造を示す図であ
る。

【図３３Ｂ】ＭＴＪ−ＭＲＡＭセルの等価回路を示す図
である。

【図３４】ＭＴＪの抵抗−バイアス電圧特性を示す図で
ある。

【図３５】多値記憶のしきい値分布を示す図である。

【図３６Ａ】ＰＬＥＤＭセルの構造を示す図である。

【図３６Ｂ】ＰＬＥＤＭセルの等価回路を示す図であ
る。

【図３７Ａ】ＰＬＥＤＭセルの動作条件を示す図であ
る。

【図３７Ｂ】ＰＬＥＤＭセルのストレージノード電圧特
性を示す図である。

【図３８Ａ】ＣＤＲＡＭセルの構造を示す図である。

【図３８Ｂ】ＣＤＲＡＭセルの等価回路を示す図であ
る。

【図３９】ＣＤＲＡＭセルの動作条件を示す図である。

【図４０】ＢＧＲ回路を用いた定電圧発生回路の構成を
示す図である。

【図４１】ＢＧＲ回路を用いた定電流源回路の構成を示
す図である。

【図４２】ＢＧＲ回路出力の分配回路を示す図である。

【図４３】ＢＧＲ回路出力の分配回路を示す図である。

【図４４Ａ】オペアンプの構成を示す図である。

【図４４Ｂ】オペアンプの構成を示す図である。

【図４５】温度特性を持たせた電流源回路の構成を示す
図である。

【図４６】温度特性を持たせた電流源回路の他の構成を
示す図である。

【図４７】温度特性を持たせた電流源回路の他の構成を
示す図である。

【図４８】バイナリカウンタの構成を示す図である。

【図４９】バイナリカウンタの具体的構成を示す図であ
る。

【図５０】バイナリカウンタ駆動回路の構成を示す図で
ある。

【図５１】バイナリカウンタ駆動回路のトリガ信号発生
回路の構成を示す図である。

【図５２】サンプリング信号用のリングオシレータの構
成を示す図である。

【図５３】ＭＴＪ−ＭＲＡＭセルを用いた従来のセルア
レイとセンスアンプの構成を示す図である。

【図５４】ＮＯＲ型ＥＥＰＲＯＭセルを用いた従来のセ
ルアレイとセンスアンプの構成を示す図である。

【図５５】ＮＯＲ型ＥＥＰＲＯＭセルを用いた従来のセ
ルアレイとセンスアンプの構成を示す図である。

【図５６】多値記憶のＮＯＲ型ＥＥＰＲＯＭセルを用い
た従来のセルアレイとセンスアンプの構成を示す図であ
る。

【図５７】ＰＬＥＤＭセルを用いた従来のセルアレイと
センスアンプの構成を示す図である。

【符号の説明】

ＭＣ…メモリセル、ＳＡ…センスアンプ、ＯＰ…オペア
ンプ、Ｑ１１…放電用ＮＭＯＳトランジスタ、Ｑ３１…
充電用ＰＭＯＳトランジスタ、Ｉ０…電流源、Ｑ４１…
放電用ＮＭＯＳトランジスタ。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１３年１０月５日（２００１．１０．
５）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００６５

【補正方法】変更

【補正内容】

【００６５】センスアンプ出力端子であるオペアンプＯ
Ｐの出力端子にはインバータＩＮＶが設けられている。
このインバータＩＮＶの出力端子と書き込みビット線Ｂ
Ｌ−Ｗｒｉｔｅの間には、リストア用制御信号ＲＳＴＲ
により制御されるＮＭＯＳトランジスタＱ９１が接続さ
れる。これにより、読み出しビット線ＢＬ−Ｒｅａｄに
得られる読み出しデータを反転した出力データが、書き
込みビット線ＢＬ−Ｗｒｉｔｅに転送され、リストアさ
れるようになっている。詳細説明は省くが、リストア動
作は、ワード線ＷＬに３Ｖ程度の書き込み電圧、パージ
線ＰＬに０Ｖを与えて、書き込みビット線ＢＬ−Ｗｒｉ
ｔｅから記憶ノードに出力データのＨ，Ｌレベルを書き
込むことで行われる。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００６６

【補正方法】変更

【補正内容】

【００６６】センスアンプＳＡの動作原理は、図３及び
図５の場合と同様である。データ読み出し時、ワード線
ＷＬには０Ｖ、パージ線ＰＬには負電位が与えられる。
固定電位ＶＣを例えば０Ｖとして、データ読み出し時、
読み出しビット線ＢＬ−ＲｅａｄのＨレベルのクランプ
電位はＶＣ＝０Ｖになる。Ｌレベル出力は、負電位にな
る。従って、この場合も、メモリセルに不要なストレス
がかかることはなく、誤書き込みが防止される。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００９５

【補正方法】変更

【補正内容】

【００９５】図２４は、図２３の構成を基本として、電
流源負荷ＰＭＯＳトランジスタＱ３１のゲートを接地電
位Ｖｓｓに固定した例であり、その他図２３と異ならな
い。ＰＭＯＳトランジスタＱ３１は、そのしきい値とＶ
Ｃとの大小関係で３極管動作する可能性があるが、その
場合の電流は、大まかに、（１／２）［Ｖｓ²−２（Ｖ
ｇ−Ｖｔ）Ｖｓ＋２（Ｖｇ−Ｖｔ−Ｖｄ／２）Ｖｄ］と
なる。これも、ソース電位Ｖｓの関数であるから、図２
３の場合と同様の負帰還動作によるビット線クランプ動
作が可能である。

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図２１

【補正方法】変更

【補正内容】

【図２１】

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図２７

【補正方法】変更

【補正内容】

【図２７】

【手続補正６】

【補正対象書類名】図面

【補正対象項目名】図３９

【補正方法】変更

【補正内容】

【図３９】

【手続補正７】

【補正対象書類名】図面

【補正対象項目名】図５４

【補正方法】変更

【補正内容】

【図５４】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 13/00 Ｈ０１Ｌ 27/10 ４８１ 16/06 43/08 Ｚ 17/18 Ｇ１１Ｃ 11/34 ３１１ Ｈ０１Ｌ 27/10 ４８１ Ｈ０１Ｌ 27/10 ４４７ 27/105 Ｇ１１Ｃ 17/00 ６３４Ｄ 43/08 ３０６Ｚ

Claims (12)

【特許請求の範囲】
1. 【請求項１】 選択時に流れる電流の有無又は大小によ
   りデータ記憶を行うメモリセルと、このメモリセルのデ
   ータが出力されるビット線に接続されて前記メモリセル
   のデータを検知するセンスアンプとを備え、 前記センスアンプは、 反転入力端子が前記ビット線に接続され、非反転入力端
   子に固定電位が与えられたオペアンプと、 このオペアンプの出力により帰還制御されて読み出しデ
   ータに拘わらず前記ビット線を前記固定電位にクランプ
   するための、ドレインが前記反転入力端子に接続され、
   ソースが前記オペアンプの出力端子に接続されたクラン
   プ用トランジスタと、を有することを特徴とする半導体
   メモリ集積回路。
2. 【請求項２】 前記トランプ用トランジスタは、前記オ
   ペアンプの出力によりソースが帰還制御されてビット線
   放電を行うＮＭＯＳトランジスタであることを特徴とす
   る請求項１記載の半導体メモリ集積回路。
3. 【請求項３】 前記ＮＭＯＳトランジスタのゲートは、
   前記反転入力端子に接続されていることを特徴とする請
   求項２記載の半導体メモリ集積回路。
4. 【請求項４】 前記ＮＭＯＳトランジスタのゲートは、
   電源端子に接続されていることを特徴とする請求項２記
   載の半導体メモリ集積回路。
5. 【請求項５】 前記クランプ用トランジスタは、前記オ
   ペアンプの出力によりソースが帰還制御される、ビット
   線の電流源負荷を兼ねたＰＭＯＳトランジスタであるこ
   とを特徴とする請求項１記載の半導体メモリ集積回路。
6. 【請求項６】 前記ＰＭＯＳトランジスタのゲートは、
   前記反転入力端子に接続されていることを特徴とする請
   求項５記載の半導体メモリ集積回路。
7. 【請求項７】 前記ＰＭＯＳトランジスタのゲートは、
   接地端子に接続されていることを特徴とする請求項５記
   載の半導体メモリ集積回路。
8. 【請求項８】 前記メモリセルは、磁気抵抗の大小によ
   りデータ記憶を行う磁気抵抗素子を有することを特徴と
   する請求項１記載の半導体メモリ集積回路。
9. 【請求項９】 前記メモリセルは、トンネル絶縁膜を挟
   んで対向する二つの強磁性体層により構成される磁気的
   トンネル接合素子を有することを特徴とする請求項８記
   載の半導体メモリ集積回路。
10. 【請求項１０】 前記メモリセルは、一端が前記ビット
    線に接続された、トンネル絶縁膜を挟んで対向する二つ
    の強磁性体層により構成される磁気的トンネル接合素子
    と、この素子の他端と基準電位端子の間に接続された選
    択トランジスタとを有することを特徴とする請求項８記
    載の半導体メモリ集積回路。
11. 【請求項１１】 選択時に流れる電流の有無又は大小に
    よりデータ記憶を行うメモリセルと、このメモリセルの
    データが出力されるビット線に接続されて前記メモリセ
    ルのデータを検知するセンスアンプとを備え、 前記センスアンプは、 第１の入力端子が前記ビット線に接続され、第２の入力
    端子に固定電位が与えられたオペアンプと、 前記第１の入力端子に接続された電流源負荷と、 前記第１の入力端子と基準電位端子の間に設けられて、
    前記オペアンプの出力により制御されて前記第１の入力
    端子を読み出しデータに拘わらず前記固定電位にクラン
    プするための複数のクランプ用トランジスタと、 前記複数のクランプ用トランジスタのゲートを各ビット
    データにより制御するためのバイナリカウンタと、 前記オペアンプの出力をサンプリングして前記バイナリ
    カウンタのアップ／ダウン制御を行うカウンタ制御回路
    と、 を有することを特徴とする半導体メモリ集積回路。
12. 【請求項１２】 前記複数のクランプ用トランジスタ
    は、前記カウンタの最下位ビットデータにより制御され
    るものを基準として、チャネル幅とチャネル長の比が順
    次２倍ずつ大きくなるように設定されていることを特徴
    とする請求項１１記載の半導体メモリ集積回路。